DE2904457C3

DE2904457C3 - Adressdecoder

Info

Publication number: DE2904457C3
Application number: DE19792904457
Authority: DE
Inventors: Gerhard Ing.(Grad.) 8000 Muenchen Hartel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-02-06
Filing date: 1979-02-06
Publication date: 1981-11-05
Also published as: DE2904457A1; DE2904457B2

Description

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Die Erfindung bezieht sich auf einen Adreßdecoder gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartige Schaltungsanordnung zur Verwendung als Adreßdecoder mit hoher Arbeitsgeschwindigkeit für einen Speicher in Bipolartechnik mit wahlfreiem Zugriff ist durch die DE-AS 24 61 088 bekannt. Mit steigender Stellenzahl der zu decodierenden Adresse treten jedoch Schwierigkeiten auf, die mehrere Ursachen haben. Da bei einer n-stelligen Adresse jeder Ausgang eines Stromübernahmeschalters (Adreßverstärker) mit 2"-' Dioden verbunden ist, nimmt die in erster Linie störende kapazitive Belastung dieser Ausgänge erheblich zu. Das führt zu einem unerwünschten Anstieg der Schaltzeit. Gleichzeitig wächst die Gesamtzahl der notwendigen, sich vielfach überkreuzenden Verbindungen zwischen den Ausgängen der Stromschalter und den Diodenanordnungen zur UND-Verknüpfung sehr stark an. Ausgehend von einer Adresse mit η Bit nimmt die Zahl der Verbindungsleitungen bei Erweiterung um 1 Bit um (/1 + 2) ■ 2" Leitungen zu. Um den gleichen Betrag erhöht sich die Zahl der Dioden.
Es ist daher die Aufgabe der Erfindung, Maßnahmen anzugeben, die eine wesentliche Verringerung der Belastung der Ausgänge der Stromübernahmeschalter durch angeschlossene Dioden, sowie die Zahl der Zwischenverbindungen und der Dioden ermöglichen. Diese Aufgabe wird gemäß der Erfindung durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst.

Der Adreßdecoder ist demnach eine zweistufige Anordnung, d.h. im Sinne des Signalflusses sind zwei Glieder zur UND-Verknüpfung in Serie geschaltet. Bekanntlich erhöht sich die Signallaufzeit mit der Zahl der aufeinanderfolgenden Verknüpfungsglieder, da jedes Verknüpfungsglied seinen eigenen Beitrag zur Signallaufzeit liefert Es zeigt sich jedoch, daß in dem vorliegenden Fall durch die Verringerung der insbesondere kapazitiven Belastung der Ausgänge der Stromübernahmeschalter dieser an sich unerwünschte Effekt unter bestimmten Bedingungen überkompensiert wird.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt

F i g. 1 die schematische Darstellung eines Adreßdecoders gemäß der Erfindung für π=6, Fig.2, 3 und 4 Einzelheiten des Adreßdecoders.

Die F i g. 1 zeigt drei Arten von in sich gleichen Bausteinen, aus denen der Decoder aufgebaut ist. Die Bausteine der ersten Art, im folgenden als Adreßverstärker .4V₀ bis AV₅ bezeichnet, werden durch die Adreßbit A> bis As angesteuert. Jeder Adreßverstärker gibt das an seinem Eingang anliegende Adreßbit an einem ersten Ausgang logisch unverändert und an einem zweiten Ausgang in invertierter Form ab.

Ein solcher Adreßverstärker ist in F i g. 2 im einzelnen dargestellt. Das dem Adreßbit A₀ zugeordnete Signal gelangt über einen Emitterfolger mit dem Transistor Ti und dem einseitig an dem emitterseitigen Pol VEE einer Versorgungsspannungsquelle anliegenden Arbeitswiderstand R 1 an die Basis einer Transistors T2. Der Transistor T2 bildet mit einem weiteren Transistor Γ3 mit an einer konstanten Referenzspannung Ur liegender Basis einen sogenannten Stromübernahmeschalter der ECL-Technik. Die miteinander verbundenen Emitter de» beiden Transistoren T2 und T3 werden in bekannter Weise durch eine Konstantstromquelle aus dem Transistor Γ4 und dem Widerstand R 4 mit Strom versorgt. Die Basis des Transistors Γ 4 wird ebenfalls auf einer konstanten Spannung U_K gehalten. Entsprechend dem binären Wert des Eingangssignals ist einer der beiden Transistoren T2 oder Γ3 stromführend. Demgemäß entsteht an einem der Kollektorwiderstände Λ 2 oder A3 ein Spannungsabfall. Die zueinander komplementären Ausgangssignale Ao und Äo werden an den Kollektoren der Transistoren T2 und Γ3 abgegriffen. Die bekannte einstufige Decoderschaltung zeigt, daß die Kollektorwiderstände R 3 und R 3 auch ersatzlos weggelassen werden können.

Die in 2 Gruppen eingeteilten Decoderbausteine VDu bis VD]₈ und VD21 bis VD₂S, im folgenden als Vordecoderbausteine oder kurz Vordecoder bezeichnet, bilden jeweils eine UND-Verknüpfung aus drei Eingangssignalen. Die an sich bestehenden Verbindungen zwischen den Ausgängen der Adreßverstärker und den Eingängen der Vordecoder sind in F i g. 1 wegen ihrer verwirrenden Vielfalt nicht eingezeichnet. Tatsächlich existieren in den dargestellten Ausführungsbeispielen 48 solcher Verbindungen.

Jeder Vordecoder VD₁, bis VDi₈,und VD₂, bis VD₂₈ besteht im wesentlichen aus einer DiodenanordnunE zur

UND-Verknüpfung der Eingangssignale. Eine dem Vordecoder VDn entsprechende Anordnung ist in F i g. 3 dargestellt Die Anoden von drei Dioden D1 bis D 3 sind gemeinsam mit einem einseitig am Bezugspotential liegenden Widerstand R 5 und mi'w der Basis eines Transistors TS in Emitterfolgerschaltung verbunden. Die Kathoden der Dioden Di bis D 3 liegen an den Anschlußpunkten für die Eingangssignale Aa bis A₂. Am Emitter des Transistors TS wird das Ergebnis AoA_xA₂ der logischen Verknüpfung abgenommen. Der Emitterarbeitswiderstand für den Transistor TS ist durch eine Konstantstromquelle mit dem Transistor Γ6 und dem Widerstand Ä6 gebildet Die Basis des Transistors 7"6 liegt an der bereits in Verbindung mit F i g. 2 erwähnten Konstantspannungsquelle Uk-

Die Bausteine der dritten Art des l-aus-64-Adreßcoders nach F i g. 1 bilden die Decoderbausteine, im folgenden kurz als Enddecoder EDo bis EDa bezeichnet. Jeder erste Eingang eines Enddecoders ist mit einem Ausgang der ersten Gruppe von Vordecodern VD_n bis VD\i und jeder zweite Eingang eines Enddecoders mit einem Ausgang der zweiten Gruppe von Vordecodern VD21 bis VZ?28 verbunden. Die in F i g. 1 ebenfalls nicht dargestellten Zwischenverbindungen sind so gewählt, daß bezüglich der Eingänge der Enddecoder EDo bis £Ά3 alle möglichen Kombinationen entstehen. Die Enddecoder EDa bis ED^ führen gleichfalls eine UND-Verknüpfung der Eingangssignale durch und liefern an ihren Ausgängen die Auswahlsignale So bis S₆₃.

Die in Fig.4 dargestellten Enddecoder gleichen in ihrem Ausbau im wesentlichen den Vordecodern gemäß Fig.3. Die logische UND-Verknüpfung der Eingangssignale erfolgt durch die Dioden DA und D5 in Verbindung mit dem Widerstand RT. Das das Verknüpfungsergebnis darstellende Signal gelangt über den Emitterfolger mit dem Transistor Tl an den Ausgang für das Ausgangssignal Sb- Da immer nur einer der Ausgänge den höheren der beiden binären Signalpegel liefert, genügt es, für die Emitterfolger aller Enddecoder nur einen gemeinsamen Emitterarbeitswiderstand vorzusehen. Dieser wird durch die Konstantstromschaltung mit dem Transistor Γ8 und dem Widerstand R 8 gebildet. Die einzelnen Ausgänge sind durch Dioden D 6 gegeneinander entkoppelt. Selbstverständlich ist es ebenfalls möglich, für jeden Ausgang eine eigene Konstantstromschaltung vorzusehen.

Die Anpassung des erfindungsgemäßen zweistufigen Adreßdecoders an verschiedene Längen der Adresse wirkt sich neben der Veränderung der Zahl der Adreßverstärker A Vund der Enddecoder ED insbesondere auf die Zahl und die Ausbildung der Vordecoder VD aus. Beispielsweise würden für acht Adreßbit (n=8) zwei Gruppen zu je 16 Vordecodern VD mit je vier Eingängen, d. h. mit vier Eingangsdioden benötigt.

Für ungerade Werte von π geht man gedanklich am besten von dem nächsthöreren geradzahligen Wert aus und streicht die nicht benötigten Teile. Das soll im folgenden für /J=5 an der in Fig. 1 dargestellten, für /7=6 ausgelegten Schaltungsanordnung näher erläutert werden. Zunächst einmal entfällt der Adreßverstärker A V₅. Damit sind auch in den neben den Ausgängen der Vordecoder VD_2x bis VD₂₈ angeschriebenen Verknüpfungsergebnissen die Werte A₅ und A₅ nicht mehr enthalten. Sie müssen daher gestrichen werden. Ein Vergleich zeigt, daß die verbleibenden Verknüpfungsergebnisse an den Ausgängen der Vordecoder VD_1x bis VD₂₄ sich an den Ausgängen der Vordecoder VD₂₅ bis VD₂S wiederholen. Die Vordecoder VD?5 bis VD28 sind somit überflüssig. An den Vordecodern VD21 bis VDm entfällt außerdem ein Diodeneingang. Durch den Wegfall der vier Vordecoder bzw. deren Ausgangssignale erhalten wegen der jeweiligen Kombination mit Ausgangssignalen der ersten Gruppe von Vordecodern 4x8 = 32 Enddecoder jeweils nur noch ein Eingangssignal. Sie werden daher ebenfalls nicht mehr benötigt. Es verbleiben damit nur noch 32 Enddecoder. Dies steht im

κι Einklang mit der Tatsache, daß 5 Adreßbit am Eingang des Adreßdecoders nur noch 32 unterschiedliche Kombinationen ermöglichen.

Es wurde schon eingangs darauf hingewiesen, daß eine zweistufige Verknüpfungsschaltung im Prinzip eine

höhere Signallaufzeit aufweist als eine einstufige. Andererseits steigt die Schaltzeit des Adreßverstärkers und damit die Signallaufzeit über den ganzen Decoder mit der mit der Adreßlänge stark zunehmenden kapazitiven Belastung durch die nachgeschalteten

2() Dioden und durch die Verbindungsleitungen sehr erheblich an. Das wirkt sich besonders kraß bei der einstufigen Version aus. Es ist leicht einzusehen, daß ein Grenzwert für die Zahl η von Eingangsvariablen besteht, unterhalb dem die einstufige Ausführung und

r> oberhalb dem die zweistufige Ausführung günstigere Werte für die gesamte Signallaufzeit ergibt. Dieser Grenzwert liegt bei π=5, wo beide Ausführungen etwa gleichwertig sind, wie durch Messungen zu belegen ist. Allerdings ist zu beachten, daß die Signallaufzeiten auch

i» noch durch die geometrische Gestaltung der Schaltung (lay out) bei der Integration und durch andere dabei maßgebliche Effekte beeinflußt werden, so daß geringe Verschiebungen des Gleichgewichtes eintreten können.

Neben der bedeutenden Rolle der Signallaufzeit ist

J^r> bei einer integrierten Schaltung die Anzahl der Bauelemente wegen der für ihre Unterbringung erforderlichen Chipfläche wichtig. Die nachstehende Tabelle enthält die Gegenüberstellung einiger charakteristischer Größen für die einstufige Version des

4(i Decoders einerseits und die zweistufige Version andererseits bei η=5 und /7=6 Eingangsvariablen.

einstufig
n=5 n=6

zweistufig /7=5 n

Belastung	16	32	8
Dioden	160	384	96
Bauelemente	160	384	144

176 240

Unter dem Stichwort »Belastung« ist die maximale Anzahl der Dioden bzw. der zugehörigen Verbindungsleitungen, die an jedem Ausgang eines Adreßverstärkers oder eines Vordecoders angeschlossen sind, angegeben. Unter »Dioden« sind alle an der Durchführung der UN D-Verknüpfungen beteiligten Dioden aufgeführt. Ebensoviele Verbindungsleitungen existieren zwischen den Adreßverstärkern und den Enddecodern in dem einen Fall bzw. zwischen den Adreßverstär-

bo kern und den Vordecodern und zwischen den Vordecodern und den Enddecodern insgesamt in dem anderen Fall. Die Aufstellung »Bauelemente« enthält nicht die Bauelemente für die Adreßverstärker und für die Emitterfolger an den Decoderausgängen, da diese von der Stufenzahl unabhängig sind. Dagegen mußte berücksichtigt werden, daß in der zweistufigen Decoderausführung in jedem Vordecoder zwei Widerstände R 5, R 6 und zwei Transistoren TS, Γ6 als zusätzliche

Bauelemente vorhanden sind. Ihr Platzbedarf ist ungefähr gleich dem Platzbedarf für die entsprechende Anzahl von Dioden.

Aus der Tabelle ergeben sich besonders eindruckvoll die großen Unterschiede der Belastung. Gleichfalls erhebliche Unterschiede bestehen in der Zahl der Dioden, wöbe, nochmals darauf hingewiesen wird, daß die gleichen Zahlen auch für die Verbindungsleitungen gelten. Recht wesentliche Unterschiede sind auch bei der Zahl der Bauelemente für /7=6 vorhanden. Dagegen ist der Unterschied der Bauelemente für n=5 nur noch gering.

Die Aufteilung der Vordecoder in drei anstatt zwei Gruppen verursacht einen erhöhten Bauteileaufwand sowie eine Verlängerung der Signallaufzeit.

Liste der Bezugszeichen

Ao- Ai Eingangsvariable (Adreßbit)

AV₀-AV₅ Adreßverstärker

KDi ι — VD\s Vordecoder, erste Gruppe

VDn — VD₂S Vordecodeir, zweite Gruppe

ED₀-EDb₃ Enddecoder

S₀- Sb₃ Auswahlsignal

Ti-TS Transistor

Rt-RS Widerstand

D1-D6 Diode

Ur Referenzspannung

Uk Konstantspannung

VEE emitterseitiger Pol der Versorgungsspan-

nung

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Adreßdecoder mit einer der Zahl π der Eingangsvariablen gleichen Zahl von Stromübernahmeschaltern aus je zwei emittergekoppelten Transistoren, wobei die Basis des einen Transistors mit einem Anschlußpunkt für eine Eingangsvariable verbunden ist und die Basis des anderen Transistors an einem festen Referenzpotential liegt, und mit den Stromübernahmeschaltern unmittelbar verbundene Diodenanordnungen zur UND-Verknüpfung der Ausgangssignale der Stromübernahmeschalter in der wahren oder invertierten Fonn und mit Emitterfolgern, von denen jeweils einer einer jeden Diodenanordnung nachgeschaltet ist, dadurch gekennzeichnet, daß die Stromübernahmeschalter (A Vo bis A V₅) und die mit diesen unmittelbar verbundenen ersten Diodenanordnungen ('VDn bis VD\g, VDu bis VD₂₈) in ζ Gruppen aufgeteilt sind, wobei die ersten Diodenanordnungen ebensoviele Eingänge aufweisen wie Stromübernahmeschalter der Gruppe angehören, daß weitere Diodenanordnungen zur UND-Verknüpfung (ED₀ bis ED₆₃) mit einer der Gruppenzahl ζ entsprechenden Zahl von Eingängen vorgesehen sind, daß die Eingänge der weiteren Diodenanordnungen (EDq bis EDa) jeweils mit dem Ausgang einer ersten Diodenanordnung /VD_n bis VD_i8, VD₂I bis VO₂₈) verbunden sind.

2. Adreßdecoder nach Anspruch 1, dadurch gekennzeichnet, daß zwei Gruppen von ersten Diodenanordnungen (VD_n bis VD₁₈, VD₂, bis VD₂₈) vorgesehen sind.

3. Adreßdecoder nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß den woiteren Diodenanordnungen (EDq bis EDbz) Emitterfolger nachgeschaltet sind.

4. Adreßdecoder nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Eingänge der weiteren Diodenanordnung^n (EDo bis £Ά3) mit den den ersten Diodenanordnungen (VD_n bis VDi₈, VD₂I bis VD₂S) nachgeschalteten Emitterfolgern verbunden sind.