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Monolithisch integrierbare elektronische Schaltung
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Die Erfindung betrifft eine monolithisch integrierbare elektronische
Schaltung mit einem durch Analogsignale zu beaufschlagenden Signaleingang und mindestens
zwei -jeweils mindestens zwei Signalausgänge aufweisenden -Analog-Digitalwandlern,
bei der die Analog-Digitalwandler derart ausgestaltet sind, daß ein an ihrem individuellen
Signaleingang anhängiges Analogsignal zu einer gleichzeitigen Abgabe aller Dualstellen
des entsprechenden Digitalsignals führt und Je ein Ausgang des betreffenden Analog-Digitalwandlers
je einer bestimmten Dualstellenwertigkeit fest zugeordnet ist, und bei der schließlich
die beiden Analog-Digitalwandler derart zusammengeschaltet sind, daß sie gemeinsam
ein dem Jeweils am Signaleingang der Schaltung liegenden Analogsignal entsprechendes
Digitalsignal liefern und daß dabei Jedem der Signalausgänge der Gemeinschaft dieser
beiden Analog-Digitalwandler Jeweils eine bestimmte Dualstellenwertigkeit des digitalen
Umwandlungsergebnisses fest zugeordnet ist.
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Eine solche Analog-Digital-UmwandlungRschaltung ist in dem Aufsatz
"Digital techniques promise to clarity the television picture" von A. A. Goldberg
aus "Electronics" (Februar 5, 1976), Seiten 94 bis 100 und in dem Buch "High-speed,
high-resolution A/D converters" (5. Juni 1973), Seiten 62 bis 66 von Benima, David
und Barger James R. beschrieben. Eine Darstellung der aus diesen Verdifentlichungen
bekannten Methoden zur Erweiterung der Wortbreiten des Digital-Umwandlungsergebnisses
wird noch an Hand der Fig. 1 gegeben.
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Bekanntlich gibt es zwei Arten von Analog-Digitalwandlern, nämlich
solche mit einem Signalausgang, an welchem das durch die Umwandlung entstandene
Digitalsignal seriell erscheint und solche mit mehreren Ausgängen, bei denen die
einzelnen Bits des Digitalsignals gleichzeitig erscheinen. Bei dem zuletzt genannten
Fall ist also Je ein Signalausgang Je einer bestinmten Dualstellen- also Bitwertigkeit
fest zugeordnet, so daß das Ergebnis, im Gegensatz zu dem zuerst genannten Fall
nur eine iestgelegte maximale Bitstellenzahl entsprechend der Anzahl der Signalausgänge
des Analog-Digitalwandlers haben kann. Eine Erweiterung bereits um ein Bit nach
dem für einen solchen Parallel-Analog-Digitalwandler zugrundeliegenden Schaltungsprinzip
verlangt in monolithisch integrierter =albleitertechnik bereits ein erhebliches
Mehr an CE mfl che, so daß man nach anderen Lösungen Umschau gehalten hat. Man braucht
nämlich bei n Dualstellen des Ergebnisses 2n Komparatoren, was bei einer Bitrate
von nur 8 Bits bereits die Anwendung von 256 Komparatoren erforderlich macht.
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Allerdings kann man, wie die beiden genannten Literaturstellen zeigen,
eine Reduktion an Komparatoren durch schaltungstechnische Maßnahmen erreichen. Dies
geschieht unter Verwendung des eingangs dargelegten Prinzips.
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Bei diesem Prinzip ist der Signaleingang E über einen Eingangsverstärker
EV an den Signaleingang eines ersten Parallel-Analog-Digitalwandlers A D mit Je
vier Signal ausgängen gelegt. Jeder dieser vier Signalausgänge A6 bis A5 lieiert
Je eine Dualstelle des Ergebnisses, und zwar im Beispielsfalle die vier höchstwertigsten
Dualstellen. Dementsprechend sind Jedem dieser Ausgänge As bis A5 des ersten A/D-Wandlers
Je eine der Dualstellenwertigkeiten 8, 7, 6, 5 zugeordnet.
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Die Ausgänge des ersten Analog-Digitalwandlers A D sind außerdem Jeweils
zur Steuerung Je eines - ebenfalls auf den Parallelbetrieb ausgerichteten - Digitalanalogwandlers
D A in der aus der Fig. 1 ersichtlichen Weise vorgesehen. Der Signalausgang dieses
Digital-Analogwandlers D A ist an den einen Eingang eines Differenzverstärkeres
DV gelegt, dessen anderer Ausgang Huber eine Verzögerungsstufe, insbesondere Verzdgerungsleitung
VL, mit dem Signaleingang E der Schaltung verbunden ist. Der Ausgang des Differenzverstärkers
DV steuert den Eingang eines zweiten Parallel-Analogwandlers A*D*, der vorzugsweise
im Aufbau und in der Anzahl der Digitalausgän-Ge mit dem ersten Wandler A D übereinstimmt.
Dementsprechend hat der zweite Analog-Digitalwandler A*D* im Beispielsfalle ebenfalls
vier Ausgänge A4 bis A1 denen nach Maßgabe der in Fig. 1 gezeigten Schaltung und
des inneren Aufbaus des Wandlers A D Jeweils die Dual8tellenwertigkeiten 4, 3, 2
und 1 zugeteilt sind.
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Die konventionelle Art der Erweiterung von Wortbreiten erfolgt somit
durch den Einsatz eines ziemlich erheblichen Aufwands, nämlich eines die Zusammenfügung
der beiden A/D-Wandler bewirkenden D/A-Wandlers zwecks Steuerung des zweiten A/D-Wandlers
durch die von der ersten A/D-Wandlerstuie gelieferten Signale. Zusätzlich benötigt
man einen Differenzverstärker mit guter D.C.-Ofiset-Stabilität sowie einer Verzögerungsstufe.
Der durch die bekannte Art der Erweiterung eines A/D-Wandlers von geringerer Ausgangs-Bit-Zahl
zu einem A/D-Wandler von höherer Ausgangs-Bit-Zahl verlangt zwar einen erheblichen
technischen Aufwand. Jedoch ist dieser Aufwand, insbesondere in bezug auf die benötigte
Chip-Fläche, kleiner als der bei normaler Erweiterung des A/D-Wandlers erforderliche
Aufwand an Komparatoren und der dadurch erforderliche Aufwand an Chip-Fläche. So
können beispielsweise unter Anwendung der in Fig. 1 dargestellten Methode auf den
aus der Figur ersichtlichen Fall eines 8-Bit A/D-Wandlers gegenüber einem in konsequent
nach dem innerhalb der beiden 4-Bit A/D-Wandler angewendeten Aufbauprinzip gestalteten
8-Bit A/D-Wandler 224 Komparatoren eingespart werden.
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Es besteht nun, wie gemäß der Erfindung erkannt wurde, die Möglichkeit,
zu dem gleichen Ergebnis unter einem merklich geringeren Aufwand, als er bei einer
Gestaltung gemäß Fig. 1 erforderlich ist, zu gelangen. Im Interesse einer monolithischen
Integration ist Jede weitere Ersparnis an Schaltungsmitteln sowohl vom Gesichtspunkt
der Verminderung des Bedarfs an Chip-Fläche als auch im Interesse der Vereinfachung
der Technologie willkommen.
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Um dieses Ziel zu erreichen, wird erfindungsgemäß die eingangs definierte
monolithisch integrierbare elaktronische Schaltung derart ausgestaltet, daß die
Signalausgänge des einen Analog-Digitalwandlers zur unmittelbaren
Beaufschlagung
jeweils eines Signalausgangs der elektronischen Schaltung vorgesehen sind und außerdem
zur Steuerung einer Verknüpfungsschaltung dienen, daß ferner der Signalausgang der
Verknüpfungsschaltung*zur Steuerung des anderen Analog-Digitalwandlers vorgesehen
ist und daß schließlich bei der Beaufschlagung des anderen Analog-Digitalwandlers
durch den Signaleingang der elektronischen Schaltung ein von der Beaufschlagung
des ersten Analog-Di gitalwandlers durch die sen Si gnaleingang verschiedener Spannungsverstärkungspegel
angewendet ist.
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Die Erfindung wird nun an Hand der Fig. 1 bis 3 näher beschrieben,
wobei die Fig. 1 bereits vorgestellt ist.
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In Fig. 2 ist eine bevorzugte der Erfindung entsprechende Schaltung
und in Fig. 3 eine andere Variante der Erfindung dargestellt.
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Zunächst ist unter Bezugnahme auf Fig. 1 folgendes festzustellen:
Die dort dargestellte Anordnung eines bekannten 8 Bit-Analog-Digitalwandlers besteht
aus einer Modifikation zweier 4 Bit-Analog-Digitalwandler A D beziehungsweise *
* A D in konventioneller Yerkntlpfung. Diese besteht darin, daß das zu verarbeitende
Eingangssignal in einer durch den A/D-Wandler AD gegebenen Vorstufe zunächst in
die ersten 4 Bits des Digitalergebnisses umgewandelt wird, die dann an den Ausgängen
As bis A5 erscheinen.
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Die hierdurch gegebene grobe Information muß anschlie-Bend in einem
Digital-Analogwandler D A zurückgewonnen werden, um so den Differenzbetrag für die
durch den zweiten A/D-Wandler A D gegebene Ergänzungsstufe ableiten zu können, der
im Differenzverstärker DV gebildet wird. Das zurückgewonnene Analogsignal muB in
der Phase * gemeinsam mit dem Signaleingang der elektronischen Schaltung ...
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mit dem Eingangssignal übereinstimmen. Aus diesem Grunde wird eine
Verzögerungsleitung VL zwischen dem Signaleingang E der Schaltung und dem zweiten
Eingang des Difierenzverstärkers DV vorgesehen, die der über den Eingangsverstärker
EV und dem Wandler AD beziehungsweise DA bedingten Signalverzögerung und Phasenverschiebung
Rechnung trägt. In dem durch die beiden Signale gleichzeitig zu beauischlagenden
Differenzverstärker DV eriolgt die Auswertung der Amplitudendifferenzen beider Signale.
Als Restbetrag erscheint am Ausgang des Differenzverstärkers DV das Differenzsignal
in den zweiten Analog-Digitalwandler A D zur Digitalisierung. Beide Informationen
an den Ausgängen As bis A5 und A4 bis A1 zusammengefaßt, ergeben die gesamte Wortbreite
des aus dem Eingangssignal erhaltenen Digitalsignals.
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Gewisse Schweriälligkeiten der an Hand der Fig. 1 beschriebenen Methode,
insbesondere die durch die Verwendung eines Verzögerungsgliedes VL sowie die Rückbildung
des am Ausgang des ersten A/D-Wandlers erhaltenen Signals in ein neues Analogsignal
bedingte Zeitverzögerung und der mit dieser Methode verbundene technische Auiwand,
läßt sich reduzieren, wenn man gemäß Fig. 2 oder Fig. 3, also im Sinne der Erfindung
vorgeht. Hier ist die Verknüpfungsschaltung als Widerstands-Netzwerk ausgebildet.
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Die Anordnung gemäß Fig. 2 besteht aus dem Vorverstärker VV, dem ersten
Analog-Digitalwandler AD, einem aus Widerständen sowie Korrekturpotentiometern bestehenden
Verknüpfungsnetzwerk NW, mit dessen Hilfe teils vom Signaleingang E her, teils von
den Ausgängen a1 bis a4 des ersten D/A Wandlers der zweite A/D-Wandler A D 'gesteuert
wird.
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Hierzu ist der durch das Analogsignal gesteuerte Signaleingang E einerseits
an den Eingang des ersten Analog-Digitalwandlers AD und andererseits an den Eingang
des Vorverstärkers W gelegt. Jeder Ausgang des A/D-Wandlers AD liegt über Je einen
durch zwei seriell zueinander und zu Je einem Potentiometer geschalteten Testwiderständen
bestehenden Spannungsteiler an einem Betriebspotential U. Der Ausgang des Vorverstärkers
VV liegt über einen Widerstand rO zusammen mit dem Ausgang a des Netzwerks NW am
Signaleingang des zweiten * * Analog-Digitalwandlers A D . Dieser entspricht beispielsweise
(aber nicht notwendig) im Aufbau und der Bitzahl dem ersten Analog-Digitalwandler
AD und hat dementsprechend ebenfalls vier Ausgänge A4, AD, A2' A1 wobei der Index
die Dualstellenwertigkeit der an dem betreffenden Ausgang erscheinenden Dualstelle
des Ergebnisses wiedergibt.
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Das Netzwerk NW hat die aus der Fig. 2 ersichtliche Ausgestaltung:
Der der höchsten Bitwertigkeit zugeordnete Ausgang a4 des ersten Analog-Digitalwandlers
AD liegt über einen ersten Widerstand r4 an einem Knoten K4, der die Verbindung
zum Signalausgang a des Netzwerks NW bildet und einerseits über einen Widerstand
rq und ein Potentiometer p4 an das Betriebspotential U sowie andererseits über einen
Widerstand r43 an den Knoten K3 des Netzwerks NW gelegt ist.
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Der der zweithöchsten Bitwertigkeit zugeordnete Ausgang a3 liegt über
den Widerstand r3 an dem bereits genannten Knoten K3 und letzterer über die Reihenschaltung
eines * Widerstands r3 mit einem Potentiometer p3 am Betriebspotential U und außerdem
über einen Widerstand r32 an einem Knoten K2 des Netzwerks.
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Dieser Knoten K2 ist über den Widerstand r2 mit dem der dritthöchsten
Bitstelle zugeordneten Ausgang a2 des A/D-Wandlers AD verbunden und liegt andererseits
über die Reihenschaltung des Widerstands r2 und des Potentiometers p2 an dem Betriebspotential
U, sowie über einen Widerstand r21 an dem Knoten K1.
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Der Knoten K1 liegt an dem der vierthöchsten Bitstelle zugeordneten
Ausgang a1 des AD-Wandlers unter Vermittlung des Widerstands r1 und am Betriebspotential
U über den Widerstand r1 und dem in Serie zu diesem geschalteten Potentiometer P1.
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Dient bei der Bemessung der Widerstände r1 bis r4 beziehungsweise
r1 bis rq der Wert R des Vorwiderstands rO als Einheit, so sind diese - mit Ausnahme
der dem Ausgang mit der niederwertigsten Bitstufe "5" zugeordneten Widerstände r1
und r1 - sämtlich gleich 4R, in den beiden Ausnahmefällen hingegen gleich 2R. Die
Zwischenviderstände r43, r32, r21 haben einander gleiche Werte, nämlich IR.
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Da die Anordnung hinsichtlich der Anzahl der Signalausgänge des ersten
(und auch des zweiten) Analog-Digitalwandlers keiner Beschränkung unterliegt, soll
die aus Fig. 2 ersichtliche Schaltung des Netzwerks NW verallgemeinert dargestellt
werden.
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Bezeichnet man die Ausgänge des ersten Analog-Digitalwandlers mit
ai, also a1, a2 ... an, wobei der Index i die dem betreffenden Ausgang zugeordnete
und um die Anzahl m der Ausgänge des zweiten Analog-Digitalwandlers * * A D verminderte
Bitstellenwertigkeit bedeutet, so gelten folgende Gesichtspunkte:
1.
Jeder der Ausgänge ai des Analog-Digitalwandlers AD liegt an einem Schaltungsknoten
Ki Jeweils über einen Widerstand ri.
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2. Jeder dieser Knoten Ki liegt über einen zweiten Widerstand ri*
und einem mit diesem in Serie liegenden Potentiometer pi am Betriebspotential.
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3. Jeder Knoten Ki ist über je einen Widerstand ri, (i-1) mit dem
Nachbar E( 1) verbunden. Eine ersichtliche Ausn e bildet dabei lediglich der Knoten
K1.
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4. Jeder Knoten Ei ist über Je einen Widerst d r(i+1),i mit dem Nachbarknoten
(Ki+1) verbunden. Eine ersichtliche Ausnahme bildet dabei lediglich der Knoten Kn.
Dieser Knoten Kn bildet nämlich den Signalausgang des Netzwerks NW.
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5. Für den Fall i > 1 sind die Widerstände ri und ri* gleich dem
vierfachen Vorwiderstand r0 und für den Fall i = 1 gleich dem doppelten Vorwiderstand
r0.
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Bei der in Fig. 2 dargestellten Anordnung gemäß der Erfindung ist
somit die Verknüpfungsschaltung durch ein passives Widerstands-Netzwerk NW gegeben,
welches zwischen dem digitalisierten Ausgang des ersten Analog-Digitalwandlers AD,
dem Eingang des zweiten Analog-Digitalwandlers A*D* und (wenn man den Widerstand
r0 noch hinzurechnet) dem Verstärkerausgang von VV liegt. Man geht von der Nutzung
der Ausgangssignale des ersten Wandlers AD aus. Durch das Gegenpotential (U) wird
ein Gleichgewichtszustand in der Längsrichtung des Netzwerks NW, entlang den Widerständen
r0, r43, r32, r21, geschaffen.
Das verstärkte Eingangssignal gelangt
über den Vorwiderstand rO in das Netzwerk und wird in seiner Wirkung mit dem Faktor
"2" entlang der Knotenpunkte Ei abgeschwächt.
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Andererseits wird durch das Digitalpotential an den Ausgängen ai des
ersten Analog-Digitalwandlers AD das Potentialgleichgevicht in den Knotenpunkten
Ki beeinflußt.
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Da das Netzwerk NW gewichtet ausgelegt ist, entsteht am Ausgang a
des Netzwerks und damit am Eingang des zweiten Analog-Digitalwandlers A* D im Betrieb
ein Gleichgewichtszustand, welcher der Potentialdifferenz zwischen dem Analogen
und dem digitalen Signal entspricht.
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Diese im Vergleich zu einer Anordnung gemäß Fig. 1 wesentlich einfachere
Ankoppelung der beiden Analog-Digitalwandler AI) und A D macht sich bei einer Realisierung
in monolitisch integrierter Halbleitertechnik auf Jeden Fall vorteilhaft bemerkbar.
Gleichzeitig vereinfachen sich die Lauizeitprobleme, da maßgebende Zwischenglieder
- im Gegensatz zu einer Anordnung gemäß Fig. 1 - wegfallen.
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Das im Knoten E erscheinende Signal über das Netzwerk erfährt dieselbe
Verzdgerung wie das über den Vorverstärker VV und den Vorwiderstand rO gelieferte
Signal.
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Durch Modifikation des einer Anordnung gemäß Fig. 2 zugrundeliegenden
Konzepts läßt sich eine Verknüpfungsschaltung in der aus Fig. 3 ersichtlichen Weise
aufbauen. Hier besteht die Verknüpfungsschaltung aus einer der Anzahl der Ausgänge
ai des ersten Analog-Digitalwandlers AD entsprechenden Anzahl von Differenzverstärkern
Di, die in bekannter Weise Jeweils aus einem Eingangs-
tr sistor
te einem Referenztransistor tr vom gleichen Typ wie der Eingangstransistor te und
einem Stromversorgungstr sistor ts aufgebaut sind.
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Als Si alausgang der Verknüpfungsschaltung dient in diesem Falle Jeweils
der Kollektor des Eingangstransistors te der zusammen mit den Kollektoren der Eingangstransistoren
zwei der übrigen Differenzverstärker Di sowie dem vom Signaleingang E der Schaltung
ueber den Vorverstärker VV und dem Vorwiderstand rO gelieferten Signal zur Beaufschlagung
des Signaleingangs des zweiten Analog-Digitalwandlers A* D* vorgesehen ist. Die
Basis des Differenzverstärkers Di wird vom Signalausgang ai des ersten Analog-Digitalwandlers
AD gesteuert, während der Emitter des betreffenden Eingangstransistors te zusammen
mit dem Emitter des Referenztransistors tr des betreffenden Differenzverstärkers
Di am Kollektor des zugehörigen Stromversorgungstransistors ts liegen.
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Die Emitter der Stromversorgungstransistoren t5 liegen über einen
Vorwiderstand W am Bezugspotential (Masse) der Schaltung, während ihre Basiszonen
gemeinsam durch ein Betriebspotential U2 gegen Masse gesteuert sind.
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Die Basisanschlüsse der Referenztransistoren tr der einzelnen Differenzverstärker
Di der Verknüpfungsschaltung liegen an einem zweiten Betriebspotential U2 gegen
Masse und ihre Kollektoren an einem gemeinsamen dritten Betriebspotential UB.
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Im übrigen entspricht die Schaltung der beiden Analog-Digitalwandler
AD und A* D* der Schaltung in Fig. 2.
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Die Einstellung der Widerstände W und gegebenenfalls weiterer Schaltungsteile
in den beschriebenen Differenz-
verstärkern Di ist so ausgelegt,
daß der Kollektorstrom des Eingangstransistors te des Differenzverstärkers Di jeweils
gleich 2(i 1) StroneiSheiten beträgt, so daß der Kollektorstrom. im Falle der ersten
Differenzstufe D1 gleich eine Einheit, im Falle von D2 gleich zwei Einheiten, im
Falle von D3 gleich vier Einheiten, im Falle von D4 gleich acht Einheiten und so
weiter beträgt. Demgemäß zieht der Kollektor des Eingangstransistors t der durch
den Ausgang a4 beaufschlagten Differenzverstärkerstufe D4 den achtfachen Strom im
Vergleich zum Kollektor des Eingangstransistors des dem Eingang a1 von AD zugeordneten
Differenzverstärkers D1.
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Auch bei dieser Schaltung ist der innere Aufbau des ersten Analog-Digitalwandlers
AD so getroffen, daß i die Dualstellenwertigkeit des an dem betreffenden Ausgang
ai erscheinenden Ergebnisses für den Fall angibt, daß dieser Analog-Digitalvandler
allein arbeitet.
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Bei dem an Hand von Fig. 3 beschriebenen Ausführungsbeispiel einer
Vorrichtung gemäß der Erfindung gelangt das zu digitalisierende Analogsignal über
den Eingang E und über den Vorverstärker W und dem Arbeitswiderstand rO zu dem der
Produktion der niederwertigeren Bitstellen * * dienenden zweiten Analog-Digitalwandler
A D . Die Stromreduktion erfolgt hinter dem Arbeitswiderstand rO im Stromverhältnis
8': 4 : 2 : 1, entsprechend den an den Ausgängen ai vorgegebenen Dualzuständen.
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Der Kern der vorliegenden Erfindung ist darin zu sehen, daß nab die
beiden Analog-Digitalwandler AD und A* D* vom Schaltungseingang E her steuert und
dem am Eingang des zweiten Analog-Digitalwandlers anhängigen Signal die durch die
Verknüpfungsschaltung modifizierten und von
den Ausgängen ai gelieferten
Signale überlagert. Dabei ist die Modifikation derart getroffen, daß eine gewichtete
Stromreduktion im Knotenpunkt r0-A* D den zwische beträglichen Signalzustand aufbereitet,
der anschließend vom A D*-Wandler in die LSB-Information umgesetzt wird.
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Ein wesentlicher Punkt ist dabei die Maßnahme, daß das vom Eingang
E der Schaltung abgegebene Signal nicht mit demselben Verstärkungspegel an den Eingang
der zwei Ana-* log-Digitalwandler AD und A D gelangen muß. Im Beispielsfalle ist
der Eingang des ersten Analog-Digitalwandlers AD unmittelbar und der Eingang des
zweiten Analot-Digitalwandlers A* D* über den Vorverstärker VV und den Vorwiderstand
r0 mit dem Eingang E der Schaltung verbunden. Diese Maßnahme dient der Bereichsanpassung.
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Es ist lediglich zu beachten, daß der Empfindlichkeitsbereich des
LSB-A*D*-Wandlers so bemessen ist, daß er mit seiner Aussage Jeweils die Zwischenbereiche
des MS -An-W dlers voll erfaßt.
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Zu bemerken ist noch, daß die Verknüpfungsschaltung auch noch a andere
Weise, zum Beispiel auch über eine logische Schaltung realisiert werden kann 6 Patent
sprüche 3 Figuren