DE19850656C2

DE19850656C2 - A/D-Wandler und A/D-Umwandlungsschaltung

Info

Publication number: DE19850656C2
Application number: DE19850656A
Authority: DE
Inventors: Masao Ito; Takeshi Shigenobu; Toshio Kumamoto; Takahiro Miki; Hiroshi Komurasaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-02-27
Filing date: 1998-11-03
Publication date: 2001-05-31
Anticipated expiration: 2018-11-04
Also published as: JPH11251907A; US6069579A; DE19850656A1; JP3920443B2

Description

Die vorliegende Erfindung betrifft einen A/D-Wandler zum Umwan deln eines analogen Signales in ein digitales Signal (im folgen den als eine A/D-Umwandlung bezeichnet) und eine A/D- Umwandlungsschaltung, die den A/D-Wandler als einen A/D- Teilwandler verwendet.

Von Wandlern (im folgenden als A/D-Wandler bezeichnet) zum Um wandeln eines analogen Signales in ein digitales Signal führt ein A/D-Teilbereichswandler eine A/D-Umwandlung in zwei Stufen, eine obere und eine untere, durch. Die folgende Beschreibung gibt zuerst einen A/D-Wandler mit anderen Architekturen an, gibt als nächstes ein Unterschied zwischen den anderen Architekturen und der Architektur des Teilbereichstyps an und gibt dann die Vorteile und Nachteile der Architektur des Teilbereichstyps an.

Zuerst wird ein A/D-Parallelwandler (A/D-Wandler des Flashtyps) als ein grundlegender A/D-Wandler erwähnt. Fig. 20 zeigt eine grobe Darstellung des A/D-Parallelwandlers. Wie in Fig. 20 ge zeigt ist, gibt ein A/D-Wandler (ADC) 62 mit einer 10-Bit- Auflösung, der von einem Referenzspannungsgenerator 61 geliefer te Referenzspannungen Vref1-VrefN und eine analoge Eingabespan nung Vin empfängt, eine digitale Ausgabespannung Dout auf der Basis von Vergleichsergebnissen zwischen der analogen Eingabe spannung Vin und den Referenzspannungen Vref1-VrefN aus.

Fig. 21 ist ein Blockschaltbild einer internen Struktur des A/D- Wandlers 62 mit einer Auflösung von 10 Bit. Wie in Fig. 21 ge zeigt ist, besteht der A/D-Wandler 62 aus einer Vergleichergrup pe 64, einem Vorcodierer 65 und einem Codierer 66. Zum Darstel len des Betriebes des A/D-Wandlers 62 ist der A/D-Wandler 62 mit einer 3-Bit-Auflösung in Fig. 22 gezeigt.

Eine Referenzspannungsgruppe 63, die aus den Referenzspannungen Vref1-Vref1023 besteht, wird durch den Referenzspannungsgenera tor (in Fig. 21 nicht gezeigt) erzeugt. In dem A/D-Wandler mit 3-Bit-Auflösung erzeugt ein Referenzspannungsgenerator 59 Refe renzspannungen Vref1-Vref7 durch Widerstandsteilungen mit acht Widerständen R59, die in Reihe zwischen einer oberen Spannung VRT und einer unteren Spannung VRB vorgesehen sind, wie in Fig. 22 gezeigt ist.

Die Vergleichergruppe 64 besteht aus 1023 Vergleichern CMP1- CMP1023 und empfängt die analoge Eingabespannung Vin und die Re ferenzspannungsgruppe 63, die aus den Referenzspannungen Vref1- Vref1023 besteht. Zu dieser Zeit empfängt der Vergleicher CMPi (i = 1-1023) die analoge Eingabespannung Vin und die Referenzspan nung Vrefi und gibt das Vergleichsergebnis zwischen diesen Span nungen zu dem Vorcodierer 65 aus. In dem A/D-Wandler mit 3-Bit- Auflösung, der in Fig. 22 gezeigt ist, sind die Vergleichsergeb nisse der Vergleicher CMP1-CMP7 auf der Basis der analogen Ein gabespannung Vin in Tabelle 1 gezeigt.

Der Vorcodierer 65 führt eine Vorcodierung der Vergleichsergeb nisse der Vergleichergruppe 64 durch und gibt die vorcodierten Signale zu dem Codierer 66 aus. Bei dem A/D-Wandler mit 3-Bit- Auflösung werden acht Bits der vorcodierten Signale PE0-PE7 aus gegeben. Zu dieser Zeit sind die vorcodierten Signale PE0-PE7 auf der Basis der Vergleichsergebnisse der Vergleicher CMP1-CMP7 so, wie in der Tabelle 1 gezeigt ist.

Fig. 23 ist ein Schaltbild einer internen Struktur des Vorcodie rers 65 in dem A/D-Wandler mit 3-Bit-Auflösung. Wie in Fig. 23 gezeigt ist, empfangen Inverter G21-G27 entsprechend die Ver gleichsergebnisse RCMP1-RCMP7 der Vergleicher CMP1-CMP7.

Ein AND-Gatter G10 ist mit seinem einen Eingang mit einer Span nungsquelle VDD verbunden und empfängt an seinem anderen Eingang das Vergleichsergebnis RCMP1. AND-Gatter G11-G16 Empfangen ent sprechend Ausgabesignale der Inverter G21-G26 an ihren einen Eingängen und Empfangen entsprechend die Vergleichsergebnisse RCMP2-RCMP7 an ihren anderen Eingängen. Ein AND-Gatter G17 emp fängt ein Ausgabesignal des Inverters G27 an seinem einen Ein gang und ist mit seinem anderen Eingang mit einer Spannungsquel le VDD verbunden. Die Ausgaben der AND-Gatter G10-G17 führen entsprechend zu den vorcodierten Signalen PE0-PE7.

Zurück zu Fig. 21 codiert der Codierer 66 die vorcodierten Si gnale derart, daß eine digitale Ausgabespannung Dout mit 10 Bit ausgegeben wird. Bei dem A/D-Wandler mit 3-Bit-Auflösung wird eine digitale Ausgabespannung Dout mit 3 Bit ausgegeben, wie in Fig. 22 gezeigt ist. Zu dieser Zeit ist die digitale Ausgabe spannung Dout auf der Basis der vorcodierten Signale PE0-PE7 so, wie in Tabelle 1 gezeigt ist.

In dieser Art erfaßt der A/D-Parallelwandler unter Verwendung von (2ⁱ - 1)-Referenzspannungen, wobei i eine Bitzahl der Auflö sung ist (1023 Referenzspannungen für die 10-Bit-Auflösung in dem Fall von Fig. 20 und 21), einen Spannungspegel der analogen Ausgabespannung und gibt einen digitalen Code aus, der von dem Spannungspegel abhängt.

Der A/D-Parallelwandler mit 10-Bit-Auflösung benötigt, wie in Fig. 21 gezeigt ist, 1023 Vergleicher zum Durchführen eines Spannungspegelvergleichs zwischen der analogen Eingabespannung Vin und jeder der Referenzspannungen Vrefi (i = 1-1023), was zu den Nachteilen des Erhöhens der Layoutfläche und des Spannungs- bzw. Stromverbrauchs führt. Da die Anzahl der Vergleicher mit erhöhten Auflösung mit dem Verhältnis von (2ⁱ - 1) erhöht wird, wie in Tabelle 2 gezeigt ist, ist die Parallelarchitektur (Flasharchitektur) nicht für einen A/D-Wandler mit hoher Auflö sung geeignet.

Tabelle 2

Auflösung [Bit] des A/D-Parallelwandlers
minimale Anzahl der Vergleicher
4	15
5	31
6	63
7	127
8	255
9	511
10	1023
11	2047
12	4095

Als nächstes wird ein A/D-Wandler des Falttyps als anderes Bei spiel der anderen Architekturen erwähnt.

Fig. 24 ist ein Blockschaltbild einer Grundstruktur des A/D- Wandler des Falttyps mit 4-Bit-Auflösung. In Fig. 24 erzeugt ein Referenzspannungsgenerator 210 fünfzehn Spannungen durch Wider standsteilungen von sechzehn Widerständen R210, die zwischen der oberen Spannung VRT und der unteren Spannung VRB vorgesehen sind, und gibt die Acht niedrigstwertigsten Bits von den fünf zehn Spannungen als Referenzspannungen Vref0-Vref7 zu einer Ver gleichergruppe 174 aus.

Eine Faltschaltung 82 führt eine analoge Bearbeitung der Ausga beeigenschaften, wie durch eine durchgezogene Linie L1 in Fig. 25 dargestellt ist, für die analoge Eingabespannung Vin auf der Basis der Referenzspannung Vref0 durch und gibt eine Umwand lungsspannung EVin an die Vergleichergruppe 174 aus.

Jeder Vergleicher CMPDi (i = 0-7) in der Vergleichergruppe 174 vergleicht die Referenzspannung Vrefi und die Umwandlungsspan nung EVin derart, daß er sein Vergleichsergebnis ausgibt. Ein Vorcodierer 175 führt die gleiche Bearbeitung wie der Vorcodie rer 65 in Fig. 22 auf der Basis der Vergleichsergebnisse der Vergleichergruppe 174 durch und gibt vorcodierte Signale PE0-PE7 aus.

Ein Codierer 176 codiert die vorcodierten Signale PE0-PE7 der art, daß die drei niedrigstwertigsten Bits der digitalen Ausga bespannung Dout ausgegeben werden.

Ein Vergleicher CMPD1 in der Vergleichergruppe 184 vergleicht die analoge Eingabespannung Vin und eine Referenzspannung Vrr1 (= Vref0) derart, daß er sein Vergleichsergebnis ausgibt. Ein Vorcodierer 185 führt die gleiche Bearbeitung wie der Vorcodie rer 65 in Fig. 22 auf der Basis des Vergleichsergebnisses der Vergleichergruppe 184 durch und gibt ein vorcodiertes Signal aus.

Eine Fehlerkorrekturschaltung 187 korrigiert einen Fehler des vorcodierten Signales auf der Basis eines Steuersignales von dem Codierer 176 und gibt ein korrigiertes vorcodiertes Signal aus. Ein Codierer 186 codiert das korrigierte vorcodierte Signal der art, daß das höchstwertigste Bit der digitalen Ausgabespannung Dout ausgegeben wird.

Bei dem A/D-Parallelwandler muß die Vergleichergruppe den gesam ten Bereich (der die Bereiche A und B in Fig. 25 enthält) der analogen Eingabespannung Vin unter Verwendung der Mehrzahl von Referenzspannungen Vref vergleichen. Somit werden zum Erreichen einer 4-Bit-Auflösung fünfzehn Vergleicher (2⁴ - 1 = 15) in der Ver gleichergruppe benötigt, wie oben beschrieben wurde.

Andererseits variiert bei dem A/D-Wandler des Falttyps die Um wandlungsspannung EVin nur innerhalb eines Bereiches C (= Bereich A = Bereich B), wie in Fig. 25 gezeigt ist, unabhängig davon, ob die analoge Eingabespannung Vin in dem Bereich A oder in dem Bereich B liegt.

Das ermöglicht, daß die Vergleichergruppe 174 nur Vergleicher für den Bereich C aufweist, d. h. nur acht Vergleicher, wie in Fig. 24 gezeigt ist.

Zum Bestimmen in welchem Bereich A oder B die analoge Eingabe spannung Vin liegt, benötigt jedoch der A/D-Wandler des Falttyps eine zweite Vergleichergruppe 184, die einen anderen Vergleicher CMPD1 benötigt. Als Ergebnis benötigt der A/D-Wandler des Falt typs insgesamt neun Vergleicher.

Wenn beispielsweise VrefY ≦ Vin < VrefX, wobei Vin die analoge Eingabespannung ist und VrefX und VrefY die entsprechenden Span nungen an den Knoten X und Y des Referenzspannungsgenerators 210 sind, wird die Ausgabe des Vergleichers CMPD1 in der Verglei chergruppe 184 "H", und somit wird das höchstwertigste Bit der digitalen Ausgabespannung Dout von dem Codierer 186 "1".

Zur gleichen Zeit gibt die Faltschaltung 82 durch die analoge Bearbeitung die Umwandlungsspannung EVin innerhalb eines Berei ches D, wie in Fig. 25 gezeigt ist, aus, d. h. in dem Bereich von Vref2 ≦ EVin < Vref1. Somit werden in der Vergleichergruppe 174 die Ausgaben der Vergleicher CMP0 und CMP1 "L" und die Ausgaben der Vergleicher CMP2-CMP7 "H".

Dann gibt der Vorcodierer 175 auf der Basis der Vergleichsergeb nisse der Vergleichergruppe 174 ein vorcodiertes Signal PE2 mit "H" und vorcodierte Signale PE0, PE1 und PE3-PE7 mit "L" aus. Folglich werden die drei niedrigstwertigsten Bits der digitalen Ausgabespannung von dem Codierer 176 "110", was verbunden mit dem höchstwertigsten Bit, das vorher beschrieben wurde, in der digitalen Ausgabespannung Dout von "1110" resultiert.

Das Vergleichsergebnis des Vergleichers CMPD0 in der Verglei chergruppe 174 wird für eine Fehlerkorrektur verwendet. Die Feh lerkorrekturschaltung 185 vergleicht das Vergleichsergebnis des Vergleichers CMPD0 von dem Codierer 176 mit dem vorcodierten Si gnal (das Vergleichsergebnis des Vergleichers CMPD1 in der Ver gleichergruppe 184) von dem Vorcodierer 185. Wenn die Ergebnisse nicht übereinstimmen, gibt die Korrekturschaltung das Ver gleichsergebnis des Vergleichers CMPD0 als korrigiertes vorco diertes Signal im Vorzug zu dem Vergleichsergebnis des Verglei chers CMPD1 aus, durch das ein Fehler des vorcodierten Signales von dem Vorcodierer 185 korrigiert wird.

In dieser Art weist der A/D-Wandler des Falttyps verglichen mit den A/D-Parallelwandler den Vorteil des Reduzierens der Schal tungsgröße (die Anzahl der Vergleicher) ohne Reduzierung der Be triebsgeschwindigkeit auf.

Der oben erwähnte grundlegende A/D-Wandler des Falttyps weist jedoch den Nachteil des Verschlechterns der Genauigkeit und Be triebseigenschaft in einem Hochgeschwindigkeitsbetrieb auf. Eine erhöhte Betriebsgeschwindigkeit verschlechtert die Genauigkeit der Eingabe- und Ausgabeeigenschaften der in Fig. 28 gezeigten Faltschaltung 82, wobei in diesem Fall die Umwandlungsspannung EVin für die analoge Eingabespannung Vin so wird, wie durch die Strichlinie L2 in Fig. 25 dargestellt ist, nämlich abweichend von der Linie L1 je näher man zu dem oberen und dem unteren Ende des Bereiches C kommt.

Der Grund dieser Verschlechterung der Eingabe- und Ausgabeeigen schaften der Faltschaltung 82 liegt darin, daß ein parasitäres Element der Faltschaltung 82 selbst, wie zum Beispiel eine para sitäre Kapazität und ein parasitärer Widerstand, als ein Filter arbeitet, der für ein Hochfrequenzsignal undurchlässig ist, so daß eine steile Änderung der analogen Eingabenspannung Vin ge glättet wird.

Eine der in letzter Zeit verwendeten Maßnahmen für dieses ist die Struktur der Faltschaltung 82 derart zu modifizieren, daß eine Spannung VRTd, die höher ist als die obere Spannung VTR, und eine Spannung VRBd, die niedriger ist als die untere Span nung VRB, einem Referenzspannungsgenerator 211 bereitgestellt werden, wie in Fig. 26 gezeigt ist. In diesem Fall gibt der Re ferenzspannungsgenerator 211 fünfzehn Spannungen, die durch Wi derstandsteilungen von sechzehn Widerständen R210, die zwischen der oberen Spannung VRT und der unteren Spannung VRB vorgesehen sind, erzeugt werden, als Referenzspannungen Vref0-Vref14 aus.

Der Referenzspannungsgenerator 211 gibt weiterhin die obere Spannung VRT als eine Referenzspannung VrefA1, drei Spannungen, die durch Widerstandsteilung von vier Widerständen R210, die zwischen der Spannung VRTd und der oberen Spannung vorgesehen sind, erzeugt sind, als Referenzspannungen VrefA2-VrefA4 und die Spannung VRTd als Referenzspannung VrefA5 aus.

Weiterhin gibt der Referenzspannungsgenerator 211 die untere Spannung VRB als eine Referenzspannung Vref15, zwei Spannungen, die durch Widerstandsteilungen von drei Widerständen R210, die zwischen der unteren Spannung VRB und der Spannung VRBd vorgese hen sind, erzeugt sind, als Referenzspannungen VrefB1 und VrefB2 und die Spannung VRBd als eine Referenzspannung VrefB3 aus.

Eine Faltverstärkergruppe 172 führt eine analoge Bearbeitung der Eingabe- und Ausgabeeigenschaften für die analogen Eingabespan nung Vin auf der Basis der vierundzwanzig Referenzspannungen VrefB1-VrefB3, Vref0-Vref15 und VrefA1-VrefA5 durch und gibt acht Umwandlungsspannungen FVin0-FVin7 aus, wie in Fig. 27 ge zeigt ist.

Zum Erzeugen von beispielsweise der Umwandlungsspannung FVin7 enthält die Faltverstärkergruppe 172, wie in Fig. 28 gezeigt ist, einen ersten Faltverstärker FA11 zum differentiellen Ver stärken der Referenzspannung Vref15 (= VRB) und der analogen Ein gabespannung Vin als seine erste bzw. zweite Eingabe, einen zweiten Faltverstärker FA12 zum differentiellen Verstärken der analogen Eingabespannung Vin und der Referenzspannung Vref7 als seine erste bzw. zweite Eingabe und einen dritten Faltverstärker FA13 zum differentiellen Verstärkern der Referenzspannung VrefA1 und der analogen Eingabespannung Vin als seine erste bzw. zweite Eingabe.

Dann führt eine Summenausgabe bzw. zusammengesetzte Ausgabe des ersten bis dritten Faltverstärkers FA11-FA13 zu einer Umwand lungsspannung FVin7. Die anderen Umwandlungsspannungen FVin0- FVin6 können in der gleichen Art von den Summenausgaben der ent sprechenden drei Faltverstärker erhalten werden.

Die Vergleicher CMPD0-CMPD7 in einer Vergleichergruppe 174 ver gleichen jede der Umwandlungsspannungen FVin0-FVin7 mit 0 V und geben ihre Vergleichsergebnisse zu einem Vorcodierer 175. Die anderen Komponenten sind die gleichen wie die in der Grundstruk tur des A/D-Wandlers des Falttyps, der in Fig. 24 gezeigt ist.

Bei der in Fig. 26 gezeigten Struktur erhalten die Vergleicher CMPD0-CMPD7 in der Vergleichergruppe 174 Vergleichsergebnisse zwischen den Umwandlungsspannungen FVin0-FVin7 und 0 V. Dies ver hindert die Verschlechterung der Genauigkeit an der oberen und unteren Kante der Umwandlungsspannungen FVin0-FVin7, wodurch die Verschlechterung der Betriebseigenschaften im Hochgeschwindig keitsbetrieb verhindert wird.

Die in Fig. 26 gezeigte Struktur erhöht jedoch die Anzahl der Faltverstärker in der Faltverstärkergruppe 172, da, wie vorher beschrieben wurde, drei Faltverstärker für jeden Vergleicher (Umwandlungsspannung VFin) in den Bereichen A und B und in Re dundanzbereichen E und F für die Fehlerkorrektur benötigt wer den, wie in Fig. 27 gezeigt ist.

Somit wird die gesamte Anzahl N der Faltverstärker durch Addie ren von zwei zu der Anzahl J von Vergleichern CMPD in der Ver gleichergruppe 184 für die höchstwertigsten Bits und Multipli zieren des Ergebnisses mit der Anzahl M der Vergleicher CMPD in der Vergleichergruppe 74 für die niedrigstwertigsten Bits erhal ten. N = (J + 2) × M. In dem Fall von Fig. 26 werden beispielswei se (1 + 2) × 8 = 24 Faltverstärker benötigt, da J = 1 und M 8.

Ein Faltverstärker ist grundsätzlich aus einem Differenzverstär ker gebildet und somit in der Schaltungsgröße kleiner als ein Vergleicher in dem A/D-Parallelwandler. Somit kann der Wandler in Fig. 26 mit vierundzwanzig Faltverstärkern und neun Verglei chern auf der gleichen Schaltungsgröße oder kleiner als der A/D- Parallelwandler mit fünfzehn Vergleichern gebildet werden. Eine starke Reduzierung der Schaltungsgröße kann jedoch nicht erwar tet werden.

Zum Lösen der obigen Nachteile ist ein A/D-Wandler des Falt- und Interpolationstyps unter Verwendung eines Interpolationsverfah rens gebildet.

Fig. 29 ist ein Blockschaltbild einer Grundstruktur des A/D- Wandlers des Falt- und Interpolationstyps. Wie in Fig. 29 ge zeigt ist, sind eine Spannung VRTd, die höher ist als die obere Spannung VRT, und eine Spannung VRBd, die niedriger ist als die untere Spannung VRB, weiter in einem Referenzspannungsgenerator 211 bereitgestellt. Der Referenzspannungsgenerator 211 gibt sechs Referenzspannungen VrefA5 (= VRTd), VrefA1 (= VRT), Vref3, Vref7, Vref11 und Vref15 (= VRB) mit Intervallen von vier Span nungen von den zwanzig Spannungen, die durch das Widerstandstei len von zwanzig Widerständen R210, die zwischen der Spannung VRTd und der unteren Spannung VRB vorgesehen sind, erzeugt sind, aus.

Eine Faltverstärkergruppe 72 führt eine analoge Bearbeitung der Eingabe- und Ausgabeeigenschaften für die analoge Eingabespan nung Vin auf der Basis der sechs Referenzspannungen VrefA5, Vre fA1, Vref3, Vref7, Vref11 und Vref15 durch und gibt Umwandlungs spannungen GVin3, GVin7 und eine invertierte Umwandlungsspannung /GVin7, die Referenzumwandlungsspannungen sein sollen, aus, wie in Fig. 30 gezeigt ist.

Zum Erzeugen von beispielsweise der Umwandlungsspannung GVin7 enthält, wie in Fig. 31 gezeigt ist, die Faltverstärkergruppe 72 einen ersten Faltverstärker FA21 zum differentiellen Verstärken der Referenzspannung Vref15 (= VRB) und der analogen Eingabespan nung Vin als seine erste bzw. zweite Eingabe, einen zweiten Faltverstärker FA22 zum differentiellen Verstärken der analogen Eingabespannung Vin und der Referenzspannung Vref7 als seine er ste bzw. zweite Eingabe und einen dritten Faltverstärker FA23 zum differentiellen Verstärken der Referenzspannung VrefA1 (= VRT) und der analogen Eingabespannung Vin als seine erste bzw. zweite Eingabe. Eine Summenausgabe des ersten bis dritten Falt verstärkers FA21-FA23 führt zu der Umwandlungsspannung GVin7.

Die Umwandlungsspannung GVin7 ist komplementär zu der invertier ten Umwandlungsspannung /GVin7. Da die Faltverstärker eine Schaltungsanordnung von Differenzverstärkern aufweisen, kann die invertierte Umwandlungsspannung /GVin7 von einem Summensignal der zweiten Ausgänge des ersten bis dritten Faltverstärkers FA21-FA23, wie in Fig. 31 gezeigt ist, zur gleichen Zeit, zu der die Umwandlungsspannung GVin7 von dem Summensignal der ersten Ausgänge davon erhalten wird, erhalten werden.

Eine Interpolationsschaltung 73 führt eine Interpolationsbear beitung auf der Basis der Umwandlungsspannungen GVin3, GVin7 und der invertierten Umwandlungsspannung /GVin7, die die Referenzum wandlungsspannungen sein sollen, derart durch, daß die Interpo lationsumwandlungsspannungen HVin0-HVin7 zu einer Vergleicher gruppe 74 ausgegeben werden.

Fig. 32 ist ein Schaltbild einer internen Struktur der Interpo lationsschaltung 73. Wie in Fig. 32 gezeigt ist, besteht die In terpolationsschaltung 73 aus 8 Widerständen R70-R77, die in Rei he geschaltet sind. Die Interpolationsschaltung 73 empfängt die Referenzumwandlungsspannung /GVin7 an einem ersten Ende des Wi derstandes R70 (die entsprechenden oberen Enden der Widerstände R70-R77 in Fig. 32 werden als erste Enden bezeichnet und die entsprechenden unteren Enden davon werden als zweite Enden be zeichnet), die Umwandlungsspannung GVin3 zwischen den Widerstän den R73 und R74 und die Umwandlungsspannung GVin7 an einem zwei ten Ende des Widerstandes R77.

Dann führen die Spannungen, die von den entsprechenden zweiten Enden der Widerstände R70-R77 erhalten sind, zu den Interpolati onsumwandlungsspannungen HVin0-HVin7. Fig. 33 ist ein Wellen formdiagramm der Interpolationsumwandlungsspannungen HVin0- HVin7. In Fig. 33 sind die Interpolationsumwandlungsspannungen HVin0, HVin1, HVin2, HVin4, HVin5 und HVin6, die durch gestri chelte Linien dargestellt sind, Signale, die durch die Interpo lationsschaltung 73 durch Interpolation erzeugt sind.

In dieser Art weist die Interpolationsschaltung 73 eine Funktion einer vierfachen Interpolation derart aufweist, daß durch Teilen von entsprechenden Potentialdifferenzen zwischen der invertier ten Umwandlungsspannung /GVin7 und der Umwandlungsspannung GVin3 und zwischen der Umwandlungsspannung GVin3 und GVin7 in vier Spannungen Zwischensignale zusätzlich erzeugt werden.

Die Vergleicher CMPD0-CMPD7 in der Vergleichergruppe 74 verglei chen jede der Interpolationsumwandlungsspannungen HVin0-HVin7 mit 0 V derart, daß sie ihre Vergleichsergebnisse zu einem Vorco dierer 75 ausgeben.

Der Vorcodierer 75 führt die gleiche Bearbeitung wie der Vorco dierer 65 in Fig. 22 auf der Basis der Vergleichsergebnisse der Vergleichergruppe 74 durch und gibt vorcodierte Signale PE0-PE7 aus.

Ein Codierer 76 codiert die vorcodierten Signale PE0-PE7 derart, daß die drei niedrigstwertigsten Bits einer digitalen Ausgabe spannung Dout ausgegeben werden.

Ein Vergleicher CMPD1 in einem Vergleicher 84 vergleicht die analoge Eingabespannung Vin und die Referenzspannung Vrr1 (= Vref7) derart, daß er sein Vergleichsergebnis ausgibt. Ein Vorcodierer 85 führt die gleiche Bearbeitung wie der Vorcodierer 65 in Fig. 22 auf der Basis des Vergleichsergebnisses der Ver gleichergruppe 84 durch und gibt ein vorcodiertes Signal aus.

Eine Fehlerkorrekturschaltung 87 korrigiert einen Fehler des vorcodierten Signales auf der Basis eines Steuersignales von dem Codierer 76 und gibt ein korrigiertes vorcodiertes Signal aus. Ein Codierer 86 codiert das korrigierte vorcodierte Signal der art, daß das höchstwertigste Bit der digitalen Ausgabespannung Dout ausgegeben wird.

Somit wird die gesamte Anzahl N der Faltverstärker durch Addie ren von zwei zu der Anzahl der J der Vergleicher CMPD in der Vergleichergruppe 84 für das höchstwertigste Bit, Multiplizieren des Ergebnisses mit der Anzahl M der Vergleicher CMPD in der Vergleichergruppe 74 für die niedrigstwertigsten Bits und Divi dieren dieses Ergebnisses durch die Vielfachen P der Interpola tion erhalten. Das heißt, daß N = (J + 2) × M/P. In dem Fall von Fig. 29 werden beispielsweise sechs Faltverstärker benötigt, da J = 1, M = 8 und P = 4, wodurch N = (1 + 2) × 8/4 = 6.

Ein Faltverstärker ist in der Schaltungsgröße kleiner als ein Vergleicher in dem A/D-Parallelwandler. Somit kann der Wandler in Fig. 29 mit sechs Faltverstärkern und neun Vergleichern die Schaltungsgröße verglichen mit dem A/D-Parallelwandler mit fünf zehn Vergleichern stark reduzieren.

Fig. 34 ist ein Blockschaltbild einer Verallgemeinerung des in Fig. 29 gezeigten A/D-Wandlers des Falt- und Interpolationstyps.

Wie in Fig. 34 gezeigt ist, besteht eine durch den Referenzspan nungsgenerator 110 erzeugte Referenzspannungsgruppe 111 aus N (≧ 2) Referenzspannungen Vref1 bis VrefN. Diese Referenzspannun gen Vref1-VrefN werden zu einer Faltverstärkergruppe 72 ausgege ben, und J (< N) Spannungen von den Referenzspannungen Vref1- VrefN werden als Referenzspannungen Vrr1 bis VrrJ zu einer Ver gleichergruppe 84 ausgegeben.

In einem Block B1 führen die Faltverstärkergruppe 72, eine In terpolationsschaltung 73, eine Vergleichergruppe 74, ein Vorco dierer 75 und ein Codierer 76 die gleiche Bearbeitung durch, wie die, die durch die gleichen Bezugszeichen in Fig. 29 bezeichnet sind.

In einem Block B2 führen die Vergleichergruppe 84, ein Vorcodie rer 85, ein Codierer 86 und eine Fehlerkorrekturschaltung 87 ebenfalls die gleiche Bearbeitung durch, wie die, die durch die gleichen Bezugszeichen in Fig. 29 bezeichnet sind.

Fig. 35 ist ein Blockschaltbild einer anderen Struktur des A/D- Wandlers des Falt- und Interpolationstyps. Wie in Fig. 35 ge zeigt ist, werden nach einer Verstärkung in einer Vorverstärker gruppe 71 die Referenzspannungen Vref1-VrefN in einer Referenz spannungsgruppe 111 und die analoge Eingabespannung Vin zu einer Faltverstärkergruppe 72 ausgegeben. Weiter werden nach einer Verstärkung in einer Vorverstärkergruppe 81 J (< N) Spannungen Vrr1-VrrJ, die von den Referenzspannungen Vref1-VrefN entnommen sind, und die analoge Eingabespannung Vin zu einer Vergleicher gruppe 84 ausgegeben.

In einem Block B3 führen der Faltverstärker 72, eine Interpola tionsschaltung 73, eine Vergleichergruppe 74, ein Vorcodierer 75 und ein Codierer 76 die gleiche Bearbeitung aus, wie die, die in Fig. 29 durch die gleichen Bezugszeichen bezeichnet sind.

In einem Block B4 führen die Vergleichergruppe 84, ein Vorcodie rer 85, ein Codierer 86 und eine Fehlerkorrekturschaltung 87 ebenfalls die gleiche Bearbeitung aus, wie die, die durch die gleichen Bezugszeichen in Fig. 29 bezeichnet sind.

In dieser Art teilt der A/D-Wandler des Falt- und Interpolati onstyps seine Schaltungen in zwei Blöcke B1 und B2 (oder B3 und B4) derart auf, daß eine A/D-Umwandlung durchgeführt wird. Der Wandler führt eine grobe A/D-Umwandlung durch die Schaltungen in dem Block B2 (oder B4) derart durch, daß das höchstwertigste Bit des digitalen Codes bestimmt wird, und führt eine feine A/D- Umwandlung durch die Schaltungen in dem Block B1 (oder B3) der art durch, daß die niedrigstwertigsten Bits des digitalen Codes bestimmt werden.

Obwohl eine erhöhte Anzahl von Faltverstärkern oder Vorverstär kern, wie oben beschrieben wurde, benötigt werden, kann die Ar chitektur des Falt- und Interpolationstyps die Anzahl der Ver gleicher verglichen mit dem A/D-Parallelwandler stark reduzie ren. Der digitale Ausgabecode kann jedoch in verschiedenen Arten zu den höchst- und niedrigstwertigsten Bits zugeordnet werden, so daß die Anzahlen J und M der Vergleicher in den entsprechen den Schaltungen in den Blöcken B1 und B2 entsprechend der Zuord nung variiert, wie in der Tabelle 3 gezeigt ist. Die Tabelle 3 zeigt die Anzahlen J, M und N für den Wandler mit 10-Bit- Auflösung.

Tabelle 3

Die Anzahl N der Faltverstärker (oder Vorverstärker) variiert entsprechend der Struktur der Interpolationsschaltungen 73, die in Fig. 34 und 35 gezeigt sind, wie in der Tabelle 3 gezeigt ist. Wenn J ≧ 1, dann N = (J + 2) × M/P.

Wenn die Interpolationsschaltung 73 von einem von der Faltver stärkergruppe 72 gelieferten Eingabesignal Vi durch Widerstände Ri0-Ri3, wie in Fig. 36 gezeigt ist, ein vierfaches Ausgabesi gnal Vi0-Vi3 (i = 0, 1, 2, 3, . . .) erzeugt, verringert sich die gesamte Anzahl der Vergleicher zu deren Minimum, 63, wenn J = 31 und M = 32.

Weiter ist in diesem Fall die Anzahl N der Verstärker in der Faltverstärkergruppe gleich 264, so daß die gesamte Anzahl der Vorverstärker in den Vorverstärkergruppen 71 und 81, die in Fig. 35 gezeigt sind, gleich zu J + N = 295 ist. Folglich beträgt die Anzahl von Elementschaltungen entsprechend den Verstärkern (die im folgenden nur als Anzahl der Elementschaltung bezeichnet wird) in dem A/D-Wandler durch Berechnen durch Addition der An zahl von Vergleichern und der Anzahl von Faltverstärkern und Vorverstärkern in dem Fall von Fig. 34 gleich 327 und in dem Fall von Fig. 35 gleich 622. Durch starkes Reduzieren der Anzahl von Vergleichern verglichen mit dem A/D-Parallelwandler kann die Architektur des Falt- und Interpolationstyps die Anzahl der Ele mentschaltungen auf ein Drittel bis zur Hälfte reduzieren. Da weiter die Faltverstärker und die Vorverstärker kleinere Layout flächen benötigen und einen niedrigeren Stromverbrauch als die Vergleicher aufweisen, benötigt der A/D-Wandler des Falt- und Interpolationstyps aktuell nur ein Viertel bis zu einem Fünftel der Fläche und des Stromverbrauches eines A/D-Parallelwandlers.

Als nächstes wird ein A/D-Wandler des Teilbereichtyps beschrie ben. Fig. 37 ist ein Blockschaltbild einer Gesamtstruktur eines A/D-Wandlers des Teilbereichtyps mit 10-Bit-Auflösung. Ein Refe renzspannungsgenerator 91 gibt eine Referenzspannungsgruppe, die aus 1023 Referenzspannungen besteht, aus.

Ein A/D-Teilwandler 92 gibt seine Vergleichsergebnisse (5 Bits) zwischen der analogen Eingabespannung Vin und oberen Referenz spannungen Vrc1-Vrc31, die mit vorbestimmten Intervallen von den 1023 Referenzspannungen entnommen sind, zu einem Auswähler 93 und einer Verzögerungsschaltung 95 aus.

Auf der Basis des Vergleichsergebnisses des A/D-Teilwandlers 92 gibt der Wähler 93 2^(5+a) Referenzspannungen in dem Bereich des Vergleiches von den 1023 Referenzspannungen als niedrigere Refe renzspannungen Vrf1-Vrf{2^(5+a) - 1} aus.

Ein A/D-Teilwandler 94 gibt sein (5 + a)-Bit Vergleichsergebnis zwischen niedrigen Referenzspannungen Vrf1-Vrf{2^(5+a) - 1} und der analogen Eingabespannung Vin zu einer Fehlerkorrekturschaltung 96 aus.

Auf der Basis der Vergleichsergebnisse des A/D-Teilwandlers 92, die über die Verzögerungsschaltung 95 erhalten werden, und der Vergleichsergebnisse des A/D-Teilwandlers 94 korrigiert die Feh lerkorrekturschaltung 96 einen Fehler von "a"-Bits derart, daß eine digitale Ausgabespannung Dout mit 10 Bit ausgegeben wird.

Fig. 38 ist ein Blockschaltbild einer internen Struktur des A/D- Teilwandlers 92. Wie in Fig. 38 gezeigt ist, besteht der A/D- Teilwandler 92 aus einer Vergleichergruppe 98, einem Vorcodierer 99 und einem Codierer 100.

Die Vergleichergruppe 98, die aus Vergleichern CMP1-CMP31 be steht, vergleicht die analoge Eingabespannung Vin und jede der höheren Referenzspannungen Vrc1-Vrc31 in der Referenzspannungs gruppe 97 und gibt ihre Vergleichsergebnisse zu dem Vorcodierer 99 aus. Zu dieser Zeit vergleicht der Vergleicher CMPi (i = 1-31) die höhere bzw. obere Referenzspannung Vrci und die analoge Ein gabespannung Vin und gibt sein Vergleichsergebnis aus.

Auf der Basis des Vergleichsergebnisses mit 31 Bit des Verglei chers 98 gibt der Vorcodierer 99 vorcodierte Signale zu einem Codierer 100. Der Codierer 100 gibt dann eine digitale Teilaus gabespannung Dout von fünf höchstwertigsten Bits auf der Basis der vorcodierten Signale aus.

Der A/D-Teilwandler 94 weist die gleiche Struktur wie der A/D- Teilwandler 92 auf, unterscheidet sich aber nur darin, daß seine Referenzgruppe 97 aus den niedrigeren Referenzspannungen Vrf1- Vrf{2^(5+a) - 1} besteht und daß seine Vergleichergruppe 98 aus Ver gleichern CMP1-CMP{2^(5+a) - 1} besteht.

Somit gibt der A/D-Teilwandler 94 Redundanzbits, die aus den fünf niedrigstwertigsten Bits und "a"-Bits für eine Fehlerkor rektur bestehen, aus. Die Redundanzbits werden zum Korrigieren eines Fehlers verwendet, der durch einen Unterschied der Umwand lungseigenschaften zwischen den zwei A/D-Teilwandlern 92 und 94 verursacht ist.

Der A/D-Wandler des Teilbereichtyps mit einer solchen Struktur führt eine A/D-Umwandlung durch Ausführen der folgenden drei Operationen in dieser Reihenfolge aus. Abtasten in einer Ab tastperiode, oberer Vergleich in einer oberen Vergleichsperiode und unterer Vergleich in einer unteren Vergleichsperiode.

Während der Abtastperiode empfängt der A/D-Teilbereichswandler die analoge Eingabespannung Vin und hält den letzten Wert des analogen Signales Vin, das in dieser Periode erhalten wurde.

Als nächstes vergleicht der A/D-Wandler 92 in der oberen Ver gleichsperiode die gehaltene analoge Eingabespannung Vin und je de der oberen Referenzspannungen Vrci (i = 1-31) in einem Span nungspegel und gibt sein Vergleichsergebnis aus. Das Vergleichs ergebnis führt zu einem digitalen Code von fünf höchstwertigsten Bits der analogen Eingabespannung Vin, der zu der Verzögerungs schaltung 95 ausgegeben wird.

Dann vergleicht der A/D-Teilwandler 94 in der unteren Ver gleichsperiode die gehaltene analoge Eingabespannung und jede der unteren Referenzspannungen Vrfj (j = 1 bis {2^(5+a) - 1}) in einem Spannungspegel und gibt sein Vergleichsergebnis aus. Dieses Ver gleichsergebnis hält die fünf niedrigstwertigsten Bits der ana logen Eingabespannung Vin und "a" Redundanzbits für die Fehler korrektur.

Die Fehlerkorrekturschaltung 96 korrigiert einen Fehler des di gitalen Codes für die fünf höchstwertigsten Bits, die von der Verzögerungsschaltung 95 erhalten wurden, unter Verwendung eines Signales der "a"-Redundanzbits, was das Vergleichsergebnis des A/D-Teilwandlers 94 ist, und gibt dann sein Ergebnis mit dem di gitalen Code für die fünf niedrigstwertigsten Bits aus. Diese Ausgabe führt zu der digitalen Ausgabespannung Dout (10-Bit Di gitalcode).

Jeder der A/D-Teilwandler 92 und 94 kann, wie in Fig. 38 gezeigt ist, aus äquivalenten Schaltungen zu denen in dem A/D- Parallelwandler gebildet sein. Die Anzahl der Vergleicher ist jedoch 31 in dem A/D-Teilwandler 92 mit 5-Bit-Auflösung, und wenn a = 1, 63 in dem A/D-Teilwandler 94 mit (5 + a)-Bit- Auflösung, wie in der Tabelle 2 gezeigt ist, was zu insgesamt zu 94 Vergleichern führt. Somit kann der A/D-Wandler des Teilbe reichtyps seine Layoutfläche und seinen Stromverbrauch vergli chen mit dem A/D-Parallelwandler stark reduzieren.

Alternativ kann jeder der A/D-Teilwandler 92 und 94 in dem in Fig. 37 gezeigten A/D-Wandler die gleiche Schaltungsanordnung wie der in Fig. 39 und 40 gezeigte A/D-Wandler des Falt- und In terpolationstyps aufweisen. In Fig. 39 sind die Komponenten 112-116 und 124-127 entsprechend die gleichen wie die Komponenten 72-76 und 84-87, die in Fig. 34 gezeigt sind. In Fig. 40 sind die Komponenten 112-116, 121 und 124-127 entsprechend die glei chen wie die Komponenten 71-76, 81 und 84-87, die in Fig. 35 ge zeigt sind.

Wenn die Interpolationsschaltung 113 in der in Fig. 39 gezeigten Struktur eine vierfache Interpolation ausführt, beträgt die mi nimale Anzahl von Vergleichern (J + M) und die Anzahl der Falt verstärker (N) in dem A/D-Teilwandler 92 mit 5-Bit-Auflösung 11 bzw. 10, wie in der Tabelle 4 gezeigt ist. Andererseits beträgt die minimale Anzahl von Vergleichern und die Anzahl von Faltver stärkern in dem A/D-Teilwandler 94 mit (5 + a)-Bit-Auflösung 15 bzw. 18, wenn a = 1, wie in der Tabelle 4 gezeigt ist.

Tabelle 4

Weiter sind für die A/D-Teilwandler 92 und 94 des Falt- und In terpolationstyps in dem A/D-Wandler des Teilbereichtyps die mi nimale Anzahl von Vergleichern (J + M) und die Anzahl von Falt verstärkern (N) entsprechend der Auflösung so, wie in der Tabel le 5 gezeigt ist.

Tabelle 5

Weiter weisen die A/D-Teilwandler 92 und 94, 13 bzw. 25 Vorver stärker mit der in Fig. 40 gezeigten Schaltungsanordnung auf.

Somit führt die Anwendung der A/D-Teilwandler 92 und 94 mit der in Fig. 39 gezeigten Schaltungsanordnung bei dem A/D-Wandler des Teilbereichtyps mit a = 1 Redundanzbit in Fig. 37 zu einer ins gesamten Anzahl von Elementschaltungen (die minimale Anzahl von Vergleichern und Faltverstärkern) von 54, während die Anwendung der A/D-Teilwandler 92 und 94 mit der in Fig. 40 gezeigten Schaltungsanordnung zu einer Gesamtanzahl von 92 führt.

In dieser Art bringt die Kombination der Teilbereichsarchitektur und der Falt- und Interpolationsarchitektur eine starke Reduzie rung der Anzahl der Vergleicher mit sich, wodurch eine kleine Layoutfläche für die A/D-Wandler und niedrigerer Stromverbrauch erreicht wird.

Die Verwendung dieser Kombination der Architekturen verlangt je doch, daß eine Verstärkung der Faltverstärker oder ein verviel fachter Wert der Verstärkung der Faltverstärker und der Vorver stärker (im folgenden als Verstärkung der vorläufigen Behandlung bezeichnet) derart eingestellt wird, daß eine optimale Span nungsamplitude bei der analogen Signalbearbeitung an der Falt verstärkergruppe und der Interpolationsschaltung in jedem der A/D-Teilwandler 92 und 94 eingestellt wird.

Eine zu große Verstärkung der vorläufigen Behandlung verursa chen, daß die Ausgabe des Faltverstärkers ihren maximalen oder minimalen Wert übersteigt. Dies macht es schwierig, einen analo gen Wert eines Zwischenniveaus (Interpolationsumwandlungsspannung HVin) durch Interpolation durch die Interpolationsschaltung 73 (113), die eine Vorstufen schaltung der Faltverstärkergruppe 72 (112) ist, zu erhalten. Da die Interpolationsumwandlungsspannung HVin als Information wich tig ist, ist eine Schwierigkeit aufgetreten, daß eine gute ana loge Signalverarbeitung in den Schaltungen nach der Interpolati onsschaltung nicht erwartet werden kann.

Andererseits verursacht eine zu kleine Verstärkung der vorläufi gen Behandlung ebenfalls eine ungenügende Verstärkung des analo gen Signales. Dies erzeugt Schwierigkeiten der Verschlechterung der Genauigkeit und verhindert eine gute A/D-Umwandlung in dem folgenden Vorcodierer und der Vergleichergruppe, die eine Si gnalbearbeitung mit einem kleinen analogen Wert durchführen.

Da der Bereich der oberen Referenzspannungen Vrci (i = 1, 2, . . ., f), die in dem A/D-Teilwandler 92 für die fünf höchstwertigsten Bits verwendet werden, das 2^(5-a)-fache des Bereiches der unteren Re ferenzspannungen Vrfj (j = 1, 2, . . ., {2^(5+a) - 1}) ist, die in dem A/D-Teilwandler 94 für die (5 + a) niedrigstwertigsten Bits ver wendet werden, muß der Wert der Verstärkung der vorläufigen Be handlung des A/D-Teilwandlers 94 das 2^(5+a)-fache der des A/D- Teilwandlers 92 sein. Somit wird in Fig. 37, wenn die Verstär kung der vorläufigen Behandlung des A/D-Teilwandlers 92 A be trägt, die Verstärkung B der vorläufigen Behandlung des A/D- Teilwandlers 94 durch B = A × 2^(5-a) angegeben.

Als nächstes wird ein A/D-Wandler des vereinten Teilbereichtyps angegeben, der ähnlich zu dem A/D-Wandler mit einer Kombination des Teilbereiches und der Parallelarchitektur in Fig. 37 ist, der aber seine Layoutfläche und seinen Stromverbrauch weiter re duziert.

Fig. 41 ist ein Blockschaltbild einer Gesamtstruktur des A/D- Wandlers des vereinten Teilbereichtyps mit einer 10-Bit- Auflösung. Ein Referenzspannungsgenerator 101 gibt 1023 Refe renzspannungen aus.

In der oberen Vergleichsperiode vergleicht ein A/D-Teilwandler 102 die analoge Eingabespannung Vin und jede der oberen Refe renzspannungen Vrc1-Vrc{2^(5+a) - 1}, die an vorbestimmten Interval len von den 1023 Referenzspannungen entnommen sind, und gibt sein oberes Vergleichsergebnis von (5 + a)-Bit an einen Wähler 103 und an einen Buswechselumschalter 104 aus.

Auf der Basis des oberen Vergleichsergebnisses des A/D- Teilwandlers 102, das in der oberen Vergleichsperiode erhalten wurde, gibt der Wähler 103 die unteren Referenzspannungen Vrf1- Vrf{2^(5+a) - 1} von den 1023 Referenzspannungen zu dem A/D- Teilwandler 102 aus.

In der unteren Vergleichsperiode vergleicht der A/D-Teilwandler 102 die analoge Eingabespannung Vin und jede der unteren Refe renzspannungen Vrf1-Vrf{2^(5+a) - 1} und gibt sein unteres Ver gleichsergebnis mit (5 + a)-Bit an den Buswechselumschalter 104 aus.

Der Buswechselumschalter 104 gibt in der oberen Vergleichsperi ode das obere Vergleichsergebnis des A/D-Teilwandlers 102 an ei ne Verzögerungsschaltung 105 aus und gibt in der unteren Ver gleichsperiode das untere Vergleichsergebnis des A/D- Teilwandlers 102 zu einer Fehlerkorrekturschaltung 106 aus.

Auf der Basis des oberen Vergleichsergebnisses des A/D- Teilwandlers 102, das über den Buswechselumschalter 104 und die Verzögerungsschaltung 105 erhalten wird, und des unteren Ver gleichsergebnisses des A/D-Teilwandlers, das über den Buswech selumschalter 104 erhalten wird, korrigiert die Fehlerkorrektur schaltung 106 einen Fehler von "a"-Bits derart, daß eine digita le Ausgabespannung Dout mit 10-Bit ausgegeben wird.

Der A/D-Wandler des vereinten Teilbereichtyps verwendet wieder holt den A/D-Teilwandler mit (5 + a)-Bit-Auflösung derart, daß ei ne A/D-Umwandlung der fünf höchstwertigsten Bits und der fünf niedrigstwertigsten Bits durchgeführt wird, wobei "a" ein Redun danzbit für eine Fehlerkorrektur ist.

Es wird nun der Betrieb des in Fig. 41 gezeigten A/D-Wandlers des vereinten Teilbereichtyps beschrieben. Sein Grundbetrieb ist der gleiche wie der des A/D-Wandlers des Teilbereichtyps, der in Fig. 37 gezeigt ist. Der A/D-Wandler des vereinten Teilbe reichtyps führt eine A/D-Umwandlung durch Ausführen von drei Operation in dieser Reihenfolge durch:

Abtasten in der Abtastperiode, oberer Vergleich in der oberen Vergleichsperiode und unterer Vergleich in der unteren Ver gleichsperiode.

Während der Abtastperiode empfängt der A/D-Wandler die analoge Eingabespannung Vin und hält den letzten Wert, der in dieser Pe riode erhalten wurde.

Als nächstes vergleicht der A/D-Teilwandler 102 in der oberen Vergleichsperiode die gehaltene analoge Eingabespannung Vin und jede der oberen Referenzspannungen Vrci (i = 1-31) im Spannungspe gel und gibt sein Vergleichsergebnis aus. Zu dieser Zeit verbin det der Buswechselumschalter 104 den Ausgang des A/D- Teilwandlers 102 mit der Verzögerungsschaltung 105. Das Ver gleichsergebnis ist ein digitaler Code, das die fünf höchstwer tigsten Bits und "a"-Redundanzbits enthält. Die Redundanzbits werden jedoch ignoriert und nur die fünf höchstwertigsten Bits werden zu der Verzögerungsschaltung 105 als digitaler Code über tragen.

Dann vergleicht der A/D-Wandler 94 in der unteren Vergleichspe riode die gehaltene analoge Eingabespannung Vin und jede der un teren Referenzspannungen Vrfj (j = 1 bis {2^(5+a) - 1}) im Spannungs pegel und gibt sein Vergleichsergebnis aus. Zu dieser Zeit ver bindet der Buswechselumschalter 104 den Ausgang des A/D- Teilumwandlers 102 direkt mit der Fehlerkorrekturschaltung 106. Dieses Vergleichsergebnis wird das untere Vergleichsergebnis, das die fünf niedrigstwertigsten Bits und "a"-Redundanzbits für die Fehlerkorrektur enthält.

Die Fehlerkorrekturschaltung 106 korrigiert einen Fehler des oberen Vergleichsergebnisses mit 5-Bit, das über die Verzöge rungsschaltung 105 erhalten wird, unter Verwendung eines Signa les von den "a"-Redundanzbits des unteren Vergleichsergebnisses, das direkt von dem Buswechselumschalter 104 erhalten wird. Dann gibt die Schaltung die korrigierten fünf höchstwertigsten Bits zusammen mit den fünf niedrigstwertigsten Bits des unteren Ver gleichsergebnisses als die digitale Ausgabespannung Dout aus. Diese digitale Ausgabespannung Dout führt zu einem digitalen Code mit 10 Bit.

Obwohl das Erreichen des oben erwähnten Betriebes eine solche Idee der Vergleicheranordnungen, die in Fig. 2 einer Arbeit "An 8-bit 20-MS/s CMOS A/D converter with 50-m W Power Consumption" von Shiro Hosotani et al., IEEE Journal of Solid-State Circuits, Bd. 25, Nr. 1, S. 167-172, Februar 1990, die einen A/D-Teilwand ler des Unterbrechungstyps mit drei Eingängen einführt, benö tigt, verringert die Verwendung der Architektur des vereinten Teilbereichtyps die Anzahl der Elementschaltungen auf 63, was fast die Hälfte verglichen mit dem A/D-Wandler des Teilbereich typs in Fig. 37, der den A/D-Teilwandler in Fig. 38 verwendet, ist.

Weiterhin weist der A/D-Wandler des vereinten Teilbereichtyps mit der Anzahl von Redundanzbits "a" von nicht mehr als 1 einen Vorteil des Reduzierens der Anzahl der Elementschaltungen ver glichen mit dem A/D-Teilwandler in Fig. 37, der den in Fig. 39 oder 40 gezeigten A/D-Teilwandler mit der Kombination der Teil bereichsarchitektur und der Falt- und Interpolationsarchitektur verwendet, auf.

Soweit wurden die Strukturen des der Anmelderin bekannten A/D- Wandlers des Teilbereichtyps und andere Typen von A/D-Wandler beschrieben.

Als nächstes werden Schwierigkeiten des der Anmelderin bekannten A/D-Wandlers beschrieben. Viele der der Anmelderin bekannten A/D-Wandler werden einzeln verwendet und sogar in einem LSI- System ist nur ein A/D-Wandler auf einem Chip gebildet.

Ein neues LSI-System, das beispielsweise für die TV- Signalbearbeitung verwendet wird, benötigt einen A/D-Wandler für jeden der drei Signale R, G und B. In diesem Fall müssen, wie in Fig. 42 gezeigt ist, zumindest drei A/D-Wandler 77-79 auf einem Chip 70 in dem LSI-System vorgesehen sein. In Fig. 42 empfangen die A/D-Wandler 77-79 die Signale R, G und B über die Eingabean schlüsse 67-69 entsprechend und Wandeln diese Signale von analog zu digital derart um, daß sie zu einer digitalen Bearbeitungs schaltung 80 ausgegeben werden, die eine vorbestimmte digitale Bearbeitung durchführt.

Ein solcher Fall, bei dem eine Mehrzahl von A/D-Wandlern auf ei nen Chip in dem LSI-System gemischt werden, steigt in letzter Zeit an. Somit wird ein A/D-Wandler mit kleiner Fläche, der ei nen niedrigen Stromverbrauch erreicht, benötigt.

Andererseits erreicht der A/D-Wandler mit der der Anmelderin be kannten Architektur seine kleine Fläche und seinen niedrigen Stromverbrauch nur, wenn er einzeln verwendet wird, durch Redu zieren der Anzahl von Elementschaltungen, wie vorher beschrieben wurde. Wo eine Mehrzahl von A/D-Wandlern auf einem Chip in dem LSI-System gebildet sind, sind daher die Schwierigkeiten der großen belegten Fläche und des hohen Stromverbrauches nicht ge löst.

Zum Lösen dieser Schwierigkeiten wird eine weitere Reduzierung der Anzahl der Elementschaltungen in dem A/D-Wandler benötigt. Für dies wird es effektiv sein, die Falt- und Interpolationsar chitektur, wie in Fig. 39 und 40 gezeigt ist, auf den A/D- Wandler in dem A/D-Wandler des vereinten Teilbereichtyps in Fig. 41 anzuwenden.

Bei der Architektur des vereinten Teilbereichs wird jedoch eine A/D-Umwandlung in zwei Stufen (obere und untere) unter Verwen dung des gleichen A/D-Wandlers durchgeführt, wie oben beschrie ben wurde, so daß der Bereich der Referenzspannungen in jeder A/D-Umwandlung variiert. Die Anwendung der der Anmelderin be kannten Falt- und Interpolationsarchitektur auf einen solchen A/D-Teilwandler würde es schwierig machen, eine optimale Span nungsamplitude in der analogen Signalbearbeitung, die an der Faltverstärkergruppe und der Interpolationsschaltung durchge führt wird, in jeder von der oberen und unteren A/D-Umwandlung zu erhalten. Somit ist dies nicht praktikabel.

Wenn die Verstärkung der vorläufigen Behandlung, die die Ver stärkung des Faltverstärkers oder des vervielfachten Wertes der Verstärkungen des Vorverstärkers und des Faltverstärkers ist, auf einen optimalen Wert für den Bereich der Referenzspannungen in der oberen A/D-Umwandlung eingestellt ist, wird eine Verrin gerung der Verstärkungen in der unteren A/D-Umwandlung verur sacht, und die Signalbearbeitung, die mit einem kleinen analogen Wert durchgeführt wird, verursacht eine Verschlechterung der Ge nauigkeit. Dies verhindert eine gute A/D-Umwandlung. Wenn ande rerseits die Verstärkung der vorläufigen Behandlung auf einen optimalen Wert für den Bereich der Referenzspannungen in der un teren A/D-Umwandlung eingestellt ist, verursacht ein Überschuß der Verstärkungen in der oberen A/D-Umwandlung, daß die Amplitu de des analogen Signales ihren maximalen oder minimalen Wert übersteigt. Dies macht es schwierig, einen analogen Wert eines Zwischenniveaus zu erreichen, wodurch eine gute A/D-Umwandlung verhindert wird.

Es ist Aufgabe der vorliegenden Erfindung, einen A/D-Wandler, der eine kleinere Fläche aufweist und weniger Stromverbrauch als der der Anmelderin bekannte A/D-Wandler aufweist, durch prakti sches Anwenden der Falt- und Interpolationsarchitektur auf einen A/D-Teilwandler in einem A/D-Wandler des vereinten Teilbe reichtyps derart vorzusehen, daß eine weitere Reduzierung der Anzahl der Elementschaltungen in dem A/D-Wandler erreicht wird, und eine A/D-Umwandlungsschaltung mit einem solchen A/D-Wandler vorzusehen.

Die Aufgabe wird durch den A/D-Wandler des Anspruches 1 oder die A/D-Umwandlungsschaltung des Anspruches 17 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Ein erster Aspekt der vorliegenden Erfindung ist auf einen A/D- Wandler zum Umwandeln einer analogen Eingabespannung in eine di gitale Form derart, daß eine digitale Ausgabespannung ausgegeben wird, gerichtet. Der A/D-Wandler enthält einen ersten Verstär kungsabschnitt, der die analoge Eingabespannung und eine Mehr zahl von Referenzspannungen empfängt und verstärkt, einen Einga bespannungsumwandlungsabschnitt, der die analoge Eingabespannung und die Mehrzahl von Referenzspannungen, die in dem ersten Ver stärkungsabschnitt verstärkt sind, empfängt und die analoge Ein gabespannung auf der Basis der Mehrzahl von Referenzspannungen derart umwandelt, daß eine Mehrzahl von Umwandlungsspannungen ausgegeben werden, einen Datenwertausgabeabschnitt der nied rigstwertigsten Bits, der eine erste digitale Teilausgabespan nung mit einer ersten Bitanzahl auf der Basis eines Vergleich sergebnisses zwischen jeder der Mehrzahl von Umwandlungsspannun gen und einem fixierten Wert ausgibt, einen zweiten Verstär kungsabschnitt, der die analoge Eingabespannung und eine vorbe stimmte Anzahl von Referenzspannungen, die von der Mehrzahl von Referenzspannungen entnommen sind, empfängt und verstärkt, und einen Datenwertausgabeabschnitt der höchstwertigsten Bits, der eine zweite digitale Teilausgabespannung mit einer zweiten Bitanzahl auf der Basis eines Vergleichsergebnis zwischen jeder der vorbestimmten Anzahl von Referenzspannungen und der analogen Eingabespannung, die in dem zweiten Verstärkungsabschnitt ver stärkt werden, ausgibt. Die digitale Ausgabespannung besteht aus der zweiten digitalen Teilausgabespannung als Gruppe der höchst wertigsten Bits und aus der ersten digitalen Teilausgabespannung als eine Gruppe der niedrigstwertigsten Bits. Weiterhin weist jeder des ersten und zweiten Verstärkungsabschnittes einen Ver stärkungsfaktor auf, der entsprechend einem Steuersignal vari iert.

Bevorzugt enthält in dem A/D-Wandler des ersten Aspektes der Eingabespannungsumwandlungsabschnitt entsprechend einem zweiten Aspekt der vorliegenden Erfindung einen Referenzumwandlungsspan nungsausgabeabschnitt, der die analoge Eingabespannung auf der Basis der Mehrzahl von Referenzspannungen derart umwandelt, daß eine vorbestimmte Anzahl von Referenzumwandlungsspannungen aus gegeben werden, und einen Zwischenspannungserzeugungsabschnitt, der Spannungen zwischen der vorbestimmten Anzahl von Referenzum wandlungsspannungen interpoliert und Zwischenspannungen in vor bestimmten Vielfachen für jeden der Referenzumwandlungsspannun gen derart erzeugt, daß die Mehrzahl von Umwandlungsspannungen ausgegeben werden.

Der erste Verstärkungsabschnitt enthält bevorzugt in dem A/D- Wandler des zweiten Aspektes entsprechend einem dritten Aspekt der vorliegenden Erfindung eine Mehrzahl von ersten Differenz verstärkern, die jeweils an ihrem ersten Eingabeende eine Ziel spannung von der analogen Eingabespannung und der Mehrzahl von Referenzspannungen als eine erste Differenzeingabespannung emp fangen, an ihrem zweiten Eingabeende eine fixierte Spannung emp fangen und eine Spannung von ihrem ersten oder zweiten Ausgabe ende ausgeben, die durch Verstärken der ersten Differenzeingabe spannung erhalten wird. Weiterhin enthält der zweite Verstär kungsabschnitt eine Mehrzahl von zweiten Differenzverstärkern, die jeweils an ihrem ersten Eingabeende eine Zielspannung von der analogen Eingabespannung und der vorbestimmten Anzahl von Referenzspannungen als eine zweite Differenzeingabespannung emp fangen, an ihrem zweiten Eingabeende eine fixierte Spannung emp fangen und von ihrem ersten oder zweiten Ausgabeende eine Span nung ausgeben, die durch Verstärken der zweiten Differenzeinga bespannung erhalten wird. Jeder von der Mehrzahl von ersten und zweiten Differenzverstärkern enthält eine erste Widerstandskom ponente, die mit ihrem einen Ende mit einer ersten Spannungsver sorgung verbunden ist und deren anderes Ende das erste Ausgabe ende ist, zum Liefern eines ersten Ladestromes von der ersten Spannungsversorgung zu dem ersten Ausgabeende, eine zweite Wi derstandskomponente, die mit ihrem einen Ende mit der ersten Spannungsversorgung verbunden ist und deren anderes Ende das zweite Ausgabeende ist, zum Liefern eines zweiten Ladestromes von der ersten Spannungsversorgung zu dem zweiten Ausgabeende, einen ersten Ausgabesteuertransistor, dessen erste Elektrode mit dem ersten Ausgabeende verbunden ist und dessen Steuerelektrode das erste Eingabeende ist, einen zweiten Ausgabesteuertransi stor, dessen erste Elektrode mit dem zweiten Ausgabeende verbun den ist und dessen Steuerelektrode das zweite Eingabeende ist, einen Konstantstromlieferabschnitt, der mit seinem einen Ende mit den zweiten Elektroden des ersten und des zweiten Ausgabe steuertransistors verbunden ist und der mit seinem anderen Ende mit der zweiten Spannungsversorgung verbunden ist, zum Liefern eines konstanten Stromes zu der zweiten Spannungsversorgung und einen Umschaltabschnitt, dessen Leitungszustand entsprechend dem Steuersignal variiert, wodurch verschiedene Arten von Schal tungsanordnungen, die jeweils einen unterschiedlichen Verstär kungsfaktor aufweisen, erzielt werden.

Der Umschaltabschnitt in dem A/D-Wandler des dritten Aspektes enthält bevorzugt entsprechend dem vierten Aspekt der vorliegen den Erfindung einen Widerstandswertauswahlschalter, dessen Lei tungszustand durch das Steuersignal gesteuert wird, wobei der Umschaltabschnitt die entsprechenden Widerstandswerte der ersten und der zweiten Widerstandskomponente entsprechend seinem Lei tungszustand unterschiedlich einstellt.

Die erste Widerstandskomponente in dem A/D-Wandler des vierten Aspektes enthält bevorzugt entsprechend dem fünften Aspekt der vorliegenden Erfindung eine erste und eine zweite Teilwider standskomponente, die zwischen der ersten Spannungsversorgung und dem ersten Ausgabeende in Reihe vorgesehen sind, wobei die zweite Widerstandskomponente eine dritte und vierte Teilwider standskomponente, die in Reihe zwischen der ersten Spannungsver sorgung und dem zweiten Ausgabeende vorgesehen sind, enthält und der Widerstandswertauswahlschalter einen Schalter enthält, der zwischen einem Knoten zwischen der ersten und der zweiten Teil widerstandskomponente und einem Knoten zwischen der dritten und vierten Teilwiderstandskomponente eingefügt ist. Der Schalter wird entsprechend dem Steuersignal ein- oder ausgeschaltet.

Die erste Widerstandskomponente in dem A/D-Wandler des vierten Aspektes enthält bevorzugt entsprechend dem sechsten Aspekt der vorliegenden Erfindung eine erste und zweite Teilwiderstandskom ponente, die in Reihe zwischen der ersten Spannungsversorgung und dem ersten Ausgabeende vorgesehen sind, wobei die zweite Wi derstandskomponente eine dritte und eine vierte Teilwiderstands komponente, die in Reihe zwischen der ersten Spannungsversorgung und dem zweiten Ausgabeende vorgesehen sind, enthält und der Wi derstandswertauswahlschalter einen ersten Teilschalter, der ent sprechend der zweiten Teilwiderstandskomponente vorgesehen ist, und einen zweiten Teilschalter, der entsprechend der vierten Teilwiderstandskomponente vorgesehen ist, enthält. Der erste und der zweite Teilschalter werden zur gleichen Zeit entsprechend dem Steuersignal ein- oder ausgeschaltet und stellen die zweite und die vierte Teilwiderstandskomponente entsprechend ihrem Ein- /Aus-Zustand entsprechend auf unterschiedliche Widerstandswerte ein.

Die erste Widerstandskomponente in dem A/D-Wandler des vierten Aspektes enthält bevorzugt entsprechend dem siebten Aspekt der vorliegenden Erfindung eine erste und eine zweite Teilwider standskomponente, die in Reihe zwischen der ersten Strom- bzw. Spannungsversorgung und dem ersten Ausgabeende vorgesehen sind, wobei die zweite Widerstandskomponente eine dritte und eine vierte Teilwiderstandskomponente, die in Reihe zwischen der er sten Stromversorgung und dem zweiten Ausgabeende vorgesehen sind, enthält und der Widerstandswertauswahlschalter einen er sten und einen zweiten Teilschalter, die gemeinsam für die erste und die dritte Teilwiderstandskomponente vorgesehen sind, ent hält. Einer von dem ersten und dem zweiten Teilschalter wird auf der Basis des Steuersignales eingeschaltet und der andere wird ausgeschaltet. Weiterhin stellen der erste und der zweite Teil schalter die erste und die dritte Teilwiderstandskomponente ent sprechend ihrem Ein-/Aus-Zustand entsprechend auf unterschiedli che Widerstandswerte ein.

Der A/D-Wandler des dritten Aspektes enthält entsprechend einem achten Aspekt der vorliegenden Erfindung weiter bevorzugt eine Transistorverbindungswiderstandskomponente, die zwischen den zweiten Elektroden des ersten und des zweiten Ausgabesteuertran sistors vorgesehen ist. Der Umschaltabschnitt, dessen Leitungs zustand durch das Steuersignal gesteuert wird, enthält einen Schalter, der entsprechend seinem Leitungszustand die Transi storverbindungswiderstandskomponente unterschiedlich einstellt.

In dem A/D-Wandler des achten Aspektes sind bevorzugt entspre chend einem neunten Aspekt der vorliegenden Erfindung die Tran sistorverbindungswiderstandskomponente und der Umschaltabschnitt integral gebildet. Die Transistorverbindungswiderstandskomponen te und der Umschaltabschnitt enthalten einen Transistor für den Transistorverbindungswiderstand, der an seiner ersten Elektrode mit der zweiten Elektrode des ersten Ausgabesteuertransistors verbunden ist und an seiner zweiten Elektrode mit der zweiten Elektrode des zweiten Ausgabesteuertransistors verbunden ist und das Steuersignal an seiner Steuerelektrode empfängt. Weiterhin variiert der Widerstandswert des Ein-Zustands des Transistors entsprechend dem Steuersignal.

Die Transistorverbindungswiderstandskomponente in dem A/D- Wandler des achten Aspektes enthält bevorzugt entsprechend dem zehnten Aspekt der vorliegenden Erfindung eine erste und eine zweite Teiltransistorverbindungswiderstandskomponente, die je weils einen unterschiedlichen Widerstandswert aufweisen, und der Umschaltabschnitt enthält einen ersten und einen zweiten Teil schalter, die jeweils die Gültigkeit oder Ungültigkeit der er sten und der zweiten Teiltransistorverbindungswiderstandskompo nente entsprechend ihrem Ein-/Aus-Zustand anzeigen. Auf der Ba sis des Steuersignals wird einer von dem ersten und dem zweiten Teilschalter eingeschaltet und der andere wird ausgeschaltet.

In dem A/D-Wandler des dritten Aspektes enthält der Umschaltab schnitt bevorzugt entsprechend dem elften Aspekt der vorliegen den Erfindung einen Konstantstromauswahlschalter, dessen Lei tungszustand durch ein Steuersignal gesteuert wird, wobei der Konstantstromauswahlschalter die Größe des von dem Konstant stromlieferabschnitt zu liefernden Konstantstromes entsprechend seinem Leitungszustand unterschiedlich einstellt.

Der Konstantstromlieferabschnitt in dem A/D-Wandler des elften Aspektes enthält bevorzugt entsprechend dem zwölften Aspekt der vorliegenden Erfindung einen ersten Konstantstromteillieferab schnitt, der den Konstantstrom mit einer ersten Stromgröße lie fert, wenn er ausgewählt ist, und einen zweiten Konstantstrom teillieferabschnitt, der den Konstantstrom mit einer zweiten Stromgröße, die sich von der ersten Stromgröße unterscheidet, liefert, wenn er ausgewählt ist, wobei der Umschaltabschnitt ei nen ersten und einen zweiten Teilschalter aufweist, die jeweils das Auswählen oder Nicht-Auswählen des ersten und des zweiten Konstantstromteillieferabschnittes entsprechend ihrem Ein-/Aus- Zustand bestimmen. Auf der Basis des Steuersignales ist einer von dem ersten und dem zweiten Teilschalter eingeschaltet und der andere ist ausgeschaltet.

Die erste Widerstandskomponente in dem A/D-Wandler des elften Aspektes enthält bevorzugt entsprechend dem dreizehnten Aspekt der vorliegenden Erfindung eine gemeinsame Teilwiderstandskompo nente und eine erste Teilwiderstandskomponente, die in Reihe zwischen der ersten Spannungsversorgung und dem ersten Ausgabe ende vorgesehen sind, wobei die zweite Widerstandskomponente die gemeinsame Widerstands- bzw. Teilwiderstandskomponente und eine zweite Teilwiderstandskomponente, die in Reihe zwischen der er sten Spannungsversorgung und dem zweiten Ausgabeende vorgesehen sind, enthält, wobei die gemeinsame Teilwiderstandskomponente einen größeren Widerstandswert als die erste und die zweite Teilwiderstandskomponente aufweist. Der Konstantstromlieferab schnitt enthält einen ersten Konstantstromteillieferabschnitt, der einen Strom in einer ersten Stromgröße zu der zweiten Span nungsversorgung liefert, und einen zweiten Konstantstromteillie ferabschnitt, der einen Strom mit einer zweiten Stromgröße zu der zweiten Spannungsversorgung liefert. Der erste Konstant stromteillieferabschnitt ist mit seinem einen Ende mit den zwei ten Elektroden des ersten und des zweiten Ausgabesteuertransi stors verbunden und der Umschaltabschnitt enthält einen ersten Teilschalter, der zwischen den zweiten Elektroden des ersten und des zweiten Ausgabesteuertransistors und einem Ende des zweiten Konstantstromteillieferabschnittes vorgesehen ist, und einen zweiten Teilschalter, der zwischen einem Knoten zwischen der ge meinsamen Teilwiderstandskomponente und der ersten und der zwei ten Teilwiderstandskomponente und einem Ende des zweiten Kon stantstromteillieferabschnittes vorgesehen ist. Auf der Basis des Steuersignales ist von dem ersten und dem zweiten Schalter einer eingeschaltet und der andere ist ausgeschaltet.

Der Umschaltabschnitt in dem A/D-Wandler des elften Aspektes enthält bevorzugt entsprechend dem vierzehnten Aspekt der vor liegenden Erfindung einen ersten und einen zweiten Teilschalter, die entsprechend dem Konstantstromlieferabschnitt vorgesehen sind. Der erste Teilschalter bestimmt in seinem Ein-Zustand, daß die Größe des Konstantstromes von dem Konstantstromlieferab schnitt eine erste Stromgröße ist, während der zweite Teilschal ter in seinem Ein-Zustand bestimmt, daß die Größe des Konstant stromes von dem Konstantstromlieferabschnitt eine zweite Strom größe ist. Auf der Basis des Steuersignales ist von dem ersten und dem zweiten Teilschalter einer eingeschaltet und der andere ist ausgeschaltet.

Der A/D-Wandler des dritten Aspektes enthält bevorzugt entspre chend dem fünfzehnten Aspekt der vorliegenden Erfindung weiter einen ersten Zusatztransistor, der parallel mit dem ersten Aus gabesteuertransistor verbunden ist, und einen zweiten Zusatz transistor, der parallel mit dem zweiten Ausgabesteuertransistor verbunden ist. Der Umschaltabschnitt enthält einen ersten Teil schalter, der die Verbindungen oder Unterbrechungen zwischen ei ner Steuerelektrode des ersten Zusatztransistors und dem ersten Eingabeende und zwischen einer Steuerelektrode des zweiten Zu satztransistors und dem zweiten Eingabeende entsprechend seinem Ein-/Aus-Zustand steuert, und einen zweiten Teilschalter, der die Verbindungen oder Unterbrechungen zwischen jeder Steuerelek trode des ersten und des zweiten Zusatztransistors und einer fi xierten Steuerspannung entsprechend seinem Ein-/Aus-Zustand steuert. Die fixierte Steuerspannung enthält eine Spannung zum Ausschalten des ersten und des zweiten Zusatztransistors mit ih rer Anwendung. Auf der Basis des Steuersignales ist weiterhin von dem ersten und dem zweiten Teilschalter einer eingeschaltet und der andere ausgeschaltet.

Der A/D-Wandler des dritten Aspektes enthält bevorzugt entspre chend dem sechzehnten Aspekt der vorliegenden Erfindung weiter hin einen ersten Zusatztransistor, der mit seiner ersten Elek trode mit dem ersten Ausgabeende verbunden ist und mit seiner Steuerelektrode mit dem ersten Eingabeende verbunden ist, einen zweiten Zusatztransistor, der mit seiner ersten Elektrode mit dem zweiten Ausgabeende verbunden ist und mit seiner Steuerelek trode mit dem zweiten Eingabeende verbunden ist, eine erste Par allelverbindungswiderstandskomponente, die mit ihrem einen Ende mit einer zweiten Elektrode des ersten Zusatztransistors verbun den ist und mit ihrem anderen Ende mit der zweiten Elektrode des ersten Ausgabesteuertransistors verbunden ist, und eine zweite Parallelverbindungswiderstandskomponente, die mit ihrem einen Ende mit einer zweiten Elektrode des zweiten Zusatztransistors verbunden ist und mit ihrem anderen Ende mit der zweiten Elek trode des zweiten Ausgabesteuertransistors verbunden ist. Der Umschaltabschnitt enthält einen ersten und einen zweiten Teil schalter, die gemeinsam für die erste und die zweite Parallel verbindungswiderstandskomponente vorgesehen sind. Der erste Teilschalter bestimmt in seinem Ein-Zustand, daß jeder Wider standswert der ersten und der zweiten Parallelverbindungswider standskomponente ein erster Widerstandswert ist, während der zweite Teilschalter in seinem Ein-Zustand bestimmt, daß jeder Widerstandswert der ersten und der zweiten Parallelverbindungs widerstandskomponente ein zweiter Widerstandswert ist. Weiterhin ist auf der Basis des Steuersignales von dem ersten und dem zweiten Teilschalter einer eingeschaltet und der andere ist aus geschaltet.

Ein siebzehnter Aspekt der vorliegenden Erfindung ist auf eine A/D-Umwandlungsschaltung zum Umwandeln eines externen analogen Eingabesignales, daß von außen eingegeben wird, in eine digitale Form zum Ausgeben einer externen digitalen Ausgabespannung nach außen gerichtet. Die A/D-Umwandlungsschaltung enthält einen Re ferenzspannungslieferabschnitt, der auf der Basis eines A/D- Umwandlungssteuersignales eine erste Anzahl von Referenzspannun gen, die an ersten Spannungsintervallen ausgewählt sind, in ei ner ersten Periode ausgibt und der in einer zweiten Periode eine zweite Anzahl von Referenzspannungen, die an zweiten Spannungs intervallen, die kürzer sind als die ersten Spannungsintervalle, ausgewählt sind, liefert, einen A/D-Teilwandler, der die erste Anzahl von Referenzspannungen von analog zu digital in der er sten Periode derart umwandelt, daß eine obere digitale Teilaus gabespannung sowie das A/D-Umwandlungssteuersignal, das mit ei nem A/D-Umwandlungsergebnis verbunden ist, ausgegeben werden, und der die zweite Anzahl von Referenzspannungen von analog zu digital in der zweiten Periode derart umwandelt, daß eine untere digitale Teilausgabespannung ausgegeben wird, und einen Ausgabe abschnitt der digitalen Ausgabespannung, der die untere und obe re digitale Teilausgabespannung derart kombiniert, daß die ex terne digitale Ausgabespannung ausgegeben wird. Der A/D- Teilwandler enthält einen ersten Verstärkungsabschnitt, der die analoge Eingabespannung und eine Mehrzahl von Referenzspannungen empfängt und verstärkt, einen Eingabespannungsumwandlungsab schnitt, der die analoge Eingabespannung und die Mehrzahl von Referenzspannungen, die in dem ersten Verstärkungsabschnitt ver stärkt werden, empfängt und der das analoge Eingabesignal auf der Basis der Mehrzahl von Referenzspannungen derart umwandelt, daß eine Mehrzahl von Umwandlungsspannungen ausgegeben werden, einen Datenwertausgabeabschnitt des niedrigstwertigsten Bits, der eine erste digitale Teilausgabespannung mit einer ersten Bitanzahl auf der Basis eines Vergleichsergebnisses zwischen je der der Mehrzahl von Umwandlungsspannungen und einem fixierten Wert ausgibt, einen zweiten Verstärkungsabschnitt, der die ana loge Eingabespannung und eine vorbestimmte Anzahl von Referenz spannungen, die von der Mehrzahl von Referenzspannungen entnom men sind, empfängt und verstärkt, und einen Datenwertausgabeab schnitt des höchstwertigsten Bits, der eine zweite digitale Teilausgabespannung mit einer zweiten Bitanzahl auf der Basis eines Vergleichsergebnisses zwischen der analogen Eingabespan nung und jeder der vorbestimmten Anzahl von Referenzspannungen, die in dem zweiten Verstärkungsabschnitt verstärkt werden, aus gibt. Die digitale Ausgabespannung besteht aus der zweiten digi talen Teilausgabespannung als Gruppe der höchstwertigsten Bits und der ersten digitalen Teilausgabespannung als Gruppe der niedrigstwertigsten Bits. Jeder von dem ersten und dem zweiten Verstärkungsabschnitt weist einen Verstärkungsfaktor auf, der entsprechend einem Steuersignal variiert. In der ersten Periode empfängt der A/D-Teilwandler die externe analoge Eingabespannung und die erste Anzahl von Referenzspannungen als die analoge Ein gabespannung bzw. als die Mehrzahl von Referenzspannungen, wäh rend jeder Verstärkungsfaktor des ersten und des zweiten Ver stärkungsabschnittes entsprechend dem Steuersignal derart einge stellt sind, daß sie ein erster Verstärkungsfaktor sind, und gibt die digitale Ausgabespannung als die obere digitale Teilausgabespannung aus. In der zweiten Periode empfängt der A/D-Teilwandler die externe analoge Eingabespannung und die zweite Anzahl von Referenzspannungen als die analoge Eingabe spannung bzw. als die Mehrzahl von Referenzspannungen, während jeder Verstärkungsfaktor des ersten und des zweiten Verstär kungsabschnittes entsprechend dem Steuersignal derart einge stellt sind, daß sie ein zweiter Verstärkungsfaktor sind, der größer ist als der erste Verstärkungsfaktor, und gibt die digi tale Ausgabespannung als die untere digitale Teilausgabespannung aus.

Bei dem A/D-Wandler entsprechend dem ersten Aspekt weist jeder von dem ersten und dem zweiten Verstärkungsabschnitt, der die analoge Eingabespannung und die Mehrzahl von Referenzspannungen (einschließlich einer vorbestimmten Anzahl von Referenzspannun gen) verstärkt, einen Verstärkungsfaktor auf, der entsprechend dem Steuersignal variiert. Somit ist ein optimaler Verstärkungs faktor für jeden umzuwandelnden Spannungsbereich von analog zu digital möglich, was zu einer A/D-Umwandlung mit hoher Genauig keit führt.

Die Verwendung des ersten Verstärkungsabschnittes, des Eingabe spannungsumwandlungsabschnittes und des Datenwertausgabeab schnittes der niedrigstwertigsten Bits zum Umwandeln der Gruppe der niedrigstwertigsten Bits von analog zu digital und die Ver wendung des zweiten Verstärkungsabschnittes und des Datenwer tausgabeabschnittes der höchstwertigsten Bits zum Umwandeln der Gruppe der höchstwertigsten Bits von analog zu digital reduziert die Anzahl der Vergleicher zum Durchführen eines Vergleiches zwischen zwei Spannungen verglichen mit der Anordnung, bei der die analoge Eingabespannung auf einmal in das Digitale umgewan delt wird, stark. Dadurch wird eine Vereinfachung der Schal tungsanordnung und ein niedriger Stromverbrauch erreicht.

Bei dem A/D-Wandler entsprechend dem zweiten Aspekt enthält der Eingabespannungsumwandlungsabschnitt den Referenzumwandlungs spannungsausgabeabschnitt, der die analoge Eingabespannung auf der Basis der Mehrzahl von Referenzspannungen derart umw 90964 00070 552 001000280000000200012000285919085300040 0002019850656 00004 90845andelt, daß die vorbestimmte Anzahl von Referenzumwandlungsspannungen ausgegeben werden, und den Zwischenspannungserzeugungsabschnitt, der Spannungen zwischen der vorbestimmten Anzahl von Referenzum wandlungsspannungen interpoliert und die Zwischenspannungen in vorbestimmten Vielfachen für jede der Referenzumwandlungsspan nungen derart erzeugt, daß die Mehrzahl von Umwandlungsspannun gen ausgegeben werden.

Somit ist die vorbestimmte Anzahl von Referenzumwandlungsspan nungen, die von dem Referenzumwandlungsspannungsausgabeabschnitt auszugeben sind, verglichen mit der Schaltungsanordnung ohne Zwischenspannungserzeugungsabschnitt um einen Faktor der vorbe stimmten Vielfachen reduziert. Dies führt zu einer Vereinfachung der Schaltungsanordnung des Referenzumwandlungsspannungsausgabe abschnittes, wodurch eine wesentliche Vereinfachung der Schal tungsanordnung des A/D-Wandlers als ganzes erreicht wird.

Bei dem A/D-Wandler entsprechend dem dritten Aspekt enthält der erste Verstärkungsabschnitt die Mehrzahl von ersten Verstärkern und der zweite Verstärkungsabschnitt enthält die Mehrzahl von zweiten Verstärkern. Jeder der Mehrzahl von ersten und zweiten Verstärkern enthält den Umschaltabschnitt, dessen Leitungszu stand entsprechend dem Steuersignal variiert, wodurch verschie dene Arten von Schaltungsanordnungen, die jeweils einen unter schiedlichen Verstärkungsfaktor aufweisen, erreicht werden.

Somit erlaubt das Anlegen des Steuersignales an den Umschaltab schnitt, daß jeder Verstärkungsfaktor für die Mehrzahl von er sten und zweiten Verstärkern auf einen gewünschten Wert einge stellt wird.

Bei dem A/D-Wandler entsprechend dem vierten Aspekt stellt der Widerstandswertauswahlabschnitt beide Widerstandswerte der er sten und der zweiten Widerstandskomponente entsprechend seinem Leitungszustand unterschiedlich ein, wodurch jeder Verstärkungs faktor der Mehrzahl von ersten und zweiten Differenzverstärker variiert werden kann.

Da das Steuersignal nicht die Größe des Konstantstromes, der von dem Konstantstromlieferabschnitt geliefert wird, ändert, wenn die gleiche Spannung an das erste und das zweite Ende angelegt ist, können die Spannungen weiterhin an dem ersten und dem zwei ten Ausgabeende auf den gleichen Wert eingestellt werden.

Bei dem A/D-Wandler des fünften Aspektes ist der Widerstands wertauswahlschaltabschnitt, der zwischen dem Knoten zwischen der ersten und der zweiten Teilwiderstandskomponente und dem Knoten zwischen der dritten und vierten Teilwiderstandskomponente ein gefügt ist, entsprechend dem Steuersignal ein- oder ausgeschal tet.

Wenn der Widerstandswertauswahlschaltabschnitt in seinem Ein- Zustand ist, weist die erste Widerstandskomponente den gleichen Widerstandswert wie die zweite Teilwiderstandskomponente auf und die zweite Widerstandskomponente weist den gleichen Widerstands wert wie die vierte Teilwiderstandskomponente auf. Wenn der Wi derstandswertauswahlschaltabschnitt in seinem Aus-Zustand ist, ist andererseits der Widerstandswert der ersten Widerstandskom ponente gleich zu der Summe der Widerstandswerte der ersten und der zweiten Teilwiderstandskomponente und der Widerstandswert der zweiten Widerstandskomponente ist gleich zu der Summe der Widerstandswerte der dritten und vierten Teilwiderstandskompo nenten. Somit können die Widerstandswerte der ersten und der zweiten Widerstandskomponente entsprechend dem Ein-/Aus-Zustand des Widerstandsauswahlschaltabschnitts variiert werden.

Bei dem A/D-Wandler entsprechend dem sechsten Aspekt stellen der erste und der zweite Teilschalter die zweite und die vierte Teilwiderstandskomponente, die entsprechend in der ersten und der zweiten Widerstandskomponente enthalten sind, entsprechend auf unterschiedliche Widerstandswerte entsprechend ihrem Ein- /Aus-Zustand ein, der durch das Steuersignal gesteuert ist. So mit können die Widerstandswerte der ersten und der zweiten Wi derstandskomponente entsprechend dem Ein-/Aus-Zustand des ersten und des zweiten Teilschalters variiert werden.

Bei dem A/D-Wandler entsprechend dem siebten Aspekt sind der er ste und der zweite Teilschalter gemeinsam für die erste und die dritte Teilwiderstandskomponente, die in der ersten und der zweiten Widerstandskomponente entsprechend vorgesehen sind. Ent sprechend dem Steuersignal wird von dem ersten und dem zweiten Teilschalter einer eingeschaltet und der andere wird ausgeschal tet. Da unterschiedliche Werte für die Widerstandswerte der er sten und der dritten Teilwiderstandskomponente in dem Ein- Zustand des ersten Teilschalters in dem Ein-Zustand des zweiten Teilschalters eingestellt werden, können die Widerstandswerte der ersten und der zweiten Widerstandskomponente in dem Ein- Zustand des ersten Teilschalters und dem Ein-Zustand des zweiten Teilschalters variiert werden.

Bei dem A/D-Wandler entsprechend dem achten Aspekt stellt der Umschaltabschnitt den Transistorverbindungswiderstandswert, der zwischen den Steuerelektroden des ersten und des zweiten Ausga besteuertransistors eingefügt ist, entsprechend seinem Leitungs zustand, der durch das Steuersignal gesteuert wird, unterschied lich ein. Somit kann jeder Verstärkungsfaktor der Mehrzahl der ersten und zweiten Differenzverstärker durch Variieren der Wi derstandswerte an den zweiten Elektroden des ersten und des zweiten Ausgabesteuertransistors entsprechend dem Leitungszu stand des Umschaltabschnitt variiert werden.

Da das Steuersignal die Größe des Konstantstromes, der von dem Konstantstromlieferabschnitt geliefert wird, nicht ändert, wenn die gleiche Spannung an das erste und zweite Eingabeende ange legt ist, können die Spannungen an dem ersten und dem zweiten Ausgabeende auf den gleichen Wert eingestellt werden.

Bei dem A/D-Wandler entsprechend dem neunten Aspekt ist der Transistor für den Transistorverbindungswiderstand mit seiner ersten Elektrode mit der zweiten Elektrode des ersten Ausgabe steuertransistors verbunden und mit seiner zweiten Elektrode mit der zweiten Elektrode des zweiten Ausgabesteuertransistors ver bunden und empfängt das Steuersignal an seiner Steuerelektrode. Da sein Widerstandswert des Ein-Zustandes entsprechend dem Steu ersignal unterschiedlich eingestellt ist, können die Wider standswerte an den zweiten Elektroden des ersten und des zweiten Ausgabesteuertransistors entsprechend dem Steuersignal variiert werden.

Bei dem A/D-Wandler entsprechend dem zehnten Aspekt zeigen der erste und der zweite Teilschalter die Gültigkeit oder Ungültig keit der ersten und der zweiten Teiltransistorverbindungswider standskomponente, die jeweils einen unterschiedlichen Wider standswert aufweisen, entsprechend ihrem Ein-/Aus-Zustand an. Entsprechend dem Steuersignal wird von dem ersten und zweiten Teilschalter einer eingeschaltet und der andere ausgeschaltet. Somit können die Widerstandswerte an den zweiten Elektroden des ersten und des zweiten Ausgabesteuertransistors entsprechend dem Widerstandswert der ersten und der zweiten Teiltransistorverbin dungswiderstandskomponente entsprechend dem Ein-/Aus-Zustand des ersten und des zweiten Teilschalters variiert werden.

Bei dem A/D-Wandler entsprechend dem elften Aspekt stellt der Konstantstromauswahlschalter die Größe des Konstantstromes, der von dem Konstantstromlieferabschnitt zu liefern ist, entspre chend seinem Leitungszustand, der durch das Steuersignal gesteu ert wird, unterschiedlich ein. Dies erlaubt die Variation von dem Verstärkungsfaktor der Mehrzahl von ersten und zweiten Dif ferenzverstärkern.

Bei dem A/D-Wandler entsprechend dem zwölften Aspekt bestimmen der erste und der zweite Umschaltabschnitt das Auswählen oder Nicht-Auswählen des ersten und des zweiten Konstantstromteillie ferabschnittes, die einen Konstantstrom mit der ersten bzw. der zweiten Größe liefern, entsprechend ihrem Ein-/Aus-Zustand. Ent sprechend dem Steuersignal ist einer von dem ersten und dem zweiten Umschaltabschnitt eingeschaltet und der andere ist aus geschaltet.

Somit kann die Größe des von dem Konstantstromlieferabschnitt zu liefernden Konstantstromes zu der ersten oder zweiten Größe ent sprechend dem Ein-/Aus-Zustand des ersten und des zweiten Teil schalter variiert werden.

Bei dem A/D-Wandler entsprechend dem dreizehnten Aspekt enthält der Umschaltabschnitt einen ersten Teilschalter, der zwischen einem Ende des zweiten Konstantstromteillieferabschnittes und den zweiten Elektroden des ersten und des zweiten Ausgabesteuer transistors vorgesehen ist, und den zweiten Teilschalter, der zwischen einem Ende des zweiten Konstantstromteillieferabschnit tes und des Knotens zwischen der gemeinsamen Teilwiderstandskom ponente und der ersten und der zweiten Teilwiderstandskomponente vorgesehen ist. Entsprechend dem Steuersignal wird einer von dem ersten und dem zweiten Teilschalter eingeschaltet und der andere wird ausgeschaltet.

Somit kann entsprechend dem Ein-/Aus-Zustand des ersten Teil schalters die Größe des Konstantstromes, der von dem Konstant stromlieferabschnitt zu liefern ist, zu der ersten Stromgröße oder der Summe der ersten und der zweiten Stromgröße variiert werden.

Da einer von dem ersten und dem zweiten Teilschalter immer in dem Ein-Zustand ist, ist die Größe des Stromes, der durch die gemeinsame Teilwiderstandskomponente fließt, die einen größeren Widerstandswert als der der ersten und der zweiten Teilwider standskomponente aufweist, konstant gleich zu der Summe der er sten und der zweiten Stromgröße unabhängig von dem Steuersignal. Wenn die gleiche Spannung an das erste und das zweite Eingabeen de angelegt wird, können die Spannungen an dem ersten und dem zweiten Ausgabeende fast auf den gleichen Wert eingestellt wer den.

Bei dem A/D-Wandler entsprechend dem vierzehnten Aspekt bestimmt der erste Teilschalter in seinem Ein-Zustand, daß die Größe des Konstantstromes von dem Konstantstromlieferabschnitt die erste Stromgröße ist, während der zweite Teilschalter in seinem Ein- Zustand bestimmt, daß die Größe des Konstantstromes von dem Kon stantstromlieferabschnitt die zweite Stromgröße ist. Weiterhin wird entsprechend dem Steuersignal einer von dem ersten und dem zweiten Teilschalter eingeschaltet und der andere wird ausge schaltet.

Somit kann entsprechend dem Ein-/Aus-Zustand des ersten und des zweiten Teilschalters die Größe des Konstantstromes, der von dem Konstantstromlieferabschnitt zu liefern ist, zu der ersten oder der zweiten Stromgröße variiert werden.

Der A/D-Wandler entsprechend dem fünfzehnten Aspekt enthält wei ter den ersten und den zweiten Zusatztransistor, die parallel mit dem ersten bzw. dem zweiten Ausgabesteuertransistor verbun den sind. Der Umschaltabschnitt enthält den ersten Teilschalter, der die Verbindungen oder Unterbrechungen zwischen der Steuere lektrode des ersten Zusatztransistors und dem ersten Eingabeende und zwischen der Steuerelektrode des zweiten Zusatztransistors und dem zweiten Eingabeende entsprechend seinem Ein-/Aus-Zustand steuert, und den zweiten Teilschalter, der die Verbindungen oder Unterbrechungen zwischen jeder der Steuerelektroden des ersten und des zweiten Zusatztransistors und der fixierten Steuerelek trode entsprechend seinem Ein-/Aus-Zustand steuert. Die fixierte Steuerspannung enthält eine Spannung zum Ausschalten von sowohl dem ersten als auch dem zweiten Zusatztransistor mit ihrer An wendung. Weiterhin wird entsprechend dem Steuersignal einer von dem ersten und dem zweiten Teilschalter ausgeschaltet und der andere wird eingeschaltet.

Somit kann jeder Verstärkungsfaktor der Mehrzahl von ersten und zweiten Differenzverstärkern durch Ändern der Struktur des Tran sistors, der die erste und die zweite Eingabe an seiner Steuere lektrode empfängt, in die Struktur mit nur dem ersten oder dem zweiten Ausgabesteuertransistor oder die Struktur mit dem ersten und dem zweiten Zusatztransistor zusätzlich zu dem ersten und dem zweiten Ausgabesteuertransistor variiert werden.

Der A/D-Wandler entsprechend dem sechzehnten Aspekt enthält wei terhin den ersten und den zweiten Zusatztransistor, die jeweils mit ihrer ersten Elektrode mit dem ersten und dem zweiten Ausga beende und ihrer Steuerelektrode mit dem ersten und zweiten Ein gabeende verbunden sind, und die erste und die zweite Parallel verbindungswiderstandskomponente, die jeweils mit ihrem einen Ende mit den zweiten Elektroden des ersten und des zweiten Zu satztransistors verbunden ist und mit ihrem anderen Ende mit den zweiten Elektroden des ersten und des zweiten Ausgabesteuertran sistors verbunden ist. Der Umschaltabschnitt enthält den ersten und den zweiten Teilschalter gemeinsam für die erste und die zweite Parallelverbindungswiderstandskomponente. Der erste Teil schalter bestimmt in seinem Ein-Zustand, daß jeder Widerstands wert der ersten und der zweiten Parallelverbindungswiderstands komponente der erste Widerstandswert ist, während der zweite Teilschalter in seinem Ein-Zustand bestimmt, daß jeder Wider standswert der ersten und der zweiten Parallelverbindungswider standskomponente der zweite Widerstandswert ist. Weiterhin ist entsprechend dem Steuersignal einer von dem ersten und dem zwei ten Teilschalter eingeschaltet und der andere ist ausgeschaltet.

Somit kann jeder Verstärkungsfaktor der Mehrzahl von ersten und zweiten Differenzverstärker durch Variieren der Widerstandswerte der ersten und der zweiten Parallelverbindungswiderstandskompo nente entsprechend dem Ein-/Aus-Zustand des ersten und des zwei ten Teilschalters variiert werden.

Bei der A/D-Umwandlungsschaltung entsprechend dem siebzehnten Aspekt enthält der A/D-Teilwandler die A/D-Wandler des ersten und zweiten Aspekts. In der ersten Periode empfängt der A/D- Teilwandler die erste Anzahl von Referenzspannungen als eine Mehrzahl von Referenzspannungen, wobei in diesem Fall jeder Ver stärkungsfaktor des ersten und des zweiten Verstärkungsabschnit tes entsprechend dem Steuersignal auf dem ersten Verstärkungs faktor eingestellt ist, und in der zweiten Periode empfängt der A/D-Teilwandler die zweite Anzahl von Referenzspannungen als die Mehrzahl von Referenzspannungen, wobei in diesem Fall der Ver stärkungsfaktor des ersten und des zweiten Verstärkungsabschnit tes entsprechend dem Steuersignal auf dem zweiten Verstärkungs faktor, der größer ist als der erste Verstärkungsfaktor, einge stellt ist.

Somit führen in der ersten Periode (Vergleichsperiode des höchstwertigsten Bits), wenn die erste Anzahl von Referenzspan nungen, die mit relativ groben bzw. großen ersten Spannungsin tervallen ausgewählt sind, eingegeben werden, der erste und der zweite Verstärkungsabschnitt eine Verstärkung mit einem relativ niedrigen ersten Verstärkungsfaktor durch, während in der zwei ten Periode (Vergleichsperiode des niedrigstwertigsten Bits), wenn die zweite Anzahl von Referenzspannungen, die an relativ feinen bzw. kleinen zweiten Spannungsintervallen ausgewählt sind, eingegeben werden, der erste und der zweite Verstärkungs abschnitt eine Verstärkung mit dem relativ großen zweiten Ver stärkungsfaktor leiten bzw. durchführen. Eine solche Verstärkung mit einem optimalen Verstärkungsfaktor in jeder Periode erreicht eine A/D-Umwandlung mit hoher Genauigkeit.

Weiterhin verringert die Verwendung des ersten Verstärkungsab schnittes, des Eingabespannungsumwandlungsabschnittes und des Datenwertausgabeabschnittes des niedrigstwertigsten Bits zum Um wandeln der Gruppe des niedrigstwertigsten Bits von einem analo gen Wert zu einem digitalen Wert und die Verwendung des zweiten Verstärkungsabschnittes und des Datenwertausgabeabschnittes des höchstwertigsten Bits zum Umwandeln der Gruppe des höchstwertig sten Bits von einem analogen Wert in einen digitalen Wert die Anzahl der Vergleicher zum Durchführen eines Vergleiches zwi schen zwei Spannungen verglichen mit der Anordnung, bei der die analoge Eingabespannung in eine digitale Spannung auf einmal um gewandelt wird, stark. Dies führt zu einer Vereinfachung der Schaltungsanordnung und einem niedrigen Stromverbrauch.

Daneben führt die Verwendung des gleichen A/D-Teilwandlers in der ersten und der zweiten Periode bei einer A/D-Umwandlung zu einer weiteren Vereinfachung der Schaltungsanordnung.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild einer Struktur eines A/D- Wandlers entsprechend einem ersten bevorzugten Ausführungsbeispiel,

Fig. 2 ein Blockschaltbild einer internen Struktur eines A/D-Teilwandlers in Fig. 1,

Fig. 3 ein Timing-Diagramm des Betriebes des A/D-Wandlers des ersten bevorzugten Ausführungsbeispieles,

Fig. 4 eine Darstellung einer Struktur eines Vergleichers in einem A/D-Parallelwandler,

Fig. 5 eine Darstellung einer Struktur eines Vorverstär kers und eines Faltverstärkers in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles,

Fig. 6 eine Darstellung einer Struktur des Vergleichers in dem A/D-Wandler des ersten bevorzugten Ausfüh rungsbeispieles,

Fig. 7 eine Darstellung einer Struktur eines anderen Ver gleichers in dem A/D-Wandler des ersten bevorzug ten Ausführungsbeispiels,

Fig. 8 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem zweiten bevorzugten Ausfüh rungsbeispiel,

Fig. 9 u. 10 Schaltbilder, die den Effekt des zweiten bevorzug ten Ausführungsbeispieles zeigen,

Fig. 11 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem dritten bevorzugten Ausfüh rungsbeispiel,

Fig. 12 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem vierten bevorzugten Ausfüh rungsbeispiel,

Fig. 13 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem fünften bevorzugten Ausfüh rungsbeispiel,

Fig. 14 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem sechsten bevorzugten Ausfüh rungsbeispiel,

Fig. 15 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem siebten bevorzugten Ausfüh rungsbeispiel,

Fig. 16 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem achten bevorzugten Ausführungs beispiel,

Fig. 17 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem neunten bevorzugten Ausfüh rungsbeispiel,

Fig. 18 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem zehnten bevorzugten Ausfüh rungsbeispiel,

Fig. 19 ein Schaltbild einer Struktur eines Vorverstärkers entsprechend einem elften bevorzugten Ausführungs beispiel,

Fig. 20 ein Blockschaltbild einer Struktur eines der An melderin bekannten A/D-Parallelwandlers,

Fig. 21 ein Blockschaltbild einer internen Struktur des A/D-Wandlers in Fig. 20 mit 10-Bit-Auflösung,

Fig. 22 ein Blockschaltbild einer internen Struktur des A/D-Wandlers in Fig. 20 mit 3-Bit-Auflösung,

Fig. 23 ein Schaltbild einer internen Struktur eines Vor codierers in Fig. 22,

Fig. 24 ein Blockschaltbild einer internen Struktur eines grundlegenden A/D-Wandlers des Falttyps,

Fig. 25 ein Diagramm des Betriebs einer Faltschaltung in Fig. 24,

Fig. 26 ein Blockschaltbild einer internen Struktur eines verbesserten A/D-Wandlers des Falttyps,

Fig. 27 ein Diagramm des Betriebes einer Faltverstärker gruppe in Fig. 26,

Fig. 28 ein Schaltbild eines Teiles einer Struktur der Faltverstärkergruppe in Fig. 26,

Fig. 29 ein Blockschaltbild einer internen Struktur eines A/D-Wandlers des Falt- und Interpolationstyps,

Fig. 30 ein Diagramm des Betriebes einer Faltverstärker gruppe in Fig. 29,

Fig. 31 ein Schaltbild eines Teiles einer Struktur der Faltverstärkergruppe in Fig. 29,

Fig. 32 ein Schaltbild einer internen Struktur einer In terpolationsschaltung in Fig. 29,

Fig. 33 ein Diagramm des Betriebes der Interpolations schaltung in Fig. 29,

Fig. 34 ein Blockschaltbild einer internen Struktur des A/D-Wandlers des Falt- und Interpolationstyps,

Fig. 35 ein Blockdiagramm einer internen Struktur eines A/D-Wandlers des Falt- und Interpolationstyps mit Vorverstärkern,

Fig. 36 ein Schaltbild einer internen Struktur der Inter polationsschaltungen in Fig. 34 und 35,

Fig. 37 ein Blockschaltbild einer Gesamtstruktur eines A/D-Wandlers des Teilbereichtyps,

Fig. 38 ein Blockschaltbild einer internen Struktur eines A/D-Teilwandlers in Fig. 37,

Fig. 39 ein Blockschaltbild einer Struktur eines A/D- Wandlers des Falt- und Interpolationstyps, der als A/D-Teilwandler in Fig. 37 verwendet wird,

Fig. 40 ein Blockschaltbild einer Struktur eines A/D- Wandlers des Falt- und Interpolationstyps mit Vor verstärkern, der als der A/D-Teilwandler in Fig. 37 verwendet wird,

Fig. 41 ein Blockschaltbild einer Gesamtstruktur eines A/D-Wandlers des vereinten Typs und

Fig. 42 eine Darstellung einer internen Struktur eines LSI-Systems.

1. Erstes bevorzugtes Ausführungsbeispiel 1-1. Gesamtstruktur

Fig. 1 ist ein Blockschaltbild einer Gesamtstruktur einer A/D- Umwandlungsschaltung eines vereinten Teilbereichtyps mit Bitauf lösung entsprechend dem ersten bevorzugten Ausführungsbeispiel. Wie in Fig. 1 gezeigt ist, gibt ein Referenzspannungsgenerator 1 1023 Referenzspannungen Vref1-Vref1023 aus.

Ein A/D-Teilwandler 2, der mit einer Falt- und Interpolationsar chitektur gebildet ist, vergleicht jede der oberen Referenzspan nungen Vrc1-Vrc{2^(5+a) - 1}, die von den 1023 Referenzspannungen Vref1-Vref1023 an bzw. mit vorbestimmten Intervallen entnommen sind, in einer oberen Vergleichsperiode mit einer analogen Ein gabespannung Vin und gibt sein oberes Vergleichsergebnis mit (5 + a) Bit an einen Auswähler bzw. Wähler 3 und an einen Buswech selumschalter 4 aus. Zu dieser Zeit wird ein Verstärkungsfaktor einer Vorverstärkergruppe mit variabler Verstärkung in dem A/D- Wandler 2 durch ein Taktsteuersignal Φcnt (invertiertes Takt steuersignal /Φcnt) niedrig gehalten.

Der Wähler 3 wählt nacheinander bzw. fortlaufend {2^(5+a) - 1} Refe renzspannungen von den Referenzspannungen Vref1-Vref1023 auf der Basis eines A/D-Umwandlungssteuersignales CC in Bezug mit dem oberen Vergleichsergebnis des A/D-Teilwandlers 2 in der oberen Vergleichsperiode aus und gibt die unteren Referenzspannungen Vrf1-Vrf{2^(5+a) - 1} zu dem A/D-Teilwandler 2 aus.

Der A/D-Teilwandler 2 vergleicht jede der unteren Referenzspan nungen Vrf1-Vrf{2^(5+a) - 1} mit der analogen Eingabespannung Vin in einer unteren Vergleichsperiode und gibt sein unteres Ver gleichsergebnis mit (5 + a) Bit an den Buswechselumschalter 4 aus. Zu dieser Zeit ist der Verstärkungsfaktor der Vorverstärkergrup pe mit variabler Verstärkung in dem A/D-Teilwandler 2 durch das Taktsteuersignal Φcnt (invertiertes Taktsteuersignal /Φcnt) re lativ groß eingestellt.

Auf der Basis des Taktsteuersignales Φcnt gibt der Buswechsel umschalter 4 in der oberen Vergleichsperiode das obere Ver gleichsergebnis des A/D-Teilwandlers zu einer Verzögerungsschal tung 5 aus und gibt das untere Vergleichsergebnis des A/D- Teilwandlers in der unteren Vergleichsperiode zu einer Fehler korrekturschaltung 6 aus.

Auf der Basis des oberen Vergleichsergebnisses des A/D- Teilwandlers 2, das über den Buswechselumschalter 4 und die Ver zögerungsschaltung 5 erhalten wird, und des unteren Vergleich sergebnisses des A/D-Teilwandlers 2, das nur über den Buswechse lumschalter 4 erhalten wird, korrigiert die Fehlerkorrektur schaltung einen Fehler von "a" Bits derart, daß eine digitale Ausgabespannung Dout mit 10 Bit ausgegeben wird.

Die A/D-Umwandlungsschaltung des vereinten Teilbereichtyps des ersten bevorzugten Ausführungsbeispieles verwendet den gleichen A/D-Teilwandler 2 mit einer (5 + a)-Bit-Auflösung zum Durchführen der A/D-Umwandlungen der fünf höchstwertigsten Bits und der fünf niedrigstwertigsten Bits, wobei "a" ein Redundanzbit für die Fehlerkorrektur ist.

1-2. Interne Struktur des A/D-Teilwandlers

Fig. 2 ist ein Blockschaltbild einer internen Struktur des A/D- Teilwandlers 2 in Fig. 1. Wie in Fig. 2 gezeigt ist, empfängt eine Vorverstärkergruppe 11 mit variabler Verstärkung die analo ge Eingabespannung Vin und N (≧ 2) Referenzspannungen Vref1 bis VrefN von einer Referenzspannungsgruppe 10, während eine Vorver stärkergruppe 21 mit variabler Verstärkung die analoge Eingabe spannung Vin und J (< N) Referenzspannungen Vrr1 bis VrrJ, die von den Referenzspannungen Vref1-VrefN entnommen sind, empfängt.

Die Vorverstärkergruppe 11 mit variabler Verstärkung verstärkt die Referenzspannungen Vref1-VrefN und die analoge Eingabespan nung Vin und gibt ihr Ergebnis zu einer Faltverstärkergruppe 12 aus. Ähnlich verstärkt die Vorverstärkergruppe 21 mit variabler Verstärkung die Referenzspannungen Vrr1 bis VrrJ und die analoge Eingabespannung Vin und gibt ihr Ergebnis zu einer Vergleicher gruppe 24 aus.

Ein Verstärkungsfaktor von jedem Vorverstärker in den Vorver stärkergruppen 11 und 12 mit variabler Verstärkung unterscheidet sich zwischen der oberen und unteren Vergleichsperiode entspre chend dem Taktsteuersignal Φcnt (invertiertem Taktsteuersignal /Φcnt), wie später beschrieben wird.

Die Faltverstärkergruppe 12 führt eine analoge Bearbeitung der Eingabe- und Ausgabeeigenschaften für die analoge Eingabespan nung Vin auf der Basis des Referenzspannungen Vref1 bis VrefN ähnlich zu der Faltverstärkergruppe 72 in Fig. 29 durch und gibt eine erhaltene Referenzumwandlungsspannungsgruppe zu einer In terpolationsschaltung 13 aus.

Die Interpolationsschaltung 13 führt eine P-fache Interpolation auf der Basis der Referenzumwandlungsspannungsgruppe ähnlich zu der Interpolationsschaltung 73 in Fig. 29 durch und gibt eine Mehrzahl von Interpolationsumwandlungsspannungen zu einer Ver gleichergruppe 14 aus.

Vergleicher CMPD1 bis CMPDM in der Vergleichergruppe 14 verglei chen entsprechend die Mehrzahl von Interpolationsumwandlungs spannungen mit einem festgelegten Wert (beispielsweise 0 V) und geben ihre Vergleichsergebnisse an einen Vorcodierer 15 aus.

Auf der Basis des Vergleichsergebnisses der Vergleichergruppe 14 führt der Vorcodierer 15 die gleiche Bearbeitung wie der Vorco dierer 65 in Fig. 22 durch und gibt ein vorcodiertes Signal aus.

Ein Codierer 16 codiert das vorcodierte Signal derart, daß eine Gruppe des niedrigstwertigsten Bits der digitalen Ausgabespan nung Dout ausgegeben wird.

Vergleicher CMPD1 bis CMPDJ in der Vergleichergruppe 24 verglei chen die Referenzspannungen Vrr1 bis VrrJ entsprechend mit der analogen Eingabespannung Vin und geben ihre Vergleichsergebnisse aus. Auf der Basis des Vergleichsergebnisses führt ein Vorcodie rer 25 die gleiche Bearbeitung wie der Vorcodierer 65 in Fig. 22 durch und gibt ein vorcodiertes Signal aus.

Eine Fehlerkorrekturschaltung 27 korrigiert einen Fehler des vorcodierten Signales auf der Basis des Steuersignals von dem Codierer 16 und gibt ein korrigiertes vorcodiertes Signal aus. Ein Codierer 26 codiert das korrigierte vorcodierte Signal der art, daß eine Gruppe des höchstwertigsten Bits der digitalen Ausgabespannung Dout ausgegeben wird.

Die Gruppe des niedrigstwertigsten Bits, die von dem Codierer 16 erhalten wird, und die Gruppe des höchstwertigsten Bits, die von dem Codierer 26 erhalten wird, führt zu einer digitalen Ausgabe spannung Dout mit (5 + a) Bit. Das vorcodierte Signal von dem Vor codierer 15 und das korrigierte vorcodierte Signal von der Feh lerkorrekturschaltung 27 bilden ein Steuersignal CC.

1-3. Betrieb

Nun wird der Betrieb der A/D-Umwandlungsschaltung des ersten be vorzugten Ausführungsbeispieles in Fig. 1 und 2 mit Bezug zu Fig. 3 beschrieben. In der Schaltung wird eine A/D-Umwandlung durch Durchführen der folgenden drei Schritte in dieser Reihen folge durchgeführt: Abtasten in einer Abtastperiode SA, oberer Vergleich in einer oberen Vergleichsperiode CC und unterer Ver gleich in einer unteren Vergleichsperiode FC.

Während der Abtastperiode SA empfängt die A/D- Umwandlungsschaltung des ersten bevorzugten Ausführungsbeispie les die analoge Eingabespannung Vin und hält den letzten Wert des analogen Signals in der Periode.

Als nächstes vergleicht der A/D-Teilwandler 2 in der oberen Ver gleichsperiode CC die gehaltene analoge Eingabespannung Vin und jede der oberen Referenzspannungen Vrci (i = 1 bis {2^(5+a) - 1}) im Spannungspegel und gibt sein Vergleichsergebnis aus. Die Ver stärkungen der Vorverstärkergruppen 11 und 21 mit variabler Ver stärkung werden in der oberen Vergleichsperiode CC durch das Taktsteuersignal Φcnt (invertierte Taktsteuersignal /Φcnt) niedrig gehalten, wie in Fig. 3 gezeigt ist.

Zu dieser Zeit verbindet der Buswechselschalter 4 den Ausgang des A/D-Teilwandlers 2 mit der Verzögerungsschaltung 5. Obwohl dieses Vergleichsergebnis ein digitaler Code ist, der die fünf höchstwertigsten Bits und "a" Redundanzbits enthält, werden/wird die/des Redundanzbit(s) ignoriert und nur die fünf höchstwertig sten Bits werden als digitaler Code zu der Verzögerungsschaltung 5 übertragen.

Dann vergleicht der A/D-Teilwandler 2 in der unteren Ver gleichsperiode FC die gehaltene analoge Eingabespannung Vin und jede der unteren Referenzspannungen Vrfj (j = 1 bis {2^(5+a) - 1}) in dem Spannungspegel und gibt sein Vergleichsergebnis aus. Die Verstärkungen der Vorverstärkergruppe 11 und 21 mit variabler Verstärkung werden in der unteren Vergleichsperiode FC durch das Taktsteuersignal Φcnt hoch eingestellt, wie in Fig. 3 gezeigt ist.

Zu dieser Zeit verbindet der Buswechselumschalter 4 den Ausgang des A/D-Teilwandlers 2 direkt mit der Fehlerkorrekturschaltung 6. Dieses Vergleichsergebnis wird ein unteres Vergleichsergeb nis, das die fünf niedrigstwertigsten Bits und "a" Redundanzbits für die Fehlerkorrektur enthält.

Die Fehlerkorrekturschaltung 6 korrigiert einen Fehler des von der Verzögerungsschaltung 5 erhaltenen oberen Vergleichsergeb nisses mit 5 Bits unter Verwendung eines Signales von den bzw. der "a" Redundanzbits des unteren Vergleichsergebnisses, das di rekt von dem Buswechselumschalter 4 erhalten wird, und gibt dann die digitalen Codes der fünf höchstwertigsten Bits des oberen Vergleichsergebnisses mit dem korrigierten Fehler und der fünf niedrigstwertigsten Bits des unteren Vergleichsergebnisses zu sammen als die digitale Ausgabespannung Dout aus. Diese digitale Ausgabespannung Dout ist ein digitaler Code mit 10 Bits.

1-4. Effekt

Bei der A/D-Umwandlungsschaltung des ersten bevorzugten Ausfüh rungsbeispieles beträgt die minimale Anzahl der Elementschaltun gen insgesamt 58 mit 15 Vergleichern, 25 Vorverstärkern mit va riabler Verstärkung und 18 Faltverstärkern, wie in den Tabellen 4 und 5 gezeigt ist, wenn beispielsweise "a" = 1.

Für den A/D-Teilwandler 2 in Fig. 1, der aus einem A/D-Wandler des vereinten Teilbereichtyps mit der in Fig. 38 der Anmelderin bekannten Schaltungsanordnung gebildet ist, beträgt die Anzahl von Vergleichern 63 oder nicht mehr als 63, wenn "a" nicht grö ßer als "1" in der gleichen Architektur ist. Somit ergibt ein einfacher Vergleich der Anzahl der Elementschaltungen einen kleinen Unterschied zwischen dem A/D-Wandler des ersten bevor zugten Ausführungsbeispieles und dem der Anmelderin bekannten A/D-Wandler des vereinten Teilbereichtyps. Es gibt jedoch we sentliche Unterschiede zwischen ihnen, wie im folgenden be schrieben wird.

Bei dem der Anmelderin bekannten A/D-Wandler des vereinten Teil bereichtyps besteht der Vergleicher CMPi (i = 1-31) in der Ver gleichergruppe 98 in Fig. 38 aus drei Differenzverstärkern (Verstärker 31 und 32 und eine Halteeinrichtung 33), wie in Fig. 4 gezeigt ist. Dies ist deshalb so, da die Verstärker 31 und 32 in zwei Stufen vor der Halteeinrichtung 33 vorgesehen sein müs sen, um die Halteeinrichtung 33 zum Ausgeben von "H" und "L" mit ausreichendem Niveau auf der Basis eines Potentialunterschiedes zwischen zwei Eingaben derart bringen, daß ein genauer Vergleich durchgeführt wird.

Andererseits besteht bei dem A/D-Teilwandler 2 mit der in Fig. 2 gezeigten Schaltungsanordnung entsprechend dem ersten bevorzug ten Ausführungsbeispiel jeder Vorverstärker 34 mit variabler Verstärkung in der Vorverstärkergruppe 11 (oder 21) mit varia bler Verstärkung und die Faltverstärker 35 in der Faltverstär kergruppe 12 aus einem Differenzverstärker, wie in Fig. 5 ge zeigt ist.

Weiterhin ist (sind) ein Differenzverstärker (Halteeinrichtung 36) oder zwei Differenzverstärker (Verstärker 37 und Halteein richtung 38) ausreichend zum Bilden des Vergleichers CMPDi (i = i bis M(J)) in der Vergleichergruppe 14 (15), wie in Fig. 6 oder 7 gezeigt ist. Dies ist deshalb so, da vor der Vergleichergruppe 14 oder 15 die Vorverstärkergruppe 11 mit variabler Verstärkung und die Faltverstärkergruppe 12 oder die Vorverstärkergruppe 21 mit variabler Verstärkung vorhanden sind (ist), wo die analoge Eingabespannung Vin oder die Referenzspannung Vref vorher ver stärkt wird, bevor sie in den Vergleicher CMPDi eingegeben wird.

Die Kombination der Vorverstärkergruppe 11 mit variabler Ver stärkung, der Faltverstärkergruppe 12 und der Vergleichergruppe 14 entspricht der Schaltungsanordnung mit drei oder vier Diffe renzverstärkern.

In dieser Art ist die Kombination der Vorverstärkergruppe 11 mit variabler Verstärkung, der Faltverstärkergruppe 12 und der Ver gleichergruppe 14 mit der gleichen Anzahl von Differenzverstär kern, die für eine Vergleichergruppe 98 benötigt werden, oder mit nur einer weiteren Hinzufügung möglich.

Somit entspricht beim Vergleich der wesentlichen Layoutfläche und des Stromverbrauches die Elementschaltung in der A/D- Umwandlungsschaltung des ersten bevorzugten Ausführungsbeispie les ungefähr 15-20 Vergleichern in der Größe in der der Anmelde rin bekannten A/D-Umwandlungsschaltung des vereinten Teilbe reichtyps.

Als Ergebnis kann die A/D-Umwandlungsschaltung des ersten bevor zugten Ausführungsbeispieles die Fläche und den Stromverbrauch des A/D-Teilwandlers 2 verglichen mit der A/D- Umwandlungsschaltung des vereinten Typs mit der der Anmelderin bekannten Architektur stark reduzieren.

Zu dieser Zeit können die Verstärkungen der Vorverstärkergruppen mit variabler Verstärkung geeignet für jede Vergleichsperiode durch Unterscheiden des Verstärkungsfaktors für jeden Vorver stärker in den Vorverstärkergruppen 11 und 21 mit variabler Ver stärkung zwischen der oberen und unteren Vergleichsperiode CC und FC eingestellt werden.

2. Zweites bevorzugtes Ausführungsbeispiel

Ein zweites bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung in der Vorverstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles gerichtet. Fig. 8 ist ein Schaltbild einer Struktur eines Vorverstärkers mit variabler Verstärkung entsprechend dem zweiten bevorzugten Ausführungsbei spiel.

Wie in Fig. 8 gezeigt ist, sind PMOS-Transistoren M1 und M2, die Widerstandskomponenten sind, beide an ihren Sourceanschlüssen mit Spannungsversorgungen VDD verbunden und empfangen eine ge meinsame Vorspannung VBias_p an ihren Gates. Die Vorspannung VBias_p ist derart eingestellt, daß die PMOS-Transistoren M1 und M2 immer in ihrem Ein-Zustand sind.

Der PMOS-Transistor M1 und ein NMOS-Transistor M3 sind über ei nen Widerstand 41 (Widerstandswert R) an ihren Drainanschlüssen verbunden, und der PMOS-Transistor M2 und ein NMOS-Transistor M4 sind über einen Widerstand 42 (Widerstandswert R) an ihren Drainanschlüssen verbunden.

Weiterhin ist ein Schalter SW1 zwischen den Drainanschlüssen der PMOS-Transistoren M1 und M2 vorgesehen. Der Schalter SW1 emp fängt ein Taktsteuersignal Φcnt und wird entsprechend "L" oder "H" des Taktsteuersignales Φcnt ein- oder ausgeschaltet.

Die NMOS-Transistoren M3 und M4, die Ausgabesteuertransistoren sind, bilden ein Differenzpaar. Der NMOS-Transistor M3 empfängt an seinem Gate eine Eingabespannung IN1 und ist mit seinem Sour ce mit einem Drain eines NMOS-Transistors M5 verbunden. Anderer seits empfängt der NMOS-Transistor M4 eine Eingabespannung IN2 an seinem Gate und ist mit seinem Source mit einem Drain eines NMOS-Transistors M6 verbunden. Weiterhin sind die NMOS- Transistoren M3 und M4 zwischen ihren Sourceanschlüssen kurzge schlossen.

Die NMOS-Transistoren M5 und M6, die Konstantstromlieferab schnitte sind, empfangen eine gemeinsame Vorspannung VBias_n an ihren Gates und sind mit ihren Sourceanschlüssen mit Masse ver bunden. Die Vorspannung VBias_n ist derart eingestellt, daß die NMOS-Transistoren M5 und M6 immer in ihrem Ein-Zustand sind. Die PMOS-Transistoren M1 und M2 sind von gleicher Größe und die NMOS-Transistorem M3 und M4 sind von gleicher Größe.

Der Vorverstärker mit variabler Verstärkung verstärkt eine Po tentialdifferenz zwischen den Eingabespannungen IN1 und IN2 und gibt komplementäre Ausgabespannungen OUT1 und OUT2 von den Drainanschlüssen der NMOS-Transistoren M3 und M4 aus.

Wenn er beispielsweise in der Vorverstärkergruppe 11 mit varia bler Verstärkung verwendet wird, empfängt der Vorverstärker mit variabler Verstärkung des zweiten bevorzugten Ausführungsbei spieles eine Zielspannung von der analogen Eingabespannung Vin und den Referenzspannungen Vref1-VrefN an seinem ersten Eingabe ende (Gate des NMOS-Transistors M3) als die Eingabespannung IN1 und eine fixierte Spannung an seinem zweiten Eingabeende (Gate des NMOS-Transistors M4) als die Eingabespannung IN2 und gibt die Ausgabespannung OUT1 oder OUT2 von seinem ersten oder zwei ten Ausgabeende (Drain des NMOS-Transistors M3 oder M4) aus.

Weiterhin empfängt der Vorverstärker mit variabler Verstärkung des zweiten bevorzugten Ausführungsbeispieles, wenn er in der Vorverstärkergruppe 21 mit variabler Verstärkung verwendet wird, eine Zielspannung von der analogen Eingabespannung Vin und den Referenzspannungen Vrr1-VrrJ an seinem ersten Eingabeende (Gate des NMOS-Transistors M3) als die Eingabespannung IN1 und eine fixierte Spannung an seinem zweiten Ende (Gate des NMOS- Transistors M4) als die zweite Eingabe IN2 und gibt die Ausgabe spannung OUT1 oder OUT2 von seinem ersten oder zweiten Ausgabe ende (Drain des NMOS-Transistors M3 oder M4) aus.

In der oberen Vergleichsperiode CC wird das Taktsteuersignal Φcnt "L", wie in dem Timing-Diagramm in Fig. 3 gezeigt ist, und der Schalter SW1 wird eingeschaltet. Folglich kann die Verstär kung des Vorverstärkers mit variabler Verstärkung des zweiten bevorzugten Ausführungsbeispieles durch das Produkt der Steil heit gm des Transistors M3 oder M4 und einer Widerstandskompo nente mit einer Parallelverbindung eines Widerstandes mit einem Widerstandswert r zwischen dem Drain und dem Source des Transi stors M3 oder M4 und des Widerstandes 41 oder 42 mit dem Wider stand R ausgedrückt werden.

Die Verstärkung G1C des Vorverstärkers mit variabler Verstärkung kann in der oberen Vergleichsperiode CC durch die Gleichung (1) (Gleichung (2)) bestimmt werden:

Andererseits wird in der unteren Vergleichsperiode FC das Takt steuersignal Φcnt "H" und der Schalter SW1 wird ausgeschaltet. Folglich kann die Verstärkung des Vorverstärkers mit variabler Verstärkung des zweiten bevorzugten Ausführungsbeispieles durch das Produkt der Steilheit gm des Transistors M3 oder M4 und der Widerstandskomponente durch Parallelverbindung "des Widerstandes zwischen dem Drain und dem Source des Transistors M3 oder M4 (Widerstandswert r)" und "des kombinierten Reihenwiderstandes des Widerstandes 41 oder 42 (Widerstandswert R) und des Wider standes zwischen dem Drain und dem Source des Transistors M1 oder M2 (Widerstandswert r')" ausgedrückt werden.

Die Verstärkung G1F des Vorverstärkers mit variabler Verstärkung in der unteren Vergleichsperiode FC wird durch die Gleichung (3) (Gleichung (4)) bestimmt:

Die Verstärkung G1C in der oberen Vergleichsperiode CC ist unge fähr gleich zu "gm . R", und die Verstärkung G1F in der unteren Vergleichsperiode FC ist ungefähr gleich zu "gm . (R + r'))". So mit kann die Verstärkung des Vorverstärkers mit variabler Ver stärkung in der oberen und unteren Vergleichsperiode CC und FC ungefähr durch Einstellen der Widerstandswertes r' der PMOS- Transistoren M1 und M2 eingestellt werden.

Weiterhin wird die analoge Signalbearbeitung ebenfalls in Schal tungen einer hinteren Stufe der Vorverstärkergruppen 11 und 21 mit variabler Verstärkung, die die Vorverstärker mit variabler Verstärkung des zweiten bevorzugten Ausführungsbeispieles auf weisen, wie zum Beispiel eine Faltverstärkergruppe 12, die In terpolationsschaltung 13 und die Vergleichergruppen 14 und 24, durchgeführt.

Folglich sind in jeder Vergleichsperiode, wenn die zwei Eingabe spannungen IN1 und IN2 zu dem Vorverstärker mit variabler Ver stärkung auf gleichem Niveau sind, die Ausgabespannungen OUT1 und OUT2 bevorzugt auf dem gleichen Pegel (im folgenden als Aus gabespannung des gemeinsamen Modus bezeichnet). Entsprechend dem zweiten bevorzugten Ausführungsbeispiel kann die Ausgabespannung Ccmn des gemeinsamen Modus des Vorverstärkers mit variabler Ver stärkung durch die Gleichung (5) dargestellt werden:

Ccmn = Vdd - Vdp - Vdr (5)

wobei Vdd eine Sourcespannung ist, Vdp eine Spannung zwischen dem Drain und dem Source des Transistors M1 oder M2 ist und Vdr eine Spannung an beiden Enden des Widerstandes 41 oder 42 ist.

Wenn der Vorverstärker mit variabler Verstärkung die gleichen zwei Eingaben (IN1 = IN2) empfängt, fließt der gleiche Strom durch die Transistoren M1 und M2 und die Widerstände 41 und 42 und die Größe des konstanten Stroms, der durch die NMOS-Transistoren M5 und M6 geliefert wird, ist in der oberen und unteren Ver gleichsperiode unverändert. Da die Werte Vdp und Vdr in der un teren und oberen Vergleichsperiode gleich sind, kann daher die Ausgabespannung des gemeinsamen Modus der Ausgabespannungen OUT1 und OUT2 auf den gleichen Wert gesetzt werden.

Die Funktion des Vorverstärkers mit variabler Verstärkung des zweiten bevorzugten Ausführungsbeispieles, d. h. eine variable Verstärkung in der oberen und unteren Vergleichsperiode CC und FC zu haben, ist ebenfalls mit einer Kombinationsschaltung von Verstärkern, wie in Fig. 9 und 10 gezeigt ist, möglich.

Eine Schaltungsanordnung, die in Fig. 9 gezeigt ist, besteht aus zwei Verstärkern A1 und A2, die jeweils die Eingabespannungen IN1 und IN2 als Eingabesignale empfangen. Eine Verstärkung des Verstärkers A1 ist auf den gleichen Wert wie die Verstärkung G1C der Gleichung (1) eingestellt, und eine Verstärkung des Verstär kers A2 ist auf den gleichen Wert wie die Verstärkung G1F der Gleichung (3) eingestellt.

Ein Auswähler SL1 gibt in der oberen Vergleichsperiode CC eine Ausgabe des Verstärkers A1 und in der unteren Vergleichsperiode FC eine Ausgabe des Verstärkers A2 als Ausgabespannungen OUT1 und OUT2 zu seinen hinteren Schaltungen aus.

Eine Schaltungsanordnung, die in Fig. 10 gezeigt ist, ist eine andere Alternative. Wie in Fig. 10 gezeigt ist, besteht die Schaltung aus einem Verstärker A3, der die Eingabespannungen IN1 und IN2 empfängt, und einem Verstärker A4, der zwei Ausgaben des Verstärkers A3 als seine zwei Eingaben empfängt. Eine Verstär kung des Verstärkers A3 wird auf den gleichen Wert wie die Ver stärkung G1C durch die Gleichung (1) eingestellt, und eine Ver stärkung des Verstärkers A4 ist auf einen Wert eingestellt, der durch Multiplizieren der Verstärkung G1F der Gleichung (3) mit der Verstärkung G1C durch die Gleichung (1) erhalten wird.

Ein Auswähler SL2 gibt in der oberen Vergleichsperiode CC eine Ausgabe des Verstärkers A3 und in der unteren Vergleichsperiode FC eine Ausgabe des Verstärkers A4 als Ausgabespannungen OUT1 und OUT2 zu seinen Schaltungen der hinteren Stufe aus.

Durch Benötigen von zwei Differenzverstärkern bringen die in Fig. 9 und 10 gezeigten Schaltungsanordnungen jedoch eine Schwierigkeit des Erhöhens der Anzahl der Elementschaltungen mit sich.

Es gibt eine weitere Schwierigkeit, daß aufgrund des Schaltungs entwurfs das Ausgleichen der Ausgabespannung des gemeinsamen Mo dus die Flexibilität beim Optimieren der Transistorgröße von je dem Verstärker in jeder Vergleichsperiode reduziert wird. Dane ben gibt es eine weitere Schwierigkeit des Erhöhens der Anzahl der Elementschaltungen, da die Einstellung der Ausgabespannung des gemeinsamen Modus eine zusätzliche Schaltung zum Einstellen benötigen kann.

Wie oben beschrieben wurde, erhöhen die Anordnungen der Kombina tionsschaltungen der Verstärker, die in Fig. 9 und 10 gezeigt sind, die Anzahl der Elementschaltungen, da es zumindest zwei Differenzverstärker benötigt. Weiterhin wird die Flexibilität beim Schaltungsentwurf aufgrund der Einstellung der Ausgabespan nung des gemeinsamen Modus reduziert und die Anzahl der Element schaltungen wird erhöht, da eine andere Schaltung zum Einstellen der Ausgabespannung des gemeinsamen Modus vorgesehen wird.

Andererseits kann der Vorverstärker mit variabler Verstärkung des zweiten bevorzugten Ausführungsbeispieles die Anzahl der Elementschaltungen reduzieren, da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird. Da die Ausgabe spannung des gemeinsamen Modus unverändert ist, sogar mit der Änderung der Verstärkung, erreicht der Vorverstärker mit varia bler Verstärkung eine Verkleinerung des A/D-Wandlers insgesamt und einen niedrigen Stromverbrauch, ohne die Flexibilität beim Schaltungsentwurf zu reduzieren.

3. Drittes bevorzugtes Ausführungsbeispiel

Ein drittes bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung gerichtet, der in der Vor verstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwen det wird.

Fig. 11 ist ein Schaltbild einer Struktur eines Vorverstärkers mit variabler Verstärkung entsprechend dem dritten bevorzugten Ausführungsbeispiel.

Wie in Fig. 11 gezeigt ist, ist ein NMOS-Transistor QSW zwischen den Sourceanschlüssen der NMOS-Transistoren M3 und M4 eingefügt, und eine Steuerspannung Vcnt wird an ein Gate des NMOS- Transistors QSW angelegt. Die anderen Komponenten (M1-M6) sind die gleichen wie die des zweiten bevorzugten Ausführungsbei spiels, das in Fig. 8 gezeigt ist.

Der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des dritten bevorzugten Ausführungsbeispieles stellt seine Verstärkung entsprechend einer Ein-/Aus-Bedingung des NMOS-Transistors QSW ein. Wenn ein Ein-Widerstandswert des NMOS- Transistors QSW durch rs dargestellt ist, und die Schaltung in Fig. 11 als eine Gleichstromersatzschaltung betrachtet wird, ist die Verstärkung G2 des Vorverstärkers mit variabler Verstärkung des dritten bevorzugten Ausführungsbeispieles durch die Glei chung (6) bestimmt:

Somit wird in der oberen und unteren Vergleichsperiode CC und FC, die in dem Timing-Diagramm in Fig. 3 gezeigt sind, die Ver stärkung des Vorverstärkers mit variabler Verstärkung durch Ein stellen des Wertes der Steuerspannung Vcnt derart, daß der Wi derstandswert rs des NMOS-Transistors QSW verändert wird, geeig net einstellbar.

Weiterhin ist eine Ausgabespannung Ccmn' des gemeinsamen Modus des Vorverstärkers mit variabler Verstärkung des dritten bevor zugten Ausführungsbeispieles, die durch die Gleichung (7) be stimmt ist, die gleiche in der oberen und unteren Vergleichspe riode, da die Größe des Konstantstromes, der durch die NMOS- Transistoren M5 und M6 geliefert wird, in diesen Perioden unver ändert ist.

Ccmn' = Vdd - Vdp (7)

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung notwendig ist, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des dritten bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen ähnlich dem Vorver stärker des zweiten bevorzugten Ausführungsbeispieles reduzie ren. Da weiterhin die Ausgabespannung des gemeinsamen Modus un verändert bleibt, sogar mit der Änderung der Verstärkung, er reicht der Vorverstärker mit variabler Verstärkung eine Verklei nerung des A/D-Wandlers als Ganzes und einen niedrigen Stromver brauch, ohne die Flexibilität im Schaltungsentwurf zu reduzie ren.

4. Viertes bevorzugtes Ausführungsbeispiel

Ein viertes bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung gerichtet, der in der Vor verstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwen det wird.

Fig. 12 ist ein Schaltbild einer Struktur des Vorverstärkers mit variabler Verstärkung entsprechend dem vierten bevorzugten Aus führungsbeispiel.

Wie in Fig. 12 gezeigt ist, sind eine Gruppe aus einem Wider stand 43, einem Schalter SW2 und einem Widerstand 44 und eine Gruppe aus einem Widerstand 45, einem Schalter SW3 und einen Wi derstand 46 zwischen den Sourceanschlüssen der NMOS-Transistoren M3 und M4 parallel geschaltet.

Die Widerstandswerte der Widerstände 43 und 44 sind durch rs' bezeichnet, und die Widerstandswerte der Widerstände 45 und 46 sind durch rs" bezeichnet. Weiterhin wird der Schalter SW2 ent sprechend einer "L"-/"H"-Bedingung des Taktsteuersignals Φcnt ein- oder ausgeschaltet, während der Schalter SW3 entsprechend einer "L"-/"H"-Bedingung des invertierten Taktsignales /Φcnt ein- oder ausgeschaltet wird. Die anderen Komponenten (M1-M6) sind die gleichen wie die des zweiten bevorzugten Ausführungs beispieles, das in Fig. 8 gezeigt ist.

Der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur stellt seine Verstärkung entsprechend den Ein-/Aus- Bedingungen der Schalter SW2 und SW3 ein. In der oberen Ver gleichsperiode CC, die in dem Timing-Diagramm in Fig. 3 gezeigt ist, schaltet das Taktsteuersignal Φcnt den Schalter SW2 ein und schaltet das invertierte Steuersignal /Φcnt den Schalter SW3 aus. Dann wird in der unteren Vergleichsperiode FC der Schalter SW3 eingeschaltet und der Schalter SW2 ausgeschaltet.

Somit wird in dem vierten bevorzugten Ausführungsbeispiel eine Verstärkung G3C des Vorverstärkers mit variabler Verstärkung in der oberen Vergleichsperiode CC durch die Gleichung (8) be stimmt:

Andererseits wird eine Verstärkung G3F des Vorverstärkers mit variabler Verstärkung in der unteren Vergleichsperiode FC durch die Gleichung (9) bestimmt:

Daher ist die Verstärkung des Vorverstärkers mit variabler Ver stärkung des vierten bevorzugten Ausführungsbeispiel in jeder Vergleichsperiode durch Einstellen der Widerstandswerte rs' der Widerstände 43 und 44 und der Widerstandswerte rs" der Wider stände 45 und 46 auf ihren optimalen Wert einstellbar.

Weiterhin wird eine Ausgabespannung Ccmn' des gemeinsamen Modus des Vorverstärkers mit variabler Verstärkung des vierten bevor zugten Ausführungsbeispieles ebenfalls durch die Gleichung (7) bestimmt, wie die des dritten bevorzugten Ausführungsbeispieles, die in der oberen und unteren Vergleichsperiode unverändert ist.

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des vierten bevorzugten Ausführungs beispieles ähnlich dem Vorverstärker mit variabler Verstärkung des dritten bevorzugten Ausführungsbeispiels die Anzahl der Ele mentschaltungen reduzieren. Da weiterhin die Ausgabespannung des gemeinsamen Modus unverändert bleibt, sogar mit der Änderung der Verstärkung, erreicht der Vorverstärker mit variabler Verstär kung eine Verkleinerung des A/D-Wandlers als Ganzes und einen niedrigen Stromverbrauch ohne Reduzierung der Flexibilität beim Schaltungsentwurf.

5. Fünftes bevorzugtes Ausführungsbeispiel

Ein fünftes bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung gerichtet, der in der Vor verstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwen det wird. Fig. 13 ist ein Schaltbild einer Struktur eines Vor verstärkers mit variabler Verstärkung entsprechend einem fünften Ausführungsbeispiel.

Wie in Fig. 13 gezeigt ist, ist ein Sourceanschluß eines NMOS- Transistors M3 über einen Schalter SW4 mit einem Drainanschluß eines NMOS-Transistors M7, der ein erster Konstantstromversor gungsabschnitt ist, verbunden, während ein Sourceanschluß eines NMOS-Transistors M4 über einen Schalter SW5 mit einem Drainan schluß eines NMOS-Transistors M8, der ein zweiter Konstantstrom versorgungsabschnitt ist, verbunden ist.

Der NMOS-Transistor M7 empfängt eine Vorspannung VBias_c an sei nem Gate und ist mit seinem Sourceanschluß mit Masse verbunden. Der NMOS-Transistor M8 empfängt eine Vorspannung VBias_f an sei nem Gate und ist mit seinem Sourceanschluß mit Masse verbunden.

Weiterhin wird der Schalter SW4 entsprechend einer "L"-/"H"- Bedingung des Taktsteuersignals Φcnt ein- oder ausgeschaltet, während der Schalter SW5 entsprechend einer "L"-/"H"-Bedingung des invertierten Taktsteuersignals /Φcnt ein- oder ausgeschal tet wird. Die anderen Komponenten (M1-M4) sind die gleichen wie die des zweiten bevorzugten Ausführungsbeispieles, das in Fig. 8 gezeigt ist.

Der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des fünften bevorzugten Ausführungsbeispieles stellt seine Verstärkung entsprechend den Ein-/Aus-Bedingungen der Schalter SW4 und SW5 ein. In der in dem Timing-Diagramm in Fig. 3 gezeigten oberen Vergleichsperiode CC schaltet das Taktsteuer signal Φcnt den Schalter SW4 ein und das invertierte Steuersi gnal /Φcnt schaltet den Schalter SW5 aus. Dann wird in der un teren Vergleichsperiode FC der Schalter SW5 eingeschaltet und der Schalter SW4 wird ausgeschaltet.

Somit wird in dem fünften bevorzugten Ausführungsbeispiel eine Verstärkung G4 des Vorverstärkers mit variabler Verstärkung durch die Gleichung (10) bestimmt:

G4 = gm . (r'//r) (10)

Die Steilheit gm des NMOS-Transistors M3 und M4 variiert jedoch entsprechend einem Strom Ic, der durch den Transistor M7 fließt, oder einem Strom If, der durch den Transistor M8 fließt. In dem fünften bevorzugten Ausführungsbeispiel wird die Steilheit gmc des Vorverstärkers mit variabler Verstärkung in der oberen Ver gleichsperiode CC durch die Gleichung (11) bestimmt:

gmc = √β . Ic (11)

wobei β ein Parameter ist, der durch die Form der Gateelektrode des Transistors M7 oder M8 bestimmt ist, oder spezieller durch β = C₀x . µ0 . (W/L) bestimmt wird, wobei C₀x eine Gatekapazität, µ0 eine Ladungsträgermobilität, W eine Gatebreite und L eine Ga telänge ist.

Andererseits ist die Steilheit gmf des Vorverstärkers mit varia bler Verstärkung in der unteren Vergleichsperiode FC durch die Gleichung (12) bestimmt:

gmf = √β . If (12)

Daher kann in der oberen und unteren Vergleichsperiode der Vor verstärker mit variabler Verstärkung des fünften bevorzugten Ausführungsbeispieles seine Verstärkung durch Einstellen der Vorspannungen VBias_c und VBias_f, die entsprechend an die NMOS- Transistoren M7 und M8 angelegt sind, auf einen optimalen Wert mit den Strömen Ic und If einstellen.

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des fünften bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen reduzieren, wodurch ein Verkleinern des A/D-Wandlers als Ganzes und ein niedriger Stromverbrauch erreicht werden.

6. Sechstes bevorzugtes Ausführungsbeispiel

Ein sechstes bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung gerichtet, der in der Vor verstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwen det wird. Fig. 14 ist ein Schaltbild einer Struktur eines Vor verstärkers mit variabler Verstärkung entsprechend dem sechsten bevorzugten Ausführungsbeispiel.

Wie in Fig. 14 gezeigt ist, ist ein PMOS-Transistor M9 zwischen einem PMOS-Transistor M1 und einem NMOS-Transistor M3 eingefügt, und ein PMOS-Transistor M10 ist zwischen einem PMOS-Transistor M2 und einem NMOS-Transistor M4 eingefügt.

Der PMOS-Transistor M9 ist mit seinem Sourceanschluß über einen Schalter SW6 mit einem Eingang eines Inverters (eines invertie renden Verstärkers) 52 verbunden. Weiterhin ist der PMOS- Transistor M9 an seinem Gate über einen Schalter SW8 mit einem Ausgang des Inverters 52 verbunden und empfängt eine Vorspannung VBias_p2 über einen Schalter SW10.

Andererseits ist der PMOS-Transistor M10 mit seinem Sourcean schluß über einen Schalter SW7 mit einem Eingang eines Inverters (eines invertierenden Verstärkers) 53 verbunden. Weiterhin ist der PMOS-Transistor M10 an seinem Gate über einen Schalter SW9 mit einem Ausgang des Inverters 53 verbunden und empfängt die Vorspannung VBias_p2 über einen Schalter SW11. Bei der Anwendung ist die Vorspannung VBias_p2 auf einen ausreichenden Pegel zum Einschalten der PMOS-Transistoren M9 und M10 eingestellt. Die Steilheit und der Widerstandswert zwischen dem Drain und dem Source der Transistoren M27 oder M28 bzw. M9 oder M10 sind ent sprechend durch gm' und durch r" bezeichnet, und die Verstär kungen der Inverter 52 und 53 sind durch GA bezeichnet.

Die Schalter SW10 und SW11 werden entsprechend einer "L"-/"H"- Bedingung des Taktsteuersignals Φcnt ein- oder ausgeschaltet, während die Schaltung SW6-SW9 entsprechend einer "L"-/"H"- Bedingung des invertierten Taktsteuersignales /Φcnt ein- /ausgeschaltet werden. Die anderen Komponenten (M1-M6) sind die gleichen wie die des zweiten bevorzugten Ausführungsbeispieles, das in Fig. 8 gezeigt ist.

Der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur stellt seine Verstärkung entsprechend Ein-/Aus- Bedingungen der Schalter SW6-SW11 ein. In der in dem Timing- Diagramm in Fig. 3 gezeigten oberen Vergleichsperiode CC schal tet das Taktsteuersignal Φcnt die Schalter SW10 und SW11 ein und das invertierte Steuersignal /Φcnt schaltet die Schalter SW6-SW9 aus. Dann werden in der unteren Vergleichsperiode FC die Schalter SW6-SW9 eingeschaltet und die Schalter SW10 und SW11 werden ausgeschaltet.

Somit wird in dem sechsten bevorzugten Ausführungsbeispiel eine Verstärkung G5C des Vorverstärkers mit variabler Verstärkung in der oberen Vergleichsperiode CC durch die Gleichung (13) be stimmt:

G5C = gm . [(r' + r")//r] (13)

Andererseits wird eine Verstärkung G5F des Vorverstärkers mit variabler Verstärkung in der unteren Vergleichsperiode FC durch die Gleichung (14) (Gleichung (15)) bestimmt:

G5F = gm . [(r' + r" . G')//r] (14)

G' = gm' . r" . (GA + 1) + 1 (15)

Daher ist in der oberen und unteren Vergleichsperiode die Ver stärkung des Vorverstärkers mit variabler Verstärkung des sech sten bevorzugten Ausführungsbeispieles durch Einstellen der Vor spannung VBias_p2 und der Verstärkungen GA der Inverter 52 und 53 auf ihren optimalen Wert einstellbar.

Weiterhin wird eine Ausgabespannung Ccmn' des gemeinsamen Modus des Vorverstärkers mit variabler Verstärkung des sechsten bevor zugten Ausführungsbeispieles durch die Gleichung (7) darge stellt, wie in dem dritten bevorzugten Ausführungsbeispiel, die in der oberen und unteren Vergleichsperiode unverändert bleibt.

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des sechsten bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen ähnlich wie der Vorverstärker mit variabler Verstärkung des vierten bevorzugten Ausführungsbeispieles reduzieren. Da weiter die Ausgabespannung des gemeinsamen Modus unverändert bleibt, sogar mit der Änderung der Verstärkung, erreicht der Vorverstärker mit variabler Ver stärkung eine Verkleinerung des A/D-Wandlers als Ganzes und ei nen niedrigen Stromverbrauch, ohne die Flexibilität im Schal tungsentwurf zu reduzieren.

7. Siebtes bevorzugtes Ausführungsbeispiel

Ein siebtes bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung gerichtet, der in der Vor verstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwen det wird. Fig. 15 ist ein Schaltbild einer Struktur des Vorver stärkers mit variabler Verstärkung entsprechend dem siebten be vorzugten Ausführungsbeispiel.

Wie in Fig. 15 gezeigt ist, ist ein Widerstand 47 (Widerstandswert R7) mit seinem einen Ende mit einer Spannungs versorgung VDD verbunden und ist mit seinem anderen Ende mit ei nem Ende des Widerstandes 48 (Widerstandswert R89) und mit einem Ende des Widerstandes 49 (Widerstandswert R89) verbunden. Der Widerstand 48 ist mit seinem anderen Ende mit einem Drainan schluß eines NMOS-Transistors M3 verbunden, und der Widerstand 49 ist mit seinem anderen Ende mit einem Drainanschluß eines NMOS-Transistors M4 verbunden.

Die NMOS-Transistoren M3 und M4 bilden ein Differenzpaar. Der NMOS-Transistor M3 empfängt eine Eingabespannung IN1 an seinem Gate und ist mit seinem Sourceanschluß mit einem Drainanschluß eines NMOS-Transistors M7 verbunden. Andererseits empfängt der NMOS-Transistor M4 eine Eingabespannung IN2 an seinem Gate und ist mit seinem Sourceanschluß über einen Schalter SW12 mit einem Drainanschluß eines NMOS-Transistors M8 verbunden. Weiterhin sind die NMOS-Transistoren M3 und M4 zwischen ihren Sourcean schlüssen kurzgeschlossen.

Der NMOS-Transistor M7 empfängt eine Vorspannung VBias_c an sei nem Gate und ist mit seinem Sourceanschluß mit Masse verbunden. Der NMOS-Transistor M8 empfängt eine Vorspannung VBias_f an sei nem Gate und ist mit seinem Sourceanschluß mit Masse verbunden. Weiterhin ist das andere Ende des Widerstandes 47 über einen Schalter SW13 mit dem Drainanschluß des NMOS-Transistors M8 ver bunden.

Weiterhin wird der Schalter SW12 entsprechend einer "L"-/"H"- Bedingung des invertierten Taktsteuersignales /Φcnt ein- oder ausgeschaltet, während der Schalter SW13 entsprechend einer "L"- /"H"-Bedingung des Taktsteuersignals Φcnt ein- oder ausgeschal tet wird.

Der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des siebten bevorzugten Ausführungsbeispieles verstärkt einen Potentialunterschied zwischen den Eingabespannungen IN1 und IN2 und gibt Ausgabespannungen OUT1 und OUT2 von den Drain anschlüssen der NMOS-Transistoren M3 und M4 entsprechend aus.

Zu dieser Zeit stellt der Vorverstärker mit variabler Verstär kung seine Verstärkung entsprechend den Ein-/Aus-Bedingungen der Schalter SW12 und SW13 ein. In der oberen Vergleichsperiode CC, die in dem Timing-Diagramm in Fig. 3 gezeigt ist, schaltet das Taktsteuersignal Φcnt den Schalter SW13 ein und schaltet das invertierte Steuersignal /Φcnt den Schalter SW12 aus. Dann wird in der unteren Vergleichsperiode FC der Schalter SW12 einge schaltet und der Schalter SW13 wird ausgeschaltet.

Somit wird eine Verstärkung G6 des Vorverstärkers mit variabler Verstärkung des siebten bevorzugten Ausführungsbeispieles durch die Gleichung (16) bestimmt:

G6 = gm . (R//r) (16)

Die Steilheit gm der NMOS-Transistoren M3 und M4 variiert jedoch entsprechend einem Strom Ic, der durch den Transistor M7 fließt, und einem Strom If, der durch den Transistor M8 fließt.

In dem siebten bevorzugten Ausführungsbeispiel ist die Steilheit gmc des Vorverstärkers mit variabler Verstärkung in der oberen Vergleichsperiode CC durch die Gleichung (17) bestimmt, die die gleiche ist wie die Gleichung (11) des fünften bevorzugten Aus führungsbeispieles:

gmc = √β . Ic (17)

Andererseits ist die Steilheit gmf' des Vorverstärkers mit va riabler Verstärkung in der unteren Vergleichsperiode FC durch die Gleichung (18) bestimmt:

gmf' = √β . (Ic + If) (18)

Daher ist in der oberen und unteren Vergleichsperiode die Ver stärkung des Vorverstärkers mit variabler Verstärkung des sieb ten bevorzugten Ausführungsbeispieles durch Einstellen des NMOS- Transistors 7 und der Vorspannungen VBias_c und VBias_f auf sei nen optimalen Wert einstellbar.

Weiterhin ist eine Ausgabespannung Ccmn2 des Vorverstärkers mit variabler Verstärkung des siebten bevorzugten Ausführungsbei spieles durch die Gleichung (19) bestimmt:

Ccmn2 = Vdd - R7 . (Ic + If) - R89 . I (19)

wobei Vdd eine Sourcespannung ist und I in der oberen Ver gleichsperiode CC gleich zu Ic/2 ist und in der unteren Ver gleichsperiode gleich zu (Ic + If)/2 ist.

Daher reduziert der Widerstandswert R7 des Widerstandes 47, der größer ist als die Widerstandswerte 89 der Widerstände 48 und 49, die Variation der Ausgabespannung Ccmn2 des gemeinsamen Mo dus in jeder Vergleichsperiode. Weiterhin benötigt die Reduzie rung der Variation der Ausgabespannung Ccmn2 des gemeinsamen Mo dus nur den Widerstand 47 und den Schalter SW13.

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des siebten bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen reduzieren. Da wei terhin die Ausgabespannung des gemeinsamen Modus fast im Pegel unverändert ist, sogar wenn die Verstärkung verändert wird, er reicht der Vorverstärker mit variabler Verstärkung eine Verklei nerung des A/D-Wandlers als Ganzes und einen niedrigen Stromver brauch, ohne die Flexibilität beim Schaltungsentwurf zu reduzie ren.

8. Achtes bevorzugtes Ausführungsbeispiel

Ein achtes bevorzugtes Ausführungsbeispiel ist auf einen Vorver stärker mit variabler Verstärkung gerichtet, der in der Vorver stärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D- Wandler des ersten bevorzugten Ausführungsbeispieles verwendet wird.

Fig. 16 ist ein Schaltbild einer Struktur eines Vorverstärkers mit einer variablen Verstärkung entsprechend dem achten bevor zugten Ausführungsbeispiel.

Wie in Fig. 16 gezeigt ist, ist ein NMOS-Transistor M11, der ei ner der Konstantstromlieferabschnitte ist, mit seinem Drainan schluß mit einem Sourceanschluß eines NMOS-Transistors M3 ver bunden und ist mit seinem Sourceanschluß mit Masse verbunden. Ein NMOS-Transistor M12, der der andere der Konstantstromversor gungsabschnitte ist, ist mit seinem Drainanschluß mit einem Sourceanschluß eines NMOS-Transistors M4 verbunden und sein Source ist mit Masse verbunden.

An ihren Gates empfangen die NMOS-Transistoren M11 und M12 eine Vorspannung VBias_c über einen Schalter SW14 und eine Vorspan nung VBias_f über einen Schalter SW15. Die NMOS-Transistoren M11 und M12 sind von gleicher Größe.

Weiterhin wird der Schalter SW14 entsprechend einer "L"-/"H"- Bedingung des Taktsteuersignales Φcnt ein- oder ausgeschaltet, während der Schalter SW15 entsprechend einer "L"-/"H"-Bedingung des invertierten Taktsignales /Φcnt ein- oder ausgeschaltet wird. Die anderen Komponenten (M1-M4) sind die gleichen wie die des zweiten bevorzugten Ausführungsbeispieles, das in Fig. 8 ge zeigt ist.

Der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des achten bevorzugten Ausführungsbeispieles kann seine Verstärkung entsprechend den Ein-/Aus-Bedingungen der Schalter SW14 und SW15 einstellen. In der oberen Vergleichsperiode CC, die in dem Timing-Diagramm in Fig. 3 gezeigt ist, schaltet das Taktsteuersignal Φcnt den Schalter SW14 ein und schaltet das invertierte Steuersignal /Φcnt den Schalter SW15 aus. Dann wird in der unteren Vergleichsperiode FC der Schalter SW15 einge schaltet und der Schalter SW14 ausgeschaltet.

Somit wird eine Verstärkung G7 des Vorverstärkers mit variabler Verstärkung des achten bevorzugten Ausführungsbeispieles durch die Gleichung (20) bestimmt:

G7 = gm (r'//r) (20)

Die Steilheit der NMOS-Transistoren M3 und M4 variiert entspre chend einem Strom I, der durch die Transistoren M11 und M12 ent sprechend fließt. Die Steilheit gm des Vorverstärkers mit varia bler Verstärkung des achten bevorzugten Ausführungsbeispieles wird nämlich durch die Gleichung (21) bestimmt:

gm = √2 . β . I (21)

wobei β ein Parameter ist, der durch die Form der Gateelektrode des Transistors M11 oder M12 bestimmt ist, wie vorher beschrie ben wurde.

Zu dieser Zeit ist der Strom I, der durch die NMOS-Transistoren M11 und M12 bei Anwenden der Vorspannung VBias_c fließt, ein Strom Ic, und ist der Strom I, der durch die NMOS-Transistoren M11 und M12 bei Anwenden der Vorspannung VBias_f fließt, ein Strom If.

Daher ist in der oberen und unteren Vergleichsperiode die Ver stärkung des Vorverstärkers mit variabler Verstärkung des achten bevorzugten Ausführungsbeispieles durch Einstellen der Vorspan nungen VBias_c und VBias_f der NMOS-Transistoren M11 und M12 auf seinen optimalen Wert einstellbar.

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des achten bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen reduzieren, wodurch eine Verkleinerung des A/D-Wandlers als Ganzes und ein niedriger Stromverbrauch erreicht wird.

9. Neuntes bevorzugtes Ausführungsbeispiel

Ein neuntes bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung gerichtet, der in der Vor verstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwen det wird. Fig. 17 ist ein Schaltbild einer Struktur eines Vor verstärkers mit variabler Verstärkung entsprechend dem neunten bevorzugten Ausführungsbeispiel.

Wie in Fig. 17 gezeigt ist, sind PMOS-Transistoren M13 und M15 in Reihe zwischen einer Spannungsversorgung VDD und einem Drain anschluß eines NMOS-Transistors M3 verbunden, während PMOS- Transistoren M14 und M16 in Reihe zwischen der Spannungsversor gung VDD und einem Drainanschluß eines NMOS-Transistors M4 ver bunden sind.

An ihren Gates empfangen die NMOS-Transistoren M13 und M14 eine Vorspannung VBias_pc über einen Schalter SW16 und empfangen eine Vorspannung VBias_pf über einen Schalter SW17. Weiter empfangen die PMOS-Transistoren M15 und M16 eine Vorspannung VBias_p2 an ihren Gates. Die PMOS-Transistoren M13 und M14 sind von gleicher Größe, während die PMOS-Transistoren M15 und M16 von gleicher Größe sind.

Weiterhin wird der Schalter SW16 entsprechend einer "L"-/"H"- Bedingung des Taktsteuersignales Φcnt ein- oder ausgeschaltet, während der Schalter SW17 entsprechend einer "L"-/"H"-Bedingung des invertierten Taktsteuersignales /Φcnt ein- oder ausgeschal tet wird. Die anderen Komponenten (M3-M6) sind die gleichen wie die des zweiten bevorzugten Ausführungsbeispieles, das in Fig. 8 gezeigt ist.

Der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des neunten bevorzugten Ausführungsbeispieles stellt seine Verstärkung entsprechend den Ein-/Aus-Bedingungen der Schalter SW16 und SW17 ein. In der oberen Vergleichsperiode CC, die in dem Timing-Diagramm in Fig. 3 gezeigt ist, schaltet das Taktsteuersignal Φcnt den Schalter SW16 ein und schaltet das invertierte Steuersignal /Φcnt den Schalter SW17 aus. Dann wird in der unteren Vergleichsperiode FC der Schalter SW17 einge schaltet und der Schalter SW16 ausgeschaltet.

Wenn ein Widerstandswert zwischen einem Sourceanschluß und einem Drainanschluß des Transistors M13 oder M14 durch rs' bezeichnet wird, eine Steilheit des Transistors M15 oder M16 durch gm' be zeichnet wird, ein Referenzwert zwischen dem Drain und des Sour ce des Transistors M15 oder M16 durch r" bezeichnet wird und die Schaltung in Fig. 17 als eine Gleichstromersatzschaltung be trachtet wird, ist eine Verstärkung G8 des Vorverstärkers mit variabler Verstärkung des neunten bevorzugten Ausführungsbei spieles durch die Gleichung (22) bestimmt:

G8 = gm . [r" + r' . (1 + gm' . r")//r] (22)

Daher ist in der oberen und unteren Vergleichsperiode CC und FC die Verstärkung des Vorverstärkers mit variabler Verstärkung durch Einstellen der Widerstandswerte r" der NMOS-Transistoren M13 und M14 mittels der Vorspannungen VBias_pc und VBias_pf auf ihren optimalen Wert einstellbar.

Weiterhin wird eine Ausgabespannung Ccmn3 des gemeinsamen Modus des Vorverstärkers mit variabler Verstärkung des neunten bevor zugten Ausführungsbeispieles durch einen Strom I bestimmt, der durch die Transistoren M5 oder M6 fließt und der durch die Vor spannung VBias_n bestimmt ist. Dies ist durch die Gleichung (23) ausgedrückt:

Ccmn3 = Vdd - (r' + r") . I (23)

Daher ermöglicht der Widerstandswert r" zwischen den Drainan schlüssen und Sourceanschlüssen der Transistoren M15 und M16, der größer ist als der Widerstandswert r' zwischen den Drainan schlüssen und Sourceanschlüssen der Transistoren M13 und M14, den Einfluß der Variationen der Widerstandswerte r' auf die Aus gabespannung Ccmn3 des gemeinsamen Modus in der oberen und unte ren Vergleichsperiode zu reduzieren. Wie sich von der Gleichung (23) ergibt, kann der Verstärker mit variabler Verstärkung des neunten bevorzugten Ausführungsbeispieles in jeder Vergleichspe riode seine optimale Verstärkung sogar mit kleinen Variationen des Widerstandswertes r' ausreichend sicherstellen, da der Ein fluß der Variationen des Widerstandswertes r' auf die Verstär kung G8 mit (1 + gm' . r") multipliziert wird.

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des neunten bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen reduzieren. Da wei terhin die Ausgabespannung des gemeinsamen Modus fast unverän dert bleibt, sogar wenn die Verstärkung verändert wird, ermög licht der Vorverstärker mit variabler Verstärkung eine Verklei nerung des A/D-Wandlers als Ganzes und einen niedrigen Stromver brauch, ohne die Flexibilität beim Schaltungsentwurf zu reduzie ren.

10. Zehntes bevorzugtes Ausführungsbeispiel

Ein zehntes bevorzugtes Ausführungsbeispiel ist auf einen Vor verstärker mit variabler Verstärkung gerichtet, der in einer Vorverstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwendet wird.

Fig. 18 ist ein Schaltbild einer Struktur des Vorverstärkers mit variabler Verstärkung des zehnten bevorzugten Ausführungsbei spieles.

Wie in Fig. 18 gezeigt ist, sind Widerstände 50 und 51 (beide weisen einen Widerstandswert R auf) mit ihrem einen Ende mit ei ner Spannungsversorgung VDD verbunden. Weiterhin ist der Wider stand 50 mit seinem anderen Ende mit einem Drainanschluß eines NMOS-Transistors M23 verbunden, während der Widerstand 51 mit seinem anderen Ende mit einem Drainanschluß eines NMOS- Transistors M24 verbunden ist. Die NMOS-Transistoren M23 und M24, die Ausgabesteuertransistoren sind, bilden ein Differenz paar. Der NMOS-Transistor M23 empfängt eine Eingabespannung IN1 an seinem Gate und ist mit seinem Sourceanschluß mit einem Drainanschluß eines NMOS-Transistors M25 verbunden.

Andererseits empfängt der NMOS-Transistor M24 eine Eingabespan nung IN2 an seinem Gate und ist mit seinem Sourceanschluß mit einem Drainanschluß eines NMOS-Transistors M26 verbunden. Wei terhin sind die NMOS-Transistoren M23 und M24 zwischen ihren Sourceanschlüssen kurzgeschlossen.

Eine Transistorgruppe 39, die aus NMOS-Transistoren Q1-Qk (k ≧ 1) besteht, ist parallel mit dem NMOS-Transistor 23 verbun den. An ihren Gates empfangen die NMOS-Transistoren Q1-Qk in der Transistorgruppe 39 eine gemeinsame Eingabespannung IN1 über ei nen Schalter SW18 und empfangen eine Vorspannung VBias_n2 über einen Schalter SW19.

Eine Transistorgruppe 40, die aus NMOS-Transistoren Q1-Qk (k ≧ 1) besteht, ähnlich wie die Transistorgruppe 39, ist paral lel mit dem NMOS-Transistor 24 verbunden. An ihren Gates empfan gen die NMOS-Transistoren Q1-Qk in der Transistorgruppe 40 die Eingabespannung IN2 gemeinsam über einen Schalter SW20 und emp fangen die Vorspannung VBias_n2 über einen Schalter SW21.

Bei der Anwendung ist die Vorspannung VBias_n2 derart einge stellt, daß die entsprechenden NMOS-Transistoren Q1-Qk in den Transistorgruppen 39 und 40 in ihrem Aus-Zustand sind.

Die NMOS-Transistoren M25 und M26, die Konstantstromlieferab schnitte sind, empfangen eine gemeinsame Vorspannung VBias_n an ihren Gates und sind mit ihren Sourceanschlüssen auf Masse ge legt. Die NMOS-Transistoren M23 und M24 weisen die gleiche Größe auf. Weiterhin ist die Vorspannung VBias_n derart eingestellt, daß die NMOS-Transistoren M25 und M26 immer in ihrem Ein-Zustand sind.

Weiterhin werden die Schalter SW19 und SW21 entsprechend einer "L"-/"H"-Bedingung des Taktsteuersignales Φcnt ein- oder ausge schaltet, während die Schalter SW18 und SW20 entsprechend einer "L"-/"H"-Bedingung des invertierten Taktsteuersignales /Φcnt ein- oder ausgeschaltet werden.

In dem Vorverstärker mit variabler Verstärker mit einer solchen Struktur des zehnten bevorzugten Ausführungsbeispieles sind die Schalter SW19 und SW21 in der oberen Vergleichsperiode CC einge schaltet und sind die Schalter SW18 und SW20 ausgeschaltet. So mit ist eine Verstärkung G9C in der oberen Vergleichsperiode durch die Gleichung (24) bestimmt:

G9C = gm . (R//r) (24)

wobei gm die Steilheit der NMOS-Transistoren M23 und M24 ist und r ein Widerstandswert zwischen den Drainanschlüssen und Source anschlüssen der NMOS-Transistoren M23 und M24 ist.

Andererseits sind die Schalter SW18 und SW20 in der unteren Ver gleichsperiode FC eingeschaltet und sind die Schalter SW19 und SW21 ausgeschaltet. Somit wird die Verstärkung G9F in der unte ren Vergleichsperiode durch die Gleichung (25) bestimmt:

G9F = (gm + gm''') . (R//r//r") (25)

wobei gm''' eine kombinierte Steilheit der NMOS-Transistoren Q1- Qk in den Transistorgruppen 39 und 40 und r''' ein kombinierter Widerstandswert zwischen den Drainanschlüssen und Sourcean schlüssen der Transistoren Q1-Qk ist.

Daher ist in der oberen und unteren Vergleichsperiode CC und FC, die in dem Timing-Diagramm in Fig. 3 gezeigt sind, die Verstär kung des Vorverstärkers mit variabler Verstärkung durch Einstel len der Steilheit gm der NMOS-Transistoren M23 und M24 und der kombinierten Steilheit gm''' der Transistorgruppen 39 und 40 auf ihren optimalen Wert einstellbar.

Weiterhin ist die Ausgabespannung Ccmn4 des gemeinsamen Modus des Vorverstärkers mit variabler Verstärkung des zehnten bevor zugten Ausführungsbeispieles durch die Gleichung (26) bestimmt, die die gleiche in der oberen und unteren Vergleichsperiode ist, da die Größe des Konstantstromes I, der durch die NMOS- Transistoren M25 und M26 geliefert wird, in diesen Perioden un verändert ist.

Ccmn4 = Vdd - R . I (26)

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung notwendig ist, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des zehnten bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen reduzieren. Da die Ausgabespannung des gemeinsamen Modus fast unverändert ist, so gar wenn die Verstärkung verändert ist, erreicht weiterhin der Vorverstärker mit variabler Spannung eine Verkleinerung des A/D- Wandlers als Ganzes und einen niedrigen Stromverbrauch, ohne die Flexibilität beim Schaltungsentwurf zu reduzieren.

11. Elftes bevorzugtes Ausführungsbeispiel

Das elfte bevorzugte Ausführungsbeispiel ist auf einen Vorver stärker mit variabler Verstärkung gerichtet, der in einer Vor verstärkergruppe 11 (oder 21) mit variabler Verstärkung in dem A/D-Wandler des ersten bevorzugten Ausführungsbeispieles verwen det wird. Fig. 19 ist ein Schaltbild einer Struktur eines Vor verstärkers mit variabler Verstärkung entsprechend dem elften bevorzugten Ausführungsbeispiel.

Wie in Fig. 19 gezeigt ist, ist eine Transistorgruppe 54, die aus NMOS-Transistoren Q1-Qm (m ≧ 1) besteht, entsprechend zu ei nem NMOS-Transistor 23 vorgesehen. Die NMOS-Transistoren Q1-Qm, die die Transistorgruppe 54 bilden, empfangen eine gemeinsame Eingabespannung IN1 an ihren Gates und sind gemeinsam an ihren Drainanschlüssen mit dem Drainanschluß des NMOS-Transistors M23 verbunden und sind gemeinsam an ihren Sourceanschlüssen mit ei nem Drainanschluß eines NMOS-Transistors M27 verbunden.

Eine Transistorgruppe 55, die aus NMOS-Transistoren Q1-Qm (m ≧ 1) besteht, ist entsprechend für einen NMOS-Transistor 24 vorgesehen, ähnlich wie die Transistorgruppe 54. Die NMOS- Transistoren Q1-Qm, die die Transistorgruppe 55 bilden, empfan gen eine gemeinsame Eingabespannung IN2 an ihren Gates und sind gemeinsam mit ihren Drains mit einem Drain des NMOS-Transistors M24 verbunden und sind gemeinsam mit ihren Sourceanschlüssen mit einem Drainanschluß eines NMOS-Transistors M28 verbunden.

An ihren Gates empfangen die NMOS-Transistoren M27 und M28 eine gemeinsame Vorspannung VBias_n2c über einen Schalter SW22 und eine gemeinsame Vorspannung VBias_n2f über einen Schalter SW23. Weiterhin sind die NMOS-Transistoren M27 und M28 gemeinsam an ihren Sourceanschlüssen mit den Drainanschlüssen der NMOS- Transistoren M25 und M26 verbunden.

Weiterhin wird der Schalter SW22 entsprechend einer "L"-/"H"- Bedingung des Taktsteuersignales Φcnt ein- oder ausgeschaltet, während der Schalter SW23 entsprechend einer "L"-/"H"-Bedingung des invertierten Taktsteuersignales /Φcnt ein- oder ausgeschal tet wird. Die anderen Komponenten sind die gleiche wie die in dem zehnten bevorzugten Ausführungsbeispiel, das in Fig. 18 ge zeigt ist.

Bei dem Vorverstärker mit variabler Verstärkung mit einer sol chen Struktur des elften bevorzugten Ausführungsbeispieles wird in der oberen Vergleichsperiode CC der Schalter SW22 eingeschal tet und der Schalter SW23 ausgeschaltet. Somit wird eine Ver stärkung G11 durch die Gleichung (27) (Gleichungen (28) und (29)) bestimmt:

wobei gm eine Steilheit der NMOS-Transistoren M23 und M24 ist, r ein Widerstandswert zwischen den Drainanschlüssen und den Sour ceanschlüssen der NMOS-Transistoren M23 und M24 ist, gm''' eine kombinierte Steilheit der NMOS-Transistoren Q1-Qm in den Transi storgruppen 54 und 55 ist, r''' ein kombinierter Widerstandswert zwischen den Drainanschlüssen und den Sourceanschlüssen der Transistorgruppen 54 und 55 ist, r' ein Widerstandswert zwischen den Drainanschlüssen und Sourceanschlüssen der NMOS-Transistoren M27 und M28 ist und die Schaltung in Fig. 18 als Gleichstromer satzschaltung betrachtet wird.

Daher ist in der oberen und unteren Vergleichsperiode CC und FC, die in dem Timing-Diagramm in Fig. 3 gezeigt sind, die Verstär kung des Vorverstärkers mit variabler Verstärkung mit dem Wider standswert r' durch Einstellen der Vorspannungen VBias_n2c und VBias_n2f geeignet einstellbar.

Weiterhin ist die Ausgabespannung Ccmn4 des gemeinsamen Modus des Vorverstärkers mit variabler Verstärkung des elften bevor zugten Ausführungsbeispieles durch die Gleichung (26), die oben beschrieben ist, ausgedrückt, die die gleiche in der oberen und unteren Vergleichsperiode ist, da die Größe des Konstantstromes I, der durch die NMOS-Transistoren M25 und M26 geliefert wird, in diesen Perioden unverändert ist.

Da nur ein Differenzverstärker zum Einstellen seiner Verstärkung benötigt wird, kann der Vorverstärker mit variabler Verstärkung mit einer solchen Struktur des elften bevorzugten Ausführungs beispieles die Anzahl der Elementschaltungen reduzieren. Da die Ausgabespannung des gemeinsamen Modus fast unverändert ist, so gar mit der Änderung der Verstärkung, erreicht der Vorverstärker mit variabler Verstärkung weiterhin eine Verkleinerung des A/D- Wandlers als Ganzes und einen niedrigen Stromverbrauch, ohne die Flexibilität beim Schaltungsentwurf zu reduzieren.

Claims

1. A/D-Wandler zum Umwandeln einer analogen Eingabespannung in eine digitale Form zum Ausgeben einer digitalen Ausgabespan nung, mit
einem ersten Verstärkerabschnitt (11), der die analoge Eingabe spannung und eine Mehrzahl von Referenzspannungen empfängt und verstärkt,
einem Eingabespannungsumwandlungsabschnitt (12, 13), der die in dem ersten Verstärkerabschnitt (11) verstärkte analoge Eingabe spannung und Mehrzahl von Referenzspannungen empfängt und die analoge Eingabespannung auf der Basis der Mehrzahl von Referenz spannungen derart umwandelt, daß eine Mehrzahl von Umwandlungs spannungen ausgegeben werden,
einem Datenwertausgabeabschnitt (14-16) des niedrigstwertigsten Bits, der eine erste digitale Teilausgabespannung mit einer er sten Bitanzahl auf der Basis eines Vergleichsergebnisses zwi schen jeder der Mehrzahl von Umwandlungsspannungen und eines fi xierten Wertes ausgibt,
einem zweiten Verstärkerabschnitt (21), der die analoge Eingabe spannung und eine vorbestimmte Anzahl von Referenzspannungen, die von der Mehrzahl von Referenzspannungen entnommen sind, emp fängt und verstärkt, und
einem Datenwertausgabeabschnitt (24-27) des höchstwertigsten Bits, der eine zweite digitale Teilausgabespannung mit einer zweiten Bitanzahl auf der Basis eines Vergleichsergebnisses zwi schen jeder der vorbestimmten Anzahl von Referenzspannungen und der analogen Eingabespannung, die in dem zweiten Verstärkerab schnitt (21) verstärkt sind, ausgibt,
wobei die digitale Ausgabespannung aus der zweiten digitalen Teilausgabespannung als eine Gruppe höchstwertigster Bits und der ersten digitalen Teilausgabespannung als eine Gruppe nied rigstwertigster Bits besteht und
wobei jeder von dem ersten und zweiten Verstärkerabschnitt (11, 21) einen Verstärkungsfaktor aufweist, der entsprechend einem Steuersignal variiert.

2. A/D-Wandler nach Anspruch 1, bei dem
der Eingabespannungsumwandlungsabschnitt (12, 13) einen Referenzumwandlungsspannungsausgabeabschnitt (12), der die analoge Eingabespannung auf der Basis der Mehrzahl von Referenz spannungen derart umwandelt, daß eine vorbestimmte Anzahl von Referenzumwandlungsspannungen ausgegeben werden, und
einen Zwischenspannungserzeugungsabschnitt (12, 13), der Span nungen zwischen der vorbestimmten Anzahl von Referenzumwand lungsspannungen interpoliert und Zwischenspannungen in vorbe stimmten Vielfachen für jede der Referenzumwandlungsspannungen derart erzeugt, daß die Mehrzahl von Umwandlungsspannungen aus gegeben werden, enthält.

3. A/D-Wandler nach Anspruch 1 oder 2, bei dem
der erste Verstärkerabschnitt (11) eine Mehrzahl von ersten Dif ferenzverstärkern enthält, die jeweils an ihrem ersten Eingabe ende eine Zielspannung von der analogen Eingabespannung und der Mehrzahl von Referenzspannungen als eine erste Differenzeingabe spannung empfangen, die jeweils an ihrem zweiten Eingabeende ei ne fixierte Spannung empfangen und die jeweils eine Spannung von ihrem ersten oder zweiten Ausgabeende ausgeben, die durch Ver stärken der ersten Differenzeingabespannung erhalten wird, und der zweite Verstärkerabschnitt (21) eine Mehrzahl von zweiten Differenzverstärkern enthält, die jeweils an ihrem ersten Einga beende eine Zielspannung von der analogen Eingabespannung und der vorbestimmten Anzahl von Referenzspannungen als eine zweite Differenzeingabespannung empfangen, die jeweils an ihrem zweiten Eingabeende eine fixierte Spannung empfangen und die jeweils ei ne Spannung von ihrem ersten oder zweiten Ausgabeende ausgeben, die durch Verstärken der zweiten Differenzeingabespannung erhal ten wird,
wobei jeder der Mehrzahl von ersten und zweiten Differenzver stärkern
eine erste Widerstandskomponente (M1, M9, M13, M15, 41, 47, 48, 50, 52), die mit ihrem einen Ende mit einer ersten Spannungsver sorgung verbunden ist und deren anderes Ende das erste Ausgabe ende ist, zum Liefern eines ersten Ladestromes von der ersten Spannungsversorgung zu dem ersten Ausgabeende,
eine zweite Widerstandskomponente (M2, M10, M14, M16, 42, 47, 49, 51, 53), die mit ihrem einen Ende mit der ersten Spannungs versorgung verbunden ist und deren anderes Ende das zweite Aus gabeende ist, zum Liefern eines zweiten Ladestromes von der er sten Spannungsversorgung zu dem zweiten Ausgabeende,
einen ersten Ausgabesteuertransistor (M3, M23), dessen erste Elektrode mit dem ersten Ausgabeende verbunden ist und dessen Steuerelektrode das erste Eingabeende ist,
einen zweiten Ausgabesteuertransistor (M4, M24), dessen erste Elektrode mit dem zweiten Ausgabeende verbunden ist und dessen Steuerelektrode das zweite Eingabeende ist,
einen Konstantstromlieferabschnitt (M5-M8, M11, M12, M25, M26), der an seinem einen Ende mit der zweite Elektrode des ersten und des zweiten Ausgabesteuertransistors (M3, M23, M4, M24) verbun den ist und dessen anderes Ende mit einer zweiten Spannungsver sorgung verbunden ist, zum Liefern eines Konstantstromes zu der zweiten Spannungsversorgung und
einen Schalterabschnitt (SW1-SW23, QSW), dessen Leitungszustand entsprechend dem Steuersignal variiert, wodurch verschiedene Ar ten von Schaltungsanordnungen, die jeweils einen verschiedenen Verstärkungsfaktor aufweisen, erreicht werden, aufweist.

4. A/D-Wandler nach Anspruch 3, bei dem der Schalterabschnitt einen Widerstandswertauswahlschalter (SW1, SW6-SW11) enthält, dessen Leitungszustand durch das Steuersignal gesteuert wird, wobei der Schalterabschnitt die entsprechenden Widerstandswerte der ersten und zweiten Widerstandskomponente entsprechend seinem Leitungszustand unterschiedlich einstellt.

5. A/D-Wandler nach Anspruch 4, bei dem
die erste Widerstandskomponente eine erste und zweite Teilwider standskomponente (M1, 41), die in Reihe zwischen der ersten Spannungsversorgung und dem ersten Ausgabeende vorgesehen sind, enthält,
die zweite Widerstandskomponente eine dritte und vierte Teilwi derstandskomponente (M2, 42), die in Reihe zwischen der ersten Spannungsversorgung und dem zweiten Ausgabeende vorgesehen sind, enthält, und
der Widerstandswertauswahlschalter (SW1, SW6-SW11) einen Schal ter (SW1) enthält, der zwischen einem Knoten zwischen der ersten und zweiten Teilwiderstandskomponente und einem Knoten zwischen der dritten und vierten Teilwiderstandskomponente eingefügt ist, wobei der Schalter (SW1) entsprechend dem Steuersignal ein- oder ausgeschaltet ist.

6. A/D-Wandler nach Anspruch 4, bei dem
die erste Widerstandskomponente eine erste und eine zweite Teil widerstandskomponente (M1, M9), die in Reihe zwischen der ersten Spannungsversorgung und dem ersten Ausgabeende vorgesehen sind, enthält,
die zweite Widerstandskomponente eine dritte und eine vierte Teilwiderstandskomponente (M2, M10), die in Reihe zwischen der ersten Spannungsversorgung und dem zweiten Ausgabeende vorgese hen sind, enthält und
der Widerstandswertauswahlschalter (SW1, SW6-SW11) einen ersten Teilschalter (SW6, SW8, SW10), der entsprechend für die zweite Teilwiderstandskomponente (M9) vorgesehen ist, und einen zweiten Teilschalter (SW7, SW9, SW11), der entsprechend für die vierte Teilwiderstandskomponente (M10) vorgesehen ist, enthält,
wobei der erste und der zweite Teilschalter entsprechend dem Steuersignal zur gleichen Zeit ein- oder ausgeschaltet sind und die zweite und die vierte Teilwiderstandskomponente (M9, M10) entsprechend auf verschiedene Widerstandswerte entsprechend ih rem Ein-/Aus-Zustand einstellen.

7. A/D-Wandler nach Anspruch 4, bei dem
die erste Widerstandskomponente eine erste und eine zweite Teil widerstandskomponente (M13, M15), die in Reihe zwischen der er sten Spannungsversorgung und dem ersten Ausgabeende vorgesehen sind, enthält
die zweite Widerstandskomponente eine dritte und eine vierte Teilwiderstandskomponente (M14, M16), die in Reihe zwischen der ersten Spannungsversorgung und dem zweiten Ausgabeende vorgese hen sind, enthält und
der Widerstandswertauswahlschalter (SW1, SW6-SW11) einen ersten und einen zweiten Teilschalter (SW16, SW17) aufweist, die ge meinsam für die erste und die dritte Teilwiderstandskomponente (M13, M14) vorgesehen sind,
wobei auf der Basis des Steuersignales einer von dem ersten und dem zweiten Teilschalter (SW16, SW17) eingeschaltet ist und der andere ausgeschaltet ist und
wobei der erste und der zweite Teilschalter (SW16, SW17) die er ste und die dritte Teilwiderstandskomponente (M13, M14) entspre chend auf verschiedene Widerstandswerte entsprechend ihrem Ein- /Aus-Zustand einstellen.

8. A/D-Wandler nach Anspruch 3, weiter mit
einer Transistorverbindungswiderstandskomponente (QSW, 43-46), die zwischen den zweiten Elektroden des ersten und des zweiten Ausgabesteuertransistors (M3, M23, M4, M24) eingefügt ist,
bei dem der Schaltungsabschnitt (SW1-SW23, QSW), dessen Lei tungszustand durch das Steuersignal gesteuert wird, einen Schal ter (QSW, SW2, SW3) enthält, der die Transistorverbindungswider standskomponente (QSW, 43-46) entsprechend seinem Leitungszu stand unterschiedlich einstellt.

9. A/D-Wandler nach Anspruch 8, bei dem
die Transistorverbindungswiderstandskomponente (QSW, 43-46) und der Schaltungsabschnitt (SW1-SW23, QSW) integral gebildet sind und
die Transistorverbindungswiderstandskomponente und der Schalter abschnitt einen Transistor für einen Transistorverbindungswider stand enthalten, der mit seiner ersten Elektrode mit der zweiten Elektrode des ersten Ausgabesteuertransistors (M3) verbunden ist
und der mit seiner zweiten Elektrode mit der zweiten Elektrode des zweiten Ausgabesteuertransistors (M4) verbunden ist und der das Steuersignal an seiner Steuerelektrode empfängt, wobei der Widerstandswert des Ein-Zustandes des Transistors entsprechend dem Steuersignal variiert.

10. A/D-Wandler nach Anspruch 8, bei dem
die Transistorverbindungswiderstandskomponente eine erste und eine zweite Teiltransistorwiderstandskomponente (43-46) enthält, die jeweils einen unterschiedlichen Widerstandswert aufweisen, und
der Schalterabschnitt einen ersten und zweiten Teilschalter (SW2, SW3) aufweist, die jeweils entsprechend ihrem Ein-/Aus- Zustand die Gültigkeit oder Ungültigkeit der ersten und der zweiten Teiltransistorverbindungswiderstandskomponente anzeigen, wobei auf der Basis des Steuersignales einer von dem ersten und dem zweiten Teilschalter (43-46) eingeschaltet ist und der ande re ausgeschaltet ist.

11. A/D-Wandler nach Anspruch 3, bei dem der Schalterabschnitt einen Konstantstromauswahlschalter (SW4, SW5, SW12-SW15) enthält, dessen Leitungszustand durch ein Steu ersignal gesteuert wird, wobei der Konstantstromauswahlschalter (SW4, SW5, SW12-SW15) die Größe des von dem Konstantstromlie ferabschnitt zu liefernden Konstantstromes entsprechend seinem Leitungszustand einstellt.

12. A/D-Wandler nach Anspruch 11, bei dem
der Konstantstromlieferabschnitt einen ersten Konstantstromlie ferteilabschnitt (M7), der den Konstantstrom mit einer ersten Stromgröße liefert, wenn er ausgewählt ist, und einen zweiten Konstantstromlieferteilabschnitt (M8), der den Konstantstrom mit einer zweiten Stromgröße, die verschieden von der ersten Strom größe ist, liefert, wenn er ausgewählt ist, enthält und
der Schalterabschnitt einen ersten und einen zweiten Teilschal ter (SW4, SW5) enthält, die jeweils entsprechend ihrem Ein-/Aus- Zustand die Auswahl oder die Nicht-Auswahl des ersten und des zweiten Konstantstromlieferteilabschnittes (M7, M8) bestimmen, wobei auf der Basis des Steuersignales einer von dem ersten und dem zweiten Teilschalter (SW4, SW5) eingeschaltet ist und der andere ausgeschaltet ist.

13. A/D-Wandler nach Anspruch 11, bei dem
die erste Widerstandskomponente eine gemeinsame Teilwiderstands komponente (47) und eine erste Teilwiderstandskomponente (48), die zwischen der ersten Spannungsversorgung und dem ersten Aus gabeende in Reihe vorgesehen sind, enthält,
die zweite Widerstandskomponente die gemeinsame Teilwiderstands komponente (47) und eine zweite Teilwiderstandskomponente (49), die zwischen der ersten Spannungsversorgung und dem zweiten Aus gabeende in Reihe vorgesehen sind, enthält,
wobei die gemeinsame Teilwiderstandskomponente (47) einen größe ren Widerstandswert als der der ersten und der zweiten Teilwi derstandskomponente (48, 49) aufweist,
der Konstantstromlieferabschnitt einen ersten Konstantstromlie ferteilabschnitt (M7), der einen Strom zu der zweiten Spannungs versorgung mit einer ersten Stromgröße liefert, und einen zwei ten Konstantstromlieferteilabschnitt (M8), der einen Strom zu der zweiten Spannungsversorgung mit einer zweiten Stromgröße liefert, enthält,
wobei der erste Konstantstromlieferteilabschnitt (M7) mit seinem einen Ende direkt mit der zweiten Elektrode des ersten und des zweiten Ausgabesteuertransistors verbunden ist und
wobei der Schalterabschnitt einen ersten Teilschalter (SW12), der zwischen der zweiten Elektrode des ersten und des zweiten Ausgabesteuertransistors und einem Ende des zweiten Konstant stromlieferteilabschnittes (M8) vorgesehen ist, und einen zwei ten Teilschalter (SW13), der zwischen einem Knoten zwischen der gemeinsamen Teilwiderstandskomponente (47) und der ersten und der zweiten Teilwiderstandskomponente (48, 49) und einem Ende des zweiten Konstantstromlieferteilabschnittes (M8) vorgesehen ist, aufweist,
wobei auf der Basis des Steuersignales einer von dem ersten und dem zweiten Teilschalter (SW12, SW13) eingeschaltet ist und der andere ausgeschaltet ist.

14. A/D-Wandler nach Anspruch 11, bei dem
der Schalterabschnitt einen ersten und einen zweiten Teilschal ter (SW14, SW15), die entsprechend für den Konstantstromlie ferabschnitt vorgesehen sind, enthält,
wobei der erste Teilschalter (SW14) in seinem Ein-Zustand be stimmt, daß die Größe des Konstantstromes von dem Konstantstrom lieferabschnitt eine erste Stromgröße ist,
der zweite Teilschalter (SW15) in seinem Ein-Zustand bestimmt, daß die Größe des Konstantstromes von dem Konstantstromlieferab schnitt eine zweite Stromgröße ist, und
auf der Basis des Steuersignales einer von dem ersten und dem zweiten Teilschalter (SW14, SW15) eingeschaltet ist und der an dere ausgeschaltet ist.

15. A/D-Wandler nach Anspruch 3, weiter mit
einem ersten Zusatztransistor (39), der parallel mit dem ersten Ausgabesteuertransistor (M23) verbunden ist, und
einem zweiten Zusatztransistor (40), der parallel mit dem zwei ten Ausgabesteuertransistor (M24) verbunden ist,
wobei der Schalterabschnitt einen ersten Teilschalter (SW18, SW20), der die Verbindungen oder Unterbrechungen zwischen einer Steuerelektrode des ersten Zusatztransistors (39) und dem ersten Eingabeende und zwischen einer Steuerelektrode des zweiten Zu satztransistors (40) und dem zweiten Eingabeende entsprechend seinem Ein-/Aus-Zustand steuert, und
einen zweiten Teilschalter (SW19, SW21), der die Verbindungen oder Unterbrechungen zwischen jeder Steuerelektrode des ersten und des zweiten Zusatztransistors (39, 40) und einer fixierten Steuerspannung entsprechend seinem Ein-/Aus-Zustand steuert, enthält,
wobei die fixierte Steuerspannung eine Spannung zum Ausschalten des ersten und des zweiten Zusatztransistors (39, 40) mit ihrer Anwendung enthält und
wobei auf der Basis des Steuersignales einer von dem ersten und dem zweiten Teilschalter (SW18, SW20, SW19, SW21) eingeschaltet ist und der andere ausgeschaltet ist.

16. A/D-Wandler nach Anspruch 3, weiter mit
einem ersten Zusatztransistor (54), der mit seiner ersten Elek trode mit dem ersten Ausgabeende und mit seiner Steuerelektrode mit dem ersten Eingabeende verbunden ist,
einem zweiten Zusatztransistor (55), der mit seiner ersten Elek trode mit dem zweiten Ausgabeende und seiner Steuerelektrode mit dem zweiten Eingabeende verbunden ist,
einer ersten Parallelverbindungswiderstandskomponente (M27), die mit ihrem einen Ende mit einer zweiten Elektrode des ersten Zu satztransistors (54) und mit ihrem anderen Ende mit der zweiten Elektrode des ersten Ausgabesteuertransistors (M23) verbunden ist, und
einer zweiten Parallelverbindungswiderstandskomponente (M28), die mit ihrem einen Ende mit einer zweiten Elektrode des zweiten Zusatztransistors (55) und mit ihrem anderen Ende mit der zwei ten Elektrode des zweiten Ausgabesteuertransistors (M24) verbun den ist,
wobei der Schalterabschnitt einen ersten und einen zweiten Teil schalter (SW22, SW23), die gemeinsam für die erste und die zwei te Parallelverbindungswiderstandskomponente (M27, M28) vorgese hen sind, enthält,
wobei der erste Teilschalter (SW22) in seinem Ein-Zustand be stimmt, daß jeder Widerstandswert der ersten und der zweiten Parallelverbindungswiderstandskomponente (M27, M28) ein erster Widerstandswert ist,
der zweite Teilschalter (SW23) in seinem Ein-Zustand bestimmt, daß jeder Widerstandswert der ersten und der zweiten Parallel verbindungswiderstandskomponente (M27, M28) ein zweiter Wider standswert ist, und

17. A/D-Umwandlungsschaltung zum Umwandeln eines von außen eingegebenen externen analogen Eingabesignales in eine digitale Form derart, daß eine externe digitale Ausgabespannung nach au ßen ausgegeben wird,
wobei die A/D-Umwandlungsschaltung
einen Referenzspannungslieferabschnitt (1, 3), der auf der Basis eines A/D-Umwandlungssteuersignales eine erste Anzahl von Refe renzspannungen, die an ersten Spannungsintervallen ausgewählt sind, in einer ersten Periode ausgibt und der in einer zweiten Periode eine zweite Anzahl von Referenzspannungen, die an zwei ten Spannungsintervallen, die kleiner sind als die ersten Span nungsintervalle, ausgewählt sind, liefert,
einen A/D-Teilwandler (2), der die erste Anzahl von Referenz spannungen in der ersten Periode von analog in digital derart umwandelt, daß sowohl eine obere digitale Teilausgabespannung als auch das auf ein A/D-Umwandlungsergebnis bezogenes A/D- Umwandlungssteuersignal ausgegeben werden, und der die zweite Anzahl von Referenzspannungen in der zweiten Periode von analog zu digital derart umwandelt, daß eine untere digitale Teilausga bespannung ausgegeben wird, und
einen Ausgabeabschnitt (4-6) der digitalen Ausgabespannung, der die obere und untere digitale Teilausgabespannung derart kombi niert, daß die externe digitale Ausgabespannung ausgegeben wird, aufweist,
wobei der A/D-Teilwandler
einen ersten Verstärkerabschnitt (11), der die analoge Eingabe spannung und eine Mehrzahl von Referenzspannungen empfängt und verstärkt,
einen Eingabespannungsumwandlungsabschnitt (12, 13), der die analoge Eingabespannung und die Mehrzahl von Referenzspannungen, die in dem ersten Verstärkerabschnitt (11) verstärkt sind, emp fängt und das analoge Eingabesignal auf der Basis der Mehrzahl von Referenzspannungen derart umwandelt, daß eine Mehrzahl von Umwandlungsspannungen ausgegeben werden,
einen Datenwertausgabeabschnitt (14-16) des niedrigstwertigsten Bits, der auf der Basis eines Vergleichsergebnisses zwischen je der der Mehrzahl von Umwandlungsspannungen und einem fixierten Wert eine erste digitale Teilausgabespannung mit einer ersten Bitanzahl ausgibt,
einen zweiten Verstärkerabschnitt (21), der die analoge Eingabe spannung und eine vorbestimmte Anzahl von Referenzspannungen, die von der Mehrzahl von Referenzspannungen entnommen sind, emp fängt und verstärkt, und
einen Datenwertausgabeabschnitt (24-27) des höchstwertigsten Bits, der auf der Basis eines Vergleichsergebnisses zwischen der analogen Eingabespannung und jeder der vorbestimmten Anzahl von Referenzspannungen, die in dem zweiten Verstärkerabschnitt (21) verstärkt sind, eine zweite digitale Teilausgabespannung mit ei ner zweiten Bitanzahl ausgibt, enthält,
wobei die digitale Ausgabespannung aus der zweiten digitalen Teilausgabespannung als Gruppe des höchstwertigsten Bits und der ersten digitalen Teilausgabespannung als Gruppe des nied rigstwertigsten Bits besteht,
bei der jeder von dem ersten und zweiten Verstärkerabschnitt (11, 21) einen Verstärkungsfaktor aufweist, der entsprechend ei nem Steuersignal variiert,
bei der der A/D-Teilwandler (2) in der ersten Periode die exter ne analoge Eingabespannung und die erste Anzahl von Referenz spannungen als die analoge Eingabespannung und die Mehrzahl von Referenzspannungen entsprechend empfängt, wobei der Verstär kungsfaktor von dem ersten und zweiten Verstärkerabschnitt (11, 21) entsprechend dem Steuersignal derart eingestellt sind, daß sie ein erster Verstärkungsfaktor sind, und die digitale Ausga bespannung als die obere digitale Teilausgabespannung ausgibt und
der A/D-Teilwandler (2) in der zweiten Periode das externe ana loge Eingabesignal und die zweite Anzahl von Referenzspannungen als das analoge Eingabesignal und die Mehrzahl von Referenzspan nungen entsprechend empfängt, während der Verstärkungsfaktor des ersten und des zweiten Verstärkerabschnittes (11, 21) entspre chend dem Steuersignal derart eingestellt sind, daß sie ein zweiter Verstärkungsfaktor, der größer als der erste Verstär kungsfaktor ist, sind, und die digitale Ausgabespannung als die untere digitale Teilausgabespannung ausgibt.