DE60122669T2

DE60122669T2 - A/D-Wandler

Info

Publication number: DE60122669T2
Application number: DE60122669T
Authority: DE
Inventors: Masato Kawasaki-shi Yoshioka; Sanroku Tsukamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-03-09
Filing date: 2001-11-20
Publication date: 2007-09-20
Anticipated expiration: 2021-11-21
Also published as: US6480132B1; EP1239593A3; EP1239593B1; JP2002271201A; DE60122669D1; US20020158789A1; EP1239593A2

Description

Diese Erfindung bezieht sich auf einen A/D-Wandler zum Umwandeln eines analogen Eingangssignals in ein digitales Signal.
Mit dem schnellen Fortschritt von Technologien zur Verarbeitung digitaler Signale in den letzten Jahren wird zunehmend eine Weiterentwicklung von A/D-Wandlern gefordert, welche die Schnittstellen mit analogen Schaltungen sind. Unter Hochgeschwindigkeitsausführungen von A/D-Wandlern mit niedrigem Leistungsverbrauch findet man ein zweistufiges Seriell-Parallel-Schema vom Interpretationstyp.
18 zeigt die Ausführung eines in der offen gelegten japanischen Patentveröffentlichung Nr. Hei 3-157020 beschriebenen zweistufigen A/D-Wandlers vom Seriell-Parallel-Typ. Dieser A/D-Wandler ist ein zweistufiger A/D-Wandler vom Seriell-Parallel-Typ, der eine Interpolation nutzt, um eine A/D-Umwandlung in zwei Stufen bestehend aus einem oberen A/D-Umwandlungsblock 1831 und einem unteren A/D-Umwandlungsblock 1832 durchzuführen.
Der A/D-Wandler umfasst eine Referenzspannungen erzeugende Schaltung 1801, die aus einer Reihe von Widerständen besteht, eine Differenzverstärkerreihe 1802, eine Abtast/Halte-(S/H)-Schaltungsreihe 1803, Komparatorreihen 1804 und 1812, eine Schalterreihe 1805, einen oberen Codierer 1806, S/H-Schaltungen 1807 und 1808, Differenzverstärker 1809 und 1810, eine Widerstandsinterpolationsschaltung 1811 und einen unteren Codierer 1813.
Anfangs werden in dem oberen A/D-Umwandlungsblock 1831 die Differenzspannungen zwischen einzelnen Referenzspannungen, die von der Referenzspannungen erzeugenden Schaltung 1801 erhalten werden, und einer analogen Eingangsspannung durch die Differenzverstärkerreihe 1802 verstärkt. Die Differenzspannungen werden durch die S/H-Schaltungsreihe 1803 abgetastet/gehalten. Die durch S/H-Schaltungsreihe 1803 gehaltenen Differenzspannungen werden in der Komparatorreihe 1804 verglichen. Die Ausgaben der Komparatorreihe 1804 werden durch den oberen Codierer 1806 in einen binären digitalen Code umgewandelt, was ein oberes A/D-Umwandlungsergebnis 1821 liefert.
Zur gleichen Zeit erzeugt der obere Codierer 1806 ein Steuersignal CTL zum Einschalten bestimmter Schalter in der Schalterreihe 1805, so dass Differenzspannungen mit zwei Referenzspannungen in der Umgebung der Eingangs spannung von den Differenzspannungen, die von der S/H-Schaltungsreihe 1803 gehalten werden, zum unteren A/D-Umwandlungsblock 1832 übertragen werden. Die übertragenen beiden Differenzspannungen werden durch die S/H-Schaltungen 1807 und 1808 abgetastet/gehalten. Die nicht invertierten Ausgaben und invertierten Ausgaben der Differenzverstärker 1809 und 1810 werden durch die Widerstandsinterpolationsschaltung 1811 individuell interpoliert. Die sich ergebenden interpolierten Spannungen werden in der Komparatorreihe 1812 verglichen. Der untere Codierer 1813 wandelt die Ausgaben der Komparatorreihe 1812 in einen binären digitalen Code um, um ein unteres A/D-Umwandlungsergebnis 1822 zu erhalten.
Im Folgenden wird in Verbindung mit einem Operationszeitlagendiagramm von 19 eine Beschreibung geliefert. Ein Signal 1901 ist ein Signal der S/H-Schaltungsreihe 1803. Ein Signal 1902 ist ein Signal der Komparatorreihe 1804. Ein Signal 1903 ist ein Signal des Selektorschalters 1805. Ein Signal 1904 ist ein Signal der S/H-Schaltungen 1807 und 1808. Ein Signal 1905 ist ein Signal der Komparatorreihe 1812. Die Signale 1901 und 1902 sind Signale 1911 des oberen A/D-Umwandlungsblocks 1831. Die Signale 1904 und 1905 sind Signale 1912 des unteren A/D-Umwandlungsblocks 1832. Ein Umwandlungszyklus 1921 des A/D-Wandlers ist die Summe von Perioden a1, b1 und c1.
Die S/H-Schaltungsreihe 1803 wechselt nach einem Abtastmodus in der Periode a1 vom Abtastmodus in einen Haltemodus. Die gehaltene Spannung lässt man in der Periode b1 einschwingen. Die Komparatorreihe 1804 beginnt ihre vergleichende Operation in der Periode b1 und gibt das Ergebnis in der Periode c1 aus. Zur gleichen Zeit erzeugt der Codierer 1806 das obere A/D-Umwandlungsergebnis 1821 und ein Steuersignal CTL aus den Vergleichsausgaben und hält bestimmte Schalter 1805 über die Periode c1 eingeschaltet. Während der Periode c1, in der Differenzspannungen von dem oberen A/D-Umwandlungsblock 1831 zum unteren A/D-Umwandlungsblock 1832 übertragen werden, sind die S/H-Schaltungen 1807 und 1808 in einem Abtastmodus. Die S/H-Schaltungen 1807 und 1808 wechseln in der Periode a2 in einen Haltemodus.
Auf der anderen Seite kehrt in der Periode a2 die S/H-Schaltungsreihe 1803 zum Abtastmodus zurück. Im unteren A/D-Umwandlungsblock 1832 lässt man die Ausgaben der Interpolationsschaltung 1811 in der Periode a2 einschwingen, bevor die Komparatorreihe 1812 ihre vergleichende Operation startet. Aus den Vergleichen gibt der Codierer 1813 in der Periode b2 das untere A/D-Umwandlungsergebnis 1822 aus. Es ist die Operationsgeschwindigkeit der S/H-Schaltungsreihe 1803, die die Umwandlungsgeschwindigkeit (Abtastfrequenz) des A/D-Wandlers bestimmt. Wie in 19 gezeigt ist, legt folglich die Summe der Perioden a1, b1 und c1 den Umwandlungszyklus dieses A/D-Wandlers fest.
In dem zweistufigen Seriell-Parallel-Schema vom Interpolationstyp sind im Hinblick auf Operationszeitsteuerung die folgenden drei Punkte wichtig, um eine Verschlechterung der Umwandlungsgenauigkeit zu verhindern:

(1) Die Vergleichsoperation der Komparatorreihe 1804 nur starten, nachdem die S/H-Schaltungsreihe 1803 ausreichend eingeschwungen und in der Haltespannung stabilisiert ist.
(2) Längere Zeit (Periode c1) zum Übertragen von Differenzspannungen vom oberen A/D-Umwandlungsblock 1831 zum unteren A/D-Umwandlungsblock 1832 sicherstellen, so dass die S/H-Schaltungen 1807 und 1808 in einer Abtastoperationen gut folgen können.
(3) Die Zeitsteuerung, um die Schalter 1805 zum Übertragen von Differenzspannungen von dem oberen A/D-Umwandlungsblock 1831 zum unteren A/D-Umwandlungsblock 1832 abzuschalten, vor einem Schalten der S/H-Schaltungsreihe 1803 vom Haltemodus in den Abtastmodus einstellen.

Das in 18 dargestellte zweistufige Seriell-Parallel-Schema vom Interpolationstyp weist die folgenden Probleme auf. Eine Zunahme der Anzahl von Bits, die in der unteren Stufe umgewandelt werden sollen, erhöht die Anzahl von Interpolationsknoten um eine Potenz von 2. In jedem Interpolationsknoten wird die Einschwingzeit der Interpolationsspannung durch die Zeitkonstante zwischen der Ladekapazität und dem Interpolationswiderstand dieses Interpolationsknotens bestimmt. Je größer die Anzahl von Bits ist, die in der unteren Stufe umgewandelt werden sollen, desto langsamer wird die Operationsgeschwindigkeit der Interpolationsschaltung. Bei höheren Umwandlungsgeschwindigkeiten werden daher die Interpolationsoperationen den Änderungen der Differenzspannungen nicht folgen, die von dem oberen A/D-Umwandlungsblock übertragen werden, was die Umwandlungsgenauigkeit in der unteren Stufe verschlechtert.
Aus dem Vorhergehenden erkennt man, dass, wenn ein Hochgeschwindigkeits-A/D-Wandler mit hoher Auflösung wie in 18 gezeigt ausgeführt werden soll, die Anzahl von Bits, die in der unteren Stufe umgewandelt werden sollen, geeignet auf einen kleineren Wert (nicht größer als 3 Bits) eingestellt wird, um so eine von der Interpolation herrührende Verschlechterung der Umwandlungsgenauigkeit zu unterdrücken. Aufgrund dieser aus einer oberen und unteren Stufe bestehenden zweistufigen Ausführung kommt der Seriell-Parallel-Typ trotzdem an eine Grenze, was eine größere Anzahl von Bits in der A/D-Umwandlung der oberen Stufe erfordert, um einen A/D-Wandler mit hoher Auflösung zu schaffen. Dies verdirbt die Vorteile des Seriell-Parallel-Typs gegenüber einem Full-Flash-Typ, wie z.B. eine kleinere Teilezahl und eine Reduzierung des Leistungsverbrauchs.
Die S/H-Schaltungsreihe 1803 muss im Haltemodus bleiben, bis Differenzspannungen zum unteren A/D-Umwandlungsblock vollständig übertragen sind. Dies legt die Umwandlungsgeschwindigkeit des A/D-Wandlers wie in 19 gezeigt fest.
Auf der anderen Seite beginnt die Komparatorreihe 1804 in der Periode b1 Vergleiche. Dieser Zeitpunkt eines Vergleichstarts wird unter Berücksichtigung einer ausreichenden Einschwingzeit für Haltespannungen in der S/H-Schaltungsreihe 1803 vorzugsweise so nahe wie möglich an das Ende der Periode b1 gelegt. In Wirklichkeit weist jedoch der Codierer 1806 unvermeidlich eine Verzögerungszeit der Schaltungsoperation auf, bevor das Steuersignal CTL für die Schalter 1805 aus den Vergleichsergebnissen der Komparatorreihe 1804 erzeugt wird. Falls der Zeitpunkt eines Vergleichstarts zu nahe an das Ende der Periode b1 gelegt wird, werden daher die Schalter 1805 zum Übertragen der Differenzspannungen von dem oberen A/D-Umwandlungsblock 1831 zum unteren A/D-Umwandlungsblock 1832 eher in der Mitte der Periode c1 mit einer Reduzierung der tatsächlichen Übertragungszeit eingeschaltet. Wenn die Übertragungszeit kürzer als die Erfassungszeit der S/H-Schaltungen 1807 und 1808 wird, können die Differenzspannungen, die zum unteren A/D-Umwandlungsblock 1832 übertragen werden sollen, nicht ausreichend einge schwungen sein, was zu einer Verschlechterung der Umwandlungsgenauigkeit des unteren A/D-Umwandlungsblocks 1832 beiträgt.
Aus dem Vorhergehenden erkennt man, dass die Haltezeit der S/H-Schaltungsreihe 1803, um eine Verschlechterung der Umwandlungsgenauigkeit zu verhindern, länger als die Gesamtsumme der Einschwingzeit der Haltespannungen in der S/H-Schaltungsreihe 1803, der Operationsverzögerungszeit des Codierers 1806 und der Erfassungszeit der S/H-Schaltungen 1807 und 1808 im unteren A/D-Umwandlungsblock 1832 gesetzt werden muss. Dies bestimmt die Umwandlungsgeschwindigkeit bezüglich der Umwandlungsgenauigkeit.
Primärfaktoren für integrale nicht-lineare Fehler des A/D-Wandlers sind nicht-lineare Eingabe/Ausgabefehler, die in einer Differenzverstärkerreihe auftreten, die in dem Eingabefrontende des A/D-Wandlers liegt, und eingespeiste Offset-Spannungen. Von diesen können die nicht-linearen Fehler durch Einstellen eines Vorspannungsstroms und der Transistorgröße reduziert werden.
Im Gegensatz dazu treten die Offset-Spannungen aus Gründen wie Elementschwankungen und Asymmetrie im Layout zufällig auf und schwanken noch um einige zehn Millivolt, selbst wenn die Transistoren mit größerem Format entworfen sind. Bei Operationen mit höherer Auflösung oder niedriger Leistung und Spannung haben die A/D-Wandler ein LSB, das bis einige Millivolt extrem klein ist. Folglich können die eingespeisten Offset-Spannungen die Umwandlungsgenauigkeit leicht verschlechtern. Daher führt die Korrektur der eingespeisten Offset-Spannungen zu einer höheren Genauigkeit.
EP-A-0 414 389 offenbart eine Abtast/Halteschaltung gemäß dem Oberbegriff des Anspruchs 1, die in einem A/D-Wandler verwendet wird. Mehrere verschiedene Referenzspannungen werden erzeugt. Ein Satz von differentiellen Umwandlungsschaltungen hat erste Eingangsanschlüsse, an die gemeinsam ein analoges Eingangssignal angelegt wird, und zweite Eingangsanschlüsse, an die die jeweiligen Referenzspannungen angelegt werden, und wandelt Differenzen zwischen Spannungen an den ersten und zweiten Eingangsanschlüssen in differentielle Ausgangsspannungen um. Eine erste A/D-Umwandlungsschaltung vergleicht das analoge Eingangssignal mit den Referenzspannungen, um eine A/D-Umwandlung höherer Ordnung des analogen Eingangssignals durchzuführen. Zumindest zwei der differentiellen Ausgangsspannungen werden ausgewählt. Ein Intervall zwischen den ausgewählten differentiellen Ausgangsspannungen wird geteilt, und geteilte Spannungen werden gemäß der Teilung erzeugt. Eine zweite A/D-Umwandlungsschaltung vergleicht die geteilten Spannungen, um eine A/D-Umwandlung niedrigerer Ordnung des analogen Einheitssignals durchzuführen.
EP-A-0 281 155 offenbart einen mehrstufigen A/D-Wandler mit einem ersten A/D-Wandler, um eine A/D-Umwandlung eines Eingangssignals durchzuführen und obere Bits des n-Bit-Binärcodes zu bestimmen, ersten und zweiten Abtast-Halteschaltungen, die jedes Mal, wenn der erste A/D-Wandler das analoge Eingangssignal abtastet, um das analoge Eingangssignal abzutasten und zu halten, synchron mit einer Abtastreitsteuerung des ersten A/D-Wandlers abwechselnd geschaltet werden, und einem zweiten A/D-Wandler. Der zweite A/D-Wandler wird von einem Referenzspannungsgenerator gebildet, um Referenzspannungen basierend auf Inhalten des Binärcodes zu erzeugen, der durch den ersten A/D-Wandler erhalten wird, einem Spannungskomparator, um die Referenzspannung mit einem Spannungswert des analogen Eingangssignals zu vergleichen, der in einer der ersten und zweiten Abtast-Halteschaltungen gehalten wird, welche das analoge Eingangssignal entsprechend dem Binärcode abtasten und halten, und einem Codierer, um ein vom Spannungskomparator ausgegebenes Vergleichsergebnis zu codieren und niedrigere Bits der n Bits zu bestimmen.
Gemäß der vorliegenden Erfindung wird eine Abtast/Halteschaltung geschaffen, die in einem mehrstufigen A/D-Wandler verwendet wird und aufweist: eine Referenzspannungen erzeugende Schaltung, um mehrere Referenzspannungen zu erzeugen; eine Differenzverstärkerreihe, die mehrere Differenzverstärker enthält, um eine analoge Eingangsspannung des mehrstufigen A/D-Wandlers an ersten Eingangsanschlüssen und die einzelnen Referenzspannungen, die durch die Referenzspannungen erzeugende Schaltung erzeugt werden, an anderen Eingangsanschlüssen zu empfangen, Differenzspannungen zwischen der analogen Eingangsspannung und den einzelnen Referenzspannungen zu verstärken und die resultierenden einzelnen Differenzspannungen zwischen nicht invertierten Ausgangsanschlüssen und invertierten Ausgangsanschlüssen als Potenzialdifferenzen abzugeben; und eine erste Abtast/Halteschaltungsreihe, die mehrere erste Abtast/Halteschaltungen enthält, um die einzelnen Differenzspannungen, die von der Differenzverstärkerreihe abgegeben werden, abzutasten/zu halten, gekennzeichnet durch: eine zweite Abtast/Halteschaltungsreihe, um Verschränkungsoperationen durchzuführen, mit einem Paar zweite und dritte Abtast/Halteschaltungen, das mit jedem Ausgang der ersten Abtast/Halteschaltungsreihe verbunden ist.
Eine Ausführungsform der vorliegenden Erfindung kann einen A/D-Wandler mit höherer Geschwindigkeit liefern.
Eine Ausführungsform der vorliegenden Erfindung kann einen A/D-Wandler mit höherer Genauigkeit liefern.
Eine Ausführungsform der vorliegenden Erfindung kann einen A/D-Wandler mit niedrigerem Leistungsverbrauch liefern.
Ein die Erfindung verkörpernder mehrstufiger A/D-Wandler umfasst zusätzlich zu der obigen Abtast/Halteschaltung eine erste Komparatorreihe, die mehrere Komparatoren enthält, um zu bestimmen, ob die durch die erste Abstast/Halteschaltungsreihe gehaltenen einzelnen differentiellen Spannungen positiv oder negativ sind; und einen ersten Codierer, um einen digitalen Code entsprechend den Ausgaben der ersten Komparatorreihe auszugeben.
In einer Ausführungsform enthält die zweite Abtast/Halteschaltungsreihe die zweiten und dritten Abtast/Halteschaltungen, welche parallel mit jedem Ausgang der ersten Abtast/Halteschaltungsreihe verbunden sind. Wenn die zweiten Abtast/Halteschaltungen in einem Abtastmodus sind, werden die dritten Abtast/Halteschaltungen in einen Haltemodus versetzt, so dass die Abtast/Halteschaltungen zum Abtasten in Umwandlungszyklen gewechselt werden. Der Wechsel der Abtast/Halteschaltungen zum Abtasten erlaubt eine Erhöhung der A/D-Umwandlungsgeschwindigkeit. Da eine stabile Haltezeit sichergestellt werden kann, ist es möglich, einen A/D-Wandler mit höherer Genauigkeit zu realisieren.
Nur beispielhaft wird auf die beiliegenden Zeichnungen verwiesen, in denen:
1A-1C Blockdiagramme sind, die A/D-Wandler vom Interpolationstyp in mehrstufiger Kaskade gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen;
2 ein Schaltungsdiagramm eines dreistufigen 4-Bit-A/D-Wandlers gemäß der ersten Ausführungsform ist;
3 ein Operationszeitlagendiagramm des A/D-Wandlers gemäß der ersten Ausführungsform ist;
4 ein Schaltungsdiagramm eines zweistufigen A/D-Wandlers gemäß der ersten Ausführungsform ist;
5 ein Schaltungsdiagramm eines k-stufigen A/D-Wandlers gemäß der ersten Ausführungsform ist;
6 ein Schaltungsdiagramm eines A/D-Wandlers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist;
7A ein Schaltungsdiagramm einer Differenzverstärkerreihe gemäß der zweiten Ausführungsform ist und 7B ein Zeitlagendiagramm ist, das die Operationen der Differenzverstärkerreihe zeigt;
8A ein Schaltungsdiagramm eines Differenzverstärkers gemäß der zweiten Ausführungsform ist und 8B ein Zeitlagendiagramm ist, das die Operationen des Differenzverstärkers zeigt;
9 ein Schaltungsdiagramm des Differenzverstärkers in einem einen Offset korrigierenden Betriebsmodus ist;
10A ein Diagramm ist, das die Spannung-Strom-Charakteristik eines zweiten differentiellen Paars zeigt und 10B ein Diagramm ist, das die Spannungs-Strom-Charakteristik eines ersten differentiellen Paars zeigt;
11 ein Schaltungsdiagramm des Differenzverstärkers in einem verstärkenden Betriebsmodus ist;
12A ein Diagramm ist, das eine Eingangs/Ausgangsspannungs-Charakteristik vor einer Korrektur zeigt und 12B eine Eingangs/Ausgangsspannungs-Charakteristik nach der Korrektur ist;
13A und 13B Diagramme sind, die Zeitvariationen der Spannung in einem einen Offset korrigierenden Betriebsmodus und einem verstärkendem Betriebsmodus zeigen;
14A ein Schaltungsdiagramm eines Differenzverstärkers gemäß einer dritten Ausführungsform und 14B ein Zeitlagendiagramm ist, das die Operationen des Differenzverstärkers zeigt;
15 ein Schaltungsdiagramm einer S/H-Schaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung ist;
16A ein Schaltungsdiagramm eines Differenzverstärkers in der S/H-Schaltung in einem Abtastmodus ist, 16B ein Schaltungsdiagramm des Differenzverstärkers in der S/H-Schaltung in einem Haltemodus ist und 16C ein anderes Ausführungsbeispiel von zwei Stromquellen zum Liefern von Strömen mit zwei Werten ist;
17 ein Diagramm ist, das Zeitvariationen der Vorspannungsstromwerte der Differenzverstärker in der S/H-Schaltung gemäß der vierten Ausführungsform zeigt;
18 ein Schaltungsdiagramm eines A/D-Wandlers gemäß der herkömmlichen Technik ist; und
19 ein Operationszeitlagendiagramm des A/D-Wandlers gemäß der herkömmlichen Technik ist.
(Erste Ausführungsform)
1A-1C sind Blockdiagramme, die Ausführungsbeispiele von A/D-Wandlern gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen.
1A zeigt ein erstes Ausführungsbeispiel eines 8-Bit-A/D-Wandlers. Dieser A/D-Wandler umfasst einen A/D-Umwandlungsblock 102 einer ersten Stufe, einen A/D-Umwandlungsblock 103 einer zweiten Stufe, einen A/D-Umwandlungsblock 104 einer dritten Stufe und einen Digitalsignalprozessor (DSP) 101. Der A/D-Umwandlungsblock 102 der ersten Stufe hat eine 4-Bit-Konfiguration oder 4-Bit-Ausführung, der A/D-Umwandlungsblock 103 der zweiten Stufe eine 2-Bit-Ausführung und der A/D-Umwandlungsblock 104 der dritten Stufe eine 2-Bit-Ausführung. Der DSP 101 empfängt digitale 4-Bit-, 2-Bit- und 2-Bit-Signale von den drei Umwandlungsblöcken 102, 103 bzw. 104 und gibt ein digitales 8-Bit-Signal ab.
1B zeigt ein zweites Ausführungsbeispiel eines 8-Bit-A/D-Wandlers. Dieser A/D-Wandler umfasst einen A/D-Umwandlungsblock 112 einer ersten Stufe, einen A/D-Umwandlungsblock 113 einer zweiten Stufe, einen A/D-Umwandlungsblock 114 einer dritten Stufe, einen A/D-Umwandlungsblock 115 einer vierten Stufe und einen DSP 111. Der A/D-Umwandlungsblock 112 der ersten Stufe hat eine 2-Bit-Ausführung, der A/D-Umwandlungsblock 113 der zweiten Stufe eine 2-Bit-Ausführung, der A/D-Umwandlungsblock 114 der dritten Stufe eine 2-Bit-Ausführung und der A/D-Umwandlungsblock 115 der vierten Stufe eine 2-Bit-Ausführung. DSP 111 empfängt digitale 2-Bit-, 2-Bit-, 2-Bit- und 2-Bit-Signale von den vier Umwandlungsblöcken 112, 113, 114 bzw. 115 und gibt ein digitales 8-Bit-Signal ab.
1C zeigt ein Ausführungsbeispiel eines 10-Bit-A/D-Wandlers. Dieser A/D-Wandler umfasst einen A/D-Umwandlungsblock 122 einer ersten Stufe, einen A/D-Umwandlungsblock 123 einer zweiten Stufe, einen A/D-Umwandlungsblock 124 einer dritten Stufe, einen A/D-Umwandlungsblock 125 einer vierten Stufe und einen DSP 121. Der A/D-Umwandlungsblock 122 der ersten Stufe hat eine 4-Bit-Ausführung, der A/D-Umwandlungsblock 123 der zweiten Stufe eine 2-Bit-Ausführung, der A/D-Umwandlungsblock 124 der dritten Stufe eine 2-Bit-Ausführung und der A/D-Umwandlungsblock 125 der vierten Stufe eine 2-Bit-Ausführung. Der DSP 121 empfängt digitale 4-Bit-, 2-Bit-, 2-Bit- und 2-Bit-Signale von den vier Umwandlungsblöcken 122, 123, 124 bzw. 125 und gibt ein digitales 10-Bit-Signal ab.
2 ist ein Schaltungsdiagramm eines A/D-Wandlers gemäß der vorliegenden Ausführungsform. Dieser A/D-Wandler ist ein 4-Bit-A/D-Wandler mit einer ersten Stufe für eine 2-Bit-A/D-Umwandlung, einer zweiten Stufe für eine 1-Bit-A/D-Umwandlung und einer dritten Stufe für eine 1-Bit-A/D-Umwandlung in einer dreistufigen Kaskadenschaltung.
Anfangs wird die Ausführung des A/D-Umwandlungsblocks der ersten Stufe beschrieben. Eine Referenzspannungen erzeugende Schaltung 1 besteht aus einer Widerstandselementreihe und erzeugt aus zwei Referenzspannungen VRL und VRH neue Referenzspannungspegel VR₁ – VR₅. Der minimale Spannungspegel eines analogen Eingangs entspricht hier VR₁ und der maximale Spannungspegel VR₅. Der volle Skalenbereich des A/D-Wandlers ist (VR₅ – VR₁). VRL und VRH werden verwendet, um die Spannungspegel zu erzeugen, die in Differenzverstärker 11 und 8 eingespeist werden sollen, wenn eine analoge Eingangsspannung in den Umgebungen von VR₁ bzw. VR₅ liegt. Eine Differenzverstärkerreihe 2 besteht aus sieben Differenzverstärkern. Die Differenzverstär ker empfangen eine analoge Eingangsspannung VIN an den positiven Eingangsanschlüssen und die einzelnen Referenzspannungen an den negativen Eingangsanschlüssen. Die Differenzverstärker verstärken linear Differenzspannungen, die erhalten werden, indem die Referenzspannungen von der analogen Eingangsspannung subtrahiert werden, und geben die Resultierenden über ihre nicht invertierten und invertierten Ausgänge als Potentialdifferenzen aus.
Eine S/H-Schaltungsreihe 3 besteht aus sieben S/H-Schaltungen und tastet ab/hält die nicht invertierten und invertierten Ausgangsspannungen von der Differenzverstärkerreihe 2 in Umwandlungszyklen. Eine S/H-Schaltungsreihe 4 besteht aus 14 S/H-Schaltungen.
Wenn die S/H-Schaltungsreihe 3 in einen Haltemodus eintritt, tasten die S/H-Schaltungen SHA die nicht invertierten und invertierten Ausgänge der S/H-Schaltungsreihe 3 ab. Unterdessen sind die S/H-Schaltungen SHB in einem Haltemodus. Nach einem einzigen Umwandlungszyklus hält die S/H-Schaltungsreihe 3 nächste Differenzspannungen, die von den S/H-Schaltungen SHB abgetastet werden. Unterdessen sind die S/H-Schaltungen SHA in einem Haltemodus. Die S/H-Schaltungen SHA und SHB schalten um, um die Ausgänge der S/H-Schaltungsreihe 3 in Umwandlungszyklen abzutasten.
Eine Komparatorreihe 5 besteht aus fünf Komparatoren und vergleicht Größen der nicht invertierten und invertierten Ausgaben der S/H-Schaltungsreihe 3. Sie gibt dann Signale ab, die positiv anzeigen, falls nicht invertierte Ausgaben > invertierte Ausgaben gilt, und negativ, falls nicht invertierte Ausgaben < invertierte Ausgaben gilt. Die Vergleichsausgaben werden an einen Codierer 6 gesendet. Wenn der Codierer 6 bestimmt (worauf als Grenzbestimmung verwiesen wird), dass der analoge Eingangsspannungspegel VIN in den Bereich von VR_k < VIN < VR_k+1 (k ist eine ganze Zahl im Bereich von 1 und 4) fällt, gibt er gemäß der Bestimmung ein A/D-Umwandlungsergebnis 201 der ersten Stufe in Form eines digitalen 2-Bit-Code aus.
Basierend auf der Bestimmung erzeugt der Codierer 6 auch ein Steuersignal CTL zum Einschalten von Selektorschaltungen 7, so dass die nicht invertierten Ausgangsanschlüsse und die invertierten Ausgangsanschlüsse der S/H-Schaltungen SHA(B)_k-1, SHA(B)_k, SHA(B)_k+1 und SHA(B)_k+2 (k ist eine ganze Zahl im Bereich von 1 und 4), die die Differenzspannungen der Komparatorreihe 5 halten, die beim Vergleich genutzt wird, mit den positiven Eingangsanschlüssen und negativen Eingangsanschlüssen der Differenzverstärker 11, 10, 9 bzw. 8 in der zweiten Stufe verbunden werden. Übrigens ist der Grund, warum die Spannungen der S/H-Schaltungen SHA(B)_k-1 und SHA(B)_k+2 ebenfalls übertragen werden, der folgende. Das heißt, selbst wenn die Komparatorreihe 5 falsche Positiv/Negativ-Bestimmungen an den schwachen Differenzspannungen vornimmt und der Codierer 6 folglich einen Grenzbestimmungsfehler wie z.B. VR_k+1 < VIN < VR_k oder VR_k+1 < VIN < VR_k+1 vornimmt (k ist eine ganze Zahl im Bereich von 1 bis 4), kann der Grenzbestimmungsfehler bis zu den benachbarten Grenzen gepuffert werden.
Das Folgende zeigt ein Beispiel einer Operation der ersten Stufe. Nimmt man an, dass die analoge Eingabe VIN in den Bereich VR₂ < VIN < VR₃ fällt, weisen die Ausgaben der Differenzverstärker PA₀-PA₂ die Beziehung auf, dass nicht invertierte Ausgabe > invertierte Ausgabe gilt. Im Gegensatz dazu weisen die Ausgaben der Differenzverstärker PA₃-PA₆ die Beziehung auf, dass nicht invertierte Ausgabe < invertierte Ausgabe gilt. Diese Beziehungen gelten auch für die differentiellen Ausgänge der S/H-Schaltungsreihe 3. Die Komparatorreihe 5 bestimmt diese Beziehungen und sendet die Vergleiche in Form von positiven/negativen Signalen an den Codierer 6. Basierend auf den von der Komparatorreihe 5 gesendeten Vergleichen detektiert der Codierer 6, dass der analoge Eingangsspannungspegel VIN in den Bereich VR₂ < VIN < VR₃ fällt (in diesem Fall nahmen die Komparatoren genaue positive/negative Bestimmungen vor) und gibt einen digitalen 2-Bit-Code „01" aus. Zur gleichen Zeit erzeugt der Codierer 6 ein Steuersignal CTL, um Selektorschalter 7 so einzuschalten, dass die nicht invertierten Ausgangsanschlüsse und invertierten Ausgangsanschlüsse S/H-Schaltungen SHA₁, SHA₂, SHA₃ und SHA₄ mit den positiven Eingangsanschlüssen und negativen Eingangsanschlüssen der Differenzverstärker 11, 10, 9 bzw. 8 in der zweiten Stufe verbunden werden.
Als nächstes wird die Ausführung des A/D-Umwandlungsblocks der zweiten Stufe beschrieben. Die Differenzverstärker 8-11 verstärken die Spannungen, die von der ersten Stufe über die Selektorschalter 7 übertragen werden, und geben die Resultierenden über die nicht invertierten und invertierten Ausgänge als Potentialdifferenzen aus. Eine Widerstandsinterpolationsschaltung 12 besteht aus zwölf Widerstandselementen. Die nicht invertierten und invertierten Ausgaben der Differenzverstärker 8 und 9, die nicht invertierten und invertierten Ausgaben der Differenzverstärker 9 und 10 bzw. die nicht invertierten und invertierten Ausgaben der Differenzverstärker 10 und 11 werden durch die Widerstände geteilt und für ein einziges Bit interpoliert, um Interpolationsknoten von Spannungen V_i1pm und V_i1nm zu erzeugen (m ist eine ganze Zahl im Bereich von 0 und 6). Eine S/H-Schaltungsreihe 13 besteht aus 14 S/H-Schaltungen. Die S/H-Schaltungen SHC und SHD tasten die Ausgaben von V_i1pm und V_i1nm der Interpolationsschaltung 12 abwechselnd in Umwandlungszyklen ab.
Die Komparatorreihe 14 besteht aus fünf Komparatoren und vergleicht die Größen der Spannungen V_i1pm und V_i1nm. Nimmt man hier an, dass durch den Codierer 6 kein Grenzbestimmungsfehler gemacht wird, haben die Differenzverstärker 8 und 9 die Beziehung, dass nicht invertierte Ausgabe < invertierte Ausgabe gilt, und die Differenzverstärker 10 und 11 die Beziehung, dass nicht invertierte Ausgabe < invertierte Ausgabe gilt. Folglich kommen die Interpolationsknoten, die V_i1pm < V_i1nm erfüllen, zwischen die Differenzverstärker 9 und 10. Falls durch den Codierer 6 irgendein Grenzbestimmungsfehler gemacht wird, kommen jedoch die Knoten entweder zwischen die Differenzverstärker 8 und 9 oder zwischen die Differenzverstärker 10 und 11.
Basierend auf den Ausgaben der Komparatorreihe 14 detektiert ein Codierer 15 die Grenze, über die die Größenbeziehung der Spannungen V_i1pm und V_i1nm umgekehrt wird. Falls bestimmt wird, dass die Grenze zwischen die Differenzverstärker 9 und 10 fällt, gibt der Codierer 15 ein A/D-Umwandlungsergebnis 202 der zweiten Stufe oder einen digitalen 1-Bit-Code aus.
Falls auf der anderen Seite bestimmt wird, dass die Grenze zwischen die Differenzverstärker 8 und 9 oder zwischen die Differenzverstärker 10 und 11 fällt, wird dann der digitale 1-Bit-Code, das A/D-Umwandlungsergebnis 202 der zweiten Stufe, an den DSP 101, 111 oder 121 der 1A-1C zusammen mit einem Code zum digitalen Korrigieren des niederwertigsten einen Bit des digitalen 2-Bit-Code ausgegeben, der das A/D-Umwandlungsergebnis 201 der ersten Stufe ist. Der DSP 101, 111 oder 121 korrigiert digital das oben erwähnte niederwertigste eine Bit.
Wie in der ersten Stufe erzeugt außerdem der Codierer 15 ein Steuersignal CTL, um die Selektorschalter 16 so einzuschalten, dass die nicht invertierten Ausgangsanschlüsse und invertierten Ausgangsanschlüsse der S/H-Schaltungen SHC(D)_m-1, SHC(D)_m, SHC(D)_m+1 und SHC(D)_m+2 (m ist eine ganze Zahl im Bereich von 1 und 4), die die Interpolationsspannungen der Komparatorreihe 14 halten, die beim Vergleich genutzt wird, mit den positiven Eingangsanschlüssen und den negativen Eingangsanschlüssen der Differenzverstärker 20, 19, 18 bzw. 17 in der dritten Stufe verbunden werden.
Als nächstes wird die Ausführung des A/D-Umwandlungsblocks der dritten Stufe beschrieben. Die Differenzverstärker 17-20 verstärken die von der zweiten Stufe über die Selektorschalter 16 übertragenen Spannungen und geben die Resultierenden über die nicht invertierten und invertierten Ausgänge als Potentialdifferenzen aus. Eine Widerstandsinterpolationsschaltung 21 besteht aus zwölf Widerstandselementen. Die nicht invertierten und invertierten Ausgaben der Differenzverstärker 17 und 18, die nicht invertierten und invertierten Ausgaben der Differenzverstärker 18 und 19 und die nicht invertierten und invertierten Ausgaben der Differenzverstärker 19 und 20 werden jeweils durch die Widerstände geteilt und für ein einziges Bit interpoliert, um Interpolationsknoten der Spannungen V_i2pm und V_i2nm (m ist eine ganze Zahl im Bereich von 0 und 6) zu erzeugen.
Eine Komparatorreihe 22 besteht aus fünf Komparatoren und vergleicht die Größen der Spannungen V_i2pm und V_i2nm. Unter der Annahme, dass vom Codierer 15 kein Grenzbestimmungsfehler gemacht wird, haben hier die Differenzverstärker 17 und 18 die Beziehung, dass nicht invertierte Ausgabe < invertierte Ausgabe gilt, und die Differenzverstärker 19 und 20 die Beziehung, dass nicht invertierte Ausgabe > invertierte Ausgabe gilt. Folglich kommen die Interpolationsknoten, die V_i2pm < V_i2nm erfüllen, zwischen die Differenzverstärker 18 und 19. Falls vom Codierer 15 ein Grenzbestimmungsfehler gemacht wird, kommen jedoch die Knoten entweder zwischen die Differenzverstärker 17 und 18 oder zwischen die Differenzverstärker 19 und 20.
Aus den Ausgaben der Komparatorreihe 22 detektiert ein Codierer 23 die Grenze, über die die Größenbeziehung der Spannungen V_i2pm und V_i2nm umgekehrt wird. Falls bestimmt wird, dass die Größe zwischen die Differenzverstärker 18 und 19 fällt, gibt der Codierer 23 ein A/D-Umwandlungsergebnis 203 der dritten Stufe oder einen digitalen 1-Bit-Code aus.
Falls auf der anderen Seite bestimmt wird, dass die Grenze zwischen die Differenzverstärker 17 und 18 oder zwischen die Differenzverstärker 19 und 20 fällt, wird der digitale 1-Bit-Code, das A/D-Umwandlungsergebnis der dritten Stufe, an den DSP 101, 111 oder 121 der 1A-1C zusammen mit dem Code zum digitalen Korrigieren des niederwertigsten einen Bit des digitalen 1-Bit-Code ausgegeben, der das A/D-Umwandlungsergebnis der zweiten Stufe ist.
Schließlich bestimmt der DSP 101, 111 oder 121 die Gesamtsumme der A/D-Umwandlungsergebnisse 201, 202 und 203 von den einzelnen Stufen und führt eine notwendige Korrektur durch, um ein 4-Bit-A/D-Umwandlungsergebnis für die analoge Eingabe VIN zu erhalten. Wenn z.B. ein digitaler Code „01" einer ersten Stufe, ein digitaler Code „1" einer zweiten Stufe und ein digitaler Code „0" einer dritten Stufe für eine bestimmte analoge Eingabe ausgegeben werden und keine digitale Korrektur in der zweiten und dritten Stufe stattfindet, ist der digitale 4-Bit-Code für diese analoge Eingabe „0110".
3 ist eine Operationszeitlagendiagramm des A/D-Wandlers. Ein Signal 301 ist ein Signal der S/H-Schaltungsreihe 3. Ein Signal 302 ist ein Signal einer S/H-Schaltung SHA in der S/H-Schaltungsreihe 4. Ein Signal 303 ist ein Signal einer S/H-Schaltung SHB in der S/H-Schaltungsreihe 4. Ein Signal 304 ist ein Signal der Komparatorreihe 5. Ein Signal 305 ist ein Signal eines Selektorschalters 7. Ein Signal 306 ist ein Signal der Komparatorreihe 14. Die Summe von Perioden a1 und b1 ist ein Umwandlungszyklus 307 des A/D-Wandlers. Das Signal 301 alterniert zwischen Abtasten und Halten in gleichen Intervallen.
Sobald die S/H-Schaltungsreihe 3 von einem Abtastmodus in einen Haltemodus geschaltet wird, um ihre Haltespannung in der Periode b1 einschwingen zu lassen, tastet die Hälfte der S/H-Schaltungen in der S/H-Schaltungsreihe 4 die Haltespannungen ab. Die Komparatorreihe 5 beginnt ihre Vergleichsoperationen unmittelbar vor dem Ende der Periode b1 und gibt die Vergleiche in der Periode a2 aus. Innerhalb der Periode a2 beendet der Codierer 6 eine Operation basierend auf den Vergleichen. Der Codierer 6 gibt das A/D-Umwandlungsergebnis der ersten Stufe in der Periode b2 aus und erzeugt ein Steuersignal CTL, um bestimmte Schalter 7 über die Periode b2 und a3 einzuschalten, Differenzspannungen von der ersten Stufe zur zweiten Stufe übertragend.
Die Ausgaben der Interpolationsschaltung 12 lässt man in den Perioden b2-a3 eingeschwungen, bevor die Komparatorreihe 14 Vergleichsoperationen startet. Aus den Vergleichen gibt der Codierer 15 das zweite A/D-Umwandlungsergebnis in der Periode b3 aus. Unterdessen tritt in der Periode a2 tritt eine S/H-Schaltungsreihe 3 wieder in einen Abtastmodus ein. Die S/H-Schaltungsreihe 3 wird in der Periode b2 in einen Haltemodus geschaltet, so dass die anderen S/H-Schaltungen in der S/H-Schaltungsreihe 4 die gleichen Operationen wie oben beschrieben ausführen. Es ist die Operationsgeschwindigkeit der S/H-Schaltungsreihe 3, die die Umwandlungsgeschwindigkeit (Abtastfrequenz) des A/D-Wandlers bestimmt. Folglich legt, wie in 3 gezeigt ist, die Summe der Perioden a1 und b1 einen Umwandlungszyklus 307 des A/D-Wandlers fest.
Kurz gesagt ist die S/H-Schaltungsreihe 4 mit folgenden Zielen eingefügt:

(1) Die Operationen der S/H-Schaltungsreihe 3 und die Operationen zum Übertragen von Differenzspannungen von der oberen zur unteren Stufe werden wegen einer zeitlichen Unabhängigkeit in einer Pipeline geleitet. Dies engt die Anforderungen an die Haltezeit der S/H-Schaltungsreihe 3 auf die Einstellzeit der Haltespannungen ein.
(2) Die Operationszyklen der beiden S/H-Schaltungsreihen SHA und SHB werden doppelt so groß wie der Umwandlungszyklus gemacht, so dass die Übertragungszeit von der oberen zur unteren Stufe immer so weit wie der Umwandlungszyklus gesichert ist. Der Grund dafür ist, dass Verschlechterungen der Umwandlungsgenauigkeit bei den niedrigeren oder unteren Stufen, die sich aus einer unzureichenden Übertragungszeit ergeben, reduziert werden.

Wie man aus den beiden Zeitlagendiagrammen der 19 und 3 erkennen kann, erreicht die vorliegende Ausführungsform eine Umwandlungsgeschwindigkeit, die mindestens doppelt so groß wie jene des herkömmlichen Schemas oder viel höher ist, während die gleiche Übertragungszeit sichergestellt wird.
4 zeigt ein Ausführungsbeispiel eines A/D-Wandlers mit einer zweistufigen Ausführung. Dieser A/D-Wandler hat einen A/D-Umwandlungsblock 401 einer ersten Stufe und einen A/D-Umwandlungsblock 402 in der zweiten Stufe. Ein Codierer 6 gibt ein Umwandlungsergebnis 201 des A/D-Umwandlungsblocks 401 der ersten Stufe aus. Ein Codierer 15 gibt ein Umwandlungsergebnis 202 des A/D-Umwandlungsblocks 402 der zweiten Stufe aus.
5 zeigt ein Ausführungsbeispiel eines A/D-Wandlers mit mehrstufiger Kaskade vom Interpolationstyp, der eine Ausführung mit k Stufen aufweist. Hier ist k eine ganze Zahl, die nicht kleiner 2 ist, was einen A/D-Wandler mit zwei oder mehr Stufen bedeutet. Dieser A/D-Wandler umfasst einen A/D-Umwandlungsblock 501 einer ersten Stufe, einen A/D-Umwandlungsblock 502 einer zweiten Stufe, A/D-Umwandlungsblöcke 503 einer dritten bis (k-1)-ten Stufe und einen A/D-Umwandlungsblock 504 einer k-ten Stufe.
In der vorliegenden Ausführungsform sind die k Stufen (k ist eine ganze Zahl größer oder gleich 2) von A/D-Umwandlungsblöcken in Kaskade geschaltet. Die zweite und folgende Stufen führen jeweils eine A/D-Umwandlung nur an Dateninterpolationen aus, die von den A/D-Umwandlungsblöcken bei ihren unmittelbaren oberen Stufen gesendet wurden. Vor den Selektorschaltern in jedem A/D-Umwandlungsblock sind zwei S/H-Schaltungen, welche in doppelt so langen Zyklen wie die Umwandlungszyklen arbeiten, parallel für jeden Referenzspannungspegel oder Interpolationsspannungspegel eingefügt, um abwechselnd in den Umwandlungszyklen ein Abtasten durchzuführen.
Gemäß der Ausführung in mehrstufiger Kaskade, welche die Basisausführung der vorliegenden Erfindung ist, können die Anzahl von Stufen von Blöcken und die Anzahl von Bits, die in jeder Stufe umgewandelt werden sollen, von Konstrukteuren entsprechend Spezifikationsanforderungen wie z.B. der Umwandlungsgeschwindigkeit und Auflösung frei bestimmt werden. 1A-1C zeigen Ausführungsbeispiele von 8-Bit- und 10-Bit-A/D-Wandlern.
Merkmale der vorliegenden Ausführungsform umfassen:

(1) Realisierbar, selbst wenn höhere Auflösungen erforderlich werden, indem A/D-Umwandlungsblöcke mit niedrigen Auflösungen von 1-2 Bits zu mehreren Stufen verbunden werden.
(2) Je niedriger die Interpolationsauflösungen sind, desto kleiner ist die Anzahl von Interpolationsknoten. Dies erlaubt Interpolationsoperationen mit hoher Geschwindigkeit.
(3) Die Widerstandsinterpolationsschaltungen bestehen allein aus einer Reihe von Impedanzelementen und haben einen originär niedrigeren Leistungsverbrauch. Folglich bleibt der Leistungsverbrauch sogar nach der Mehrstufenverbindung der A/D-Umwandlungsblöcke gering.

Wie beschrieben wurde, ist es gemäß der vorliegenden Ausführungsform möglich, einen A/D-Wandler mit höherer Geschwindigkeit, höherer Auflösung und niedrigerem Leistungsverbrauch zu schaffen. Außerdem haben vorteilhafterweise die A/D-Umwandlungsblöcke S/H-Schaltungsreihen, um in doppelt so langen Zyklen wie die Umwandlungszyklen zu arbeiten, die unmittelbar vor den jeweiligen Selektorschaltern eingefügt sind.
(Zweite Ausführungsform)
6 zeigt einen A/D-Wandler gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Eine Differenzverstärkerreihe 2 in der vorliegenden Ausführungsform hat verglichen mit der Differenzverstärkerreihe 2 in der in 2 dargestellten ersten Ausführungsform einen zusätzlichen Differenzverstärker. Diese Differenzverstärkerreihe 2 ist eine Differenzverstärkerreihe am Eingangsfrontende des A/D-Wandlers. Die einzelnen Differenzverstärker 24-31 der Differenzverstärkerreihe 2 weisen die Schaltungskonfiguration von 8A auf.
8A ist ein Schaltungsdiagramm eines Differenzverstärkers gemäß der zweiten Ausführungsform. Ein differentielles Paar Transistoren (worauf im Folgenden als differentielles Paar verwiesen wird) 811 weist n-Kanal-MOS-Transistoren 811a und 811b auf. Ein differentielles Paar 813 weist n-Kanal-MOS-Transistoren 813a und 813b auf. Die Gates und Drains von p-Kanal-MOS-Transistoren 817a und 817b sind miteinander verbunden, wobei sie als Widerstände dienen. Die resultierenden Widerstände 817a und 817b bilden eine Ausgangswiderstandsschaltung (Ladeschaltung) 817.
Das differentielle Paar 811 dient als Eingabeeinheit in einem verstärkenden Betriebsmodus. Das differentielle Paar 813 teilt sich die einzelnen Drain-Anschlüsse mit dem differentiellen Paar 811. Kapazitätselemente 815 und 816 sind zwischen die jeweiligen Gate-Anschlüsse des differentiellen Paars 813 und eine Erdung geschaltet. Die Ausgangswiderstandsschaltung 817 ist mit den gemeinsam genutzten Drain-Anschlüssen der differentiellen Paare 811 und 813 verbunden. Schalter 807 und 808 können die differentiellen Ausgangsanschlüsse und die jeweiligen Gate-Anschlüsse des differentiellen Paars 813 kurzschließen. Schalter 801, 803-806, 809 und 810 können Eingänge/Ausgänge in Abhängigkeit davon umschalten, ob ein verstärkender Betriebsmodus oder ein einen Offset korrigierender Betriebsmodus vorliegt.
8B zeigt AN/AUS-Steuersignale für die Schalter in einem einen Offset korrigierenden Betriebsmodus 821 und einem verstärkenden Betriebsmodus 822. Die hohen und niedrigen Pegel repräsentieren AN- bzw. AUS-Zustände.
In dem korrigierenden Betriebsmodus 821 sind, wie in dem Operationszeitlagendiagramm von 8B gezeigt ist, die Schalter 801, 803, 809 und 810 ausgeschaltet. Die Schalter 802, 804, 807 und 808 sind eingeschaltet.
Die Schalter 805 und 806 werden so gehalten, dass einer von ihnen immer in einem AN-Zustand ist. Die Schalter werden beim Eintritt in eine korrigierende Operation umgeschaltet. Einmal umgeschaltet halten sie ihre Zustände bis zur nächsten korrigierenden Operation. In den Fällen der Differenzverstärker an beiden Enden der beiden Differenzverstärkerreihe tritt kein Wechsel zwischen VR_n und VR_n+1 auf, so dass die gleiche Referenzspannung (VRL oder VRH) zu allen Zeiten eingespeist wird. Im Folgenden werden die korrigierende und verstärkende Operation nacheinander beschrieben. Wie hierin verwendet repräsentieren Symbole gm1 und gm2 die Gegenleitwerte der differentiellen Paare 811 bzw. 813. Symbole V_off1 und V_off2 repräsentieren die eingespeisten Offset-Spannungen die differentiellen Paare 811 bzw. 813, die sich aus Elementvariationen ergeben.
Anfangs wird die korrigierende Operation beschrieben. Die Zeit für einen korrigierenden Betriebsmodus wird um ein Mehrfaches länger als ein Abtastzyklus (Umwandlungszyklus) eingestellt. Wenn die Schalter 801, 803 ausgeschaltet und die Schalter 802, 804 eingeschaltet sind, wird eine Referenzspannung VR_n+1 in beiden Gate-Anschlüssen des differentiellen Paars 811 eingespeist. Übrigens ist das Ziel des Schalters 803, die Anzahl von mit beiden Gate-Anschlüssen des differentiellen Paars 811 zu verbindenden Schaltern so anzupassen, dass vom Schalter stammendes Ladungsinjektionsrauschen an beiden Gate-Anschlüssen sich so gut wie möglich ausgleicht.
Unterdessen werden auch die Schalter 807 und 808 eingeschaltet, wodurch die Gate-Anschlüsse A und B des differentiellen Paars 813 mit den differentiellen Ausgangsanschlüssen C bzw. D des Differenzverstärkers aus Gründen einer Gegenkopplung (so genannten Auto-Null-Operation) kurz geschlossen werden. Diese Gegenkopplung dient dazu, die Potentialdifferenz zwischen den differentiellen Ausgangsanschlüssen C und D aufzuheben. Die Potentialdifferenz nähert sich Null, wenn der Wert von gm2 × R zunimmt, wobei R der Ausgangswiderstand der Ausgangswiderstandsschaltung 817 ist. Wenn die differentiellen Paare 811 und 813 die eingespeisten Offset-Spannungen aufweisen, bringt diese Gegenkopplung die Ausgangspotentialdifferenz näher zu folgendem Ausdruck:
Bei Beendigung der Gegenkopplung werden dann die Spannungen an den Gate-Anschlüssen A und B des differentiellen Paars 813 in die Kondensatoren 815 und 816 geladen, um die Ausgangspotentialdifferenz, die oben beschrieben wurde, zu speichern. Um eine Leckage von Ladung zu unterdrücken, sind die Kondensatoren 815 und 816 mit einer Kapazität versehen, die nicht weniger als mehrere hundert Femtofarad beträgt. Falls diese Kapazität größer ist und längere Zeit für die Gegenkoppelung erfordert, wird dementsprechend die Zeit für den korrigierenden Betriebsmodus ausgedehnt.
Als nächstes wird der verstärkende Betriebsmodus 822 beschrieben. Die Schalter 802, 804 werden ausgeschaltet, und die Schalter 801, 803 werden eingeschaltet, so dass die analoge Eingabe VIN und die Referenzspannung VR_m+1 in die Gate-Anschlüsse des differentiellen Paares 811 eingespeist werden. Unterdessen werden die Schalter 807 und 808 ausgeschaltet, um die Gegenkopplung zu eliminieren. Selbst nachdem die Schalter 807 und 808 ausgeschaltet sind, halten die Kondensatoren 815 und 816 die Gate-Anschlüsse A und B des differentiellen Paars 813 auf den Spannungen bei Abschluss der korrigierenden Operation. Die in den Kondensatoren 815 und 816 gespeicherten Spannungen sind Spannungen, um die Eingänge des differentiellen Paars 813 vorzuspannen, um die Potentialdifferenz zwischen den differentiellen Ausgaben auszugleichen, wenn das differentielle Paar 811 eine Eingabe VIN = VR_n+1 aufweist. Dies bedeutet, dass die eingespeiste Offset-Spannung des differentiellen Paares 811 korrigiert ist. Nach der einen Offset korrigierenden Operation wird die eingespeiste Offset-Spannung des differentiellen Paars 811 durch die folgende Gleichung (1) ausgedrückt
Aus der Gleichung (1) kann man erkennen, dass je größer der Wert gm2 oder R ist, desto mehr die eingespeiste Offset-Spannung durch die Korrektur reduziert wird.
13A zeigt die Zeitvariationen von V_INP und V_INN in einem Korrekturmodus 1301 und einem Verstärkungsmodus 1302. 13B zeigt die Zeitvariationen von V_A und V_B in einem Korrekturmodus 1311 und einem Verstärkungsmodus 1312. Die Spannung V_INP ist die Spannung an dem Gate des Transistors 811a. Die Spannung V_INN ist die Spannung an dem Gate des Transistors 811b. Die Spannung V_A ist die Spannung an dem Gate des Transistors 813a. Die Spannung V_B ist die Spannung an dem Gate des Transistors 813b.
9 zeigt den Verbindungszustand der Differenzverstärker in einem einen Offset korrigierenden Betriebsmodus. In einer korrigierenden Operation werden die Schalter 802, 804, 806, 807 und 808 eingeschaltet. Die anderen Schalter sind ausgeschaltet. Das differentielle Paar 811 empfängt an beiden Eingängen VR. Die differentiellen Ausgänge werden mit den Eingängen des differentiellen Paars 813 kurzgeschlossen, wodurch eine Gegenkopplung gebildet wird. Die Spannungen der einzelnen Knoten sind hier durch die folgenden Gleichungen (2)-(4) gegeben: VINP = VINN = VRn+1 (2) VA = VC (3) VB = VD (4)
10A zeigt ein Beispiel der Spannung-Strom-Charakteristik eines differentiellen Paars 813. 10B zeigt ein Beispiel der Spannung-Strom-Charakteristik des differentiellen Paares 811. Wie in 10A und 10B gezeigt ist, sind die Offset-Spannungen der differentiellen Paare 811 und 813 V_off1 bzw. V_off2. Man nehme zum Beispiel das differentielle Paar 811. Wenn die differentiellen Eingangsspannungen VIN = VR (oder VIN – VR = 0) sind, werden idealerweise ein Strom Id1, der im Transistor 811a auftritt, und ein Strom Id2, der im Transistor 811b auftritt, Id1 = Id2. Wegen der Elementschwankungen und dergleichen weicht jedoch die differentielle Eingangsspannung, die Id1 = Id2 macht, von Null ab. Im Fall von 10B gilt Id1 = Id2, wenn VIN = VR + V_off1 ist. Auf V_off1 wird hier als eingespeiste Offset-Spannung (konkreter eingespeiste Umwandlungs-Offset-Spannung) verwiesen.
Vorausgesetzt, dass die Gegenleitwerte der differentielle Paare 811 und 813 gm1 bzw. gm2 sind, sind die Ströme Id1, Id2, Id3 und Id4, um durch die Transistoren 811a, 811b, 813a und 813b zu fließen, durch die folgenden Gleichungen (5)-(8) gegeben. Id1 = gm1·VRn+1 (5) Id2 = gm1·(VRn+1 + Voff1) (6) Id3 = gm2·VA (7) Id4 = gm2·(VB + Voff2) (8)
Aus den Strömen der oben erwähnten Gleichungen (5)-(8) werden Spannungen V_C und V_D durch die folgenden Gleichungen (9) und (10) ausgedrückt, wo R der Widerstand der Ausgangswiderstandsschaltung 817 ist. Die Spannung V_C ist die Spannung an dem Drain des Transistors 813a. Die Spannung V_D ist die Spannung an dem Drain des Transistors 813b. VC = –(Id1 + Id3)·R = –(gm1·VRn+1 + gm2·VA)·R (9) VD = –(Id2 + Id4)·R = –{gm1·(VRn+1 + VRoff1) + gm2·(VB + Voff2)}·R (10)
Substituiert man die Gleichungen (3) und (4) in die Gleichungen (9) und (10), gefolgt von einer Umordnung, erhält man die Spannungen V_A und V_B des differentiellen Paares nach der Stabilisierung der Gegenkopplung, wie durch die folgenden Gleichungen (11) und (12) angegeben ist. Die Gleichungen (10) und (11) zeichnen die Spannungen 813 und 814 von 13B nach.
Nach den Gleichungen (11) und (12) ist eine Potentialdifferenz V_A – V_B in dem differentiellen Paar 813 durch die folgende Gleichung (13) gegeben. Die Gleichung (13) zeichnet die Spannung 815 von 13B nach.
Ein größeres R bringt hier die Ausgangs-Potentialdifferenz V_A – V_B näher zur folgenden Gleichung (14):
Nach der Beendigung der korrigierenden Operation werden die Spannungen V_A und V_B von den Kondensatoren 815 bzw. 816 gehalten. Je näher an der Gleichung (14) diese gehaltenen Spannungen liegen, desto mehr wird die eingespeiste Offset-Spannung zur Zeit einer Verstärkung reduziert.
11 zeigt den Verbindungszustand der Differenzverstärker in einem verstärkenden Betriebsmodus. In einer verstärkenden Operation werden die Schalter 801, 803, 806, 809 und 814 eingeschaltet. Die anderen Schalter werden ausgeschaltet. Die Eingänge des differentiellen Paars 811 empfangen VIN und VR. Die differentiellen Ausgänge sind nachfolgend mit einer S/H-Schaltung in der nächsten Stufe verbunden. Die Spannungen der einzelnen Knoten sind hier gegeben durch die folgenden Gleichungen (15)-(18). Die Spannung V_INP ist die Spannung an dem Gate des Transistors 811a. Die Spannung V_INN ist die Spannung an dem Gate des Transistors 811b. Die Spannung V_C ist die Spannung an dem Drain des Transistors 813a. Die Spannung V_W ist die Spannung an dem Drain des Transistors 813b. VINP = VIN (15) VINN = VRn+1 (16) VC = Von (17) VD = Vop (18)
Die Spannungen V_A und V_B werden bei den durch die Gleichungen (11) bzw. (12) gegebenen Werten gehalten. Die Ströme Id1, Id2, Id3 und Id4, die durch die Transistoren 811a, 811b, 813a und 813b fließen, sind gegeben durch die folgenden Gleichungen (19)-(22). Id1 = gm1·VIN (19) Id2 = gm1·(VRn+1 + Voff1) (20) Id3 = gm2·VA (21) Id4 = gm2·(VB + Voff2) (22)
Die einzelnen differentiellen Ausgaben V_op und V_on können ausgedrückt werden, indem die Ströme der obigen Gleichungen (19)-(22) verwendet werden. Ferner ergibt ein Substituieren der Gleichungen (11) und (12) die folgenden Gleichungen (23) und (24). 12A und 12B zeigen Beispiele von Charakteristiken der Eingangs/Ausgangsspannungen.
Nach den Gleichungen (22) und (23) ist eine differentielle Ausgangsspannung ΔV_out = V_op – V_on gegeben durch die folgende Gleichung (25). Hier gilt ΔV_in = VIN – VR_n+1.
In der Gleichung (25) zeigt der erste Term, dass die differentielle Eingangsspannung in der differentiellen Ausgangsspannung konstant erscheint. Das heißt, gm1 × R ist die Verstärkung dieses Differenzverstärkers. Der zweite und dritte Term sind Offset-Terme, die auf der Ausgabe erscheinen. Eine eingespeiste Offset-Spannung V_offset, wie man sie vom Eingang des differentiellen Paares 811 sieht, wird bestimmt, indem der zweite und dritte Term durch die Verstärkung (gm1 × R) geteilt wird, oder aus der folgenden Gleichung (26).
Diese Gleichung (26) ist äquivalent der oben beschriebenen Gleichung (1) und ist in 12B dargestellt.
6 zeigt eine Situation, in der sich der Differenzverstärker 31 in einer korrigierenden Operation befindet und die Differenzverstärker 24-30 in einer verstärkenden Operation befinden. Die differentiellen Spannungen zwischen der analogen Eingangsspannung VIN und den einzelnen Referenzspannungen VRL, VR₁, VR₂, VR₃, VR₄, VR₅ und VRH werden durch die Differenzverstärker 24, 25, 26, 27, 28, 29 bzw. 30 verstärkt. Der Differenzverstärker 31 empfängt an beiden Eingängen des differentiellen Paares VRH, wobei er die korrigierende Operation durchführt. Schalter an den Ausgangsseiten der Differenzverstärker werden so gesteuert, dass die Ausgaben der Differenzverstärker 24-30 von den S/H-Schaltungen 32-38 jeweils abgetastet/gehalten werden. Die Ausgänge des Differenzverstärkers 31 werden von der S/H-Schaltungsreihe 3 weg geschaltet.
Nach einer bestimmten Zeitspanne beendet der Differenzverstärker 31 seine korrigierende Operation. Die Schalter auf der Ausgangsseite der Differenzverstärker werden dann, wenn die S/H-Schaltungsreihe 3 in einem Haltemodus ist, so gesteuert, dass der Differenzverstärker 31 mit der S/H-Schaltung 38 verbunden wird und die Ausgänge des Differenzverstärkers 30 von der S/H-Schaltungsreihe 3 getrennt sind. Zur gleichen Zeit wird eine Referenzspannung, die in den Differenzverstärker 30 eingespeist werden soll, von VRH in VR₅ geändert. Dies liefert VR₅ an beide Eingänge des differentiellen Paares, so dass der Differenzverstärker 30 seine korrigierende Oepration beginnt. Der Differenzverstärker 31 kehrt zu einem verstärkenden Betriebsmodus zurück, die Differenzspannung zwischen der analogen Eingangsspannung VIN und der Referenzspannung VRH verstärkend. Nach einer weiteren bestimmten Zeitspanne tritt der Differenzverstärker 29 wiederum in eine korrigierende Operation ein.
Korrigierende Operationen werden über die Differenzverstärkerreihe sukzessiv in absteigender Reihenfolge durchgeführt. Bei Abschluss der korrigierenden Operation unten kehren die korrigierende Operationen einfach um, so dass sie dieses Mal sukzessiv in aufsteigender Reihenfolge ausgeführt werden. Bei Abschluss oben kehren die korrigierenden Operationen wieder um, so dass sie in absteigender Reihenfolge sukzessiv durchgeführt werden. Auf diese Weise werden die Operationen sukzessiv in Staffelform wiederholt. Dies zielt darauf ab, die Anzahl von Schaltern, die zum Schalten der Eingänge/Ausgänge der Differenzverstärker betätigt werden müssen, zu reduzieren.
7A zeigt eine vereinfachte Teilschaltung des A/D-Wandlers in 6. Abgesehen von der analogen Eingangsspannung VIN werden Referenzspannungen VR1, VR2 und VR3 erzeugt. Die Referenzspannungen VR1, VR2 und VR3 werden über Schalter 707 und 708 jeweils in einen der Differenzverstärker 701-704 eingespeist. Eine Steuerschaltung 706 führt eine AN/AUS-Steuerung der Schalter 707, 708 und 709 aus.
In 7A befindet sich der Differenzverstärker 701 in einem korrigierenden Betriebsmodus, und die Differenzverstärker 702-704 befinden sich in einem verstärkenden Betriebsmodus. Der Differenzverstärker 701 empfängt hier die Referenzspannung VR₃ an sowohl seinem positiven Eingangsanschluss als auch negativen Eingangsanschluss. Der Differenzverstärker 702 empfängt die analoge Spannung VIN und die Referenzspannung VR3. Der Differenzverstärker 703 empfängt die analoge Spannung VIN und die Referenzspannung VR2. Der Differenzverstärker 704 empfängt die analoge Spannung VIN und die Referenzspannung VR1.
Die Differenzverstärker 701-704 geben ihre differentiellen Ausgaben über den Schalter 709 an eine S/H-Schaltungsreihe 705 aus. Die S/H-Schaltungsreihe 705 enthält S/H-Schaltungen 705a, 705b und 705c. Die Ausgänge des Differenzverstärkers 701 sind von der S/H-Schaltungsreihe 705 getrennt. Die Ausgänge des Differenzverstärkers 702 sind mit der S/H-Schaltung 705a verbunden. Die Ausgänge des Differenzverstärkers 703 sind mit der S/H-Schaltung 705b verbunden. Die Ausgänge des Differenzverstärkers 704 sind mit der S/H-Schaltung 705c verbunden.
7B ist ein Zeitlagendiagramm, das die Operationen des A/D-Wandlers in 7A zeigt. Der Abtasttakt 721 der S/H-Schaltungsreihe 705 hat einen Umwandlungszyklus 722. Gemäß diesem Abtasttakt 721 schalten die Differenzverstärker 701-704 zwischen korrigierenden und verstärkenden Betriebsmodi um. Bei einer Periode 731 tritt der Differenzverstärker 701 in einen korrigierenden Betriebsmodus ein, und die anderen Differenzverstärker 702-704 treten in einen verstärkenden Betriebsmodus ein. Bei einer Periode 732 tritt nur der Differenzverstärker 702 in einen korrigierenden Betriebsmodus ein; bei einer Periode 733 nur der Differenzverstärker 703; und bei einer Periode 734 nur der Differenzverstärker 704.
In der vorliegenden Ausführungsform sind Differenzverstärker mit korrigierenden/verstärkenden Betriebsmodi wie in 8A gezeigt konfiguriert. Außerdem ist zumindest ein zusätzlicher Differenzverstärker mit dieser Konfiguration der minimalen Anzahl von Differenzverstärkern hinzugefügt, die in der A/D-Umwandlung der ersten Stufe erforderlich sind, so dass zu irgendeinem Zeitpunkt der (die) hinzugefügte(n) Differenzverstärker in einem korrigierenden Betriebsmodus betrieben wird/werden, während die anderen Differenzverstärker in einem verstärkenden Betriebsmodus sind. Bei Abschluss des korrigierenden Betriebsmodus werden benachbarte Differenzverstärker in einen korrigierenden Betriebsmodus zeitlich kontinuierlich geschaltet, wodurch die Differenzverstärker Verstärkung → Korrektur → Verstärkung → ... in Staffelform wiederholen. Die Reihe von Operationen wird durch die Steuerschaltung gesteuert.
Ein Konfigurieren der Differenzverstärker wie in 8A gezeigt ermöglicht die Korrektur der eingespeisten Offset-Spannungen. In der Konfiguration von 8A sind die Kapazitätselemente zum Halten von Korrekturspannungen mit dem differentiellen Paar 813 verbunden. Da diese Kapazitätselemente von dem analogen Eingangsanschluss nicht direkt sichtbar sind, können die Kapazitäten erhöht werden, um eine Leckage von Ladung zu reduzieren. Außerdem ist in der Konfiguration von 8A die Eingangskapazität, vom analogen Eingangsanschluss aus gesehen, eine Gate-Kapazität des differentiellen Pars 811 und ist in Abhängigkeit von der Transistorgröße des differentiellen Paars sehr viel kleiner.
Die Differenzverstärker mit der Konfiguration von 8A führen ihre verstärkenden Operationen und korrigierenden Operationen unabhängig aus. Differenzverstärker in einer korrigierenden Operation können somit nicht als Teil des A/D-Wandlers fungieren. Wie in 7A gezeigt ist, werden dann α zusätzliche Differenzverstärker (α ≥ 1) bezüglich der Anzahl von Referenzspannungspegel hinzugefügt, um die Differenzverstärkerreihe zu bilden, und die α Differenzverstärker 701 in einem korrigierenden Betriebsmodus werden von dem A/D-Wandler vorübergehend getrennt. Nach einer bestimmten Zeit für die korrigierenden Operationen werden andere α Differenzverstärker von dem A/D-Wandler in einen korrigierenden Betriebsmodus isoliert. Dieses Verfahren eliminiert die Notwendigkeit, die A/D-Umwandlungsoperation aus Gründen der korrigierenden Operationen auszusetzen (d.h. keine Verschlechterung in der Um wandlungsgeschwindigkeit). Es erlaubt auch, dass ungeachtet des Abtastzyklus (Umwandlungszyklus) wie in 7B gezeigt eine ausreichende Korrekturzeit sichergestellt wird.
Überdies ist der in der vorliegenden Ausführungsform beschriebene A/D-Wandler so konfiguriert, dass die S/H-Schaltungsreihe 3 unmittelbar nach der Differenzverstärkerreihe 2 an dem Eingangsfrontende kommt. Daher können verstärkende und korrigierende Operationen zur Zeit eines Haltens der S/H-Schaltungsreihe 3 geschaltet werden, wodurch beim Schalten auftretendes Schaltrauschen ausgeschlossen wird.
(Dritte Ausführungsform)
14 zeigt einen Differenzverstärker gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Schalter 801-810 führen die gleichen Operationen wie in der zweiten Ausführungsform aus. Im Folgenden werden die Operationen einer Ausgangswiderstandsschaltung (Ladeschaltung) 1425 unter korrigierenden und verstärkenden Operationen nacheinander beschrieben.
Anfangs werden in einer korrigierenden Operation Schalter 1419 und 1420 ausgeschaltet, und Schalter 1417 und 1418 werden eingeschaltet, was bewirkt, dass alle p-Kanal-MOS-Transistoren 1421-1424 in der Ausgangswiderstandsschaltung 1425 leiten, so dass die Transistoren 1422 und 1423 eine Mitkopplung bilden. Der Ausgangswiderstand R_oint in der korrigierenden Operation ist gegeben durch die folgende Gleichung (27).
gm3 ist hier die Gegenleitwert zwischen den Transistoren 1421 und 1424, und gm4 ist der Gegenleitwert zwischen den Transistoren 1422 und 1423.
In einer verstärkenden Operation werden als nächstes die Schalter 1417 und 1418 ausgeschaltet, und die Schalter 1419 und 1420 werden eingeschaltet. Dies trennt die Drain-Anschlüsse der Transistoren 1422 und 1423 von den differentiellen Ausgangsanschlüssen. Die Gate-Anschlüsse und Source-Anschlüsse derselben werden kurzgeschlossen, um die Gate-Source-Spannungen für einen nicht leitenden Zustand aufzuheben. Die Ausgangswiderstandsschaltung hat hier die Konfiguration wie jene von 8A. Der Ausgangswiderstand R_oamp in einer verstärkenden Operation ist durch die folgende Gleichung (28) gegeben:
Der Gegenleitwert gm3 ist nun gegeben durch die folgende Gleichung (29), wobei W die Kanalbreite der Transistoren, L die Kanallänge und Id der Drain-Strom ist:
Man nehme z.B. an, dass die Transistoren 1421 und 1423 W3, L3 und Id3 aufweisen und die Transistoren 1422 und 1423 W4, L4 und Id4 aufweisen. Gemäß einem Entwurf mit (W3/W4) = 4/5 und L3 = L4 bildet der Stromspiegel, der durch die Transistoren 1421 und 1423 (auch die Transistoren 1422 und 1424) gebildet wird, (Id3/Id4) = 4/5. Folglich ergibt die Gleichung (29) (gm3/gm4) = 4/5. Nach der Gleichung (27) ist gezeigt, dass der Ausgangswiderstand R_oint in einer korrigierenden Operation fünfmal so hoch wie der Ausgangswiderstand R_oamp in einer verstärkenden Operation ist. R in der Gleichung (1) ist der Ausgangswiderstand R_oint in einer korrigierenden Operation. Da R_oint = 5 × R_oamp ist, kann die eingespeiste Offset-Spannung ungefähr fünfmal mehr als in der Konfiguration von 8A reduziert werden.
Aus dem Vorhergehenden kann man erkennen, dass, selbst wenn die Gleichstromverstärkungen um einer linearen Verstärkung während Verstärkungsoperationen willen gesenkt werden, die Gleichstromverstärkungen in korrigierenden Operationen vorübergehend angehoben werden können, um eine ausreichende Reduzierung der eingespeisten Offset-Spannung zu erzielen.
Als nächstes wird im Detail der Differenzverstärker beschrieben, der den oben erwähnten Ausgangswiderstand vorübergehend erhöht. Die Grundoperation einer Korrektur ist die Gleiche wie in der obigen zweiten Ausführungsform beschrieben. Ein Unterschied liegt in den Widerständen der Ausgangswiderstandsschaltung bei einer Korrektur und Verstärkung; daher wird die folgende Beschreibung mit Betonung auf diesen Punkt geliefert.
Vorausgesetzt, dass der Ausgangswiderstand in einer korrigierenden Operation Ra ist, gehen die Gleichungen (11) und (12) oder die Eingangsspannun gen V_A und V_B des differentiellen Paares 813 in der korrigierenden Operation in die folgenden Gleichungen (30) und (30) über.
Nimmt man an, dass der Ausgangswiderstand sich in Rb (gewöhnlich Ra > Rb) in einer verstärkenden Operation ändert, ergeben die Gleichungen (23) und (24) oder die einzelnen Ausgangsspannungen V_on und V_ob die folgenden Gleichungen (32) und (33):
Aus den Gleichungen (32) und (33) ist die differentielle Ausgangsspannung ΔV_out durch die folgende Gleichung (34) gegeben:
Somit wird die eingespeiste Offset-Spannung in einer verstärkenden Operation erhalten, indem die Offset-Terme in der Gleichung (34) durch die Verstärkung gm1 × R in einer verstärkenden Operation geteilt werden, oder wie in der folgenden Gleichung (35)
Wenn man mit der Gleichung (26) vergleicht, wird der Wert der eingespeisten Offset-Spannung wegen R < Ra kleiner.
Zusammengefasst kann man aus den Gleichungen (26) und (35) erkennen, dass größere Ausgangswiderstände Ra in einer korrigierenden Operation die eingespeiste Offset-Spannung nach einer Offset-Korrektur senken. Der Grund dafür ist, dass je größer der Ausgangswiderstand in einer korrigierenden Operation ist, desto näher die Differenz zwischen den in den Kapazitäten 815 und 816 nach der korrigierenden Operation gehaltenen Spannungen an die Gleichung (14) kommt. Es ist auch gezeigt, dass der Ausgangswiderstand zwischen einem Zustand in einer Korrektur und einem Zustand in einer Verstärkung geändert werden kann, ohne korrigierende Operationen zu beeinflussen, da der Ausgangswiderstand in der Verstärkung niemals als ein Parameter in dem Ausdruck der korrigierten eingespeisten Offset-Spannung erscheint.
Gemäß der dritten Ausführungsform der vorliegenden Erfindung sind Differenzverstärker so konfiguriert, dass ihre Ausgangswiderstandschaltungen einen Ausgangswiderstand nur erhöhen können, wenn sie in dem korrigierenden Betriebsmodus sind. Diese Erhöhung des Ausgangswiderstands liefert eine zusätzliche Funktion eines vorübergehenden Anhebens der Gleichstromverstärkung im korrigierenden Betriebsmodus über jene im verstärkenden Betriebsmodus.
Je höher die Gleichstromverstärkungen der Differenzverstärker sind, desto höher sind die einen Offset korrigierenden Effekte. Eine zu starke Erhöhung der Gleichstromverstärkung um höherer Offsets korrigierender Effekte willen verursacht jedoch ein Problem während Verstärkungsoperationen. Das heißt, höhere Verstärkungen können Ausgangsspannungen bei kleineren Differenzen in der Eingangsspannung sättigen, wobei man anschließend dabei scheitert, die Linearität der Ausgangsspannungen bezüglich des gleichen Bereichs von Eingangsspannungen aufrechtzuerhalten. Die Nicht-Linearität von Eingang/Ausgang der Differenzverstärker am Eingangsfrontende kann eine Verschlechterung der Umwandlungsgenauigkeit bewirken.
Die Konfiguration wie in 14A macht es dann möglich, die Ausgangswiderstände nur in korrigierenden Operationen zu erhöhen. Im Verhältnis zu den Ausgangswiderständen nehmen die Differenzverstärker in der Gleichstromverstärkung zu. Das heißt, die Konfiguration von 14A erhöht vorübergehend die Gleichstromverstärkungen der Differenzverstärker nur in den korrigierenden Operationen. Als Folge des Vorhergehenden wird es möglich, Differenzverstärker zu realisieren, deren Gleichstromverstärkungen während korrigierender Operationen zunehmen, um die Offsets korrigierenden Effekte ausreichend zu verbessern, sowie deren Gleichstromverstärkungen während verstärkender Operationen abnehmen, um eine lineare Verstärkung auszuführen.
(Vierte Ausführungsform)
15 zeigt S/H-Schaltungen gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Eine S/H-Schaltung 1540 ist in einem Abtastmodus, und eine S/H-Schaltung 1550 ist in einem Haltemodus. Die Eingangsanschlüsse 1501p und 1501n sind Eingangsanschlüsse der S/H-Schaltungsreihe 4 in 6. Die S/H-Schaltung 1514 entspricht einer S/H-Schaltung SHA und die S/H-Schaltung 1550 einer S/H-Schaltung SHB.
Mit der S/H-Schaltung 1540 in einem Abtastmodus werden Schalter 1531p und 1531n in einem Schalter 1530 geöffnet, um die Verbindung zwischen der S/H-Schaltung 1540 und Ausgangsanschlüssen 1535p und 1534n zu unterbrechen. Verdrahtungskapazitäten 1533p, 1533n liegen zwischen den Ausgangsanschlüssen 1534p, 1534n bzw. einer Erdung.
Ist die S/H-Schaltung 1550 in einem Haltemodus, sind die Schalter 1532p und 1532n in einem Schalter 1530 geschlossen, um die Verbindung zwischen der S/H-Schaltung 1550 und Ausgangsanschlüssen 1536p und 1536n einzurichten. Verdrahtungskapazitäten 1535p, 1535n liegen zwischen den Ausgangsanschlüssen 1536p, 1536n bzw. einer Erdung.
Als nächstes wird die Konfiguration der S/H-Schaltung 1540 beschrieben. Der Eingangsanschluss 1501p ist über einen Schalter 1511p und einen Kondensator 1512p mit einem Eingangsanschluss inp eines Differenzverstärkers 1510 verbunden. Der Eingangsanschluss 1501n ist durch einen Schalter 1511n und einen Kondensator 1512n mit einem Eingangsanschluss inn des Differenzverstärkers 1510 verbunden. Ein Ausgangsanschluss outn des Differenzverstärkers 1510 ist über einen Schalter 1514p mit dem Eingangsanschluss inp und über einen Schalter 1513p mit dem Verbindungsknoten zwischen dem Schalter 1511p und dem Kondenstor 1512p verbunden. Ein Ausgangsanschluss outp des Differenzverstärkers 1510 ist über einen Schalter 1514n mit dem Eingangsanschluss inn und über einen Schalter 1513n mit dem Verbindungsknoten zwischen dem Schalter 1511n und dem Kondensator 1512n verbunden. Ein Steuersignal vom Codierer 6 oder dergleichen (6) wird in den Steueranschluss ctrl des Differenzverstärkers über einen Anschluss 1516 eingespeist.
Die S/H-Schaltung 1550 ist identisch mit der S/H-Schaltung 1540, die oben beschrieben wurde, mit einem Differenzverstärker 1520 anstelle des Differenzverstärkers 1510. Da die S/H-Schaltung 1540 in einem Abtastmodus ist, sind die Schalter 1511p, 1511n, 1514p und 1514n geschlossen, und die Schalter 1513p und 1514n sind geöffnet. Im Gegensatz dazu ist die S/H-Schaltung 1550 in einem Haltemodus, wobei die Schalter 1511p, 1511n, 1514p und 1514n geöffnet und die Schalter 1513p und 1513n geschlossen sind.
16A ist ein Schaltungsdiagramm des Differenzverstärkers 1510. 16B ist ein Schaltungsdiagramm des Differenzverstärkers 1520. Die Differenzverstärker 1510 und 1520 haben jeweils eine Stromquelle Ibs, um einen konstanten Strom an die gekoppelten Source-Anschlüsse des differentiellen Eingangspaars zu liefern, gekoppelt mit einer einzigen Stromquelle Ibh mit einem Schalter 1605, der einen Strompfad davon an/ausschalten kann.
Nun wird im Detail die Konfiguration der Differenzverstärker 1510 und 1520 beschrieben. Ein p-Kanal-MOS-Transistor 1601 ist an seiner Source mit einer Stromversorgungsspannung und seinem Drain mit einem Ausgangsanschluss outn verbunden. Ein p-Kanal-MOS-Transistor 1602 ist an seiner Source mit der Stromversorgungsspannung und an seinem Drain mit dem Ausgangsanschluss outp verbunden. Die Gates der Transistoren 1601 und 1602 sind beide mit einem Anschluss mit vorbestimmter Spannung verbunden. Ein n-Kanal-MOS-Transistor 1603 ist an seinem Drain mit dem Ausgangsanschluss outn und an seinem Gate mit dem Eingangsanschluss inp verbunden. Ein n-Kanal-MOS-Transistor 1604 ist an seinem Drain mit dem Ausgangsanschluss outp und an seinem Gate mit dem Eingangsanschluss inn verbunden. Die Sources der Transistoren 1603 und 1604 sind miteinander verbunden.
Die Konstantstromquelle Ibs ist an einem Ende mit dem Verbindungsknoten zwischen den Sources der Transistoren 1603 und 1604 verbunden und ist am anderen Ende geerdet. Die Konstantstromquelle Ibn ist an einem Ende mit den Verbindungsknoten zwischen den Sources der Transistoren 1603 und 1604 über den Schalter 1605 verbunden und ist am anderen Ende geerdet. Der Schalter 1605 wird durch das Steuersignal vom Codierer 6 oder dergleichen (6) gesteuert, um den Strompfad an/auszuschalten.
16C ist ein anderes Konfigurationsbeispiel von zwei Stromquellen, um Ströme mit zwei Werten zu liefern. Die Stromquellen 1611, 1612 und der Schalter 1613 in 16C werden verwendet, während die Stromquellen Ibs und Ibh in 16A und 16B verwendet werden. Die Stromquellen 1611 und 1612 sind miteinander in Reihe geschaltet. Der Schalter 1613 ist mit der Stromquelle 1611 parallel geschaltet. Man nehme z.B. an, dass die Stromquelle 1611 einen Strom mit einem Wert 5 liefern kann und die Stromquelle 1612 einen Strom mit einem Wert 10 liefern kann. Durch Einschalten des Schalters 1613, um die serielle Verbindung des Schalters 1613 und der Stromquelle 1612 zu einem Strompfad zu machen, kann Strom mit einem Wert 10 geliefert werden. Durch Ausschalten des Schalters 1613, um die serielle Verbindung der Stromquellen 1611 und 1612 zum Strompfad zu machen, kann ein Strom mit einem Wert 5 geliefert werden. Durch Ein/Ausschalten des Schalters 1613 kann folglich ein Strom mit zwei Werten geliefert werden. Als nächstes werden Konfigurationsbeispiele beschrieben, in denen die Stromquellen Ibs und Ibh wie in 16A und 16B gezeigt verwendet werden.
In 15 sind die Kapazitäten 1533p, 1533n, 1535p und 1535n die Eingangskapazitäten der jeweiligen Anschlüsse der nächsten Stufe. 15 zeigt eine Situation, in der die Schalter 1532p und 1532n in dem Selektorschalter 1530 Daten der S/H-Schaltung 1520 zur nächsten Stufe übertragen. Der Schalter 1605, um die Stromquelle Ibh im Differenzverstärker 1520 zu versorgen, ist hier eingeschaltet, um einen Vorspannungsstrom Ibs + Ibh zu liefern.
17 zeigt Zeitvariationen der Vorspannungsströme in dem Differenzverstärker 1510 der S/H-Schaltung 1540 und dem Differenzverstärker 1520 der S/H-Schaltung 1550. In 17 ist der Vorspannungsstrom der S/H-Schaltung 1540 oben und der Vorspannungsstrom der S/H-Schaltung 1550 unten dargestellt. Bei einer Periode 1701 tritt die S/H-Schaltung 1540 in einen Abtastmodus und die S/H-Schaltung 1550 in einen Haltemodus ein. Als nächstes tritt bei einer Periode 1702 die S/H-Schaltung 1540 in einen Haltemodus und die S/H-Schaltung 1550 in einen Abtastmodus ein. Anschließend werden die Perioden 1701 und 1702 abwechselnd wiederholt. Die S/H-Schaltungen 1540 und 1550 haben einen Vorspannungsstrom 1722 von Ibs in einem Abtastmodus und einen Vorspannungsstrom 1721 von Ibs + Ibh in einem Haltemodus.
Wie in 17 gezeigt ist, kann der Vorspannungsstrom in einem Haltemodus zwei Werte 1721 und 1722 annehmen.
Der Vorspannungsstrom 1721 dient für Situationen, in denen sich die S/H-Schaltung in einem Haltemodus befindet und Daten zur nächsten Stufe überträgt. Der Schalter 1605 schaltet für einen Vorspannungsstromwert Ibs+Ibh hier ein. Auf der anderen Seite dient der Vorspannungsstrom 1722 für Situationen, in denen keine Daten zur nächsten Stufe übertragen werden. Da der Schalter 1605 nicht einschaltet, hat der Strom den gleichen Wert Ibs wie in einem Abtastmodus.
Man nehme an, dass die Anzahl von S/H-Schaltungen, die in einer S/H-Schaltungsreihe enthalten sind, 2N beträgt. In einem gegebenen Abtastzyklus (Umwandlungszyklus) sind dann N in der Schaltungen in einem Abtastmodus, und die verbleibenden N sind in einem Haltemodus. Unter den N S/H-Schaltungen im Haltemodus übertragen außerdem vier Daten zur nächsten Stufe während eines Abtastzyklus. Die verbleibenden (N-4) Schaltungen führen einfach Halteoperationen aus. Falls die vier Schaltungen exklusiv in den Zustand des Vorspannungsstroms 1721 versetzt werden und der Rest in den Zustand des Vorspannungsstroms 1722 gesteuert wird, hat dann die S/H-Schaltungsreihe einen zeitlich gemittelten Gesamtstromverbrauch I_tot1, der durch die folgende Gleichung (36) gegeben ist Itot1 = 4·(Ibs + Ibh) + (2N – 4)·Ibs[A] (36)
Falls auf der anderen Seite alle S/H-Schaltungen im Haltemodus auf den Vorspannungsstrom 1721 von 17 eingestellt sind, hat die S/H-Schaltungsreihe einen zeitlich gemittelten Gesamtstromverbrauch I_tot2, der durch die folgende Gleichung (37) gegeben ist: Itot2 = N·(Ibs + Ibh) + N·Ibs[A] (37)
In den Fällen, in denen die Differenzverstärker eine einzige Stromquelle Ibs+ Ibh enthalten, statt eine Konfiguration aus Schaltern und Stromquellen aufzuweisen, wie in 16A und 16B gezeigt ist, ist außerdem der zeitlich gemittelte Gesamtstromverbrauch I_tot3 durch die folgende Gleichung (38) gegeben: Itot3 = 2N·(Ibs + Ibh)[A] (38)
Die Gleichungen (36)-(38) zeigen, dass I_tot1 < I_tot2 < I_tot3 gilt. Wie aus der Gleichung (36) klar ist, kann die vorliegende Ausführungsform den Stromverbrauch auf ein Minimum drücken, wodurch eine Reduzierung des Leistungsverbrauchs erzielt wird.
Gemäß der vierten Ausführungsform der vorliegenden Erfindung sind zwei S/H-Schaltungen parallel vor jeden Selektorschalter in den einzelnen A/D-Umwandlungsblöcken eingefügt. In jeder der S/H-Schaltungen ist mindestens eine Stromquelle mit einem Schalter zum Ein/Ausschalten des Strompfads mit den gekoppelten Source-Anschlüssen eines differentiellen Eingangspaars im Differenzverstärker, die S/H-Schaltung bildend, parallel mit einer Konstantstromquelle verbunden. In einer S/H-Schaltungsreihe empfangen nur vier S/H-Schaltungen, die vier gegebene differentielle Spannungen oder Interpolationsspannungen halten, die zur nächsten Stufe übertragen werden sollen, Selektorschalter-Steuersignale, die vom Codierer erzeugt werden, die die Schalter in deren Differenzverstärkern einschalten. Dadurch arbeiten die Differenzverstärker derart, dass sie den Vorspannungsstrom nur vorübergehend zu erhöhen, während Daten zur nächsten Stufe übertragen werden.
Die S/H-Schaltungen vor den Selektorschaltern in jedem A/D-Umwandlungsblock sollen große Ladekapazitäten (nämlich Verdrahtungskapazitäten) laden/entladen, wenn sie durch die Selektorschalter in einem Haltemodus mit der nächsten Stufe verbunden sind. Um die Operationsgeschwindigkeit der S/H-Schaltungen sicherzustellen, muss daher der Vorspannungsstrom der Differenzverstärker, die die S/H-Schaltungen bilden, auf Werte einstellbar sein, die Halteoperationen sicherstellen. In einem Abtastmodus sind jedoch die oben erwähnten Ladekapazitäten von den S/H-Schaltungen getrennt. Die Vorspannungsstromwerte, die eingestellt werden, um Halteoperationen sicherzustellen, sind daher für Abtastoperationen überspezifiziert. Die Differenzverstärker in S/H-Schaltungen sind daher wie in 16A und 16B konfiguriert, so dass die Schalter einschalten, um die Vorspannungsstromwerte allein zur Zeit eines Haltens zu erhöhen. Dies kann den Leistungsverbrauch der einzelnen S/H-Schaltungen selbst drücken, während die Geschwindigkeit der Halteoperationen sichergestellt wird.
Die Anzahl von S/H-Schaltungen in einer S/H-Schaltungsreihe, die durch Selektorschalter mit der nächsten Stufe verbunden sind, beträgt indessen zu allen Zeiten nur Vier. Daher kann der Vorspannungsstromwert der Differenzverstärker der vier Schaltungen selektiv und ausschließlich erhöht werden, um eine weitere Reduzierung des Leistungsverbrauchs des S/H-Schaltungsblocks zu bewerkstelligen.
Wie beschrieben wurde, ist es gemäß der ersten bis vierten Ausführungsformen möglich, einen A/D-Wandler zu schaffen, der alle Forderungen nach höherer Geschwindigkeit, höherer Auflösung und niedrigerem Leistungsverbrauch erfüllt.
Man beachte, dass die oben beschriebenen Ausführungsformen nur einige Beispiele einer praktischen Umsetzung der vorliegenden Erfindung gezeigt haben und nicht als den technischen Umfang der vorliegenden Erfindung beschränkend betrachten werden sollen. Das heißt, die vorliegende Erfindung kann auf verschiedene Weisen in die Praxis umgesetzt werden, ohne von dem technischen Grundgedanken und ihren prinzipiellen Merkmalen abzuweichen.
Wie beschrieben wurde, enthält die zweite Abtast/Halteschaltungsreihe die zweiten und dritten Abtast/Halteschaltungen, die mit jedem Ausgang der ersten Abtast/Halteschaltungsreihe parallel verbunden sind. Wenn die zweiten Abtast/Halteschaltungen in einem Abtastmodus sind, werden die dritten Abtast/Halteschaltungen in einen Haltemodus versetzt. Auf diese Weise führen die Abtast/Halteschaltungen in abwechselnden Umwandlungszyklen eine Abtastung durch. Der Wechsel der Abtast/Halteschaltungen zum Abtasten erlaubt eine Erhöhung der A/D-Umwandlungsgeschwindigkeit. Da eine stabile Haltezeit sichergestellt werden kann, ist es außerdem möglich, einen A/D-Wandler höherer Genauigkeit zu realisieren.

Claims

Abtast/Halteschaltung, die in einem mehrstufigen A/D-Wandler verwendet wird und aufweist: eine Referenzspannungen erzeugende Schaltung (1), um mehrere Referenzspannungen (VR₁, VR₂, ...) zu erzeugen; eine Differenzverstärkerreihe (2), die mehrere Differenzverstärker enthält, um eine analoge Eingangsspannung (VIN) des mehrstufigen A/D-Wandlers an ersten Eingangsanschlüssen und die einzelnen Referenzspannungen (VR₁, VR₂, ...), die durch die Referenzspannungen erzeugende Schaltung (1) erzeugt werden, an anderen Eingangsanschlüssen zu empfangen, Differenzspannungen zwischen der analogen Eingangsspannung und den einzelnen Referenzspannungen zu verstärken und die resultierenden einzelnen Differenzspannungen zwischen nicht invertierten Ausgangsanschlüssen und invertierten Ausgangsanschlüssen als Potenzialdifferenzen abzugeben; und eine erste Abtast/Halteschaltungsreihe (3), die mehrere erste Abtast/Halteschaltungen enthält, um die einzelnen Differenzspannungen, die von der Differenzverstärkerreihe (2) abgegeben werden, abzutasten/zu halten, gekennzeichnet durch: eine zweite Abtast/Halteschaltungsreihe (4), um Verschränkungsoperationen durchzuführen, mit einem Paar zweite und dritte Abtast/Halteschaltungen, das mit jedem Ausgang der ersten Abtast/Halteschaltungsreihe (3) verbunden ist.
Mehrstufiger A/D-Wandler, mit: der Abtast/Halteschaltung nach Anspruch 1; einer ersten Komparatorreihe (5), die mehrere Komparatoren enthält, um zu bestimmen, ob die einzelnen Differenzspannungen, die von der ersten Abtast/Halteschaltungsreihe (3) gehalten werden, positiv oder negativ sind; und einem ersten Codierer (6), um einen digitalen Code auszugeben, der den Ausgaben der ersten Komparatorreihe (5) entspricht.
Mehrstufiger A/D-Wandler nach Anspruch 2, wobei der erste Codierer (6), während ein digitaler Code entsprechend den Ausgaben der ersten Komparatorreihe (5) ausgegeben wird, aus den Ausgaben der ersten Komparatorreihe eine Grenze detektiert, über die die einzelnen Differenzspannungen zwischen der analogen Eingangsspannung (VIN) und den jeweiligen Referenzspannungen (VR₁, VR₂, ...) im Vorzeichen invertiert werden, und ein Steuersignal (CTL) erzeugt, um eine erste Selektorschalterreihe (7) zu steuern, um vier Paare Differenzspannungen an einen A/D-Umwandlungsblock (8-16) in der nächsten Stufe zu übertragen, welche vier Paare Differenzspannungen von den einzelnen Differenzspannungen genommen werden, die von der zweiten Abtast-Halteschaltungsreihe (4) gehalten werden, und in der Umgebung der Grenze liegen, die für den A/D-Umwandlungsblock in der nächsten Stufe detektiert wurden.
Mehrstufiger A/D-Wandler nach Anspruch 3, wobei die erste Selektorschalterreihe (7) durch das Steuersignal (CTL) gesteuert wird, das vom ersten Codierer (6) erzeugt wird, um die gegebenen vier Paare Differenzspannungen von der zweiten Abtast/Halteschaltungsreihe (4) zu übertragen.
Mehrstufiger A/D-Wandler nach Anspruch 4, wobei der A/D-Umwandlungsblock (8-16) in der nächsten Stufe umfasst: erste (8), zweite (9), dritte (10) und vierte (11) Differenzverstärker, um vier Paare Differenzspannungen zu verstärken, die von der ersten Selektorschalterreihe (7) übertragen wurden, und die resultierenden einzelnen Differenzspannungen zwischen nicht invertierten Ausgangsanschlüssen und invertierten Ausgangsanschlüssen als Potenzialdifferenzen abzugeben; eine Interpolationsschaltung (12), um die Ausgaben der nicht invertierten Ausgangsanschlüsse und invertierten Ausgangsanschlüsse des ersten (8) und zweiten (9) Differenzverstärkers, der nicht invertierten Ausgangsanschlüsse und invertierten Ausgangsanschlüsse des zweiten (9) und dritten (10) Differenzverstärkers bzw. der nicht invertierten Ausgangsanschlüsse und invertierten Ausgangsanschlüsse des dritten (10) und vierten (11) Differenzverstärkers mit Im pedanzelementreihen zu teilen, um mehrere interpolierte Differenzspannungen zu erzeugen; eine zweite Komparatorreihe (14), die mehrere Komparatoren enthält, um zu bestimmen, ob die einzelnen interpolierten Differenzspannungen, die durch die Interpolationsschaltung (12) erzeugt wurden, positiv oder negativ sind; und einen zweiten Codierer (15), um einen digitalen Code abzugeben, der den Ausgaben der zweiten Komparatorreihe (14) entspricht.
Mehrstufiger A/D-Wandler nach Anspruch 5, ferner mit einer dritten Abtast/Halteschaltungsreihe (13) mit zwei Abtast/Halteschaltungen, die mit jeder der interpolierten Differenzspannungen, die durch die Interpolationsschaltung (12) erzeugt werden, parallel verbunden sind, wobei eine der Abtast/Halteschaltungen in einen Abtastmodus gebracht wird, während die andere Abtast/Haltsschaltung in einem Haltemodus ist, so dass jede der einzelnen differenziellen Interpolationsspannungen, die durch die Interpolationsschaltung erzeugt wurden, in Umwandlungszyklen abwechselnd abgetastet werden und wobei der zweite Codierer (15), während ein digitaler Code entsprechend den Ausgaben der zweiten Komparatorreihe (14) ausgegeben wird, aus den Ausgaben der zweiten Komparatorreihe eine Grenze detektiert, über die die einzelnen differenziellen Interpolationsspannungen im Vorzeichen invertiert werden, und ein Steuersignal erzeugt, um eine zweite Selektorschalterreihe (16) zu steuern, um aus den einzelnen differenziellen Interpolationsspannungen, die durch die dritte Abtast/Halteschaltungsreihe (13) gehalten werden, gegebene vier differenzielle Interpolationsspannungen zu übertragen, die in der Umgebung der Grenze liegen, die für einen A/D-Umwandlungsblock (17-22) in der noch nächsten Stufe detektiert wurden.
Mehrstufiger A/D-Wandler nach Anspruch 2, wobei jeder der Differenzverstärker (24-31) in der Differenzverstärkerreihe (2) umfasst: eine Steuerschaltung (706), um zwischen einem verstärkenden Betriebsmodus und einem einen Offset korrigierenden Betriebsmodus zu schalten; ein erstes Paar differenzielle Transistoren (811a, 811b), um als Eingabeeinheit in dem verstärkenden Betriebsmodus zu dienen; ein zweites Paar differenzielle Transistoren (813a, 813b), die einzelne Drain-Anschlüsse mit dem ersten Paar differenzielle Transistoren gemeinsam nutzen; zwei Kapazitätselemente (815, 816), die zwischen die Gate-Anschlüsse des zweiten Paars differenzielle Transistoren bzw. ein Referenzpotenzial geschaltet sind; Ausgangswiderstände (817a, 817b, 1425), die mit den gemeinsam genutzten Drain-Anschlüssen des ersten und zweiten Paars differenzielle Transistoren verbunden sind; zwei erste Schalter (807, 808), um differenzielle Ausgangsanschlüsse und die jeweiligen Gate-Anschlüsse des zweiten Paars differenzielle Transistoren kurzzuschließen; und zweite Schalter (801, 803-806, 809, 810), um eine Eingabe/Ausgabe in Abhängigkeit davon zu schalten, ob ein verstärkender Betriebsmodus oder ein einen Offset korrigierenden Betriebsmodus ausgewählt ist.
Mehrstufiger A/D-Wandler nach Anspruch 7, wobei die Differenzverstärkerreihen (2) mindestens einen Differenzverstärker (24-31) mehr als die Anzahl Referenzspannungen (VR₁, VR₂, ...) enthält, die durch die Referenzspannungen erzeugende Schaltung (1) erzeugt werden sollen; und zu einem beliebigen Zeitpunkt die Differenzverstärker in der gleichen Anzahl wie die Anzahl der Referenzspannungen in einem verstärkenden Betriebsmodus sind und der Rest in einem einen Offset korrigierenden Betriebsmodus ist.
Mehrstufiger A/D-Wandler nach Anspruch 8, wobei die Differenzverstärker (24-31) in dem einen Offset korrigierenden Betriebsmodus die zweiten Schalter (801, 803-806, 809, 810) für eine Eingabe/Ausgabe ausschalten, um eine einen Offset korrigierende Operation durchzuführen, und in dem verstärkenden Betriebsmodus die zweiten Schalter für eine Eingabe/Ausgabe einschalten, um eine Verstärkungsoperation durchzuführen.
Mehrstufiger A/D-Wandler nach Anspruch 9, wobei: die Differenzverstärker (24-31), nach dem Abschluss der einen Offset korrigierenden Operation, von dem einen Offset korrigierenden Betriebsmodus zu dem verstärkenden Betriebsmodus geschaltet werden, wenn die nachfolgende erste Abtast/Halteschaltungsreihe (3) in einem Haltemodus ist; und ein anderer Differenzverstärker oder andere Differenzverstärker in dem verstärkenden Betriebsmodus von dem verstärkenden Betriebsmodus stattdessen zu dem einen Offset korrigierenden Betriebsmodus geschaltet wird/werden.
Mehrstufiger A/D-Wandler nach Anspruch 10, wobei der (die) Differenzverstärker, die von dem einen Offset korrigierenden Betriebsmodus zu dem verstärkenden Betriebsmodus geschaltet werden sollen, und der (die) Differenzverstärker, die von dem verstärkenden Betriebsmodus zum einen Offset korrigierenden Betriebsmodus geschaltet werden sollen, einander benachbart sind, so dass das Schalten über die mehreren Differenzverstärker innerhalb der Differenzverstärkerreihe (2) nach Relais-Art ukzessiv durchgeführt wird.
Mehrstufiger A/D-Wandler nach Anspruch 11, wobei die Differenzverstärkerreihe (2) eine Differenzverstärkerreihe an dem Eingabefrontende des A/D-Wandlers ist.
Mehrstufiger A/D-Wandler nach einem der Ansprüche 7 bis 12, wobei die Ausgangswiderstände durch einen Verstärker (1425) zum Anheben der Verstärkungsfaktoren der Differenzverstärker in dem einen Offset korrigierenden Betriebsmodus und zum Absenken der Verstärkungsfaktoren der Differenzverstärker in dem verstärkenden Betriebsmodus geliefert werden.
Mehrstufiger A/D-Wandler nach Anspruch 2, 3 oder 13, wobei die zweite und dritte Abtast/Halteschaltung (3, 4) Differenzverstärker (1510, 1520) aufweisen; und die Differenzverstärker jeweils eine Konstantstromquelle (Ibs) aufweisen, die mit den gekoppelten Source-Anschlüssen eines Paars differenzielle Eingangstransistors (1603, 1604) verbunden werden sollen, und eine oder mehrere Stromquellen (Ibh) vom Schaltertyp, die mit der Konstantstromquelle parallel verbunden werden sollen, mit einem Schalter (1605) zum Verbinden/Trennen ihres Stromweges.
Mehrstufiger A/D-Wandler nach Anspruch 14, wobei die Stromquellen (Ibs) vom Schaltertyp ihre Stromwege in einem Abtastmodus trennen und ihre Stromwege in einem Haltemodus verbinden.
Mehrstufiger A/D-Wandler nach Anspruch 15, wobei mindestens vier Abtast/Halteschaltungen in der zweiten Abtast/Halteschaltungsreihe (4), die die gegebenen vier Differenzspannungen für eine Übertragung zur nächsten Stufe (8-16) halten, die Stromwege der Stromquellen vom Schaltertyp in ihren Differenzverstärkern verbinden, während die Abtast/Halteschaltungen, die andere Differenzspannungen halten, die Stromwege der Stromquellen vom Schaltertyp in ihren Differenzverstärkern trennen.
Mehrstufiger A/D-Wandler nach einem der Ansprüche 2 bis 16, wobei die zweite Abtast/Halteschaltungsreihe (4) die zweite und dritte Abtast/Halteschaltung in doppelt so großen Zyklen wie die Abtastzyklen der ersten Abtast/Halteschaltungsreihe verschränkt.