DE3854582T2

DE3854582T2 - AD-Wandler.

Info

Publication number: DE3854582T2
Application number: DE3854582T
Authority: DE
Inventors: Tetsuya C O Patent Divisi Iida; Naoki Sugawa; Kazuhiro C O Patent Divi Tsuji
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-04
Filing date: 1988-03-04
Publication date: 1997-01-09
Anticipated expiration: 2008-03-05
Also published as: JPH0810830B2; KR900008820B1; US4893124A; DE3854582D1; EP0281155A3; JPS63215223A; KR880012019A; EP0281155A2; EP0281155B1

Description

Die vorliegende Erfindung bezieht sich auf einen Analog/Digital-wandler und insbesondere auf einen Analog/Digital-wandler, der in einer Ausrüstung, wie beispielsweise in einem Videosignalprozessor, verwendet wird, welche eine Hochgeschwindigkeits-Umwandlungsoperation erfordert.
Ein sogenannter Flucht- oder Parallel-A/D-Wandler der in einer Literaturstelle 1 ("Monolithic Expandable 6 Bit 20 MHz CMOS/SOS A/D converter", ANDREW G. F. DINGWALL, MEMBER, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol SC-14, NO. 6, DECEMBER 1979) beschrieben ist, und ein sogenannter Unterbereichs- oder Serien- Parallel-A/D-Wandler, der in einer Literaturstelle 2 ("An 8-MHz CMOS Subranging 8-Bit A/D Converter", ANDREW G. F. DINGWALL, MEMBER, IEEE, AND VICTOR ZAZZU, MEMBER, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol SC-20, NO. 6, DECEMBER 1985) beschrieben ist, ist als ein typischer Hochgeschwindigkeits-A/D (analog-digital) Wandler bekannt.
Figur 4 zeigt das Prinzip eines Parallel-A/D-Wandlers. Ein A/D-Wandler setzt ein analoges Eingangssignal in einen n-Bit-Binärcode um und umfaßt 2n-1 parallele Spannungsvergleicher 10(1) bis 10(2n-1). Ein Eingang jedes Vergleichers empfängt gemeinsam ein analoges Eingangssignal, und ein anderer Eingang hiervon empfängt Bezugsspannungssignale, die verschiedene Spannungswerte haben, erzeugt durch einen Bezugsspannungsgenerator 11.
Jeder Spannungsgenerator 10 vergleicht den Spannungswert des analogen Eingangssignales mit einer gegebenen Bezugsspannung und speist das Vergleichsergebnis zu einem Codierer 12. Der Codierer 12 gibt ein digitales Signal entsprechend den Vergleichsergebnissen aus, das heißt einen n-Bit-Binärcode.
Der oben beschriebene Parallel-A/D-Wandler kann eine A/D-Umsetzung bzw. Wandlung mit sehr hoher Geschwindigkeit durchführen. Wie jedoch aus der obigen Beschreibung ersehen werden kann, ist eine große Anzahl von Spannungvergleichern 10, entsprechend der Anzahl der durchgeführten Quantisierungsschritte, das heißt 2n-1, erforderlich, um ein analoges Signal in ein n-Bit-Digital-Signal umzusetzen. Folglich ist diese Anordnung sehr komplex, und ein zur Bildung des Wandlers erforderlicher IC-Chip-Bereich nimmt in Falle einer IC-Ausstattung zu.
Figur 5 zeigt einen Serien-Parallel-A/D-Wandler. Dieser Wandler teilt einen n-Bit-Binärcode in obere a Bits und untere b Bits, so daß eine A/D-Wandlung bezüglich der oberen a Bits durch den Ober-Bit-A/D-Wandlerabschnitt (ADC) 13 durchgeführt wird, wonach das Betreffende bezüglich der unteren b Bits durch den A/D-Wandlerabschnitt (ADC) 14 für die unteren Bits auf der Grundlage des Umwandlungsergebnisses der oberen a Bits durchgeführt wird.
Wie in Figur 5 gezeigt ist, umfaßt der A/D-Umwandlungsabschnitt 13 einen Bezugsspannungsgenerator 11a, Spannungsvergleicher 10a und einen Codierer 12a in der gleichen Weise wie der in Figur 4 gezeigte A/D-Wandler. Da eine A/D-Umwandlung entsprechend a Bits durchgeführt wird, beträgt daher die Anzahl der Spannungsvergleicher 10a in diesem Fall 2a-1. Aus dem oben beschriebenen Grund ist die Anzahl der in dem A/D-Umwandlungsabschnitt 14 vorgesehenen Spannungvergleicher 10b eingestellt auf 2b-1 (vergleiche hierzu Seite 2, Zeile 30, der englischen Fassung). Somit ist die Gesamtzahl der Spannungsvergleicher gegeben durch 2a-1 + 2b-1, und die Anordnung kann einfacher sein als diejenige des in der Figur 4 gezeigten Parallel-A/D-Wandlers, welche 2n-1 Spannungsvergleicher benötigt (2n-1 > (2a-1 + 2b-1))
Jedoch wird der Spannungswert jeder Bezugsspannung, erzeugt durch den in dem A/D-Umwandlungsabschnitt 14 vorgesehenen Spannungsgenerator 11b, durch einen oberen Bit-Binärcode als das Umwandlungsergebnis des A/D-Umwandlungsabschnittes 13 bestimmt. Somit wird die Umwandlungsoperation des A/D-Umwandlungsabschnittes 14 durchgeführt, nachdem die Umsetzung in dem A/D-Umwandlungsabschnitt 13 abgeschlossen wurde. Aus diesem Grund können die A/D-Umwandlungsabschnitte 13 und 14 nicht ihre Umwandlungsoperationen gleichzeitig ausführen, was dazu führt, daß die zur Erzielung der Umsetzung erforderliche Zeit im Vergleich mit derjenigen des in Figur 4 dargestellten Parallel-A/D-Wandlers praktisch verdoppelt ist.
Das zum Stand der Technik zählende Dokument DE-A-30 21 880 offenbart einen A/D-Wandler ähnlich zu demjenigen, wie dieser in dem Oberbegriff des Patentanspruches 1 beschrieben ist. Bei diesem A/D-Wandler hängen Bezugsspannungen eines Wandlers für niedrigere Bits nicht von dem Umwandlungsausgangsergebnis eines Wandlers für obere Bits ab.
Weiterhin offenbart das zum Stand der Technik zählende Dokument D. Seitzer u.a., "Electronic Analog-to-Digital Converters", J. Wiley, 1983, Seiten 34 bis 37, eine ähnliche Schaltungsanordnung, bei der Umwandlungsausgangssignale von einer Seite der oberen Bits zu einer Seite der niedrigeren Bits gespeist sind, wobei Bezugsspannungen eines Analog-Digital-Wandlers für die niedrigeren Bits nicht von den Ausgangssignalen für die oberen Bits erhalten sind.
Das zum Stand der Technik zählende Dokument US-A-4 232 302 offenbart einen Analog-Digital-Wandler, bei dem Bezugsspannungen von jeweiligen ADC-Blöcken unabhängig von dem Umwandlungsausgang der anderen Analog-Digital-Wandler sind, so daß Bezugsspannungen festgelegt zu sein scheinen.
Schließlich beschreibt das Dokument IEEE International Solid-State circuits Conference, 28 (1985), Coral Gables, Florida, USA, Seiten 74 und 75, A/D-Wandler, die Zerhacker-Vergleicher verwenden.
Es ist eine Aufgabe der vorliegenden Erfindung, einen A/b-Wandler vorzusehen, der die widerstreitenden Nachteile der herkömmlichen A/D-Wandler ausschließen kann, also insbesondere die Zunahme in der Anzahl der Spannungsvergleicher und eine komplizierte Schaltungsanordnung für den Zweck der Hochgeschwindigkeitsumwandlung, und eine Abnahme in der Umwandlungsrate (Umwandlungsgeschwindigkeit), wenn die Anzahl der Spannungsvergleicher abnimmt, und die eine Hochgeschwindigkeits- A/D-Umwandlung mittels einer einzigen Schaltungsanordnung vorzunehmen vermag.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung einen A/D-Wandler vor, wie dieser im Patentanspruch 1 angegeben ist.
Dieser A/D-Wandler umfaßt insbesondere: Eine erste A/D-Umwandlungsschaltung zum Umwandeln eines analogen Eingangssignales und zum Bestimmen der oberen Bits eines n-Bit-Binärcodes, erste und zweite Abtast- und Halteschaltungen, die abwechselnd zu jeder Zeit geschaltet sind, in denen die erste A/D-Umwandlungsschaltung das analoge Eingangssignal abtastet, und die das analoge Eingangssignal synchron mit dem Abtastzeittakt der ersten A/D-Umwandlungsschaltung abtastet und hält, sowie eine zweite A/D-Umwandlungsschaltung. Die zweite A/D- Umwandlungsschaltung umfaßt einen Bezugsspannungsgenerator zum Erzeugen einer Bezugsspannung eines vorbestimmten Wertes aufgrund des Inhaltes der durch die erste A/D-Umwandlungsschaltung erhaltenen Binärcodes, einen Spannungsvergleicher zum Vergleichen des Bezugsspannungswertes mit dem Spannungswert des analogen Eingangssignales, der in der ersten oder zweiten Abtastund Halteschaltung gehalten ist, welche das analoge Eingangssignal entsprechend dem Binärcode abtastet und hält, und einen Codierer zum Codieren des Vergleichsergebnisses, das von dem Spannungsvergleicher ausgegeben ist, in einen Binärcode und zum Bestimmen der unteren Bits der n Bits.
Wenn eine der ersten und zweiten Abtast- und Halteschaltungen des A/D-Wandlers mit dem obigen Aufbau ein analoges Eingangssignal abtastet und hält, so speist die andere Abtast- und Halteschaltung zu der zweiten A/D-Wandlerschaltung einen Wert, der in einer Abtastperiode zuvor abgetastet und gehalten wurde. Daher kann, während die erste A/D-Wandlerschaltung eine A/D- Umsetzung ausführt, die zweite A/D-Wandlerschaltung eine A/D-Umsetzung eine Abtastperiode vor der gerade durch die erste A/D-Wandlerschaltung ausgeführten A/D- Wandlung durchführen. Auf diese Weise werden die erste und zweite A/D-Wandlerschaltungen auf eine Pipeline- Weise (das heißt parallel längs der Zeitbasis betrieben) betrieben, um so eine Hochgeschwindigkeits-A/D-Umsetzung möglich zu machen.
Diese Erfindung kann vollständiger anhand der folgenden Detailbeschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, in welchen:
Figur 1 ein Blockdiagramm ist, das eine schematische Anordnung eines A/D-Wandlers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Figur 2 ein Blockdiagramm ist, das im Detail einen Hauptteil des A/D-Wandlers gemäß einem anderen Ausführungsbeispiel der Erfindung zeigt,
Figuren 3A bis 3G Zeitdiagramme zum Erläutern des Betriebs des in Figur 2 dargestellten A/D-Wandlers sind,
Figur 4 ein Diagramm ist, das einen herkömmlichen Parallel-A/D-Wandler zeigt,
Figur 5 ein Diagramm ist, das einen herkömmlichen Serien-Parallel-A/D-Wandler zeigt,
Figur 6 ein Blockdiagramm ist, das im Detail eine Anordnung eines A/D-Wandlers gemäß einem noch anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Figuren 7A bis 7F Zeitdiagramme zum Erläutern des Betriebs des in Figur 6 dargestellten A/D-Wandlers sind,
Figur 8 ein Blockdiagramm ist, das einen schematische Anordnung eines A/D-Wandlers gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Figur 9 ein Blockdiagramm ist, das im Detail die Anordnung des in Figur 8 dargestellten A/D-Wandlers zeigt,
Figuren 10A bis 10L Zeitdiagramme zum Erläutern des Betriebs des in Figur 9 dargestellten A/D-Wandlers sind,
Figur 11 ein Schaltungsdiagramm ist, das eine Abwandlung eines Spannungvergleichers (21) zeigt, wie dieser in Figur 2 und so weiter gezeigt ist,
Figur 12 ein Ersatzschaltbild zum Erläutern des Betriebs der Schaltung von Figur 11 ist,
Figuren 13 bis 17 Diagramme sind, die eine Vielzahl von Detailanordnungen eines invertierenden Verstärkers zeigen, wie dieser in Figur 11 dargestellt ist,
Figuren 18 bis 23 Diagramme sind, die eine Vielzahl von Detailanordnungen eines Pufferverstärkers zeigen, wie dieser in Figur 11 dargestellt ist,
Figuren 24 und 25 Diagramme sind, die Detailanordnungen einer Konstantspannungsquelle darstellen, wie diese in den Figuren 14 und 15 gezeigt ist,
Figuren 26 und 27 Diagramme sind, die Detailanordnungen einer Schalterschaltung zeigen, wie diese in Figur 11 dargestellt ist,
Figur 28 ein Schaltungsdiagramm ist, das eine Abwandlung eines Spannungsvergleichers (21) darstellt, wie dieser in Figur 11 und so weiter gezeigt ist, und
Figur 29 ein Ersatzschaltbild zeigt, um die Vorteile der in Figur 11 dargestellten Schaltung zu erläutern.
Ein Ausführungsbeispiel der vorliegenden Erfindung wird im folgenden anhand der begleitenden Zeichnungen beschrieben.
Figur 1 zeigt einen A/D-Wandler gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem A/D-Wandler wird eine A/D-Umsetzung bezüglich oberen a Bits durchgeführt durch einen Ober-Bit-A/D-Wandlungsabschnitt (ADC) 13 und diejenige bezüglich unteren b Bits wird durchgeführt durch einen Unter-Bit-A/D- Wandlungsabschnitt (ADC) 14. Dieses Merkmal ist das gleiche wie dasjenige des in Figur 5 gezeigten herkömmlichen A/D-Wandlers. Jedoch wird bei diesem Ausführungsbeispiel ein "Pipelining" der ADCs 13 und 14 durchgeführt mittels zwei Abtast- und Halteschaltungen (S/H) 15a und 15b, die mit dem Eingangsanschluß des ADC 14 verbunden sind.
Die Operationen der S/H-Schaltungen 15a und 15b werden durch zwei Schalter S1 und S2 zwischen einer Abtastund Halteoperation für ein analoges Eingangssignal Vin und einer Ausgangsoperation für den abgetasteten und gehaltenen Wert geschaltet. Das heißt, wenn eine S/H- Schaltung, beispielsweise die Schaltung 15a, ein analoges Eingangssignal Vin abtastet und hält, so speist die andere S/H-Schaltung 15b einen Wert (V15b), der eine Abtastperiode zuvor abgetastet und gehalten wurde, zum ADC 14.
Da die Schalter S1 und S2 bei jeder Abtastoperation geschaltet werden, wenn ein ADC 13 entsprechend den oberen a Bits ein analoges Eingangssignal Vin abtastet, tastet eine der S/H-Schaltungen 15a und 15b das gleiche analoge Eingangssignal Vin ab. Wenn die oberen a Bits, die als der abgetastete Wert des ADC 13 erhalten sind, bestimmt sind, werden die Schalter S1 und S2 geschaltet, und der ADC 14 empfängt ein Ergebnis D13 der oberen a Bits und einen Abtastwert V15a oder V15b des analogen Eingangssignales Vin. Dieser Wert wurde durch die S/H-Schaltung 15a oder 15b abgetastet und gehalten und entspricht den oberen a Bits.
Der ADC 14 vergleicht Bezugsspannungen, die jeweils durch den Inhalt der oberen a Bits bestimmt sind, mit dem Spannungswert (V15a oder V15b) des analogen Eingangssignales mittels 2b-1 Spannungsvergleichern (10b) und setzt die Vergleichsergebnisse in einen Binärcode mittels eines Codierers (12b) um, um die unteren b Bits zu bestimmen. Die oberen a Bits vom ADC 13 werden durch eine Verzögerungsschaltung 16 um die Zeit verzögert, die erforderlich ist, um die A/D-Umsetzung im ADC 14 abzuschließen, um so mit den unteren b Bits vom ADC 14 synchronisiert zu sein, und sodann als ein n-Bit-Binärcode ausgegeben.
Auf diese Weise führt, während der ADC 14 die A/D-Umsetzung vomimmt, der ADC 13 die A/D-Umsetzung des nächsten analogen Eingangssignales durch, wobei eine der S/H-Schaltungen 15a und 15b den Abtastwert dieses analogen Eingangssignales hält.
Auf diese Weise werden die Ober- und Unter-Bit-ADCs 13 und 14 auf eine Pipeline-Weise betrieben, mit dem Ergebnis, daß die A/D-Umsetzungsrate so hoch wie diejenige des in Figur 4 gezeigten Parallel-A/D-Wandlers sein kann. Da der n-Bit-Binärcode in obere a Bits und untere b Bits geteilt ist und die A/D-Umsetzung durchgeführt wird, beträgt zusätzlich die Gesamtzahl der in diesem A/D-Wandler vorgesehenen Spannungvergleicher 2a-i + 2b-1 und kann so stark vermindert werden im Vergleich mit dem Parallel-A/D-Wandler, der 2n-1 Vergleicher benötigt.
Es sei beispielsweise angenommen, daß ein analoges Eingangssignai Vin in einen Acht-Bit-Binärcode (vier obere Bits und vier untere Bits) umgewandelt wird. Dann benötigt der in Figur 4 gezeigte Parallel-A/D-Wandler 255 (= 2&sup8;-1) Spannungsvergleicher, während der A/D- Wandler der vorliegenden Erfindung lediglich 30 Spannungsvergleicher (= 2&sup4;-1 + 2&sup4;-1) erfordert.
Figur 2 zeigt einen A/D-Wandler gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Der A/D-Wandler dieses Ausführungsbeispiels hat grundsätzlich die gleiche Anordnung wie diejenige des in Figur 1 dargestellten A/D-Wandlers, mit der Ausnahme, daß anstelle unabhängiger S/H-Schaltungen 15a und 15b zwei Zerhackerspannungsvergleicherabschnitte 21A und 21B als 2b-1 Spannungsvergleicher 21, die in dem Unter-Bit- ADC 140 für untere b Bits vorgesehen sind, angeordnet sind und eine Abtast- und Haltefunktion haben.
Der Zerhackerspannungsvergleicherabschnitt 21A umfaßt einen Inverter I1, einen Kondensator C1 und Schalter S11 bis 13. Der Zerhackerspannungsvergleicherabschnitt 21B umfaßt einen Inverter 12, einen Kondensator C2 und Schalter S21 bis S23. Die Ausgangssignale von diesen Spannungsvergleicherabschnitten sind in abwechselnder Weise gewählt, und das gewählte Ausgangssignal ist zu einem Codierer 22 gespeist.
Die Schalter S10 bis S13 und S21 bis S23 werden durch in Figuren 3A bis 3G gezeigte Taktsignale gesteuert. In diesen Figuren bezeichnen ein Bezugssymbol φ11 ein Taktsignal zum Steuern der Schalter S11, ein Bezugssymbol φ12 ein Taktsignal zum Steuern der Schalter S12 und S13, ein Bezugssymbol φ21 ein Taktsignal zum Steuern des Schalters S21, ein Bezugssymbol φ22 ein Taktsignal zum Steuern der Schalter S22 und S23 und ein Bezugssymbol φ10 ein Taktsignal zum Steuern des Schalters S10. Bezugssymbole φ01 und φ02 (Figuren 3A und 3B) bezeichnen Steuertaktsignale für den Ober-Bit-ADC 13, wobei eine Periode des Taktsignales φ01 oder φ02 der Verzögerungszeit der Verzögerungsschaltung 16 entspricht.
Wenn das Taktsignal φ12 (Figur 3D) auf einen "1"-Pegel geht, wird der Schalter S13 eingeschaltet, und das Potential am Eingangsanschluß des Inverters I1 wird auf eine Schwellenwertspannung VO des Inverters I1 eingestellt. Als ein Ergebnis des Taktsignales φ12, das auf einem "1"-Pegel ist, wird der Schalter S12 ebenfalls eingeschaltet, und die Spannung Vin des analogen Eingangssignales zu dieser Zeit wird verwendet, um den Kondensator C1 auf zuladen. Somit liegt eine Spannung Vin-VO (entsprechend V15a in Figur 1) an dem Kondensator C1. Dies ist die Abtastoperation im Spannungswandlerabschnitt 21A.
Wenn das Taktsignal φ12 auf einen "0"-Pegel übergeht und die Schalter S12 und S13 abgeschaltet werden, so wird die Potentialdifferenz (Vin-VO) über dem Kondensator C1 zeitweise festgelegt. Aus diesem Grund geht das Taktsignal φ11 (Figur 3C) auf einen "1"-Pegel, und der Schalter S11 schaltet ein. Wenn der Wert Vref(1) einer von einem Bezugsspannungsgenerator 11b eingespeisten Bezugsspannung größer ist als eine Spannung Vin des abgetasteten und gehaltenen analogen Eingangssignales, so wird durch den Inverter I1 ein "0"-Pegel-Ausgangssignal erzeugt; sonst wird ein "1"-Pegel-Ausgangssignal erzeugt.
Wenn auf diese Weise ein Taktsignal φ11 auf einen "1"-Pegel eingestellt ist, so wird ein Spannungsvergleich zwischen dem analogen Eingangssignal Vin und dem Bezugssignal Vref(1) durchgeführt. In diesem Fall ist das Taktsignal φ10 (Figur 3G) auf einem "1"-Pegel, und der Schalter S10 wird zu einem Spannungsvergleicherabschnitt 21A geschaltet. Daher wird das Vergleichsergebnis V21(1) zu dem Codierer 12b gespeist.
Auf ähnliche Weise wird im Spannungsvergleicherabschnitt 21B die Abtast- und Halteoperation eines analogen Eingangssignales abhängig von Taktsignalen φ21 und φ22 (Figuren 3E und 3F) durchgeführt, und ein Vergleich zwischen dem analogen Eingangssignal (entsprechend V15b in Figur 1), das im Kondensator C2 gehalten ist, und einem Bezugsspannungssignal Vref(1) wird ausgeführt. Wenn der Spannungsvergleich im Spannungsvergieicherabschnitt 21B durchgeführt wird, geht das Taktsignal φ10 auf einen "0"-Pegel, und das Vergleichsergebnis V21(1) wird zum Codierer 12B über den Schalter S10 gespeist.
2b-1 Spannungsvergleicher 21(1) bis 21(2b-1) haben die gleiche Anordnung, mit der Ausnahme, daß Werte von Bezugsspannungen Vref(1) bis Vref(2b-1), die dort anliegen, verschieden voneinander sind. Daher können ADCs 13 und 140, die jeweils den oberen a Bits und den unteren b Bits entsprechen, in einer Pipeline-Weise in der gleichen Art wie in dem in Figur 1 dargestellten A/D-Wandler betrieben werden, und somit kann eine Hochgschwindigkeits-A/D-Umsetzung realisiert werden.
Die Anzahl der Spannungsvergleicher in dem in Figur 2 dargestellten Ausführungsbeispiel ist mehr erhöht als diejenige in dem in Figur 1 gezeigten A/D-Wandler. Wenn beispielsweise eine A/D-Umsetzung für obere und untere vier Bits eines Acht-Bit-Binärcodes ausgeführt wird, so ist die Gesamtzahl der Vergleicher gegeben durch 2&sup4; - 1 + 2&sup5; - 2 = 45. Jedoch kann die Anzahl der Vergleicher (10) im Vergleich mit derjenigen des in Figur 4 dargestellten Parallel-A/D-Wandlers reduziert werden.
Es sei darauf hingewiesen, daß die Detailanordnungen des Bezugsspannungsgenerators 16 und des Codierers 12b solche verwenden können, wie diese in Figur 2 (Seite 927) oder Figur 4 (Seite 929) der Literaturstelle 1 oder in Figur 2 (Seite 1140) der Literaturstelle 1, wie diese im "Hintergrund der Erfindung" erwähnt sind, verwenden können.
Gemäß der vorliegenden Erfindung können die Ober- und Unter-Bit-ADCs auf eine Pipeline-Weise betrieben werden. Die gleiche Betriebsgeschwindigkeit (Abtastperiode) wie in dem Parallel-A/D-Wandler kann erhalten werden, obwohl die Anzahl an Vergleichern stark reduziert ist.
Figur 6 ist ein Blockdiagramm, das in Einzelheiten die Anordnung eines A/D-Wandlers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die Figuren 7A bis 7F sind Zeitsteuerdiagramme zum Erläutern des Betriebs des in Figur 6 dargestellten A/D- Wandlers.
In Figur 6 liefert ein Bezugsspannungsgenerator 11a in einem Ober-Bit-ADC 13 eine Anzahl von 2a-1 Bezugsspannungen Vr(1) bis Vr(2a-1). Eine Bezugsspannung Vr(1) wird zu einem Eingangsanschluß des Kondensators CO über einen Schalter SO1 gespeist, der abhängig von einem Taktsignal φ01 (Figur 7A) ein/ausgeschaltet ist. Der andere Anschluß des Kondensators CO ist mit dem Eingangsanschluß des Inverters IO verbunden. Der Ausgangsanschluß des Inverters IO ist mit seinem Eingangsanschluß über einen Schalter S03 verbunden, der abhängig von dem Taktsignal φ02 (Figur 7B) ein/ausgeschaltet wird. Ein analoges Eingangssignal Vin, das A/D-umzusetzen ist, wird zu einem Anschluß des Kondensators CO über den Schalter SO2 gespeist, der abhängig von dem Taktsignal φ02 ein/ausgeschaltet wird.
Schaltungskomponenten S01 bis S03, CO und IO des Spannungsvergleichers 20(1) entsprechen Schaltungskomponenten S11 bis S13, C1 und I1 des in Figur 1 gezeigten Spannungsvergleicherabschnitts 21A, und der Schaltungsbetrieb ist der gleiche wie derjenige mit Ausnahme der Taktsteuerung. Der Spannungsvergleicher 20(1) speist ein "1"-Pegelsignal V20(1) zu dem Codierer 12a, wenn ein analoges Signal Vin eine Bezugsspannung Vr(1) überschreitet.
In ähnlicher Weise speist der Spannungsvergleicher 20(2) ein "1"-Pegelsignal V20(2) zum Codierer 12a, wenn das analoge Signal Vin eine Bezugsspannung Vr(2) überschreitet. Der Spannungsvergleicher 20(2a-1) speist ein "1"-Pegelsignal V20(2a-1) zum Codierer 12a, wenn das analoge Signal Vin eine Bezugsspannung Vr(2a-1) überschreitet.
Der Codierer 12a speist zum Bezugsspannungsgenerator 11b im Unter-Bit-ADC 140 ein a-Bit-Digitalsignal D13 entsprechend der Kombination von "1"-Pegeln der Eingangssignäle V20(1) bis V20(2a-1). Der Bezugsspannungsgenerator 11b liefert 2b-1 Bezugsspannungen Vr(1) bis Vr(2b-1), die sich proportional mit dem Inhalt (Wert) des Signals D13 verändern.
Die interne Anordnung und der Basisbetrieb des in Figur 6 gezeigten ADC sind im wesentlichen die gleichen wie diejenigen des in Figur 2 dargestellten ADC 140.
Es sei darauf hingewiesen, daß der Schalter S10 in Figur 2, der entsprechend einem Taktsignal φ10 geschaltet wird, den Schaltern S14 bis S24 entspricht, die abhängig von Taktsignalen φ11 und φ21 (Figuren 7C und 7E) geschaltet sind.
Ein oberes a-Bit-Digitalsignal D13 vom ADC 13 wird durch eine Verzögerungsschaltung 16 um eine Periode des Taktsignales φ01 oder φ02 verzögert und als ein n-(= a + b) Bit-Digitalausgangssignal Dout zusammen mit dem b-Bit-Digitaisignal D14 vom ADC 140 ausgegeben.
Figur 8 zeigt eine schematische Anordnung eines A/D- Wandlers gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung. In dem in Figur 1 gezeigten Ausführungsbeispiel ist der A/D-Umwandlungsabschnitt in zwei unterteilt, wobei jedoch in dem in Figur 8 gezeigten Beispiel der A/D-Umwandlungsabschnitt in drei unterteilt ist.
Das heißt, in dem A/D-Wandler von Figur 8 wird für ein n-Bit-Analog-Eingangssignal Vin eine A/D-Umsetzung von oberen a Bits mittels eines Ober-Bit-ADC 13 durchgeführt, während mittlere b Bits durch einen Mittleren- Bit-ADC 14 vorgenommen werden, und diejenigen von unteren c Bits durch einen Unter-Bit-ADC 19 (n = a + b + c) erfolgen.
In Figur 8 werden obere a Bits des digitalen Umsetzungswertes eines analogen Eingangssignales Vin durch den ADC 13 erhalten, und mittlere b Bits hiervon werden durch den ADC 14 gewonnen. Obere a-Bit-Daten D13 werden durch die Verzögerungsschaltung 16 um eine Zeit entsprechend einem Abtasttakt (entsprechend einer Periode des Taktsignales φ01, das in Figur 10 gezeigt ist) für den Zweck einer Synchronisation verzögert und mit mittleren b-Bit-Daten D14 zusammengesetzt.
Die zusammengesetzten oberen-mittleren a-Bit-Daten D140 werden durch die Verzögerungsschaltung 18 um eine Zeit entsprechend einem Abtasttakt (entsprechend einer Periode des Taktsignales φ01 in Figur 10) für den Zweck einer Synchronisation verzögert und dann mit unteren c-Bit-Daten D19 zusammengesetzt. Die zusammengesetzten oberen-mittleren-unteren a + b + c-Bit-Daten dienen als ein n-Bit-Digital-Ausgangssignal Dout.
In dem Ausführungsbeispiel von Figur 8 sind die Anordnungen und Operationen der Oberen- und Mittleren-Bit- ADCs 13 und 14 im wesentlichen die gleichen wie diejenigen der Oberen- und Unteren-Bit-ADCs 13 und 14, wie diese in Figur 1 gezeigt sind.
Die Anordnung des Unteren-Bit-ADC 19 in Figur 8 kann im wesentlichen die gleiche sein wie diejenige des in Figur 1 gezeigten Unteren-Bit-ADC 14. Jedoch sind der Operationstakt des ADC 19 und derjenige der Abtast- und Halteschaltungen (S/H) 17a bis 17c, die hiermit verwendet sind, leicht verschieden von denjenigen des ADC 14 in Figur 1 und der hiermit verwendeten S/H-Schaltungen 15a und 15c.
Der Betrieb des Unteren-Bit-ADC 19 in Figur 8 wird anhand des Blockdiagrammes von Figur 9, das die Detailanordnung des A/D-Umsetzers von Figur 8 zeigt, und der Zeitdiagramme der Figuren 10A bis 10L beschrieben.
Es sei darauf hingewiesen, daß Schaltungskomponenten 15a, 15b, 14b, S1 und S2 in Figur 8 funktionell dem Mittleren-Bit-ADC 140 in Figur 9 entsprechen, und Schaltungskomponenten 17a, 17b, 17c, 19b, S3 und S4 in Figur 8 entsprechen funktionell einem Unteren-Bit- ADC 190 in Figur 9.
Der Untere-Bit-ADC 190 zum Erzeugen von unteren c-Bit- Daten ist wie folgt angeordnet.
Das heißt, in Figur 9 empfängt ein Bezugsspannungsgenerator lic im ADC 190 ein Signal D140 als zusammengesetzte Daten von verzögerten Daten eines a-Bit-Digitalsignales D13 vom Codierer 12a und eines b-Bit-Digitalsignales D14 vom Codierer 12b. Der Generator 11c liefert 2c-1 Bezugsspannungen Vs(1) bis Vs(2c-1), die sich proportional mit dem Inhalt (Wert) des Signals D140 verändern.
Die Bezugsspannung Vs(1) wird zu einem Anschluß eines Kondensators C10 über einen Schalter S31 gespeist, der abhängig von dem Taktsignal φ31 (Figur 10G) ein/ausgeschaltet ist. Der andere Anschluß des Kondensators C10 ist mit dem Eingangsanschluß des Inverters I10 verbunden. Der Kondensator C10 hält eine Spannung entsprechend einem Ausgangssignal V17a der S/H-Schaltung 17a in Figur 8. Der Ausgangsanschluß des Inverters I10 ist mit seinem Eingangsanschluß über einen Schalter S33 verbunden, der abhängig von dem Taktsignal φ32 (Figur 10H) ein/ausgeschaltet wird. Ein Analogsignal Vin, das A/D-umzusetzen ist, liegt an einem Anschluß des Kondensators C10 über den Schalter S32, der abhängig von dem Taktsignal φ32 ein/ausgeschaltet wird.
Schaltungskomponenten S31 bis S33, C10 und 110 im Spannungsvergleicher 22 (1) entsprechen Schaltungskomponenten S11 bis S13, S1 und I1 im Spannungsvergleicherabschnitt 21A, der in Figur 2 gezeigt ist, und führen die gleiche Schaltungsoperation mit Ausnahme von Taktsteuerungen durch. Schaltungskomponenten S31 bis S33, C10 und I10 des Spannungsvergleichers 22(1) speisen ein "1"-Pegelsignal V22(1) zum Codierer 12c, wenn das Analogsignal Vin die Bezugsspannung Vs(1) überschreitet und ein Taktsignal φ31 eingespeist ist.
Es sei darauf hingewiesen, daß der Schalter S10 in Figur 2, der durch das Taktsignal φ10 geschaltet ist, den Schaltern S34, S44 und S54 entspricht, die abhängig von Taktsignalen φ31, φ41 und φ51 (Figuren 10G, 10I und 10K) geschaltet sind.
Eine Bezugsspannung Vs(1) ist auch zu einem Anschluß des Kondensators C20 über den Schalter S41 gespeist, der abhängig von dem Taktsignal φ41 (Figur 10I) ein/ausgeschaltet wird. Der andere Anschluß des Kondensators C20 ist mit dem Eingangsanschluß des Inverters I20 verbunden. Der Kondensator C20 hält eine Spannung entsprechend einem Ausgangssignal V17b der S/H-Schaltung 17b in Figur 8. Der Ausgangsanschluß des Inverters I20 ist mit seinem Eingangsanschluß über den Schalter S43 verbunden, der abhängig von dem Taktsignal φ42 (Figur 10I) ein/ausgeschaltet wird. Das Analogsignal Vin ist zu einem Anschluß des Kondensators C20 über den Schalter S42 gespeist, der abhängig von dem Taktsignal φ42 ein/ausgeschaltet wird.
Schaltungskomponenten S41 bis S43, C20 und I20 im Spannungsvergleicher 22(1) haben die gleiche Anordnung wie diejenige von Schaltungskomponenten S31 bis S33, C10 und I10 und führen den gleichen Schaltungsbetrieb mit Ausnahme für die Taktzeitsteuerung aus. Die Schaltungskomponenten S41 bis S43, C20 und I20 im Spannungsvergleicher 22(1) speisen ein "1"-Pegelsignal V22(1) zum Codierer 12c, wenn das Analogsignal Vin den Wert Vs(1) überschreitet und das Taktsignal φ41 eingespeist ist.
Eine Bezugsspannung Vs(1) liegt auch an einem Anschluß des Kondensators C30 über den Schalter S51, der abhängig vom Taktsignal φ51 ein/ausgeschaltet wird (Figur 10K). Der andere Anschluß des Kondensators C30 ist mit dem Eingangsanschluß des Inverters I30 verbunden. Der Kondensator C30 hält eine Spannung entsprechend dem Ausgangssignal V17c der S/H-Schaltung 17c in Figur 8. Der Ausgangsanschluß des Inverters I30 ist mit seinem Eingangsanschluß über den Schalter S53 verbunden, der abhängig von einem Taktsignal φ52 (Figur 10L) ein/ausgeschaltet wird. Das Analogsignal Vin wird zu einem Anschluß des Kondensators C30 über den Schalter S52 gespeist, der abhängig vom Taktsignal φ52 ein/ausgeschaltet wird.
Die Schaltungskomponenten S51 bis S53, C30 und I30 des Spannungsvergleichers 22(1) haben die gleiche Anordnung wie diejenige der Schaltungskomponenten S31 bis S33, C10 und I10 und führen den gleichen Schaltungsbetrieb mit Ausnahme für die Taktzeitsteuerung durch. Die Schaltungskomponenten S51 bis S53, C30 und 130 des Spannungsvergleichers 22(1) speisen ein "1"-Pegelsignal V22(i) zum Codierer 12c, wenn das Analogsignal Vin die Bezugsspannung Vs(1) überschreitet und das Taktsignal φ51 eingespeist ist.
In ähnlicher Weise speist der Spannungsvergleicher 22(2c-1) ein "1"-Pegelsignal V22(2c-1) zum Codierer 12c, wenn das Analogsignal Vin die Bezugsspannung Vs(2c-1) überschreitet und Taktsignale entsprechend Takten φ31 und φ51 empfangen sind. Der Codierer 12c liefert ein c-Bit-Digitalsignal D19 entsprechend einer Kombination von "1"-Pegeln von Eingangssignalen V(1) bis V22(2c-1).
Das untere c-Bit-Digitalsignal vom ADC 190 wird ausgegeben als ein n-(= a + b + c)-Bit-Digital-Ausgangssignal Daut zusammen mit einem a + b-Bit-Digitalsignal D140, das vom ADC 140 ausgegeben ist und durch die Verzögerungsschaltung 18 um eine Periode des Taktsignales φ01 oder φ02 verzögert wird.
In der Anordnung von Figur 9 ist die Anzahl von Vergleichern (20 bis 22) größer als diejenige von Figur 2 oder 6, wobei sie jedoch stark verringert ist im Vergleich mit der in Figur 4 gezeigten Anordnung. Weiterhin kann die A/D-Umwandlungsrate der Anordnung von Figur 9 so hoch sein wie diejenige, die durch die Anordnung von Figur 2 oder 6 erhalten wird.
Nebenbei kann in der Anordnung von Figur 9 der Wert von Vref(1), das am Schalter S11 liegt, von demjenigen abweichen, welcher dem Schalter S21 zugeführt ist. In ähnlicher Weise können die jeweils an Schaltern S31, S41 und S51 liegenden Werte voneinander verschieden sein.
Andere Anordnungen von Spannungsvergleichern (20 bis 22) werden in Einzelheiten anhand der Zeichnungen von Figur 11 beschrieben.
In Figur 11 bezeichnet ein Bezugssymbol SW1 einen ersten Schalter, der ein erstes analoges Eingangssignal Vin1 empfängt, und SW2 ist ein zweiter Schalter, der ein zweites analoges Eingangssignal Vin2 aufnimmt.
Die Ausgangsanschlüsse der Schalter SW1 und SW2 sind miteinander verbunden, und der Knoten dazwischen ist an einen Anschluß (Knoten N1) eines ersten Kondensators C01 angeschlossen. Der andere Anschluß (Knoten N2) des ersten Kondensators C01 ist mit einem Pufferverstärker 80 verbunden, der eine hohe Eingangsimpedanz/ niedrige Ausgangsimpedanz hat. Der Ausgangsanschluß des Pufferverstärkers 80 ist mit einem Anschluß (Knoten N3) des zweiten Kondensators C02 verbunden. Der andere Anschluß (Knoten N4) des zweiten Kondensators C02 ist mit dem Eingangsanschluß eines Invertierverstärkers IO verbunden.
Ein dritter Schalter SW3 liegt zwischen dem Eingangsanschluß und Ausgangsanschluß des Invertierverstärkers IO. Weiterhin ist der andere Anschluß (N2) des ersten Kondensators C01 mit einem Bezugsspannungsgenerator 110 über einen vierten Schalter SW4 verbunden.
Der Betrieb des in Figur 11 gezeigten Spannungsvergleichers wird im folgenden beschrieben. Wenn der zweite, dritte und vierte Schalter SW2, SW3 und SW4 eingeschaltet sind und der erste Schalter SW1 ausgeschaltet ist, so liegt eine in Figur 12 gezeigte Ersatzschaltung vor. Es sei darauf hingewiesen, daß ein Bezugssymbol Vin2 eine Eingangssignalquelie bezeichnet, Rout ein Widerstand zwischen den Eingangs- und Ausgangsanschlüssen des Invertierverstärkers 10 einschließlich des EIN- Widerstandswertes des dritten Schalters SW3 und Rout2 ein interner Ersatzwiderstand des Generators 110 einschließlich des EIN-Widerstandswertes des vierten Schalters SW4 sind. Die Spannung am Eingangsanschluß (N4) des Invertierverstärkers IO wird zu einer Betriebspunktspannung Vop konvergiert, da die Ausgangsspannung Vout (V20, V21 oder V22) dorthin gegengekoppelt bzw. negativ rückgekoppelt ist.
Um einen hochgenauen Spannungsvergleich durchzuführen, muß die Spannung V4 am Knoten N4 genau auf eine Betriebspunktspannung Vop konvergiert sein, wenn der dritte Schalter SW3 eingeschaltet ist.
Wenn angenommen wird, daß ein Eingangssignal Vin2 direkt zu dem Knoten N3 ohne den Kondensator C01 und den Puffer 80 gespeist ist, wie dies in Figur 29 gezeigt ist, so ist Vin als eine Sinuswelle mit einer Winkelfrequenz ω und Vop = 0 gegeben, wobei eine stetige Lösung (das heißt eine Lösung, nachdem eine ausreichende Zeit nach dem Einschalten des Schalters SW3 abgelaufen ist) berechnet wird:
wobei V4 eine Spannung am Eingangsanschluß des invertierenden Verstärkers IO mit einem Verstärkungsfaktor "-K" bedeutet und Vin2 eine Amplitude von Vin2 (= V3) bedeutet, dargestellt durch:
Vin2 = Vin2 ejωt
(j bedeutet eine komplexe Zahl, und t bedeutet die Zeit).
Die Spannung V4 am Eingangsanschluß des invertierenden Verstärkers IO muß mit Vop zusammenfallen. Jedoch tritt ein Fehler bezüglich Vop durch einen Wert auf, der erhalten ist durch Subtrahieren von Vop (= 0) von V4 von Gleichung (1). Wenn ω = 0 vorliegt, das heißt Vin2 eine Gieichspannung ist, dann gilt V4 = 0, und ein Fehler ist Null. Wenn jedoch ω zunimmt, nimmt ein stetiger Fehler entsprechend zu.
Um den Fehler zu verringern, können C02, Rout und Vin2 als reduziert betrachtet werden. Jedoch ist es aus technischen Gründen schwierig, C02 und Rout zu vermindern. Wenn Vin2 herabgesetzt wird, ist ein Eingangssignal zu dem invertierenden Verstärker IO im Spannungsvergleicher vermindert, und die Genauigkeit des Spannungsvergleichers muß verbessert werden.
Wenn wiederum in Figur 12 angenommen wird, daß Vin2 als eine Sinuswelle mit einer Winkeifrequenz ω gegeben ist und eine Ausgangsspannung Vr sowie eine Betriebspunktspannung Vop im lastfreien Zustand des Generators 110 jeweils 0V betragen, so wird eine stetige Lösung (eine Lösung, nachdem eine ausreichende Zeit abgelaufen ist, wenn der zweite, dritte und vierte Schalter SW2 bis SW4 eingeschaltet sind) berechnet. Eine Spannung V2 am Ausgangsanschluß (Knoten N2) des ersten Kondensators C01 wird wiedergegeben durch:
Eine Spannung V3 am Eingangsanschluß (Knoten N3) des zweiten Kondensators C02 wird wiedergegeben durch:
wobei K2 eine Spannungsverstärkung des Pufferverstarkers 80 bedeutet.
Wenn die Spannungsverstärkung des invertierenden Verstärkers IO wiedergegeben wird durch "-K" (K > 0), so wird eine Spannung V4 am Ausgangsanschluß (Knoten N4) des zweiten Kondensators C02, das heißt am Eingangsanschluß des invertierenden Verstärkers IO wiedergegeben durch:
In diesem Fall ist eine Potentialdifferenz Vc1 über dem ersten Kondensator, C01 und eine Potentialdifferenz Vc2 über dem zweiten Kondensator C02 jeweils wiedergegeben durch:
Wenn im Gegensatz hierzu die zweiten, dritten und vierten Schalter SW2, SW3 und SW4 ausgeschaltet werden und wenn der erste Schalter SW1 eingeschaltet wird, so werden eine Spannung V2 am Knoten N2 und eine Spannung V4 arn Knoten N4 jeweils wiedergegeben durch:
Der zweite Term vom Gleichung (8) entspricht dem Fehler der Spannungsvergleichsoperation. Jedoch nimmt dieser Fehler im Vergleich zu demjenigen von Gleichung (1) ab um:
Die Beziehung (9) nimmt einen Wert gleich oder kleiner als 1 an und kann in der Praxis ausreichend kleiner als 1 eingestellt werden. Aus diesem Grund kann der Fehler auf einen vernachlässigbaren Pegel unterdrückt werden. Wenn beispielsweise K2 = 1, C01 = 1 pF, Rout = 2Ωk und ω = 2π x 4 10&sup6; rad/sec (= 4 MHz) vorliegen, so beträgt der Wert von Beziehung (9) etwa 0,05. Wenn der zweite Term von Gleichung (8) in einer praktischen Anwendung vernachlässigt wird, da Vout = -K x V4 vorliegt, ist die Ausgangsspannung Vout des invertierenden Verstärkers 10 gegeben durch:
Vout = -K x K2(Vin1 - Vin2) (10)
Somit kann ein Ausgangssignal Vout, das erhalten ist durch Verstärkung der Potentialdifferenz zwischen den Eingangssignalen Vin1 und Vin2, gewonnen werden. Das heißt, die Beziehung zwischen Vin1 und Vin2 (Spannungvergleichsergebnis) kann aufgrund des Signalpegels von Vout erhalten werden.
Gemäß dem in Figur 11 gezeigten Spannungsvergleicher wird nahezu die Eingangssignalspannung im ersten Kondensator C01 gehalten, der durch eine Potentialdifferenz (Vc1 in Gleichung (5)) zwischen einem Eingangssignal (Vin2) und einem Bezugsspannungsgenerator 110 aufgeladen ist. Eine Wechselstromkomponente (Vc2 in Gleichung (6)) kann minimiert werden durch eine Potentialdifferenz (V3 - Vop) zwischen der Ausgangsspannung V3 des Pufferverstärkers 80, der ein Ausgangssignal vom Generator 110 empfängt, und der Betriebspunktspannung (v4 = Vop) des invertierenden Verstärkers 10 und durch kleine Eingangssignalkomponenten, die vorn ersten Kondensator C01 überfließen. Aus diesem Grund wird der Eingangsanschluß des invertierenden Verstärkers 10 auf eine Betriebspunktspannung Vop eingestellt. Selbst wenn ein Eingangssignal Vin2 ein Hochfrequenzsignal in der MHz-Größenordnung ist, kann es zeitweise gehalten werden. Somit kann ein Spannungsvergleich zwischen der gehaltenen Spannung (Vin2) und einem anderen Eingangssignal Vin1 befriedigend durchgeführt werden.
Der invertierende Verstärker IO kann verschiedene Anordnungen haben, wie diese in Figuren 13 bis 17 gezeigt sind. Der Pufferverstärker 80 kann verschiedene Anordnungen haben, wie diese in Figuren 18 bis 23 gezeigt sind.
Ein in Figur 13 dargestellter invertierender Verstärker ist ein CMOS-Inverter, bei dem p- und n-Kanal-Transistoren P und N in Reihe miteinander verbunden sind, wobei deren Gatter gemeinsam angeschlossen sind. Ein in Figur 14 gezeigter invertierender Verstärker ist ein n-Kanal-MOS-Inverter, bei dem eine Konstantstromquelle lix und ein n-Kanal-Transistor N in Reihe miteinander geschaltet sind. Ein in Figur 15 gezeigter invertierender Verstärker ist ein p-Kanal-MOS-Inverter, bei dem ein p-Kanal-MOS-Transistor P und eine Stromquelle 12X in Reihe miteinander verbunden sind. Ein in Figur 16 gezeigter invertierender Verstärker ist eine p-Kanal-MOS-Inverter, bei dem ein p-Kanal-Transistor P und ein Widerstand R in Reihe miteinander verbunden sind. Ein in Figur 17 gezeigter invertierender Verstärker ist ein n-Kanal-MOS-Inverter, bei dem ein Widerstand R und ein n-Kanal-MOS-Transistor N in Reihe miteinander verbunden sind.
In einem in Figur 18 gezeigten Pufferverstärker liegt ein Last-p-Kanal-Transistor P, dessen Drain und Gate zusammengeschaltet sind, in Reihe mit einem n-Kanal- Transistor N. In einem in Figur 19 gezeigten Pufferverstärker liegt ein p-Kanal-Transistor P in Reihe mit einem n-Kanal-Transistor N, dessen Gate und Drain zusammengeschaitet sind. Ein in Figur 20 gezeigter Pufferverstärker wird gebildet durch Kaskaden-Verbinden eines n-Kanal-Inverters IVN, bei dem eine Stromquelle 11X in Reihe mit einem n-Kanal-Transistor N verbunden ist, und eines p-Kanal-Inverters IVP, bei dem ein p-Kanal-Transistor P in Reihe mit einer Stromquelle 12X verbunden ist. In einem in Figur 21 gezeigten Pufferverstärker ist die Verbindungsbeziehung zwischen n- und p-Kanal-Invertern IVN und IVP zu derjenigen von Figur 20 umgekehrt. Ein in Figur 12 gezeigter Pufferverstärker wird gebildet durch Kaskaden-Verbinden der in Figur 18 und 19 dargestellten Pufferverstärker. Ein in Figur 23 gezeigter Pufferverstärker hat die Verbindungsbeziehung der Schaltungen, die zu derjenigen von Figur 22 umgekehrt sind.
Konstantstromquelien 11X und 12X werden realisiert durch Anlegen einer Vorspannung VB oder VB* an das Gate eines p- oder n-Kanal-Transistors, wie dies in den Figuren 24 und 25 gezeigt ist.
Ein Bezugsspannungsgenerator 110 in Figur 11 braucht lediglich eine konstante Spannung für wenigstens eine vorbestimmte Zeitdauer anzulegen, während der Schalter SW4 eingeschaltet gehalten ist, und kann irgendeine Anordnung wie folgt verwenden. Wie in Figur 26A gezeigt ist, liegt ein p-Kanal-Transistor P, dessen Gate und Drain zusammengeschaltet sind, in Reihe zu einem n-Kanal-Transistor N, dessen Drain und Gate zusammengeschaltet sind. Wie in Figur 26B gezeigt ist, liegen Spannungsteilerwiderstände R1 und R2 in Reihe zwischen VDD- und VSS-Leistungsversorgungsknoten.
Die zweiten, dritten und vierten Schalter SW2, SW3 und SW4 in Figur 11 brauchen lediglich CMOS-Schalter (Übertragungsgatter) zu sein, zu denen komplementäre Taktsignale 1 und 1 als Gattersignale gespeist sind, wie dies in Figur 27A gezeigt ist. Der Schalter SW1 kann CMOS-Schalter sein (Figur 27B), zu dem Taktsignale φ2 und φ1 komplementär zu Schaltern SW2 bis SW4 als Gattersignale gespeist sind.
Es sei darauf hingewiesen, daß die Eingangsvorspannung des Pufferverstärkers 80 in der in Figur 11 gezeigten Abwandlung von dem Bezugsspannungsgenerator 110 eingespeist ist. Wenn die Eingangsvorspannung ein Massepotential sein kann (gewöhnlich 0V), so kann der Bezugsspannungsgenerator 110 ein Massepotentialanschluß sein. Wenn der Pufferverstärker 80 in dem in Figur 11 gezeigten Spannungsvergleicher ähnlich wie in dem in Figur 28 dargestellten Spannungsvergleicher weggelassen wird, so ist diese Schaltung gleichwertig zu einer Schaltung, bei der K2 = 1 gilt, und die gleichen Vorteile können erwartet werden. Obwohl in diesem Fall die Schaltungsanordnung vereinfacht werden kann, wandem Ladungen zwischen den Kondensatoren C01 und C02 aufgrund einer Streukapazität des Eingangsanschlusses des invertierenden Verstärkers 10. Daher hat der in Figur 11 gezeigte Spannungsvergleicher eine bessere Empfindlichkeit als derjenige von Figur 28.
Wie oben beschrieben ist, kann gemäß den in den Figuren 11 und 28 gezeigten Spannungsvergleichern, selbst wenn ein eingespeistes Signal ein Hochfrequenzsignal ist, dieses in einem Kondensator mit hoher Genauigkeit gehalten werden, und ein Spannungsvergleich zwischen dem gehaltenen Signal (Vin2) und einem Bezugssignal (Vin1) kann in befriedigender Weise durchgeführt werden. Der Zusatz des Pufferverstärkers IO erlaubt eine Verbesserung der Empfindlichkeit des Spannungsvergleichers. Die Spannungsvergleicher, die in den Figuren 11 und 28 gezeigt sind, sind geeignet für einen A/D-Wandler für ein Hochfrequenzsignal, wie beispielsweise ein Fernsehsignal.

Claims

1. A/D-Wandler zum Umsetzen eines analogen Eingangssignales (Vin) in ein digitales Ausgangssignal (Dout) mit einem n-Bit-Binärcode, umfassend:

- eine erste A/D-Umwandlungseinrichtung (13) zum A/D-umsetzen des analogen Eingangssignales (Vin) in ein erstes digitales Ausgangssignal (D13) entsprechend oberen a-Bit-Daten des n-Bit-Digitai-Ausgangssignales (Dout),

- eine erste Abtast- und Halteeinrichtung (15a) zum Abtasten eines Signalpegels des analogen Eingangssignales (Vin) und zum Ausgeben eines ersten Haltesignales (V15a),

- eine zweite Abtast- und Halteeinrichtung (15b) zum Abtasten eines Signalpegels des analogen Eingangssignales (Vin) und zum Ausgeben eines zweiten Haltesignales (V15b),

- eine erste Schalteinrichtung (S1, S2), um synchron mit dem A/D-Umsetzungsbetrieb der ersten A/D-Umwandlungseinrichtung (13) das erste Haltesignal (V15a) oder das zweite Haltesignal (V15b) zu wählen, und

- eine zweite A/D-Umwandlungseinrichtung (14, 140), um ein Signal aus dem ersten und zweiten Haltesignal (V15a, V15b), gewählt durch die erste Schalteinrichtung (S1, S2), A/D-umzusetzen und ein zweites digitales Ausgangssignal (D14) entsprechend unteren b-Bit-Daten des n-Bit-Digital-Ausgangssignales (Dout) auszugeben, wobei das erste und zweite digitale Ausgangssignal (D13, D14) kombiniert werden, um das n- Bit-Digital-Ausgangssignal (Dout) zu liefern,

dadurch gekennzeichnet, daß

- die erste Schalteinrichtung (S1, S2) das zweite Haltesignal (V15b) von der zweiten Abtast- und Hakteeinrichtung (15b) während einer Zeitdauer wählt, in welcher die erste Abtast- und Halteeinrichtung (15a) den Signalpegel des analogen Eingangssignales (Vin) abtastet, und das erste Haltesignal (V15a) von der ersten Abtast- und Halteeinrichtung (15a) während einer Zeitdauer wählt, in welcher die zweite Abtast- und Halteeinrichtung (15b) den Signalpegel des analogen Eingangssignales (Vin) abtastet, und

- die zweite A/D-Umwandlungseinrichtung (14, 140) das eine Signal aus dem ersten und zweiten Haitesignal (V15a, V15b), gewählt durch die erste Schalteinrichtung (S1, S2) A/D-umsetzt, wobei eine Umwandlungsreferenz (Vref(1) bis Vref(2b-1)) abhängig von dem ersten digitalen Ausgangssignal (D13) von der ersten A/D-Umwandlungseinrichtung (13) verwendet wird.

2. A/D-Wandler nach Anspruch 1, weiterhin umfassend:

eine dritte Abtast- und Halteeinrichtung (17a) zum Abtasten eines Signalpegels des analogen Eingangssignales (Vin) und zum Ausgeben eines dritten Haltesignales (V17a),

eine vierte Abtast- und Halteeinrichtung (17b) zum Abtasten eines Signalpegels des analogen Eingangssignale (Vin) und zum Ausgeben eines vierten Haltesignales (V17b),

eine fünfte Abtast- und Halteeinrichtung (17c) zum Abtasten eines Signalpegels des analogen Eingangssignales (Vin) und zum Ausgeben eines fünften Haltesignales (V17c),

eine zweite Schalteinrichtung (S3, S4), um synchron mit der A/D-Umwandlungsoperation der ersten A/D-Umwandlungseinrichtung (13) das fünfte Haltesignal (V17c) von der fünften Abtast- und Halteeinrichtung während einer Zeitdauer zu wählen-, in welcher eine Einrichtung aus der dritten und vierten Abtast- und Halteeinrichtung (17a, 17b) den Signalpegel des analogen Eingangssignales (Vin) abtastet, das vierte Haltesignal (V17b) von der vierten Abtast- und Halteeinrichtung (17b) während einer Zeitdauer, in welcher eine Einrichtung aus der fünften und dritten Abtast- und Halteeinrichtung (17c, 17a) den Signalpegel des analogen Eingangssignales (Vin) abtastet, zu wählen, und das dritte Haltesignal (V17a) von der dritten Abtastund Halteeinrichtung (17a) während einer Zeitdauer, in welcher eine Einrichtung aus der vierten und fünften Abtast- und Halteeinrichtung (17b, 17c) den Signalpegel des analogen Eingangssignales (Vin) abtastet, zu wählen, und

eine dritte A/D-Umwandlungseinrichtung (19, 190), um ein Signal aus dem dritten bis fünften Haltesignal (V15a bis V15c), gewählt durch die zweite Schalteinrichtung (S3, S4), A/D-umzuwandeln und ein drittes digitales Ausgangssignal (D19) entsprechend weiteren unteren c-Bit-Daten des n-Bit- Digital-Ausgangssignales (Dout) auszugeben, wobei die ersten bis dritten digitalen Ausgangssignale (D13, D14, D19) kombiniert sind, um das n-Bit-Digital-Ausgangssignal (Dout) zu liefern.

3. A/D-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die zweite A/D-Umwandlungseinrichtung (140) umfaßt:

eine Spannungsvergleichseinrichtung (21), gekoppelt mit der ersten A/D-Umwandlungseinrichtung (13), um abwechselnd eine erste Bezugsspannung (Vref) mit einem Signal aus dem ersten und zweiten Haltesignal (V15a, V15b) zu vergleichen, wobei die erste Bezugsspannung (Vref) entsprechend einem Inhalt des ersten digitalen Ausgangssignales (D13) verändert wird.

4. A/D-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß

a) die erste A/D-Umwandlungseinrichtung (13) aufweist:

eine erste Bezugsspannungsgeneratoreinrichtung (11a) zum Erzeugen einer Vielzahl von ersten Bezugsspannungen (Vr),

einen ersten Zerhackervergleicher (S01, S02, S03, CO, IO), der mit der ersten Bezugsspannungsgeneratoreinrichtung (11a) gekoppelt ist und abwechselnd auf das analoge Eingangssignal (Vin) und eine (Vr(1)) der ersten Bezugsspannungen anspricht, um ein erstes Vergleichsausgangssignal als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer (Vr(1)) der ersten Bezugsspannungen zu liefern, und

eine erste Codiereinrichtung (12a), gekoppelt mit dem ersten Zerhackervergleicher (S01, S02, S03, CO, IO), um das erste digitale Ausgangssignal (D13) zu liefern, und

b) die zweite A/D-Umwandiungseinrichtung (140) umfaßt:

eine zweite Bezugsspannungsgeneratoreinrichtung (11b), gekoppelt mit der ersten A/D-Umwandlungseinrichtung (13), um eine Vielzahl von zweiten Bezugsspannungen (Vref) zu liefern, die die Umwandlungsreferenz (Vref(1) bis Vref(2b-1)) darstellen und deren Wert jeweils von Inhalten des ersten digitalen Ausgangssignales (D13) abhängt,

einen zweiten Zerhackervergleicher (S11, S12, S13, C1, I1), der mit der zweiten Bezugsspannungsgeneratoreinrichtung (11b) gekoppelt ist und abwechselnd auf das analoge Eingangssignal (Vin) und eine (Vref(1)) der zweiten Bezugsspannungen anspricht, um ein zweites Vergieichsausgangssignal als ein Ergebnis eines Vergleichs zwischen dem analogen Eingangssignal (Vin) und einer (Vref(1)) der zweiten Bezugsspannungen zu liefern,

einen dritten Zerhackervergleicher (S21, S22, S23, C2, I2), der mit der zweiten Bezugsspannungsgeneratoreinrichtung (11b) gekoppelt ist und alternativ auf das analoge Eingangssignal (Vin) und eine andere (Vref(1)) der zweiten Bezugsspannungen anspricht, um ein drittes Vergleichsergebnis als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer anderen (Vref(1)) der zweiten Bezugsspannungen zu liefern, wobei der dritte Zerhackervergleicher (S21, S22, S23, C2, I2) parallel mit dem zweiten Zerhackerververgleicher (S11, S12, S13, C1, I1) gekoppelt ist, und

eine zweite Codiereinrichtung (12b), die mit den zweiten und dritten Zerhackervergleichern (S22, S12, S13, C1, I1; S21, S22, S23, C2, I2) gekoppelt ist, um die zweiten und dritten Vergleichsausgangssignale (V21) zu codieren, so daß das zweite digitale Ausgangssignal (D14) geliefert wird.

5. A/D-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die zweite A/D-Umwandlungseinrichtung (140) aufweist:

eine erste Spannungsvergleichseinrichtung (21), die mit der ersten A/D-Umwandlungseinrichtung (13) gekoppelt ist, um abwechselnd eine erste Bezugsspannung (Vref), die sich entsprechend mit einem Inhalt des ersten digitalen Ausgangssignales (D13) verändert, mit einem Signal aus dem ersten und zweiten Haltesignal (V15a, V15b) zu vergleichen,

und dadurch gekennzeichnet, daß die dritte A/D-Umwandlungseinrichtung (190) aufweist:

eine zweite Spannungsvergleichseinrichtung (22), die mit der ersten und zweiten A/D-Umwandlungseinrichtung (13, 14) gekoppelt ist, um sequentiell eine zweite Bezugsspannung (Vs), die sich entsprechend mit Inhalten der ersten und zweiten digitalen Ausgangssignale (D13, D14) verändert, mit einem Signal aus dem ersten bis dritten Haltesignal (V15a bis V15c) zu vergleichen.

6. A/D-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die erste A/D-Umwandlungseinrichtung (13) aufweist:

eine erste Bezugsspannungsgeneratoreinrichtung (11a), um eine Vielzahl von ersten Bezugsspannungen (Vr) zu erzeugen,

einen ersten Zerhackervergleicher (S01, S02, S03, CO, IO), der mit der ersten Bezugsspannungsgeneratoreinrichtung (11a) gekoppelt ist und abwechselnd auf das analoge Eingangssignal (Vin) und eine (Vr(1)) der ersten Bezugsspannungen anspricht, um ein erstes Vergieichsausgangssignal als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer (Vr(1)) der ersten Bezugsspannungen zu liefern, und

eine erste Codiereinrichtung (12a), die mit dem ersten Zerhackervergleicher (S01, S02, S03, CO, IO) gekoppelt ist, um das erste Vergleichsausgangssignal (V20) zu codieren, um das erste digitale Ausgangssignal (D13) zu liefern,

dadurch gekennzeichnet, daß die zweite A/D-Umwandlungseinrichtung (140) aufweist:

eine zweite Bezugsspannungsgeneratoreinrichtung (11b), die mit der ersten A/D-Umwandlungseinrichtung (13) gekoppelt ist, um eine Vielzahl von zweiten Bezugsspannungen (Vref) zu erzeugen, deren Wert jeweils von Inhalten des ersten digitalen Ausgangssignales (D13) abhängt,

einen zweiten Zerhackervergleicher (S11, S12, S13, C1, I1), der mit der zweiten Bezugsspannungsgeneratoreinrichtung (11b) gekoppelt ist und abwechselnd auf das analoge Eingangssignal (Vin) und eine (Vref(i)) der zweiten Bezugsspannungen anspricht, um ein zweites Vergleichsausgangssignal als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer (Vref(1)) der zweiten Bezugsspannungen zu liefern,

einen dritten Zerhackervergleicher (S21, S22, S23, C2, I2), der mit der zweiten Bezugsspannungsgeneratoreinrichtung (11b) gekoppelt ist und abwechselnd auf das analoge Eingangssignai (Vin) und eine (Vref(1)) der zweiten Bezugsspannungen anspricht, um ein drittes Vergleichsausgangssignal als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer (Vref(1)) der zweiten Bezugsspannungen zu liefern, wobei der dritte Zerhackervergleicher (S21, S22, S23, C2, I2) parallel mit dem zweiten Zerhackervergleicher (S11, S12, S13, C1, I1) gekoppelt ist, und

eine zweite Codiereinrichtung (12b), die mit den zweiten und dritten Zerhackervergleichern (S11, S12, S13, C1, I1; S21, S22, S23, C2, I2) gekoppelt ist, um die zweiten und dritten Vergleichsausgangssignale (V21) zur Lieferung des zweiten digitalen Ausgangssignales (D14) zu codieren,

und daß die dritte A/D-Umwandlungseinrichtung (190) aufweist:

eine dritte Bezugsspannungsgeneratoreinrichtung (11c), die mit der zweiten A/D-Umwandlungseinrichtung (140) gekoppelt ist, um eine Vielzahl von dritten Bezugsspannungen (Vs) zu erzeugen, deren Wert jeweils von Inhalten des ersten und zweiten digitalen Ausgangssignales (D13, D14) abhängt,

einen vierten Zerhackervergleicher (S31, S32, S33, C10, I10), der mit der dritten Bezugsspannungsgeneratoreinrichtung (11c) gekoppelt ist und abwechselnd auf das analoge Eingangssignal (Vin) und eine (Vs(1)) der dritten Bezugsspannungen anspricht, um ein viertes Vergleichsausgangssignal als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer (Vs(1)) der dritten Bezugsspannungen zu liefern,

einen fünften Zerhackervergleicher (S41, S42, S43, C20, I20), der mit der dritten Bezugsspannungsgeneratoreinrichtung (11c) gekoppelt ist und abwechselnd auf das analoge Eingangssignal (Vin) und eine (Vs(1)) der dritten Bezugsspannungen anspricht, um ein fünftes Vergleichsausgangssignal als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer (Vs(1)) der dritten Bezugsspannungen zu liefern,

einen sechsten Zerhackervergleicher (S51, S52, S53, C30, I30), der mit der dritten Bezugsspannungsgeneratoreinrichtung (11c) gekoppelt ist und abwechselnd auf das analoge Eingangssignai (Vin) und eine (Vs(1)) der dritten Bezugsspannungen anspricht, um ein sechstes Vergleichsausgangssignal als ein Ergebnis eines Vergleiches zwischen dem analogen Eingangssignal (Vin) und einer (Vs(1)) der dritten Bezugsspannungen zu liefern, wobei die vierten, fünften und sechsten Zerhackervergleicher parallel miteinander gekoppelt sind, und

eine dritte Codiereinrichtung (12c), die mit den vierten, fünften und sechsten Zerhackervergleichern gekoppelt ist, um das vierte, fünfte und sechste Vergleichsausgangssignal (V22) zur Lieferung des dritten digitalen Ausgangssignales (D19) zu codieren.

7. A/D-Wandler nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens einer aus den ersten, zweiten und dritten Zerhackervergleichern aufweist:

eine erste Schalteinrichtung (SW1), um wahlweise ein Vergleichsbezugssignai (Vin1) zu einem Anschluß (N1) eines ersten Kondensators (C01) zu speisen,

eine zweite Schalteinrichtung (SW2), um wahlweise ein zu vergleichendes Signal (Vin2) zu dem einen Anschluß (N1) des ersten Kondensators (C01) zu speisen,

einen Pufferverstärker (BO), von dem ein Eingangsanschluß mit dem anderen Anschluß (N2) des ersten Kondensators (C01) verbunden ist und der eine hohe Eingangsimpedanz und eine niedrige Ausgangsimpedanz hat,

einen zweiten Kondensator (C02), von dem ein Anschluß (N3) mit einem Ausgangsanschluß des Pufferverstärkers (BO) verbunden ist,

einen invertierenden Verstärker (IO), von dem ein Eingangsanschluß mit dem anderen Anschluß (N4) des zweiten Kondensators (C02) verbunden ist,

eine dritte Schalteinrichtung (SW3), um wahlweise den Eingangsanschluß und den Ausgangsanschluß des invertierenden Verstärkers (IO) zu verbinden, und

eine vierte Schalteinrichtung (SW4), um wahlweise eihe vorbestimmte Spannung (Vr) an den anderen Anschluß (N2) des ersten Kondensators (C01) zu legen.

8. A/D-Wandler nach Anspruch 6, dadurch gekennzeichnet, daß wenigstens einer aus dem ersten bis dritten Zerhackervergleicher aufweist:

eine erste Schalteinrichtung (SW1), um wahlweise ein Vergleichsbezugssignai (Vin1) an einen Anschluß (N1) eines ersten Kondensators (C01) zu legen,

eine zweite Schalteinrichtung (SW2), um wahlweise ein zu vergleichendes Signal (Vin2) an den einen Anschluß (N1) des ersten Kondensators (C01) zu legen,

einen invertierenden Verstärker (IO), von dem ein Eingangsansghluß mit dem anderen Anschluß (N4) des zweiten Kondensators (C02) verbunden ist,

eine dritte Schalteinrichtung (SW3), um wahlweise den Eingangsanschluß und Ausgangsanschluß des invertierenden Verstärkers (IO) zu verbinden, und

eine vierte Schalteinrichtung (SW4), um wahlweise eine vorbestimmte Spannung (Vr) an den anderen Anschluß (N2) des ersten Kondensators (C01) zu legen.

9. A/D-Wandler nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens einer aus dem ersten, zweiten und dritten Zerhackervergleicher aufweist:

eine erste Schalteinrichtung (SW1), um wahlweise ein Vergleichsbezugssignal (Vin1) an einen Anschluß (N1) eines ersten Kondensators (C01) zu legen,

einen zweiten Kondensator (C02), von dem ein Anschluß mit dem anderen Anschluß (N2) des ersten Kondensators (C01) verbunden ist,

einen invertierenden Verstärker, von dem ein Eingangsanschluß mit dem anderen Anschluß (N4) des zweiten Kondensators (C02) verbunden ist,

10. A/D-Wandler nach Anspruch 6, dadurch gekennzeichnet, daß wenigstens einer aus dem ersten bis sechsten Zerhackervergleicher aufweist:

eine zweite Schalteinrichtung (SW2), um wahlweise ein zu vergieidhendes Signal (Vin2) an den einen Anschluß (N1) des ersten Kondensators (C01) zu legen,