KR900008820B1 - 아날로그/디지탈변환기 - Google Patents

아날로그/디지탈변환기 Download PDF

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KR900008820B1
KR900008820B1 KR1019880002228A KR880002228A KR900008820B1 KR 900008820 B1 KR900008820 B1 KR 900008820B1 KR 1019880002228 A KR1019880002228 A KR 1019880002228A KR 880002228 A KR880002228 A KR 880002228A KR 900008820 B1 KR900008820 B1 KR 900008820B1
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테츠야 이이다
나오키 스가와
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가부시키가이샤 도시바
아오이 죠이치
도시바마이콤엔지니어링 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

아날로그/디지털변환기
제1도는 본 발명의 1실시예에 관한 아날로그/디지털변환기의 개략구성을 도시해 놓은 블록도.
제2도는 본 발명의 다른 실시예에 관한 아날로그/디지털변환기의 주요부를 상세하게 도시해 놓은 블록도.
제3a도 내지 제3g도는 제2도에 도시된 아날로그/디지털변환기의 동작을 설명하기 위한 타이밍챠트.
제4도는 종래의 병렬형 아날로그/디지털변환기를 도시해 놓은 블록도.
제5도는 종래의 직병렬형 아날로그/디지털변환기를 도시해 놓은 블록도.
제6도는 본 발명의 또 다른 실시예에 관한 아날로그/디지털변환기의 구성을 상세하게 도시해 놓은 블록도.
제7a도 내지 제7f도는 제6도에 도시된 아날로그/디지털변환기의 동작을 설명하기 위한 타이밍챠트.
제8도는 본 발명의 또 다른 실시예에 관한 아날로그/디지털변환기의 개략구성을 도시해 놓은 블록도.
제9도는 제8도에 도시된 아날로그/디지털변환기의 구성을 상세하게 도시해 놓은 블록도.
제10a도 내지 제10l도는 제9도에 도시된 아날로그/디지털변환기의 동작을 설명하기 위한 타이밍챠트.
제11도는 제2도에 도시된 전압비교기(21)의 변형을 도시해 놓은 회로도.
제12도는 제11도에 도시된 전압비교기(21)의 동작을 설명하기 위한 등가회로도.
제13도 내지 제17도는 제11도에 도시된 반전증폭기의 구성을 상세하게 여러종류로 도시해 놓은 블록도.
제18도 내지 제23도는 제11도에 도시된 버퍼증폭기의 구성을 상세하게 여러종류로 도시해 놓은 블록도.
제24도 및 제25도는 제14도 및 제15도에 도시된 정전류원의 구성을 상세하게 도시해 놓은 블록도.
제26도 및 제27도는 제11도에 도시된 스위칭회로의 구성을 상세하게 도시해 놓은 블록도.
제28도는 제11도에 도시된 전압비교기(21)의 변형을 도시해 놓은 회로도.
제29도는 제11도에 도시된 회로의 장점을 설명하기 위한 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10(1)~10(2n-1) : 전압비교기 11a, 11b, 11c : 기준전압발생기
12a, 12b, 12c : 엔코더
13 : 상위비트 아날로그/디지털변환부
14 : 하위비트 아날로그/디지털변환부 15a, 15b : 샘플ㆍ홀드회로
S1~S54 : 스위치 16, 18 : 지연회로
140, 190 : 하위비트 아날로그/디지털변환부 21 : 전압비교기
21a, 21b : 쵸퍼형 전압비교부 I0, I1, I2, I10, I20, I30 : 인버터
C1, C2 : 캐패시터
ø10~ø12, ø21, ø22 : 클록신호 Vref(1)~Vref(2b-1) : 기준전압
17a~17c : 샘플ㆍ홀드회로 BO : 버퍼증폭기
IO : 반전증폭기 110 : 기준전압발생회로
N1~N4 : 접속점 SW1~SW4 : 스위치
CO1, CO2 : 캐패시터 11X, 12X : 전류원
IVN, IVP : N챈널 및 P챈널인버터
본 발명은 아날로그/디지털변환기에 관한 것으로, 특히 비데오용 신호처리장치와 같이 고속동작의 필요한 기기내에서 사용되도록 된 아날로그/디지털변환기에 관한 것이다.
종래 고속의 아날로그/디지털변환기로서는 문헌 1("Monolithic Expandable 6bit 20MHZ CMOS/SOS아날로그/디지털변환기", IEEE J. OF S.S.C, Vol.SC-14, NO.6, 1979년 12월)에 개시되어 있는 바와 같이 소위 병렬형 아날로그/디지털변환기가 알려져 있는 한편, 문헌 2("An 8MHZ CMOS Subranging 8bit 아날로그/디지털변환기", ANDREW G. F. DINGWALL, MEMBER, IEEE, AND VICTORZAZZU, MEMBER, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL SC-20, NO.6, 1985년 12월)에 개시되어 있는 바와 같이 소위 직병렬형 아날로그/디지털변환기가 알려져 있다.
그 일례로 제4도에 병렬형 아날로그/디지털변환기의 원리를 도시해 놓은 것으로, 이 아날로그/디지털변환기는 아날로그입력신호를 n비트의 2진부호로 변환시켜주는 것으로써 2n-1개의 전압비교기(10(1)~10(2n-1))가 병렬로 설치되어져 있는 바, 각 전압비교기(10(1)~10(2n-1))의 한쪽 입력에는 아날로그입력신호가 공통으로 공급됨과 더불어 다른쪽의 입력에는 기준전압발생기(11)로부터 발생되는 각기 다른 전압값의 기준전압신호가 공급되어진다. 그러면 각 전압비교기(10(1)~10(2n-1))는 아날로그입력신호의 전압값과 주어진 기준전압을 비교해서 그 비교결과를 출력신호로서 엔코더(12)로 각각 공급하게 되고, 그에 따라 이 엔코더(12)는 2n-1개의 전압비교기(10(1)~10(2n-1))의 각 비교결과에 따른 디지털신호인 n비트의 2진 부호를 출력하게 된다.
따라서, 상기한 바와 같이 병렬형 아날로그/디지털변환기는 대단한 고속의 아날로그/디지털변환을 행할수 있겠지만, 이 아날로그/디지털변환기로서 아날로그신호를 n비트의 디지털신호로 변환시켜주기 위해서는 양자화 스탭수인 2n-1개의 수만큼 전압기교기(10(1)~10(2n-1))가 필요하게 되어 회로구성이 복잡하게 구성될 뿐만 아니라 IC칩 면적도 IC형성시 증대하게 된다는 결점이 있었다.
또 제5도는 직병렬형 아날로그/디지털변환기를 도시해 놓은 것으로, 이 아날로그/디지털변환기는 n비트의 2진부호를 상위 a비트의 하위 b비트로 나누어서 최초로 상위 a비트에 대응하는 아날로그/디지털변환을 상위비트 아날로그/디지털변환부(13)에서 실행하게 하면서 하위 b비트에 대응하는 아날로그/디지털변환을 상위 a비트의 변환결과에 준해 하위비트 아날로그/디지털변환부(14)에서 실행하도록 구성되어져 있다.
여기서 상위비트 아날로그/디지털변환부(13)는 제4도에 도시된 병렬형 아날로그/디지털변환기와 마찬가지로 기준전압발생회로(11a)와 전압비교기(10a) 및 엔코더(12a)로 구성되어져 있는 바, 이러한 경우에는 a비트에 대응하는 변환이기 때문에 이 아날로그/디지털변환부(13)에 설치되는 전압비교기(10a)의 수는 2n-1로 구성되어 있다. 또 상기한 바와 마찬가지의 이유에 의해서 하위비트 아날로그/디지털변환부(14)에 설치되는 전압비교기(10b)의 수도 2b-1로 구성되게 되고, 그에 따라 직병렬형 아날로그/디지털변화기에서는 전압비교기의 수가 전체에서 2a-1+2b-1로 구성되게 되므로 2n-1개의 전압비교기가 필요하게 되는 제4도에 도시된 병렬형 아날로그/디지털변환기보다도 구성이 간단하게 된다.
그러므로, 하위비트 아날로그/디지털변환부(14)에 설치되는 기준전압발생회로(11b)로부터 발생되는 각 기준전압의 전압값은 상위비트 아날로그/디지털변환부(13)로부터의 변환결과인 상위 a비트의 2진부호에 의해 결정되기 때문에, 하위비트 아날로그/디지털변환부(14)의 변환동작은 상위비트 아날로그/디저털변환부(13)에서의 변환이 실행된 후 행해지게 된다.
그 때문에 직병렬형 아날로그/디지털변환기의 상위비트 아날로그/디지털변환부(13)와 하위비트 아날로그/디지털변화(14)는 변환동작이 동시에 실행되지 않으므로 제4도에 도시된 병렬형 아날로그/디지털변환기에 비해 그 변환시간이 약2배로 걸리게 된다는 결점이 있었다.
이에 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 종래의 아날로그/디지털변환기에서는 고속으로 변환시켜주기 위해 전압비교기의 수를 많이 해주게 되어 그 구성이 복잡화하게 된다는 점과 또 전압비교기의 수를 감소시켜서 회로구성을 해준다면 변환속도가 늦어지게 된다는 점을 개선해서 간단한 회로구성으로도 고속의 아날로그/디지털변환을 할 수 있도록 된 아날로그/디지털변환기를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 아날로그/디지털변환기는, 아날로그입력신호를 디지털변환해서 n비트의 2진부호중 상위비트를 결정해 주는 제1아날로그/디지털변환수단과, 이 제1아날로그/디지털변환수단이 상기 아날로그입력신호를 샘플할 때마다 상호적으로 전환되고 상기 제1아날로그/디지털변환수단의 샘플링타이밍으로 동기해서 상시 아날로그입력신호를 샘플ㆍ홀드해주는 제1 및 제2샘플ㆍ홀드수단 및, 제2아날로그/디지털변환수단을 구비해서, 이 제2아날로그/디지털변환수단을 상기 제1아날로그/디지털변환수단에 의해 얻어지는 2진부호의 내용에 준해 소정의 값 기준전압을 발생시켜주는 기준전압발생회로와, 상기 제1샘플ㆍ홀드수단 또는 제2샘플ㆍ홀드수단중 상기 2진부호에 대응하는 아날로그입력신호를 샘플ㆍ홀드한쪽으 샘플ㆍ홀드수단에 유지되어 있는 아날로그입력신호의 전압값과 상기 기준전압값을 비교해주는 전압비교기 및, 이 전압비교기로부터 출력되는 비교결과를 2진부호로 부호화해서 상기 n비트중 하위비트를 결정해주는 부호화회로로 구성된 것을 그 특징으로 한 것이다.
상기와 같은 구성의 아날로그/디지털변환기에 의하면, 제1 및 제2샘플ㆍ홀드회로의 한쪽이 아날로그입력신호를 샘플ㆍ홀드할 때에는 다른쪽의 샘플ㆍ홀드회로는 1샘플주기전에 샘플ㆍ홀드한 값을 제2아날로그/디지털변환수단으로 공급하게 되고, 그에 따라 상기 제1아날로그/디지털변환수단이 변환실행중으로 있을때 상기 제2아날로그/디지털변환수단은 상기 제1아날로그/디지털변환수단이 현재 실행되고 있는 아날로그/디지털변환의 1샘플주기전 아날로그/디지털변환을 할 수 있게 된다.
이상과 같이 본 발명은 상기 제1아날로그/디지털변환수단과 제2아날로그/디지털변환수단이 파이프라인(PIPELINE)방식으로 동작하기 때문에 고속으로 아날로그/디지털변환할 수 있게 된다.
이하 예시도면을 참조해서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 1실시예에 관한 아날로그/디지털변환기를 도시해 놓은 것으로, 이 아날로그/디지털변환기는 상위 a비트에 대응하는 아날로그/디지털변환을 상위비트 아날로그/디지털변화부(13)에서 실행시켜주면서 하위 b비트에 대응하는 아날로그/디지털변환을 하위비트 아날로그/디지털변화부(14)에서 실행시켜주는 점은 제5도에 도시된 종래 아날로그/디지털변환기와 마찬가지인 바, 즉 하위비트 아날로그/디지털변환부(14)의 앞단에 설치된 2개의 샘플ㆍ홀드회로(15a), (15b)에 의해 상위비트 아날로그/디지털변환부(13)와 하위비트 아날로그/디지털변환부(14)를 파이프라인방식으로 동작되도록 구성되어 있다. 이들 샘플ㆍ홀드회로(15a), (15b)의 동작은 2개의 스위치(S1), (S2)에 의해 아날로그입력신호(Vin)의 샘플ㆍ홀드동작과 그 샘플ㆍ홀드된 값의 출력동작을 상호적으로 전환하게 된다. 결국 한쪽의 샘플ㆍ홀드회로(15a) 또는 샘플ㆍ홀드회로(15b)가 아날로그입력신호(Vin)를 샘플ㆍ홀드할 때에는 다른쪽의 샘플ㆍ홀드회로(15b) 또는 샘플ㆍ홀드회로(15a)는 1샘플주기전에 샘플ㆍ홀드된 값을 하위비트 아날로그/디지털변환부(14)에 공급하게 된다.
따라서, 스위치(S1), (S2)는 1샘플마다 전환되기 때문에 상위 a비트에 대응하는 상위비트 아날로그/디지털변환부(13)가 아날로그입력신호(Vin)를 샘플할 때 샘플ㆍ홀드회로(15a), (15b)중 한 회로도 그것과 동일한 아날로그입력신호(Vin)를 샘플하게 된다. 그러므로 상위비트 아날로그/디지털변환부(13)에 의해 그 샘플된 값의 상위 a비트가 결정된다면 스위치(S1, S2)가 각각 전환되게 되어 하위비트 아날로그/디지털변환부(14)에는 상위 a비트의 결과와 그 상위 a비트에 대응하는 샘플ㆍ홀드회로(15a), (15b)에서 샘플ㆍ홀드된 아날로그입력신호(Vin)가 공급되게 된다.
이어 하위비트 아날로그/디지털변환부(14)는 상기한 바와 같이 상위 a비트의 내용에 준해 각각의 값이 결정되는 기준전압과 아날로그입력신호(Vin)의 전압을 각각 2b-1개의 전압비교기(10b)에 의해 비교해서 그 비교결과를 엔코더(12b)에 의해 2진부호로 변환해서 하위 b비트를 결정하게 된다. 그래서 상위비트 아날로그/디지털변환부(13)로부터의 상위 a비트는 하위비트 아날로그/디지털변환부(14)에서의 변환시간만큼 지연회로(16)에 의해 지연됨에 따라 하위비트 아날로그/디지털변환부(14)로부터의 하위 b비트와 티이밍이 합해져서 n비트의 2진부호로서 출력하게 된다.
이상과 같이 하위비트 아날로그/디지털변환부(14)가 아날로그/디지털변환을 실행하고 있는 기간에는 상위비트 아날로그/디지털변환부(13)는 다음 아날로그입력신호의 아날로그/디지털변환을 실행하게 되고, 또 샘플ㆍ홀드회로(15a), (15b)중 한 회로는 그 아날로그입력신호의 샘플값을 유지하게 된다.
상기한 바와 같이 상위비트 및 하위비트 아날로그/디지털변환부(13), (14)를 파이프라인방식으로 동작시켜줌에 따라 그 아날로그/디지털변환의 변환속도는 제4도에 도시된 병렬형 아날로그/디지털변환기의 거의 동등한 속도로 된다. 이와 더불어 n비트의 2진부호를 상위 a비트와 하위 b비트로 나누어서 아날로그/디지털변환을 실행하는 구성이기 때문에, 본 발명의 아날로그/디지털변환기에 설치된 전압비교기의 총수는 2a-1+2b-1로 되게 되어 병렬형 아날로그/디지털변환기에 비해 전압비교기의 수도 대폭적으로 감소되게 된다.
예컨대 아날로그입력신호(Vin)를 상위 4비트와 하위 4비트인 8비트 2진부호로 변환시키는 경우에는 제4도에 도시된 병렬형 아날로그/디지털변환기에서 255개의 전압비교기가 필요하게 되지만 본 발명의 아날로그/디지털변환기에서 30개의 전압비교기로도 수행할 수 있게 된다.
제2도는 본 발명의 다른 실시예에 관한 아날로그/디지털변환기를 도시해 놓은 것으로 이 아날로그/디지털변환기는 제1도에 도시된 아날로그/디지털변환기와 기본적으로 동일한 구성이지만, 샘플ㆍ홀드회로(15a), (15b)를 설치해주는 대신에 하위 b비트에 대응하는 하위비트 아날로그/디지털변환부(140)내에 설치되어 있는 2b-1개의 전압비교기(21)로서 2개의 쵸퍼형 전압비교부(21a), (21b)를 병렬로 설치해서 그 쵸퍼형 전압비교부(21a), (21b)에다 샘플ㆍ홀드기능을 각각 갖춘 것이다.
여기서 쵸퍼형 전압비교부(21a)는 인버터(I1)와 캐패시터(C1) 및 스위치(S11~S13)로 구성되게 되고, 또 쵸퍼형 전압비교부(21b)는 인버터(I2)와 캐패시터(C2) 및 스위치(S21~S23)로 구성되게 된다. 그래서 이들쵸퍼형 전압비교부(21a), (21b)로부터의 출력은 상호적으로 선택해서 엔코더(21b)로 공급하게 된다.
그리고, 이들 스위치(S10~S13), (S21~S23)는 제3a도 내지 제3g도에 도시된 바와 같은 클록신호에 의해 제어되게 되는 바, 먼저 참조부호 ø11은 스위치(S11)를 제어해주는 클록신호, 부호 ø12는 스위치(S12), (S13)를 제어해주는 클록신호, 부호 ø21은 스위치(S21)를 제어해주는 클록신호, 부호 ø22는 스위치 (S22), (S23)를 제어해주는 클록신호, 부호 ø10은 스위치(S10)를 제어해주는 클록신호를 각각 나타낸다. 또 제3a도 및 제3b도와 같은 참조부호 ø01과 ø02는 상위비트 아날로그/디지털변환부(13)를 제어해주는 클록신호를 나타내고, 이 클록신호(ø01), (ø02)의 1주기는 지연회로(16)의 지연시간에 대응되어진다.
먼저 제3d도와 같은 클록신호(ø12)가 "1"레벨로 스위치(S12), (S13)에 공급하게 된다면 스위치(S13)가 턴온되게 되어 인버터(I1)의 입력단의 전위는 인버터(I1)의 임계값전압(Vo)으로 설정됨과 더불어, 스위치(S12)도 턴온되게 되기 때문에 그때 아날로그입력신호의 전압(Vin)이 캐패시터(C1)에 충전되게 되어 이 캐패시터(C1)의 양단에는 Vin-Vo전압(제1도에 도시된 V15a와 대응됨)이 걸리게 되고, 그에 따라 쵸퍼형 전압비교부(21a)에서 샘플링동작을 하게 된다.
이어 클록신호(ø12)가 "0"레벨로 변경되어 스위치(S12), (S13)에 공급된다면 스위치(S12), (S13)가 턴오프 상태로 되어도 캐패시터(C1)의 양단전위(Vin-Vo)는 그대로 유지되기 때문에, 그때 제3c도와 같은 클록신호(ø11)가 "1"레벨로 스위치(S11)에 공급되어 턴온상태로 된다면 기준전압발생회로(11b)로부터 공급되는 기준전압의 값(Vref(1))이 유지되어 있는 아날로그입력신호(Vin)의 전압보다도 클 경우에는 인버터(I1)로 부터 "0"레벨이 출력되게 되고, 또 그 기준전압값(Vref(1))의 쪽이 적을 경우에는 인버터(I1)로부터 "1"레벨이 출력되게 된다. 이상과 같이 클록신호(ø11)가 "1"레벨로 스위치(S11)에 공급될 때에는 아날로그입력신호(Vin)와 기준전압(Vref(1))의 전압비교가 행해지게 된다.
그때 제3g도와 같은 클록신호(ø10)가 "1"레벨로 스위치(S10)에 공급되고 있으므로 그 스위치(S10)는 전압비교부(21a)측에 설정되어 있어 그 비교결과(V21(1))는 엔코더(12b)로 공급되게 된다.
이와 마찬가지로 쵸퍼형 전압비교부(21b)에 있어서도 제3e도 및 제3f도와 같은 클록신호(ø21), (ø22)가 스위치(S21~S23)에 공급됨에 따라 아날로그입력신호의 샘플ㆍ홀드 및 캐패시터(C2)에 홀드된 아날로그신호(제1도에 도시된 V15b와 대응됨)와 기준전압(Vref(1))의 전압비교가 행해지게 된다.
따라서, 전압비교부(21b)에서 전압비교가 행해질 때에는 클록신호(ø10)는 "0"레벨로 되어 있기 때문에 스위치(S10)를 거쳐 그 비교결과(V21(1))는 엔코더(12b)로 공급되게 된다.
그로부터 2b-1개의 전압비교기(21(1)~21(2b-1))는 각각에 공급되는 기준전압(Vref(1)~Vref(2b-1))이 다른 만큼 다른 회로구성은 동일하게 된다. 따라서, 이 아날로그/디지털변환기에 있어서도 제1도에 도시된 아날로그/디지털변환기와 마찬가지로 상위 a비트에 대응하는 아날로그/디지털변환부(13)와 하위 b비트에 대응하는 아날로그/디지털변환부(140)를 파이프라인방식으로 동작시킬 수 있어 고속변환이 가능하게 된다.
또 제2도에 도시된 전압비교기의 수는 제1도에 도시된 아날로그/디지털변환기보다도 증가하겠지만, 예컨대 8비트의 2진부호를 상위 4비트와 하위 4비트로 나누어서 아날로그/디지털변환을 행하는 경우에는 전체로서 필요한 전압비교기의 수는 24-1+25-2=45개로 구성되게 되고, 그에 따라 전압비교기(10)의 수는 제4도에 도시된 병렬형 아날로그/디지털변환기보다도 전압비교기의 수를 대폭적으로 삭감할 수 있게 된다.
이어 기준전압발생회로(11) 및 엔코더(12b)의 상세한 회로구성은 전술한 바 있는 문헌 1의 제2도(P927) 또는 제4도(P929) 및 문헌 2의 제2도(P1140)에 개시되어져 있다. 따라서, 본 발명에 관한 상위비트 및 하위비트 아날로그/디지털변환부는 파이프라인방식으로 동작시킬 수 있고, 또 병렬형 아날로그/디지털변환기와 같은 동일 동작속도(샘플링주기)로 행할 수 있을 뿐만 아니라 전압비교기의 수도 대폭적으로 삭감할 수가 있다.
제6도는 본 발명의 또 다른 실시예에 관한 아날로그/디지털변환기의 구성을 상세하게 도시해 놓은 블록도이고, 제7a도 내지 제7f도는 제6도에 도시된 아날로그/디지털변환기의 동작을 설명하기 위한 타이밍챠트이다. 제6도에서 상위비트 아날로그/디지털변환부(13)의 기준전압발생회(11a)로부터 2a-1개의 기준전압(Vr(1)~Vr(2a-1))이 출력되게 되는 바, 그중 기준전압(Vr(1))은 제7a도와 같은 클록신호(ø01)에 따라 온/오프되는 스위치(S01)를 거쳐 캐패시터(CO)의 한 단자에 공급되고, 이 캐패시터(CO)의 다른 단자에는 인버터(I0)의 입력단자가 접속되게 된다.
그러면 인버터(I0)의 출력단자에는 엔코더(12a)에 접속되면서 제7b도와 같은 클록신호(ø02)에 따라 온/오프되는 스위치(S03)를 거쳐 다시 한 입력단자에 접속되고, 또 아날로그입력신호(Vin)가 아날로그/디지털변환되도록 클록신호(ø02)에 따라 온/오프되는 스위치(S02)를 거쳐 캐패시터(CO)의 한 단자에 공급되게 된다.
상기한 바와 같이 전압비교기(20(1))의 회로소자(S01~S03, C0, I0)는 제2도에 도시된 전압비교부(21A)의 회로소자(S11~S13, C1, I1)에 대응되므로 이들 회로동작은 클록타이밍을 제외하고 동일하게 동작된다. 따라서 아날로그입력신호(Vin)가 기준전압(Vr(1))을 초과하게 된다면 전압비교기(20(1))로부터 출력된 "1"레벨신호(V20(1))가 엔코더(12a)로 공급되게 된다.
이와 마찬가지로 아날로그입력신호(Vin)가 기준전압(Vr(2))을 초과하게 된다면 전압비교기(20(2))로부터 출력된 "1"레벨신호(V20(2))가 엔코더(12a)로 공급되게 되고, 그로부터 아날로그입력신호(Vin)가 기준전압(Vr(2a-1))을 초과하게 된다면 전압비교기(20(2a-1))로부터 출력된 "1"레벨신호(V20(2a-1))가 엔코더(12a)로 공급되게 된다.
이어 1레벨의 입력신호(V20(1)~V20(2a-1))의 조합에 대응하는 a비트의 디지털신호(D13)가 엔코더(12a)로부터 송출되어 하위비트 아날로그/디지털변환부(140)의 기준전압발생회로(11b)로 공급되게 되고, 그때 기준전압발생회로(11b)는 a비트의 디지털신호(D13)의 값에 비례해서 전환되는 2b-1개의 기준전압(Vr(1)~Vr(2b-1))을 출력하게 된다.
그러면, 제6도에 도시된 하위비트 아날로그/디지털변환부(140)의 내부구성과 기본적인 동작은 제2도에 도시된 아위비트 아날로그/디지털변환부(140)의 내부구성과 기본적인 동작과 실질적으로 동일하다. 즉, 클록신호(ø10)에 따라 온/오프되는 제2도에 도시된 스위치(S10)는 제7c도 및 제7e도와 같은 클록신호(ø11), (ø12)에 따라 온/오프되는 제6도에 도시된 스위치(S14), (S24)와 대응되게 된다.
따라서, 상위비트 아날로그/디지털변환부(13)로부터의 상위 a비트 디지털신호(D13)는 클록신호(ø01), (ø02)의 1주기만큼 지연회로(16)에서 지연되게 되고, 그로부터 하위비트 아날로그/디지털변환부(14)로부터의 하위 b비트 디지털신호(D14)와 더불어 n(=a+b)비트의 디지털출력신호(Dout)로 출력하게 된다.
제8도는 본 발명의 또 다른 실시예에 관한 아날로그/디지털변환기의 개략구성을 도시해 놓은 것으로, 즉 제1도에 도시된 본 발명의 1실시예에서 아날로그/디지털변환부가 2부분으로 나누어져 있지만 제8도에 도시된 본 발명의 1실시예에서는 아날로그/디지털변환부가 3부분으로 나누어져 있다.
특히 제8도에 도시된 아날로그/디지털변환기에서는 n비트의 아날로그입력신호(Vin)를 상위비트 아날로그/디지털변환부(13)에서 상위 a비트의 아날로그/디지털변환을 실행한 다음 중위비트 아날로그/디지털변환부(14)에서 중위 b비트의 아날로그/디지털변환을 실행하고, 이어 하위비트 아날로그/디지털변환부(19)에서 하위 c비트의 아날로그/디지털변환을 실행한다(여기서 n비트=a+b+c).
제8도에서는 상위비트 아날로그/디지털변환부(13)에서 아날로그입력신호(Vin)의 상위 a비트의 디지털변환값을 얻게 한 다음 중위비트 아날로그/디지털변환부(14)에서 중위 b비트의 디지털변환값을 얻게 되고, 그로부터 상위 a비트 데이터(D13)는 일치시켜주기 위해 1샘플링클록(제10도에 도시된 클록신호(ø01)의 1주기에 대응됨)에 대응되는 시간만큼 지연회로(16)에서 지연하게 되므로 중위 b비트 데이터 (D14)와 더불어 합성되게 된다.
이어 상기와 같이 합성된 상위+중위인 a+b비트 데이터(D140)는 일치시켜주기 위해 1샘플링클록(제10도에 도시된 클록신호(ø1)의 1주기에 대응됨)에 대응되는 시간만큼 지연회고(18)에서 지연하게 되므로 하위 c비트 데이터(D19)와 더불어 합성되게 된다. 따라서, 합성된 상위+중위+하위인 a+b+c비트 데이터는 n비트의 디지털출력신호(Dout)로서 출력되게 된다.
제8도에 도시된 상위비트 및 중위비트 아날로그/디지털변환부(13), (14)의 구성과 동작은 제1도에 도시된 상위비트 및 하위비트 아날로그/디지털변환부(13), (14)의 구성과 동작과 실질적으로 동일하고, 또 제8도에 도시된 하위비트 아날로그/디지털변환부(19)의 구성은 기본적으로 제1도에 도시된 하위비트 아날로그/디지털변환부(14)와 동일하다. 따라서 하위비트 아날로그/디지털변환부(19)의 동작타이밍과, 이 아날로그/디지털변환부(19)와 함께 사용되는 샘플ㆍ홀드회로(17a~17c)의 동작타이밍은 제1도에 도시된 하위비트 아날로그/디지털변환부(14)의 동작타이밍과, 이 아날로그/디지털변환부(14)와 함께 사용되는 샘플ㆍ홀드회고(15a), (15b)의 동작타이밍과 조금 다르게 되어 있다.
즉, 제8도에 도시된 하위비트 아날로그/디지털변환부(19)의 동작은 제10a도 내지 제10l도에 도시된 타이밍챠드와 제8도의 아날로그/디지털변환기의 구성을 상세하게 도시해 놓은 제9도의 블록도를 참조해서 설명한다. 여기서 제8도에 도시된 회로소자(15a, 15b, 14b, S1, S2)는 기능적으로 제9도에 도시된 중위비트 아날로그/디지털변환부(140)에 대응되고, 도 제8도에 도시된 회로소자(17a~17c, 19b, S3, S4)는 기능적으로 제9도에 도시된 아날로그/디지털변환부(190)에 대응된다. 따라서, 하위 c비트 데이터를 발생시켜주는 하위비트 아날로그/디지털변환부(190)는 다음과 같이 구성된다.
특히 제9도에서 하위비트 아날로그/디저털변환부(190)에 있는 기준전압발생회로(11c)는 엔코더(12a)로부터 a비트의 디지털신호(D13)가 지연회로(16)에서 지연된 신호와 엔코더(12b)로부터 b비트의 디지털신호(D14)가 합성된 대이터인 신호(D140)를 공급받게 된다. 그러면, 기준전압발생회로(11c)는 상기 신호(D140)의 값에 비례해서 전환되는 2c-1개의 기준전압(VS(1)~VS(2C-1))이 출력되게 되는 바, 그중 기준전압(VS(1))은 제10g도와 같은 클록신호(ø31)에 따라 온/오프되는 스위치(S31)를 거쳐 캐패시터(C10)의 한 단자에 공급되고, 이 캐패시터(C10)의 다른 단자에는 인버터(I10)의 입력단자가 접속되므로 캐패시터(C10)는 제8도에 도시된 샘플ㆍ홀드회로(17a)의 출력(V17a)에 해당하는 전압을 유지시켜주게 된다. 또 인버터(I10)의 출력단자는 스위치(S34)의 한 단자에 접속되면서 제10h도와 같은 클록신호(ø32)에 따라 온/오프되는 스위치(S33)를 거쳐 다시 입력단자에 접속되고, 아날로그입력신호(Vin)가 아날로그/디지털변환되도록 클록신호(ø32)에 따라 온/오프되는 스위치(S32)를 거쳐 캐패시터(C10)의 한단자에 공급되게 된다, 그리고, 전압비교기(22(1))의 회로소자(S31~S33, C10, I10)는 제2도에 도시된 전압비교기(21A)의 회로소자(S11~S13, C1, I1)에 대응되는 한편 클록타이밍을 제외한 동일 회로동작을 하게 된다. 즉 전압비교기(22(1))의 회로소자(S31~S33, C10, I10)는 아날로그입력신호(Vin)가 기준전압(VS(1))을 초과하면서 클록신호(ø31)가 스위치(S31), (S34)에 공급된다면 "1"레벨신호(V22(1))가 엔코더(12c)로 공급해주게 된다. 여기서 제10g도와 제10l도 및 제10k도와 같은 클록신호(ø31), (ø41), (ø51)에 따라 온/오프되는 스위치(S34), (S44), (S54)는 클록신호(ø10)에 따라 온/오프되는 제2도에 도시된 스위치(S10)에 대응된다.
그리고, 기준전압(VS(1))은 제10l도와 같은 클록신호(ø41)에 따라 온/오프되는 스위치(S41)를 거쳐 캐패시터(C20)의 한단자에 공급되게 되고, 이 캐패시터(C20)의 다른 단자에 인버터(I20) 입력단자가 접속되고 있으므로 캐패시터(C20)는 제8도에 도시된 샘플.홀드회로(17b)의 출력(V17b)에 대응되는 전압이 유지되게 된다. 이어 인버터(I20)의 출력단자는 스위치(S44)의 한단자에 접속됨과 더불어 제10j도와 같은 클록신호(ø42)에 따라 온/오프되는 스위치(S43)를 거쳐 다시 입력단자에 접속되고, 그로부터 아날로그입력신호(Vin)는 클록신호(ø42)에 따라 온/오프되는 스위치(S42)를 거쳐 캐패시터(C20)의 한단자에 공급되게 된다.
여기 전압비교기(22(1))이 회로소자(S41~S43, C20, I20)는 회로소자(S31~S33, C10, I10)와 동일한 회로구성으로 되어 있어 클록타이밍을 제외한 회로동작도 동일하고, 그에 따라 전압비교기(22(1))의 회로소자(S41~S43, C20, I20)는 아날로그입력신호(Vin)가 기준전압(VS(1))을 초과하면서 클록신호(ø41)가 스위치(S41), (S44)에 입력될 때 엔코더(12c)로 "1"레벨신호(V22(1))를 공급하게 된다.
그리고, 기준전압(VS(1))은 제10k도와 같은 클록신호(ø51)에 따라 온/오프되는 스위치(S51)를 거쳐 캐패시터(C30)의 한단자에 또 공급되게 되고, 이 캐패시터(C30)의 다른 단자에 인버터(I30)입력단자가 접속되고 있으므로 캐패시터(C30)는 제8도에 도시된 샘플.홀드회로(17c)의 출력(V17c)에 대응되는 전압이 유지되게 된다. 이어 인버터(I30)의 출력단자가 스위치(S54)의 한단자에 접속됨과 더불어 제10l도와 같은 클록신호(ø52)에 따라 온/오프되는 스위치(S53)를 거쳐 다시 입력단자게 접속되고, 그로 부터 아날로그입력신호(Vin)는 클록신호(ø52)에 따라 온/오프되는 스위치(S52)를 거쳐 캐패시터(C30)의한단자에 공급되게 된다.
여기서 전압비교기(22(1))의 회로소자(S51~S53, C30, I30)는 회로소자(S31~S33, C10, I10)와 동일한 회로구성으로 되어 있어 클록타이밍을 제외한 회로동작도를 동일하고, 그에 따라 전압비교기(22(1))의 회로소자(S51~S53, C30, I30)는 아날로그입력신호(Vin)가 기준전압(VS(1))을 초과하면서 클록신호(ø51)가 스위치(S51), (S54)에 입력될때 엔코더(12c)로 "1"레벨신호(V22(1))를 공급하게 된다.
이와 마찬가지로 전압비교기(22(2c-1)는 아날로그입력신호(Vin)가 기준전압(VS(2c-1))을 초과하면서 클록신호(ø31~ø51)에 대응되는 클록신호를 공급받을 때 엔코더(12c)로 "1"레벨신호(V22(2c-1))를 공급하게 된다. 따라서, 엔코더(12c)에서는, "1"레벨의 입력신호(VS(1)~VS(2c-1))조합에 대응되는 c비트의 디지털신호(D19)를 출력하게 된다.
그러므로, 하위비트 아날로그/디지털변환부(190)로 부터의 하위 c비트 디지털신호가 클록신호(ø01), (ø02)의 1주기만큼 지연회로(18)에서 지연되는 중위비트 아날로그/디지털변환부(140)의 출력인 a+b비트 디지털신호(D140)와 더불어 n(=a+b+c)비트의 디지털출력(Dout)으로써 출력되게 된다.
제9도의 회로구성에서 전압비교기(20~22)의 수는 제2도 또는 제6도에 도시된 전압비교기의 수보다 더 클뿐만 아니라 제4도에 도시된 전압비교기의 수에 비해 대폭적으로 삭감할 수 있게 된다. 더구나 제9도의 회로구성에서 아날로그/디지털변환속도는 제2도 또는 제6도에 도시된 회로구성에서 획득된 아날로그/디지털변환속도보다도 더 빠르게 행할 수 있게 된다.
이를테면 제9도의 회로구성에서 스위치(S11)로 공급되는 기준전압(Vref(1))의 값은 스위치(S21)로 공급되는 아날로그입력신호(Vin)의 값과 다르고, 이와 유사하게 스위치(S31, S41, S51)로 공급되는 각각의 값은 스위치(S32, S42, S52)로 공급되는 신호의 값과 다르다.
이어 전압비교기(20~22)의 다른 구성은 제11도로 부터 도면을 참조해서 상세하게 설명한다.
제11도는 제2도에 도시된 전압비교기(21)의 변형을 도시해 놓은 것으로, 즉 참조부호 SW1은 제1아날로그입력신호(Vin1)를 공급받는 제2스위치, 부호 SW2는 제2아날로그입력신호(Vin2)를 공급받는 제2스위치를 나타낸다. 그리고 제1 및 제2스위치(SW1), (SW2)의 출력단자가 상호적으로 접속되어 그 접속점(N1)에 제1캐패시터(CO1)의 한단자가 접속되고, 이 제1캐패시터(CO1)의 다른단자(접속점(N2))에는 제4스위치(SW4)를 거쳐 기준전압발생회로(110)가 접속되면서 하이입력임피턴스/로우출력임피턴스를 갖춘 버퍼증폭기(BO)가 접속된다. 이어 버퍼증폭기(BO)의 출력단자에는 제2캐패시터(CO2)의 한단자(접속점(N3))가 접속되고, 이 제2캐패시터(CO2)의 다른단자(접속점(N4))에는 반전증폭기(IO)의 입력단자가 접속되며, 또 제3스위치(SW3)는 반전증폭기(IO)의 입출력단자 사이에 접속되게 된다.
제11도에 도시된 전압비교기의 동작을 설명하면, 먼저 제2스위치(SW2) 내지 제4스위치(SW4)가 턴온상태로 되면서 제1스위치(SW1)가 턴오프상태로 된다면 그에 대한 등가회로는 제12도에 도시되어져 있다. 여기서 참조부호 Vin2는 입력신호원, 부호 Rout는 제3스위치(SW3)의 ON레지스턴스를 포함해서 반전증폭기(IO)의 입출력단자 사이의 저항, 부호 Rout는 제4스위치(SW4)의 ON레지스턴스를 포함해서 기준전압발생회로(110)의 등가내부저항을 각각 나타낸다. 따라서, 반전증폭기(IO)의 입력단자(N4)에서 전압은 출력전압(Vout : V20, V21 또는 V22)이 부궤환되고 있기 때문에 동작점전압(Vop)으로 집중된다.
즉, 고정밀도전압비교를 실행하기 위해서 제3스위치(SW3)가 온상태로 된다면 접속점(N4)에서의 전압(V4)은 정확하게 동작점전압(Vop)으로 집중된다. 가령 입력신호원(Vin2)이 제29도에 도시된 바와 같이 제1캐패시터(CO1)와 버퍼증폭기(BO)를 걸치지 않고 직접접속점(N3)에 공급된다면 Vin은 각 주파수(W)를 갖춘 사인파형으로 주어지고, Vop=0로 되어 정상해(예컨대 제3스위치(SW3)가 온상태로 될때 충분한 시간이 흐를때의 해)가 계산된다.
Figure kpo00001
여기서 V4는 "-K"이득을 갖춘 반전증폭기(IO)의 입력단자에서 전압이고,
｜Vin2｜는 Vin2=｜Vin2｜Wjwt는 Vin2(V3)
의 진폭을 나타낸다(단 j는 복수소, t는 시간).
그러면, 반전증폭기(IO)의 입력단자에서의 전압(V4)은 동작점전압(VOP)과 일치하게 되고, 그에 따라 동작점전압(VOP)에 관한 에러는 식(1)의 전압(V4)으로 부터 동작점전압(VOP)을 감산해서 획득한 값으로 발생되게 된다. 따라서, 각 주파수(W)가 0이면서 Vin2이 직류전압일대 V4=0로 되어 에러는 0으로 된다. 따라서, 각 주파수(W)가 증가하게 된다면 정상에러도 증가하게 된다.
또 정상에러를 감소시키기 위해서는 회로소자(CO2,Rout, ｜Vin2｜)가 감소되도록 고려하게 된다. 그런데, 기술적인 관점에서 회로소자(CO2, Rout)로 에러를 감소시키기는 어렵게 된다. 예컨대 ｜Vin2｜가 감소되게 된다면 전압비교기의 반전증폭기(IO)로 입력신호가 감소되게 되어 전압비교기의 정밀도가 개선되게 된다.
다시 제12도를 참조해서 입력신호원(Vin2)이 각 주파수(W)를 갖춘 사인파형으로 주어진다면 무부하상태인 기준전압발생회로(110)의 출력전압(Vr)과 동작전압(VOP)은 각각 OV로 되어 정상해(제2스위치(SW2)내지 제4스위치(SW4)가 온상태로 될때 충분한 시간이 흐를때의 해)가 계산된다.
즉 제1캐패시터(CO1)의 출력단자(접속점(N2)에서 전압(V2)은
Figure kpo00002
로 되고, 제2캐패시터(CO2)의 출력단자(접속점(N3))에서 전압(V3)은
Figure kpo00003
로 된다.
여기서 K2는 버퍼증폭기(BO)의 전압이득을 나타낸다. 예컨대 반전증폭기(IO)의 전압이득이 "-K"(K＞0)에 의해 표시된다면 반전증폭기(IO)의 입력단자인 제2캐패시터(CO2)의 출력단자(접속점(N4))에서 전압(V4)은
Figure kpo00004
로 된다.
이러한 경우 제1캐패시터(CO1)를 통과한 전위차(VC1)와 제2캐패시터(CO2)를 통과한 전위차(VC2)는
Figure kpo00005
Figure kpo00006
로 된다.
상기한 바와 같이 대비해서 제2스위치(SW2) 내지 제4스위치(SW4)가 턴오프상태로 되면서 제1스위치(SW1)가 턴온상태로 된다면 접속점(N2)에서의 전압(V2)과 접속점(N4)에서의 전압(V4)은
Figure kpo00007
Figure kpo00008
로 된다. 여기서 식(8)의 제2항은 전압비교동작의 에러에 대응된다. 따라서, 전압비교동작의 에러는 상기(1)식의 항과 비교해서 감소되게 된다.
Figure kpo00009
관계 (9)식에서 1 보다 더 작거나 동일한 값을 얻을 수 있어 실질적으로 1보다 충분히 작은 값으로 셋팅할 수 있게 된다. 그 때문에 에러는 무시할 수 있는 레벨로 억압시킬 수 있게 된다.
예컨대｜K2｜=1와 CO1=1PF, Rout=2KΩ및 W=2π×4×106rad/sec(=4MHZ)로 된다면 관계(9)식의 값은 약 0.05으로 된다. 그때 (8)식의 제2항이 실질적인 적용에서 무시된다면 Vout=-K+V4로 되어 반전증폭기(IO)의 출력전압(Vout)은
Vout=K×K2(Vin1-Vin)…………………………………………………(10)
로 된다.
이와같이 입력신호(Vin1), (Vin2) 사이의 전위차를 증폭해서 획득된 출력전압(Vout)을 얻을 수 있게 된다.
특히 상기 입력신호(Vin1), (Vin2) 사이의 관계인 전압 비교결과는 출력전압(Vout)이 신호레벨에 준해 얻을 수 있게 된다.
제11도에 도시된 전압비교기에 따르면 입력신호전압은 입력신호(Vin2)와 기준전압발생회로(110)의 출력사이의 전위차(식(5)에서 VC1)에 의해 충전되는 제1캐패시터(CO1)에 유지되게 된다. 그리고 AC성분(식(6)에서 VC2)은 기준전압발생회로(110)로 부터 출력을 공급받는 버퍼증폭기(BO)의 출력(V3)과 반전증폭기(IO)의 동작점전압(V4=VOP) 사이의 전위차(V3-VOP)에 의해 최소로 될 뿐만 아니라 제1캐패시터(CO1)로 부터 넘쳐 흐르는 약간의 입력신호성분에 의해서도 최소로 되게 된다. 그 때문에 반전증폭기(IO)의 입력단자는 동작점전압(VOP)으로 셋팅되게 된다.
비록 입력신호(Vin2)를 MHZ차의 고주파수신호일지라도 그것을 일시적으로 유지시킬 수 있고, 그에 따라 유지전압(Vin2)과 다른 입력신호(Vin1) 사이의 전압비교는 만족할만큼 실행할 수 있게 된다.
제13도 내지 제17도에 도시된 바와 같이 반전증폭기(IO)를 여러종류로 회로구성할 수 있고 또 제18도 내지 제23도에 도시된 바와같이 버퍼증폭기(BO)를 여러종류로 회로구성할 수가 있다.
먼저 제13도에 도시된 반전증폭기는 상호간에 직렬로 접속되면서 게이트가 공통으로 접속되는 p챈널 및 n챈널 MOS트랜지스터(P), (N)로 이루어진 CMOS인버터로 되어 있고, 제14도에 도시된 반전증폭기는 상호간에 직렬로 접속되는 정전류원(11X)과 n챈널 MOS트랜지스터(N)로 이루어진 n챈널 MOS인버터로 되어 있다.
또 제15도에 도시된 반전증폭기는 상호간에 직렬로 접속되는 p챈널 MOS트랜지스터(P)와 전류원(12X)으로 이루어진 p챈널 MOS인버터로 되어 있고, 제16도에 도시된 반전증폭기는 상호간에 직렬로 접속되는 p챈널 MOS트랜지스터(P)과 저항(R)으로 이루어진 P챈널 MOS인버터로 되어 있으며, 제17도에 도시된 반전증폭기는 상호간에 직렬로 접속되는 저항(R)과 n챈널 MOS트랜지스터(N)로 이루어진 n챈널 MOS인버터로 되어 있다.
제18도에 도시된 버퍼증폭기는 드레인과 게이트가 접속된 부하 p챈널 트랜지스터(P)에 직렬고 n챈널 MOS트랜지스터(N)가 접속되고, 제19도에 도시된 버퍼증폭기는 p챈널 트랜지스터(P)에 직렬로 드레인과 게이트가 접속된 n챈널 트랜지스터(N)가 접속되게 된다.
제20도에 도시된 버퍼증폭기는 전류원(11X)에 직렬로 n챈널 MOS트랜지스터(N)가 접속되는 n챈널 인버터(IVN)와 p챈널 MOS트랜지스터(P)에 직렬로 전류원(12X)이 접속되는 P챈널 인버터(IVP)가 캐스케이트 접속으로 구성되게 되고, 제21도에 도시된 버퍼증폭기는 n챈널 인버터(IVN)와 p챈널 인버터(IVP) 사이의 접속관계가 제20도의 회로구성과 역으로 구성되게 된다. 도 제22도에 도시된 버퍼증폭기는 제18도 및 제19도에 도시된 버퍼증폭기를 캐스케이트접속으로 구성하게 되고, 제23도에 도시된 버퍼증폭기는 회로의 접속관계가 제22도의 회로구성과 역으로 구성되게 된다.
제24도 및 제25도에 도시된 바와 같이 정전류원(11X), (12X)는 p챈널 트랜지스터(P) 또는 n챈널 트랜지스터(N)의 게이트로 바이어스전압(VB 또는 VB*)을 공급해 줌에 따라 실현할 수 있게 된다.
제11도에 도시된 기준전압발생회로(110)는 스위치(SW4)를 온시켜 적어도 미리 정해진 주기의 시간동안에 단자 정전압을 공급할 필요가 있어 다음과 같은 회로구성이 되어진다.
먼저 제26a도에 도시된 바와 같이 서로 게이트와 드레인이 접속된 p챈널 MOS트랜지스터(P)에 서로 게이트와 드레인이 접속된 n챈널 MOS트랜지스터(N)가 직렬로 접속되고, 또 제26b도에 도시된 바와 같이 전압분배저항(R1), (R2)이 전원공급단(VDD), (VSS)사이에 직렬로 접속된다.
제11도에 도시된 제2스위치(SW2) 내지 제4스위치(SW4)는 제27a도에 도시된 바와 같이 게이트신호로서 상보형 클록신호(ø1), (ø2)가 공급되는 CMOS스위치(전달게이트)들을 필요로 하게 되고, 또 제1스위치(SW1)는 제27b도에 도시된 바와 같이 게이트신호로서 상보형 클록신호(ø1), (ø2)가 공급되는 CMOS스위치를 필요로 하게 된다. 그러면 제11도에 도시된 변형에서 버퍼증폭기(BO)의 입력바이어스는 기준전압발생회로(110)로 부터 공급받게 되는바, 입력바이어스가 접지전위(OV)로 된다면 기준전압발생회로(110)을 접지전위단자로 할수 있게 된다.
또 제11도에 도시된 전압비교기에서 버퍼증폭기(BO)가 제28도에 도시된 전압비교기와 같이 생략된다면, 이 회로는 K2=1이 회로와 동일하게 되어 동일장점을 얻을 수 있게 된다.
이러한 경우 회로구성이 단순할지라도 충전은 반전증폭기(IO)의 입력단자의 표유캐패시턴스를 경유해서 캐패시터(CO1), (CO2) 사이로 이동되게 된다. 그러므로 제11도에 도시된 전압비교기는 제28도에 도시된 전압비교기 보다 더 민감하게 된다.
상기한 바와 같이 제11도 및 제28도에 도시된 전압비교기에 의하면, 입력신호가 고주파수신호일지라도 고정밀도로 캐패시터에 유지시켜 줄 뿐만 아니라 유지신호(Vin2)와 기준신호(Vin1) 사이의 전압비교를 만족할 수 있는 만큼 실행할 수 있다. 또 버퍼증폭기(BO)의 추가는 민감한 전압비교기의 개선을 허락하게 되고, 그에 따라 제11도 및 제28도에 도시된 전압비교기는 텔레비젼신호와 같은 고주파수신호의 아날로그/디지털변환기로 적절하게 된다.
상기한 바와같이 본 발명의 아날로그/디지털변환기에 의하면, 상위비트용 아날로그/디지털변환부와 하위비트용 아날로그/디지털변환부를 파이프라인방식으로 동작시킬 수 있고, 또 적은 전압비교기의 수로 병렬형 아날로그/디지털변환기의 동등한 샘플링주파수를 얻을 수 있게 된다.

Claims (10)

  1. 아날로그입력신호(Vin)를 n비트의 2진부호를 갖춘 디지털출력신호(Dout)로 변환시켜주도록 된 아날로그/디지털변환기에 있어서, 아날로그입력신호(Vin)를 n비트 디지털출력신호(Dout)의 상위 a비트데이터에 대응되는 제1디지털출력(D13)으로 아날로그/디지털변환해주는 제1아날로그/디지털변환수단(13)과, 아날로그입력신호(Vin)의 신호레벨을 샘플링해서 제1홀드신호(V15a)를 출력해주는 제1샘플.홀스수단(15a), 아날로그입력신호(Vin)의 신호레벨을 샘플링해서 제2홀드신호(V15b)를 출력해주는 제2샘플.홀드수단(15b), 상기 제1아날로그/디지털변환수단(13)의 아날로그/디지털변환동작과 일치됨과 더불어 상기 제1샘플.홀드수단(15a)이 아날로그입력신호(Vin)의 신호레벨을 샘플하는 주기동안 상기 제2샘플.홀드수단(15b)으로 부터 제2홀드신호(V15b)를 선택해주고, 상기 제2샘플.홀드수단(15b)이 아날로그입력신호(Vin)의 신호레벨을 샘플하는 주기동안 상기 제1샘플.홀드수단(15a)으로 부터 제1홀드신호(V15a)를 선택해주는 제1스위칭수단(S1, S2) 및, 상기 제1스위칭수단(S1, S2)에 의해 선택되는 제1 및 제2홀드신호(V15a, V15b)중 한신호를 아날로그/디지털변환해주고, 제1 및 제2디지털출력(D13), (D14)의 조합으로 된 n비트 디지털출력신호(Dout)중 하위 b비트데이터에 대응되는 제2디지털출력신호(D14)을 출력해주는 제2아날로그/디지털변환수단(14, 140)을 갖추어 구성한 것을 특징으로 하는 아날로그/디지털변환기.
  2. 제1항에 있어서, 아날로그입력신호(Vin)의 신호레벨을 샘플링해서 제3홀드신호(V17a)를 출력해주는 제3샘플.홀드수단(17a)과, 아날로그입력신호(Vin)의 신호레벨을 샘플링해서 제4홀드신호(V17b)를 출력해주는 제4샘플.홀드수단(17b), 아날로그입력신호(Vin)의 신호레벨을 샘플링해서 제5홀드신호(V17c)를 출력해주는 제5샘플.홀드수단(17c), 상기 제1아날로그/디지털변환수단(13)의 아날로그/디지털변환동작과 일치됨과 더불어 상기 제3 및 제4샘플.홀드수단(17a, 17b)중 한수단이 아날로그입력신호(Vin)의 신호레벨을 샘플하는 주기동안 상기 제5샘플.홀드수단(17c)으로 부터 제5홀드신호(V17c)를 선택해주고, 상기 제5 및 제3 샘플.홀드수단(17c, 17a)중 한수단이 아날로그입력신호(Vin)의 신호레벨을 샘플하는 주기동안 제4샘플.홀드수단(17b)으로 부터 제4홀드신호(V17b)를 선택해주며, 상기 제4 및 제5샘플.홀드수단(17b, 17c) 중 한수단이 아날로그입력신호(Vin)의 신호레벨을 샘플하는 주기동안 제3샘플.홀드수단(17a)으로 부터 제3홀드신호(V17a)를 선택해주는 제2스위칭수단(S3, S4) 및, 상기 제2스위칭수단(S3, S4)에 의해 선택되는 제3 내지 제5홀드신호(V17a~V17c)중 한신호를 아날로그/디지털변환해주고, 제1 내지 제3디지털출력(D13), (D14), (D19)의 조합으로 된 n비트 디지털출력신호(Dout)중 하위 c비트데이터에 대응되는 제3디지털출력(D19)을 출력해주는 제3아날로그/디지털변환수단(19, 190)을 추가로 구성하는 것을 특징으로 하는 아날로그/디지털변환기.
  3. 제1항에 있어서, 상기 제2아날로그/디지털변환수단(140)은 상기 제1아날로그/디지털변환수단(13)에 접속되고, 상기 제1 및 제2홀드신호(V15a, V15b)중 한신호와 더불어 제1디지털출력(D13)의 내용에 따라 변환되는 제1기준전압(Vref)을 택일적으로 비교해주는 전압비교수단(21)으로 이루어진 것을 특징으로 하는 아날로그/디지털변환기.
  4. 제1항에 있어서, 상기 제1아날로그/디지털변환수단(13)은 복수개의 제1기준전압(Vr)을 발생시켜주는 제1기준전압발생수단(11a)과, 상기 제1기준전압발생수단(11a)에 접속되고 상기 제1기준전압(Vr)중 한전압(Vr(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제1기준전압(Vr)중 한전압(Vr(1))과 상기 아날로그입력신호(Vin) 사이의 비교결과로서 제1비교출력을 공급해주는 제1쵸퍼비교부(S01~S03, C0, I0) 및, 상기 제1쵸퍼비교부(S01~S03, C0, I0)에 접속되어 상기 제1디지털출력(D13)을 공급해주도록 제1비교출력(V20)을 부호화해주는 제1부호화수단(12a)을 갖추어서 구성됨과 더불어, 상기 제2아날로그/디지털변환수단(140)은 상기 제1아날로그/디지털변환수단(13)에 접속되어 상기 제1디지털출력(D13)의 내용에 좌우되는 각각의 값을 복수개의 제2기준전압(Vref)으로 발생시켜주는 제2기준전압발생수단(11b)과, 상기 제2기준전압발생수단(11b)에 접속되고 상기 제2기준전압(Vref)중 한전압(Vref(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제2기준전압(Vref)중 한전압(Vref(1))과 상기 아날로그입력신호(Vin) 사이의 비교결과로서 제2비교출력을 공급해주는 제2쵸퍼비교부(S11~S13, C1, I1), 상기 제2기준전압발생수단(11b)에 접속되면서 상기 제2쵸퍼비교부(S11~S13, C1, I1)와 병렬로 접속되고 상기 제2기준전압(Vref)중 다른 전압(Vref(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제2기준전압(Vref)중 다른전압(Vref(1))과 상기 아날로그입력신호(Vin) 사이의 비교결과로서 제3비교출력을 공급해주는 제3쵸퍼비교부(S21~S23, C2, I2) 및, 상기 제2 및 제3쵸퍼비교부(S11~S13, C1, I1 ; S21~S23, C2, I2)에 접속되어 상기 제2디지털출력(D14)을 공급해주도록 제2 및 제3비교출력(V21)을 부호화해주는 제2부호화수단(12b)을 갖추어서 구성된 것을 특징으로 하는 아날로그/디지털변환기.
  5. 제2항에 있어서, 상기 제2아날로그/디지털변환수단(140)은 상기 제1아날로그/디지털변환수단(13)에 접속되고 상기 제1 및 제2홀드신호(V15a, V15b)중 한신호와 더불어 제1디지털출력(D13)의 내용에 따라 변환되는 제1기준전압(Vref)을 택일적으로 비교해주는 제1전압비교수단(21)으로 이루어짐과 더불어, 상기 제3아날로그/디지털변환수단(190)은 상기 제1 및 제2아날로그/디지털변환수단(13, 14)에 접속되고 상기 제1내지 제3홀드신호(V15a~V15c)중 한신호와 더불어 제1 및 제2디지털출력(D13, D14)의 내용에 따라 변환되는 제2기준전압(VS)을 연속적으로 비교해주는 제2전압비교수단(22)으로 이루어진 것을 특징으로 하는 아날로그/디지털변환기.
  6. 제2항에 있어서, 상기 제1아날로그/디지털변환수단(13)은 복수개의 제1기준전압(Vr)을 발생시켜주는 제1기준전압발생수단(11a)과, 상기 제1기준전압발생수단(11a)에 접속되고 상기 제1기준전압(Vr)중 한전압(Vr(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 강기 제1기준전압(Vr)중 한 전압(Vr(1))과 상기 아날로그입력신호(Vin)사이의 비교결과로서 제1비교출력을 공급해주는 제1쵸퍼비교부(S01~S03, C0, I0) 및, 상기 제1쵸퍼비교부(S01~S03, C0, I0)에 접속되어 상기 제1디지털출력(D13)을 공급해주도록 제1비교출력(V20)을 부호화해 주는 부호화수단(12a)을 갖추어서 구성됨과 더불어, 상기 제2아날로그/디지털변환수단(140)은 상기 제1아날로그/디지털변환수단(13)에 접속되어 상기 제1디지털출력(D13)의 내용에 좌우되는 각각의 값을 복수개의 제2기준전압(Vref)으로 발생시켜주는 제2기준전압발생수단(11b)과, 상기 제2기준전압발생수단(11b)에 접속되고 상기 제2기준전압(Vref)중 한전압(Vref(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제2기준전압(Vref)중 한전압(Vref(1))과 상기 아날로그입력신호(Vin) 사이의 비교결과로서 제2비교출력을 공급해주는 제2쵸퍼비교부(S11~S13, C1, I1), 상기 제2기준전압발생수단(1b)에 접속되면서 상기 제2쵸퍼비교부(S11~S13, C1, I1)와 병렬로 접속되고 상기 제2기준전압(Vref)중 다른 전압(Vref(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제2기준전압(Vref)중 다른 전압(Vref(1))과 상기 아날로그입력신호(Vin)사이의 비교결과로서 제3비교출력을 공급해주는 제3쵸퍼비교부(S21~S23, C2, I2) 및, 상기 제2 및 제3쵸퍼비교부(S11~S13, C1, I1 ; S21~S23, C2, I2)에 접속되어 상기 제2디지털출력(D14)을 공급해주도록 제2 및 제3비교출력(V21)을 부호화해주는 제2부호화수단(12b)을 갖추어서 구성됨과 더불어, 상기 제3아날로그/디지털변환수단(190)은 상기 제2아날로그/디지털변환수단(140)에 접속되어 상기 제1 및 제2디지털출력(D13, D14)의 내용에 좌우되는 각각의 값을 복수개으 제3기준전압(VS)으로 발생시켜주는 제3기준 전압발생수단(11c)과, 상기 제3기준전압발생수단(11c)에 접속되고 상기 제3기준전압(VS)중 한전압(VS(11))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제3기준전압(VS)중 한전압(VS(1))과 상기 아날로그입력신호(Vin) 사이의 비교결과로서 제4비교출력을 공급해주는 제4쵸퍼비교부(S31~S33, C10, I10), 상기 제3기준전압발생수단(11c)에 접속되고 상기 제3기준전압(VS)중 한전압(VS(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제3기준전압(VS)중 한전압(VS(1))과 상기 아날로그입력신호(Vin) 사이의 비교결과로서 제5비교출력을 공급해주는 제5쵸퍼비교부(S41~S43, C20, I20), 상기 제3기준전압발생수단(11c)에 접속되면서 제5쵸퍼비교부 및 제5쵸퍼비교부와 병렬로 접속되고 상기 제3기준전압(VS)중 한전압(VS(1))과 상기 아날로그입력신호(Vin)에 택일적으로 응답되어 상기 제3기준전압(VS)중 한전압(VS(1))과 상기 아날로그입력신호(Vin) 사이의 비교결과로서 제6비교출력을 공급해주는 제6쵸퍼비교부(S51~S53, C30, I30) 및, 상기 제4 내지 제6쵸퍼비교부에 접속되어 상기 제3디지털출력(D19)을 공급해주도록 제4 내지 제6비교출력(V22)을 부호화해주는 제3부호화수단(12c)을 갖추어서 구성된 것을 특징으로 하는 아날로그/디지털변환기.
  7. 제4항에 있어서, 상기 제1 내지 제3쵸퍼비교부중 적어도 한쵸퍼비교부는 제1캐패시터(CO1)의 한단자(N1)로 비교기준신호(Vin1)를 선택적으로 공급해주는 제1스위치수단(SW1)과, 상기 제 1캐패시터(CO1)의 한단자(N1)로 비교된 신호(Vin2)를 선택적으로 공급해주는 제2스위치수단(SW2), 입력단자에 상기 제1캐패시터(CO1)의 다른 단자(N2)가 접속되어 하이입력임피턴스/로우출력 임피턴스를 해주는 버퍼증폭기(BO), 한단자(N3)에 상기 버퍼증폭기(BO)의 출력단자가 접속되는 제2캐패시터(CO2), 입력단자에 상기 제2캐패시터(CO2)의 다른단자(N4)가 접속되는 반전증폭기(IO), 상기 반전증폭기(IO)입출력단자를 선택적으로 접속해주는 제3스위치수단(SW3) 및, 상기 제1캐패시터(CO1)의 다른단자(N2)로 미리 정해진 전압(Vr)을 선택적으로 공급해주는 제4스위치수단(SW4)으로 이루어진 것을 특징으로 하는 아날로그/디지털변환기.
  8. 제6항에 있어서, 상기 제1 내지 제6쵸퍼비교부중 적어도 한쵸퍼비교부는 제1캐패시터(CO1)의 한단자(N1)로 비교기준신호(Vin1)를 선택적으로 공급해주는 제1스위치수단(SW1)과, 상기 제1개패시터(CO1)의 한단자(N1)로 비교된 신호(Vin2)를 선택적으로 공급해주는 제2스위치수단(SW 2), 입력단자에 상기 제1캐패시터(CO1)의 다른단자(N2)가 접속되어 하이입력임피턴스/로우출력임피턴스를 해주는 버퍼증폭기(BO), 한단자(N3)에 상기 버퍼증폭기(BO)의 출력단자가 접속되는 제2캐패시터(CO2), 입력단자에 상기 제2캐패시터(CO2)의 다른단자(N4)가 접속되는 반전증폭기(IO), 상기 반전증폭기(IO)의 입출력단자를 선택적으로 접속해주는 제3스위치수단(SW3) 및, 상기 제1캐패시터(CO1)의 다른단자(N2)로 미리 정해진 전압(Vr)을 선택적으로 공급해주는 제4위치수단(SW4)으로 이루어진 것을 특징으로 하는 아날로그/디지털변환기.
  9. 제4항에 있어서, 상기 제1 내지 제3 쵸퍼비교부중 적어도 한쵸퍼비교부는 제1캐패시터(CO1)의 한단자(N1)로 비교기준신호(Vin1)를 선택적으로 공급해주는 제1스위치수단(SW1)과, 상기 제1캐패시터(CO1)의 한단자(N1)로 비교된 신호(Vin2)를 선택적으로 공급해주는 제2스위치수단(SW2), 한단자에 상기 제1캐패시터(CO1)의 다른단자(N2)가 접속되는 제2캐패시터(CO2), 입력단자에 상기 제2캐패시터(CO2)의 다른단자(N4)가 접속되는 반전증폭기(IO), 상기 반전증폭기(IO)의 입출력단자를 선택적으로 접속해주는 제3스위치수단(SW3) 및, 상기 제1캐패시터(CO1)의 다른단자(N2)로 미리 정해진 전압(Vr)을 선택적으로 공급해주는 제4스위치수단(SW4)으로 이루어진 것을 특징으로 하는 아날로그/디지털변환기.
  10. 제6항에 있어서, 상기 제1 내지 제6쵸퍼비교부중 적어도 한쵸퍼비교부는 제1캐패시터(CO1)의 한단자(N1)로 비교기준신호(Vin1)를 선택적으로 공급해주는 제1스위치수단(SW1)과, 상기 제1캐패시터(CO1)의 한단자(N1)로 비교된 신호(Vin2)를 선택적으로 공급해주는 제2스위치수단(SW2), 한단자에 상기 제1캐패시터(CO1)의 다른단자(N2)가 접속되는 제2캐패시터(CO2), 입력단자에 상기 제2캐패시터(CO2)의 다른단자(N4)가 접속되는 반전증폭기(IO), 상기 반전증폭기(IO)의 입출력단자를 선택적으로 접속해주는 제3스위치수단(SW3) 및, 상기 제1캐패시터(CO1)의 다른단자(N2)로 미리 정해진 전압(Vr)을 선택적으로 공급해주는 제4스위치수단(SW4)으로 이루어진 것을 특징으로 하는 아날로그/디지털변환기.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172117A (en) * 1989-06-19 1992-12-15 Linear Instruments Analog to digital conversion using an integrater and a sample and hold circuit
US5059896A (en) * 1989-09-25 1991-10-22 General Electric Company Electronic watthour meter
US5043732A (en) * 1989-09-26 1991-08-27 Analog Devices, Inc. Analog-to-digital converter employing a pipeline multi-stage architecture
US5248973A (en) * 1991-10-24 1993-09-28 The Mitre Corporation High-speed, high-resolution analog to digital converter subranging architecture
JPH05218868A (ja) * 1992-02-03 1993-08-27 Hitachi Ltd 多段型ａｄ変換器
JP2995599B2 (ja) * 1992-09-09 1999-12-27 セイコーインスツルメンツ株式会社 アナログデジタル変換方法
JP2945805B2 (ja) * 1992-10-01 1999-09-06 松下電器産業株式会社 Ａ／ｄ変換器
JPH06260941A (ja) * 1993-03-05 1994-09-16 Mitsubishi Electric Corp アナログ／デジタル変換装置
JPH06268521A (ja) * 1993-03-10 1994-09-22 Fujitsu Ltd Ａ／ｄコンバータ
DE69507023T2 (de) * 1994-04-29 1999-06-10 Analog Devices Inc Ladungswiederverteilung-ad-wandler mit systemeichung
US5668551A (en) * 1995-01-18 1997-09-16 Analog Devices, Inc. Power-up calibration of charge redistribution analog-to-digital converter
US5621409A (en) * 1995-02-15 1997-04-15 Analog Devices, Inc. Analog-to-digital conversion with multiple charge balance conversions
US5574457A (en) * 1995-06-12 1996-11-12 Motorola, Inc. Switched capacitor gain stage
US5689260A (en) * 1995-09-22 1997-11-18 Lucent Technologies Inc. Analog-to-digital converter using scaled signal to initialize coarse conversion circuit
JPH09186594A (ja) * 1995-12-28 1997-07-15 Fujitsu Ltd コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法
US5726653A (en) * 1996-01-22 1998-03-10 Industrial Technology Research Institute Tri-step analog-to-digital converter
JP2000036746A (ja) * 1998-07-17 2000-02-02 Nec Corp Ａ／ｄ変換器
GB9821091D0 (en) * 1998-09-30 1998-11-18 Koninkl Philips Electronics Nv Analogue to digital converter
TW492100B (en) * 2000-03-13 2002-06-21 Disco Corp Semiconductor wafer processing apparatus
JP2002118466A (ja) * 2000-10-05 2002-04-19 Mitsubishi Electric Corp Ａｄ変換回路
JP2002271201A (ja) * 2001-03-09 2002-09-20 Fujitsu Ltd Ａ／ｄ変換器
US6549150B1 (en) 2001-09-17 2003-04-15 International Business Machines Corporation Integrated test structure and method for verification of microelectronic devices
JP2003188726A (ja) * 2001-12-17 2003-07-04 Fujitsu Ltd Ａ／ｄコンバータ及びシステム及びコンパレータ
JP2004194066A (ja) * 2002-12-12 2004-07-08 Fujitsu Ltd 増幅回路、比較回路、及びａｄ変換回路
US7088275B2 (en) * 2003-12-31 2006-08-08 Conexant Systems, Inc. Variable clock rate analog-to-digital converter
JP2008042380A (ja) * 2006-08-03 2008-02-21 Matsushita Electric Ind Co Ltd アナログ・ディジタル変換器
TWI393042B (zh) * 2009-08-11 2013-04-11 Au Optronics Corp 具高觸碰靈敏度之觸碰面板裝置與其觸碰定位方法
EP2483891A2 (en) * 2009-09-28 2012-08-08 Arctic Silicon Devices As Input configuration for analog to digital converter
JP5732031B2 (ja) * 2012-12-26 2015-06-10 旭化成エレクトロニクス株式会社 パイプライン型ａ／ｄコンバータ
US9219490B1 (en) 2014-09-08 2015-12-22 Lockheed Martin Corporation Front end sample and hold circuit for a reconfigurable analog-to-digital converter
US9595974B1 (en) 2014-09-08 2017-03-14 Lockheed Martin Corporation Reconfigurable wideband sub-ranging analog-to-digital converter
US9088292B1 (en) 2014-09-08 2015-07-21 Lockheed Martin Corporation Clocking scheme for reconfigurable wideband analog-to-digital converter
US9143146B1 (en) * 2014-09-08 2015-09-22 Lockheed Martin Corporation Reconfigurable wideband sub-ranging analog-to-digital converter
CN112748675A (zh) * 2019-10-16 2021-05-04 重庆禾瑞佳森物联网科技有限责任公司 兼容多类型从机的单片机系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2264432B1 (ko) * 1974-03-15 1976-12-17 Thomson Csf
JPS5242057A (en) * 1975-09-30 1977-04-01 Toshiba Corp A-d convertor
US4232302A (en) * 1978-08-24 1980-11-04 Ohio Nuclear, Inc. Video speed logarithmic analog-to digital converter
US4326192A (en) * 1979-06-11 1982-04-20 International Business Machines Corporation Sequential successive approximation analog-to-digital converter
FR2481543A1 (fr) * 1980-04-23 1981-10-30 Thomson Csf Codeur analogique numerique comportant un generateur de tension codee a transfert de charges
DE3021880A1 (de) * 1980-06-11 1981-12-17 Philips Patentverwaltung Schaltungsanordnung fuer eine analog-digital-umwandler
JPS6029030A (ja) * 1983-06-24 1985-02-14 Hitachi Ltd アナログ・デジタル変換器
JPH0681048B2 (ja) * 1984-03-21 1994-10-12 株式会社日立製作所 Ａ／ｄ変換器
US4745393A (en) * 1985-09-25 1988-05-17 Hitachi, Ltd Analog-to-digital converter

Also Published As

Publication number Publication date
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DE3854582T2 (de) 1997-01-09

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