JP2003188726A - Ａ／ｄコンバータ及びシステム及びコンパレータ - Google Patents
Ａ／ｄコンバータ及びシステム及びコンパレータInfo
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- 239000003990 capacitor Substances 0.000 claims description 55
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- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】本発明は、高い周波数で動作可能であると共に
低い動作周波数での消費電力が削減されたＡ／Ｄコンバ
ータを提供することを目的とする。 【解決手段】Ａ／Ｄコンバータは、各々が第１の期間で
アナログ入力電位をサンプルし第２の期間でアナログ入
力電位を参照電位と比較する複数のコンパレータと、コ
ンパレータによる比較結果をエンコードするエンコーダ
と、第１の期間の長さと第２の期間の長さとが異なるよ
うに第１の期間と第２の期間とを規定する制御信号を生
成して制御信号を複数のコンパレータに供給する制御信
号供給ユニットを含むことを特徴とする。
低い動作周波数での消費電力が削減されたＡ／Ｄコンバ
ータを提供することを目的とする。 【解決手段】Ａ／Ｄコンバータは、各々が第１の期間で
アナログ入力電位をサンプルし第２の期間でアナログ入
力電位を参照電位と比較する複数のコンパレータと、コ
ンパレータによる比較結果をエンコードするエンコーダ
と、第１の期間の長さと第２の期間の長さとが異なるよ
うに第１の期間と第２の期間とを規定する制御信号を生
成して制御信号を複数のコンパレータに供給する制御信
号供給ユニットを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にＡ／Ｄコン
バータ及びＡ／Ｄコンバータを含むシステムに関し、詳
しくは並列型のＡ／Ｄコンバータ及びＡ／Ｄコンバータ
を含むシステムに関する。
バータ及びＡ／Ｄコンバータを含むシステムに関し、詳
しくは並列型のＡ／Ｄコンバータ及びＡ／Ｄコンバータ
を含むシステムに関する。
【０００２】
【従来の技術】並列型のＡ／Ｄコンバータは、例えば８
ビット構成であれば２５５個のコンパレータを設け、抵
抗分割して得られる参照電位を各コンパレータに供給
し、２５５個のコンパレータによりそれぞれ異なる参照
電位と入力電位とを比較することで、入力電位のデジタ
ル値への変換を行うものである。
ビット構成であれば２５５個のコンパレータを設け、抵
抗分割して得られる参照電位を各コンパレータに供給
し、２５５個のコンパレータによりそれぞれ異なる参照
電位と入力電位とを比較することで、入力電位のデジタ
ル値への変換を行うものである。
【０００３】図１は、並列型のＡ／Ｄコンバータで使用
されるコンパレータの構成を示す回路図である。
されるコンパレータの構成を示す回路図である。
【０００４】図１のコンパレータは、ＰＭＯＳトランジ
スタ１１、ＮＭＯＳトランジスタ１２、バッファ１３、
インバータ１４、スイッチＳ１乃至Ｓ３、及びコンデン
サＣ１を含む。バッファ１３及びインバータ１４によっ
て、クロック信号ＣＬＫから、制御信号Φ１及びΦ２が
生成される。僅かな遅延を無視すれば、制御信号Φ１は
クロック信号ＣＬＫと同位相であり、制御信号Φ２はク
ロック信号ＣＬＫと逆位相となる。制御信号Φ１は、ス
イッチＳ１及びＳ３に供給され、クロック信号ＣＬＫが
ＨＩＧＨの時にスイッチＳ１及びＳ３を導通させる。制
御信号Φ２は、スイッチＳ２に供給され、クロック信号
ＣＬＫがＬＯＷの時にスイッチＳ２を導通させる。
スタ１１、ＮＭＯＳトランジスタ１２、バッファ１３、
インバータ１４、スイッチＳ１乃至Ｓ３、及びコンデン
サＣ１を含む。バッファ１３及びインバータ１４によっ
て、クロック信号ＣＬＫから、制御信号Φ１及びΦ２が
生成される。僅かな遅延を無視すれば、制御信号Φ１は
クロック信号ＣＬＫと同位相であり、制御信号Φ２はク
ロック信号ＣＬＫと逆位相となる。制御信号Φ１は、ス
イッチＳ１及びＳ３に供給され、クロック信号ＣＬＫが
ＨＩＧＨの時にスイッチＳ１及びＳ３を導通させる。制
御信号Φ２は、スイッチＳ２に供給され、クロック信号
ＣＬＫがＬＯＷの時にスイッチＳ２を導通させる。
【０００５】クロック信号ＣＬＫがＨＩＧＨの期間、ス
イッチＳ３が導通すると、ＰＭＯＳトランジスタ１１及
びＮＭＯＳトランジスタ１２からなるインバータの入出
力が短絡され、ＰＭＯＳトランジスタ１１及びＮＭＯＳ
トランジスタ１２を通して電源電位ＶＤＤからグランド
に貫通電流が流れる。このときインバータの入出力端子
の電位はＶＤＤ／２となる。この期間、スイッチＳ１も
導通状態にあり、入力電位ＶＩＮによりコンデンサＣ１
が充電される。
イッチＳ３が導通すると、ＰＭＯＳトランジスタ１１及
びＮＭＯＳトランジスタ１２からなるインバータの入出
力が短絡され、ＰＭＯＳトランジスタ１１及びＮＭＯＳ
トランジスタ１２を通して電源電位ＶＤＤからグランド
に貫通電流が流れる。このときインバータの入出力端子
の電位はＶＤＤ／２となる。この期間、スイッチＳ１も
導通状態にあり、入力電位ＶＩＮによりコンデンサＣ１
が充電される。
【０００６】クロック信号ＣＬＫがＬＯＷの期間、スイ
ッチＳ１及びＳ３は非導通となり、スイッチＳ２が導通
する。コンデンサＣ１のスイッチＳ２側の端子は、抵抗
Ｒ１及びＲ２を含む抵抗列で生成される参照電位に設定
される。この参照電位から、コンデンサＣ１に充電され
た電荷分の電位（入力電位ＶＩＮに対応する電位）だけ
降下した電位が、ＰＭＯＳトランジスタ１１及びＮＭＯ
Ｓトランジスタ１２のゲートに供給される。
ッチＳ１及びＳ３は非導通となり、スイッチＳ２が導通
する。コンデンサＣ１のスイッチＳ２側の端子は、抵抗
Ｒ１及びＲ２を含む抵抗列で生成される参照電位に設定
される。この参照電位から、コンデンサＣ１に充電され
た電荷分の電位（入力電位ＶＩＮに対応する電位）だけ
降下した電位が、ＰＭＯＳトランジスタ１１及びＮＭＯ
Ｓトランジスタ１２のゲートに供給される。
【０００７】従って、入力電位ＶＩＮが参照電位より低
い場合、出力電位ＶＯＵＴはＬＯＷとなり、入力電位Ｖ
ＩＮが参照電位より高い場合、出力電位ＶＯＵＴはＨＩ
ＧＨとなる。複数の並列に設けられたコンパレータの出
力電位ＶＯＵＴをエンコードしサンプルすることで、Ａ
／Ｄ変換を行うことが出来る。
い場合、出力電位ＶＯＵＴはＬＯＷとなり、入力電位Ｖ
ＩＮが参照電位より高い場合、出力電位ＶＯＵＴはＨＩ
ＧＨとなる。複数の並列に設けられたコンパレータの出
力電位ＶＯＵＴをエンコードしサンプルすることで、Ａ
／Ｄ変換を行うことが出来る。
【０００８】システムのＬＳＩ化に伴い、並列型Ａ／Ｄ
コンバータを様々な周波数で使用するようになってい
る。この要求に応えるためには、1つのＡ／Ｄコンバー
タで低い周波数から高い周波数までの広範囲の周波数を
カバーする必要が有り、図１に示されるＰＭＯＳトラン
ジスタ１１及びＮＭＯＳトランジスタ１２のゲート幅を
充分に大きくして、高い周波数に追従して電流が流れや
すいように構成する必要がある。
コンバータを様々な周波数で使用するようになってい
る。この要求に応えるためには、1つのＡ／Ｄコンバー
タで低い周波数から高い周波数までの広範囲の周波数を
カバーする必要が有り、図１に示されるＰＭＯＳトラン
ジスタ１１及びＮＭＯＳトランジスタ１２のゲート幅を
充分に大きくして、高い周波数に追従して電流が流れや
すいように構成する必要がある。
【０００９】
【発明が解決しようとする課題】このように高い周波数
に追従して動作可能なように構成すると、上記貫通電流
が大きくなり電力消費が大きくなるという問題がある。
高い周波数においては、電力消費が大きくなるのはやむ
を得ないとしても、低い周波数で動作する場合には本来
大きい電流を流す必要はないので、出来るだけ電力消費
は少ないことが好ましい。
に追従して動作可能なように構成すると、上記貫通電流
が大きくなり電力消費が大きくなるという問題がある。
高い周波数においては、電力消費が大きくなるのはやむ
を得ないとしても、低い周波数で動作する場合には本来
大きい電流を流す必要はないので、出来るだけ電力消費
は少ないことが好ましい。
【００１０】ＰＭＯＳトランジスタ１１及びＮＭＯＳト
ランジスタ１２を流れる貫通電流による電力消費は、並
列型ADコンバーターにおいては、動作周波数の大小に関
わらない消費電力である。即ち、動作周波数の大小に関
わらずクロック信号ＣＬＫがＨＩＧＨの期間、即ち動作
時間のトータルの半分の時間において、貫通電流が流れ
て電力が消費されることになる。
ランジスタ１２を流れる貫通電流による電力消費は、並
列型ADコンバーターにおいては、動作周波数の大小に関
わらない消費電力である。即ち、動作周波数の大小に関
わらずクロック信号ＣＬＫがＨＩＧＨの期間、即ち動作
時間のトータルの半分の時間において、貫通電流が流れ
て電力が消費されることになる。
【００１１】このように高い周波数に追従して動作可能
なように構成すると、低い動作周波数においても消費電
力が大きくなってしまうという問題がある。
なように構成すると、低い動作周波数においても消費電
力が大きくなってしまうという問題がある。
【００１２】以上を鑑みて、本発明は高い周波数で動作
可能であると共に低い動作周波数での消費電力が削減さ
れたＡ／Ｄコンバータ及びＡ／Ｄコンバータを含むシス
テムを提供することを目的とする。
可能であると共に低い動作周波数での消費電力が削減さ
れたＡ／Ｄコンバータ及びＡ／Ｄコンバータを含むシス
テムを提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明によるＡ／Ｄコン
バータは、各々が第１の期間でアナログ入力電位をサン
プルし第２の期間で該アナログ入力電位を参照電位と比
較する複数のコンパレータと、該コンパレータによる比
較結果をエンコードするエンコーダと、該第１の期間の
長さと該第２の期間の長さとが異なるように該第１の期
間と該第２の期間とを規定する制御信号を生成して該制
御信号を該複数のコンパレータに供給する制御信号供給
ユニットを含むことを特徴とする。
バータは、各々が第１の期間でアナログ入力電位をサン
プルし第２の期間で該アナログ入力電位を参照電位と比
較する複数のコンパレータと、該コンパレータによる比
較結果をエンコードするエンコーダと、該第１の期間の
長さと該第２の期間の長さとが異なるように該第１の期
間と該第２の期間とを規定する制御信号を生成して該制
御信号を該複数のコンパレータに供給する制御信号供給
ユニットを含むことを特徴とする。
【００１４】上記発明では、クロック信号の１周期に対
応する比較期間である第２の期間に対して、アナログサ
ンプルの期間である第１の期間を異なるように構成する
ことで、アナログサンプル期間を短くしてコンパレータ
に貫通電流が流れる時間を短縮することが出来る。ここ
でアナログサンプルの期間は、コンデンサに入力電位に
応じた電荷を充電するに充分な時間であればよい。従っ
て、クロック周期に対するアナログサンプル期間の比率
は、動作周波数が低くなる程、小さくなってよい。この
ように周波数が低い場合には、コンデンサの充電に余分
な時間をかけることなく、貫通電流が流れる時間を短く
することで、Ａ／Ｄコンバータにおける消費電力を削減
することが出来る。
応する比較期間である第２の期間に対して、アナログサ
ンプルの期間である第１の期間を異なるように構成する
ことで、アナログサンプル期間を短くしてコンパレータ
に貫通電流が流れる時間を短縮することが出来る。ここ
でアナログサンプルの期間は、コンデンサに入力電位に
応じた電荷を充電するに充分な時間であればよい。従っ
て、クロック周期に対するアナログサンプル期間の比率
は、動作周波数が低くなる程、小さくなってよい。この
ように周波数が低い場合には、コンデンサの充電に余分
な時間をかけることなく、貫通電流が流れる時間を短く
することで、Ａ／Ｄコンバータにおける消費電力を削減
することが出来る。
【００１５】また本発明によるシステムは、アナログ入
力信号をデジタル信号に変換するＡ／Ｄコンバータと、
該Ａ／Ｄコンバータから出力されるデジタル信号を処理
するデジタル処理ユニットと、パルス幅調整ユニットを
含み、該Ａ／Ｄコンバータは、各々が第１の期間でアナ
ログ入力電位をサンプルし第２の期間で該アナログ入力
電位を参照電位と比較する複数のコンパレータと、該コ
ンパレータによる比較結果をエンコードするエンコーダ
と、該第１の期間の長さと該第２の期間の長さとが異な
るように該第１の期間と該第２の期間とを規定する制御
信号を生成して該制御信号を該複数のコンパレータに供
給する制御信号供給ユニットを含み、該パルス幅調整ユ
ニットにより該第１の期間の長さを調整可能であること
を特徴とする。
力信号をデジタル信号に変換するＡ／Ｄコンバータと、
該Ａ／Ｄコンバータから出力されるデジタル信号を処理
するデジタル処理ユニットと、パルス幅調整ユニットを
含み、該Ａ／Ｄコンバータは、各々が第１の期間でアナ
ログ入力電位をサンプルし第２の期間で該アナログ入力
電位を参照電位と比較する複数のコンパレータと、該コ
ンパレータによる比較結果をエンコードするエンコーダ
と、該第１の期間の長さと該第２の期間の長さとが異な
るように該第１の期間と該第２の期間とを規定する制御
信号を生成して該制御信号を該複数のコンパレータに供
給する制御信号供給ユニットを含み、該パルス幅調整ユ
ニットにより該第１の期間の長さを調整可能であること
を特徴とする。
【００１６】上記発明においては、Ａ／Ｄコンバータを
制御する信号のパルス幅を可変とすることで、Ａ／Ｄコ
ンバータにおける消費電力を制御することが可能とな
る。従って、低い動作周波数において、充電時間を不要
に長くすることで電力を無駄に費やすことを避けて、効
率的なシステム動作を実現することが出来る。
制御する信号のパルス幅を可変とすることで、Ａ／Ｄコ
ンバータにおける消費電力を制御することが可能とな
る。従って、低い動作周波数において、充電時間を不要
に長くすることで電力を無駄に費やすことを避けて、効
率的なシステム動作を実現することが出来る。
【００１７】また本発明によるコンパレータは、第１の
期間でアナログ入力電位をサンプルし第２の期間で該ア
ナログ入力電位を参照電位と比較するコンパレータであ
って、 コンデンサと、該コンデンサの第１端に接続さ
れるインバータと、該コンデンサの第２端と該アナログ
入力電位との間を接続する第１のスイッチと、該コンデ
ンサの該第２端と該参照電位との間を接続する第２のス
イッチと、該インバータの入出力を短絡或いは非短絡に
する第３のスイッチを含み、該第１及び第３のスイッチ
は該第１の期間導通され該第２のスイッチは該第２の期
間導通され、該第１の期間の長さと該第２の期間の長さ
とが異なるように制御されることを特徴とする。
期間でアナログ入力電位をサンプルし第２の期間で該ア
ナログ入力電位を参照電位と比較するコンパレータであ
って、 コンデンサと、該コンデンサの第１端に接続さ
れるインバータと、該コンデンサの第２端と該アナログ
入力電位との間を接続する第１のスイッチと、該コンデ
ンサの該第２端と該参照電位との間を接続する第２のス
イッチと、該インバータの入出力を短絡或いは非短絡に
する第３のスイッチを含み、該第１及び第３のスイッチ
は該第１の期間導通され該第２のスイッチは該第２の期
間導通され、該第１の期間の長さと該第２の期間の長さ
とが異なるように制御されることを特徴とする。
【００１８】上記発明では、クロック信号の１周期に対
応する比較期間である第２の期間に対して、アナログサ
ンプルの期間である第１の期間を異なるように構成する
ことで、アナログサンプル期間を短くしてコンパレータ
に貫通電流が流れる時間を短縮することが出来る。従っ
て周波数が低い場合等に、コンデンサの充電に余分な時
間をかけることなく、貫通電流が流れる時間を短くする
ことで、コンパレータにおける消費電力を削減すること
が出来る。
応する比較期間である第２の期間に対して、アナログサ
ンプルの期間である第１の期間を異なるように構成する
ことで、アナログサンプル期間を短くしてコンパレータ
に貫通電流が流れる時間を短縮することが出来る。従っ
て周波数が低い場合等に、コンデンサの充電に余分な時
間をかけることなく、貫通電流が流れる時間を短くする
ことで、コンパレータにおける消費電力を削減すること
が出来る。
【００１９】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００２０】図２は、本発明による並列型Ａ／Ｄコンバ
ータの全体構成を示す図である。
ータの全体構成を示す図である。
【００２１】図２のＡ／Ｄコンバータは、制御信号供給
ユニット２１、分圧回路２２、エンコーダ２３、比較ユ
ニット２４、及びＡＮＤユニット２５を含む。分圧回路
２２は、電位ＶＲＴと電位ＶＲＢとの間を分圧する抵抗
Ｒの直列接続からなり、各抵抗間の接続点から取り出さ
れる分圧された電位が、比較ユニット２４に参照電位と
して供給される。
ユニット２１、分圧回路２２、エンコーダ２３、比較ユ
ニット２４、及びＡＮＤユニット２５を含む。分圧回路
２２は、電位ＶＲＴと電位ＶＲＢとの間を分圧する抵抗
Ｒの直列接続からなり、各抵抗間の接続点から取り出さ
れる分圧された電位が、比較ユニット２４に参照電位と
して供給される。
【００２２】比較ユニット２４は、複数のコンパレータ
（図には２４−ｎ−１、２４−ｎ、２４−ｎ＋１のみが
示される）を含み、各コンパレータは対応する参照電位
を分圧回路２２から受け取る。各コンパレータは、制御
信号供給ユニット２１が供給する制御信号Φ１乃至Φ３
に基づいて動作して、入力電位ＶＩＮと参照電位とを比
較する。比較結果は、ＡＮＤユニット２５に供給され
る。
（図には２４−ｎ−１、２４−ｎ、２４−ｎ＋１のみが
示される）を含み、各コンパレータは対応する参照電位
を分圧回路２２から受け取る。各コンパレータは、制御
信号供給ユニット２１が供給する制御信号Φ１乃至Φ３
に基づいて動作して、入力電位ＶＩＮと参照電位とを比
較する。比較結果は、ＡＮＤユニット２５に供給され
る。
【００２３】ＡＮＤユニット２５は、複数のＡＮＤ回路
（図には２５−ｎ−１、２５−ｎ、２５−ｎ＋１のみが
示される）を含み、比較ユニット２４からの比較結果を
示す信号に対するＡＮＤ演算を実行し、出力をエンコー
ダ２３に供給する。この際、制御信号供給ユニット２１
からの制御信号Φ２に基づいて、比較ユニット２４から
の出力信号を、制御信号Φ２がＨＩＧＨのタイミングで
サンプルし、制御信号Φ２がＬＯＷのタイミングでホー
ルドするように構成してよい。
（図には２５−ｎ−１、２５−ｎ、２５−ｎ＋１のみが
示される）を含み、比較ユニット２４からの比較結果を
示す信号に対するＡＮＤ演算を実行し、出力をエンコー
ダ２３に供給する。この際、制御信号供給ユニット２１
からの制御信号Φ２に基づいて、比較ユニット２４から
の出力信号を、制御信号Φ２がＨＩＧＨのタイミングで
サンプルし、制御信号Φ２がＬＯＷのタイミングでホー
ルドするように構成してよい。
【００２４】エンコーダ２３は、ＡＮＤユニット２５か
らの信号をエンコードすることで、入力電位ＶＩＮに対
応するデジタル値を出力する。
らの信号をエンコードすることで、入力電位ＶＩＮに対
応するデジタル値を出力する。
【００２５】図３は、本発明によるコンパレータの構成
を示す回路図である。
を示す回路図である。
【００２６】図３のコンパレータは、図２の比較ユニッ
ト２４の各コンパレータに対応し、ＰＭＯＳトランジス
タ３１、ＮＭＯＳトランジスタ３２、スイッチＳ１乃至
Ｓ４、及びコンデンサＣ１を含む。
ト２４の各コンパレータに対応し、ＰＭＯＳトランジス
タ３１、ＮＭＯＳトランジスタ３２、スイッチＳ１乃至
Ｓ４、及びコンデンサＣ１を含む。
【００２７】図４は、制御信号供給ユニット２１の構成
を示す回路図である。
を示す回路図である。
【００２８】図４の制御信号供給ユニット２１は、ＡＮ
Ｄ回路４１、インバータ４２、及び２入力の一方が負論
理入力であるＡＮＤ回路４３を含む。制御信号Φ１は、
クロック信号ＣＬＫとアナログサンプル信号ＡＺＣＬＫ
のＡＮＤである。制御信号Φ２は、クロック信号ＣＬＫ
の負論理である。制御信号Φ３は、アナログサンプル信
号ＡＺＣＬＫの負論理とクロック信号ＣＬＫとのＡＮＤ
である。
Ｄ回路４１、インバータ４２、及び２入力の一方が負論
理入力であるＡＮＤ回路４３を含む。制御信号Φ１は、
クロック信号ＣＬＫとアナログサンプル信号ＡＺＣＬＫ
のＡＮＤである。制御信号Φ２は、クロック信号ＣＬＫ
の負論理である。制御信号Φ３は、アナログサンプル信
号ＡＺＣＬＫの負論理とクロック信号ＣＬＫとのＡＮＤ
である。
【００２９】図５は、各信号の波形及びタイミング関係
を示すタイミングチャートである。
を示すタイミングチャートである。
【００３０】アナログサンプル信号ＡＺＣＬＫは、アナ
ログ入力電位ＶＩＮをサンプルする期間を規定する信号
であり、本発明においては、クロック信号ＣＬＫがＨＩ
ＧＨである期間の一部がアナログサンプルに割り当てら
れる。制御信号Φ１は、クロック信号ＣＬＫとアナログ
サンプル信号ＡＺＣＬＫとのＡＮＤであり、クロック信
号ＣＬＫがＨＩＧＨである期間のうちでアナログサンプ
ルの間だけＨＩＧＨになる。制御信号Φ２は、クロック
信号ＣＬＫの負論理である。制御信号Φ３は、アナログ
サンプル信号ＡＺＣＬＫの負論理とクロック信号ＣＬＫ
とのＡＮＤであり、クロック信号ＣＬＫがＨＩＧＨであ
る期間のうちでアナログサンプルでない間だけＨＩＧＨ
になる。
ログ入力電位ＶＩＮをサンプルする期間を規定する信号
であり、本発明においては、クロック信号ＣＬＫがＨＩ
ＧＨである期間の一部がアナログサンプルに割り当てら
れる。制御信号Φ１は、クロック信号ＣＬＫとアナログ
サンプル信号ＡＺＣＬＫとのＡＮＤであり、クロック信
号ＣＬＫがＨＩＧＨである期間のうちでアナログサンプ
ルの間だけＨＩＧＨになる。制御信号Φ２は、クロック
信号ＣＬＫの負論理である。制御信号Φ３は、アナログ
サンプル信号ＡＺＣＬＫの負論理とクロック信号ＣＬＫ
とのＡＮＤであり、クロック信号ＣＬＫがＨＩＧＨであ
る期間のうちでアナログサンプルでない間だけＨＩＧＨ
になる。
【００３１】図３に示されるように、制御信号Φ１はス
イッチＳ１及びＳ３に供給され、クロック信号ＣＬＫが
ＨＩＧＨである期間のうちでアナログサンプルの間、ス
イッチＳ１及びＳ３を導通させる。制御信号Φ２は、ス
イッチＳ２に供給され、クロック信号ＣＬＫがＬＯＷの
時にスイッチＳ２を導通させる。また制御信号Φ３はス
イッチＳ４に供給され、クロック信号ＣＬＫがＨＩＧＨ
である期間のうちでアナログサンプルでない間、スイッ
チＳ４を導通させる。
イッチＳ１及びＳ３に供給され、クロック信号ＣＬＫが
ＨＩＧＨである期間のうちでアナログサンプルの間、ス
イッチＳ１及びＳ３を導通させる。制御信号Φ２は、ス
イッチＳ２に供給され、クロック信号ＣＬＫがＬＯＷの
時にスイッチＳ２を導通させる。また制御信号Φ３はス
イッチＳ４に供給され、クロック信号ＣＬＫがＨＩＧＨ
である期間のうちでアナログサンプルでない間、スイッ
チＳ４を導通させる。
【００３２】クロック信号ＣＬＫがＨＩＧＨの期間、ま
ず制御信号Φ３がＨＩＧＨになりスイッチＳ４が導通す
る。スイッチＳ４が導通するとノードＮがグランド電位
ＶＳＳに接続され、ノードＮの電位がグランド電位とな
る。従ってこの期間、ＮＭＯＳトランジスタ３２は非導
通となり、貫通電流は流れない。クロック信号ＣＬＫが
ＨＩＧＨの期間において、次に、制御信号Φ１がＨＩＧ
Ｈになり、スイッチＳ１及びＳ３が導通する。このとき
スイッチＳ２及びＳ４は、非導通となっている。スイッ
チＳ３の導通により、ＰＭＯＳトランジスタ１１及びＮ
ＭＯＳトランジスタ１２からなるインバータの入出力が
短絡され、ＰＭＯＳトランジスタ１１及びＮＭＯＳトラ
ンジスタ１２を通して電源電位ＶＤＤからグランドに貫
通電流が流れる。このときインバータの入出力端子の電
位はＶＤＤ／２となる。更にこの期間、スイッチＳ１が
導通状態にあるので、入力電位ＶＩＮによりコンデンサ
Ｃ１が充電される。
ず制御信号Φ３がＨＩＧＨになりスイッチＳ４が導通す
る。スイッチＳ４が導通するとノードＮがグランド電位
ＶＳＳに接続され、ノードＮの電位がグランド電位とな
る。従ってこの期間、ＮＭＯＳトランジスタ３２は非導
通となり、貫通電流は流れない。クロック信号ＣＬＫが
ＨＩＧＨの期間において、次に、制御信号Φ１がＨＩＧ
Ｈになり、スイッチＳ１及びＳ３が導通する。このとき
スイッチＳ２及びＳ４は、非導通となっている。スイッ
チＳ３の導通により、ＰＭＯＳトランジスタ１１及びＮ
ＭＯＳトランジスタ１２からなるインバータの入出力が
短絡され、ＰＭＯＳトランジスタ１１及びＮＭＯＳトラ
ンジスタ１２を通して電源電位ＶＤＤからグランドに貫
通電流が流れる。このときインバータの入出力端子の電
位はＶＤＤ／２となる。更にこの期間、スイッチＳ１が
導通状態にあるので、入力電位ＶＩＮによりコンデンサ
Ｃ１が充電される。
【００３３】次にクロック信号ＣＬＫがＬＯＷの期間、
制御信号Φ２がＨＩＧＨになりスイッチＳ２が導通す
る。このとき、スイッチＳ１、Ｓ３、及びＳ４は非導通
となる。コンデンサＣ１のスイッチＳ２側の端子は、分
圧回路２２の抵抗Ｒの抵抗列で生成される参照電位に設
定される。この参照電位から、コンデンサＣ１に充電さ
れた電荷分の電位（入力電位ＶＩＮに対応する電位）だ
け降下した電位が、ＰＭＯＳトランジスタ１１及びＮＭ
ＯＳトランジスタ１２のゲートに供給される。
制御信号Φ２がＨＩＧＨになりスイッチＳ２が導通す
る。このとき、スイッチＳ１、Ｓ３、及びＳ４は非導通
となる。コンデンサＣ１のスイッチＳ２側の端子は、分
圧回路２２の抵抗Ｒの抵抗列で生成される参照電位に設
定される。この参照電位から、コンデンサＣ１に充電さ
れた電荷分の電位（入力電位ＶＩＮに対応する電位）だ
け降下した電位が、ＰＭＯＳトランジスタ１１及びＮＭ
ＯＳトランジスタ１２のゲートに供給される。
【００３４】従って、入力電位ＶＩＮが参照電位より低
い場合、出力電位ＶＯＵＴはＬＯＷとなり、入力電位Ｖ
ＩＮが参照電位より高い場合、出力電位ＶＯＵＴはＨＩ
ＧＨとなる。図２に示すように、複数の並列に設けられ
たコンパレータの出力をエンコードすることで、Ａ／Ｄ
変換を行うことが出来る。
い場合、出力電位ＶＯＵＴはＬＯＷとなり、入力電位Ｖ
ＩＮが参照電位より高い場合、出力電位ＶＯＵＴはＨＩ
ＧＨとなる。図２に示すように、複数の並列に設けられ
たコンパレータの出力をエンコードすることで、Ａ／Ｄ
変換を行うことが出来る。
【００３５】以上のように、本発明によるＡ／Ｄコンバ
ータにおいては、クロック信号ＣＬＫがＨＩＧＨである
全期間のうちで、一部の期間のみをアナログサンプルの
期間として割り当てて、それ以外の期間はコンパレータ
に貫通電流が流れないように構成する。ここでアナログ
サンプルの期間、即ちアナログサンプル信号ＡＺＣＬＫ
がＨＩＧＨである期間は、コンデンサＣ１に入力電位Ｖ
ＩＮに応じた電荷を充電するに充分な時間であればよ
い。従って、クロック信号ＣＬＫの半サイクルに占める
アナログサンプル期間の割合は、動作周波数が低くなる
程、小さくなってよい。このように周波数が低い場合に
は、コンデンサの充電に余分な時間をかけることなく、
貫通電流が流れる時間を短くすることで、Ａ／Ｄコンバ
ータにおける消費電力を削減することが出来る。
ータにおいては、クロック信号ＣＬＫがＨＩＧＨである
全期間のうちで、一部の期間のみをアナログサンプルの
期間として割り当てて、それ以外の期間はコンパレータ
に貫通電流が流れないように構成する。ここでアナログ
サンプルの期間、即ちアナログサンプル信号ＡＺＣＬＫ
がＨＩＧＨである期間は、コンデンサＣ１に入力電位Ｖ
ＩＮに応じた電荷を充電するに充分な時間であればよ
い。従って、クロック信号ＣＬＫの半サイクルに占める
アナログサンプル期間の割合は、動作周波数が低くなる
程、小さくなってよい。このように周波数が低い場合に
は、コンデンサの充電に余分な時間をかけることなく、
貫通電流が流れる時間を短くすることで、Ａ／Ｄコンバ
ータにおける消費電力を削減することが出来る。
【００３６】ここで例えば、コンパレータが１６個ある
ようなＡ／Ｄコンバータの消費電力を考える。
ようなＡ／Ｄコンバータの消費電力を考える。
【００３７】Φ１がＨＩＧＨのアナログサンプル区間で
は、貫通電流が流れ続けているので１６個全てのコンパ
レータでインバータ貫通電流による電力消費がある。Φ
２がＨＩＧＨである比較期間では、アナログ入力電位Ｖ
ＩＮと参照電位を比較しているので、数個のコンパレー
タにおいてノードＮの電位がＶＤＤ／２付近にある。そ
の結果、全１６個のうち例えば６個程度のコンパレータ
において、インバータ貫通電流による電力消費がある。
は、貫通電流が流れ続けているので１６個全てのコンパ
レータでインバータ貫通電流による電力消費がある。Φ
２がＨＩＧＨである比較期間では、アナログ入力電位Ｖ
ＩＮと参照電位を比較しているので、数個のコンパレー
タにおいてノードＮの電位がＶＤＤ／２付近にある。そ
の結果、全１６個のうち例えば６個程度のコンパレータ
において、インバータ貫通電流による電力消費がある。
【００３８】Φ１及びΦ２が共にＬＯＷの期間では、仮
にスイッチＳ４による接地をしないとすると、寄生容量
などの影響により比較期間でのノードＮの電位が残り、
比較期間と同数程度のコンパレータでインバータ貫通電
流が流れることになる。本発明において、スイッチＳ４
を導通する構成とすれば、Φ１及びΦ２がＬＯＷである
期間に流れる電流は０になる。
にスイッチＳ４による接地をしないとすると、寄生容量
などの影響により比較期間でのノードＮの電位が残り、
比較期間と同数程度のコンパレータでインバータ貫通電
流が流れることになる。本発明において、スイッチＳ４
を導通する構成とすれば、Φ１及びΦ２がＬＯＷである
期間に流れる電流は０になる。
【００３９】図６は、従来技術の構成と本発明の構成と
で貫通電流が流れるコンパレータの数を比較説明するた
めの図である。
で貫通電流が流れるコンパレータの数を比較説明するた
めの図である。
【００４０】図６に示すように、クロック信号ＣＬＫの
１サイクルを、Ｔ１、Ｔ２、Ｔ３、及びＴ４の４つの区
間に分割して考える。この場合、従来技術の構成では、
クロック信号ＣＬＫがＨＩＧＨの期間では、Ｔ１及びＴ
２の区間の両方において、全１６個のコンパレータで貫
通電流が流れる。またクロック信号ＣＬＫがＬＯＷの期
間では、Ｔ３及びＴ４の区間の両方において、全１６個
のうち例えば６個のコンパレータで貫通電流が流れる。
従って、クロック信号ＣＬＫの１周期の間に動作するコ
ンパレータの数の総計は、１６＋１６＋６＋６＝４４個
である。
１サイクルを、Ｔ１、Ｔ２、Ｔ３、及びＴ４の４つの区
間に分割して考える。この場合、従来技術の構成では、
クロック信号ＣＬＫがＨＩＧＨの期間では、Ｔ１及びＴ
２の区間の両方において、全１６個のコンパレータで貫
通電流が流れる。またクロック信号ＣＬＫがＬＯＷの期
間では、Ｔ３及びＴ４の区間の両方において、全１６個
のうち例えば６個のコンパレータで貫通電流が流れる。
従って、クロック信号ＣＬＫの１周期の間に動作するコ
ンパレータの数の総計は、１６＋１６＋６＋６＝４４個
である。
【００４１】本発明の構成では、クロック信号ＣＬＫが
ＨＩＧＨの期間のうちで、Ｔ１の区間においては貫通電
流が全く流れず、Ｔ２の区間において、全１６個のコン
パレータで貫通電流が流れる。またクロック信号ＣＬＫ
がＬＯＷの期間では、Ｔ３及びＴ４の区間の両方におい
て、全１６個のうち例えば６個のコンパレータで貫通電
流が流れる。従って、クロック信号ＣＬＫの１周期の間
に動作するコンパレータの数の総計は、１６＋６＋６＝
２８個である。従って、（４４−２８）／４４×１００
＝３６．３％の消費電力削減が実現される。この計算で
は、Φ１のＨＩＧＨ期間をクロック信号ＣＬＫのＨＩＧ
Ｈ期間の半分と考えているが、Φ１のＨＩＧＨ期間を更
に短くすることにより、更なる消費電力の削減を実現す
ることが出来る。
ＨＩＧＨの期間のうちで、Ｔ１の区間においては貫通電
流が全く流れず、Ｔ２の区間において、全１６個のコン
パレータで貫通電流が流れる。またクロック信号ＣＬＫ
がＬＯＷの期間では、Ｔ３及びＴ４の区間の両方におい
て、全１６個のうち例えば６個のコンパレータで貫通電
流が流れる。従って、クロック信号ＣＬＫの１周期の間
に動作するコンパレータの数の総計は、１６＋６＋６＝
２８個である。従って、（４４−２８）／４４×１００
＝３６．３％の消費電力削減が実現される。この計算で
は、Φ１のＨＩＧＨ期間をクロック信号ＣＬＫのＨＩＧ
Ｈ期間の半分と考えているが、Φ１のＨＩＧＨ期間を更
に短くすることにより、更なる消費電力の削減を実現す
ることが出来る。
【００４２】図７は、本発明によるコンパレータの変形
例の構成を示す回路図である。
例の構成を示す回路図である。
【００４３】図７のコンパレータは、図２の比較ユニッ
ト２４の各コンパレータに対応し、ＰＭＯＳトランジス
タ３１、ＮＭＯＳトランジスタ３２、スイッチＳ１乃至
Ｓ４、及びコンデンサＣ１を含む。図３のコンパレータ
と比較すると、スイッチＳ４の位置が異なっている以外
は、同一の構成となっている。各スイッチＳ１乃至Ｓ４
を開閉する制御信号Φ１乃至Φ３は、図４の構成で生成
されるものである。
ト２４の各コンパレータに対応し、ＰＭＯＳトランジス
タ３１、ＮＭＯＳトランジスタ３２、スイッチＳ１乃至
Ｓ４、及びコンデンサＣ１を含む。図３のコンパレータ
と比較すると、スイッチＳ４の位置が異なっている以外
は、同一の構成となっている。各スイッチＳ１乃至Ｓ４
を開閉する制御信号Φ１乃至Φ３は、図４の構成で生成
されるものである。
【００４４】従って、クロック信号ＣＬＫがＨＩＧＨの
期間、まず制御信号Φ３がＨＩＧＨになりスイッチＳ４
が導通する。スイッチＳ４が導通すると、コンデンサＣ
１を介して、ノードＮがグランド電位ＶＳＳに落とされ
る。従ってこの期間、ＮＭＯＳトランジスタ３２は非導
通となり、貫通電流は流れない。以降の動作は、図３の
コンパレータの場合と同様である。
期間、まず制御信号Φ３がＨＩＧＨになりスイッチＳ４
が導通する。スイッチＳ４が導通すると、コンデンサＣ
１を介して、ノードＮがグランド電位ＶＳＳに落とされ
る。従ってこの期間、ＮＭＯＳトランジスタ３２は非導
通となり、貫通電流は流れない。以降の動作は、図３の
コンパレータの場合と同様である。
【００４５】図８は、本発明によるＡ／Ｄ変換及びデジ
タル処理システムの一例を示す図である。
タル処理システムの一例を示す図である。
【００４６】図８のＡ／Ｄ変換及びデジタル処理システ
ムは、アンプ５１、Ａ／Ｄコンバータ５２、パルス幅調
整ユニット５３、及びデジタル処理ユニット５４を含
む。Ａ／Ｄコンバータ５２が、図１に示す本発明による
Ａ／Ｄコンバータである。
ムは、アンプ５１、Ａ／Ｄコンバータ５２、パルス幅調
整ユニット５３、及びデジタル処理ユニット５４を含
む。Ａ／Ｄコンバータ５２が、図１に示す本発明による
Ａ／Ｄコンバータである。
【００４７】アンプ５１により入力アナログ信号を増幅
し、Ａ／Ｄコンバータ５２にてアナログ信号をデジタル
信号に変換する。Ａ／Ｄ変換により得られたデジタル信
号は、デジタル処理ユニット５４により処理される。こ
こでＡ／Ｄコンバータ５２及びデジタル処理ユニット５
４は、クロック信号ＣＬＫの周波数で動作する。
し、Ａ／Ｄコンバータ５２にてアナログ信号をデジタル
信号に変換する。Ａ／Ｄ変換により得られたデジタル信
号は、デジタル処理ユニット５４により処理される。こ
こでＡ／Ｄコンバータ５２及びデジタル処理ユニット５
４は、クロック信号ＣＬＫの周波数で動作する。
【００４８】パルス幅調整ユニット５３にはクロック信
号ＣＬＫが入力されると共に、パルス幅設定信号ＳＥＴ
が入力される。このパルス幅設定信号ＳＥＴは、アナロ
グサンプルの期間を示す制御信号ＡＺＣＬＫのパルス幅
を決定する信号である。例えば、制御信号ＡＺＣＬＫの
パルス幅を、クロック信号ＣＬＫの１周期に対する比率
で指定するよう構成してよい。或いは例えば、制御信号
ＡＺＣＬＫの実際のパルス幅の長さを、時間単位で指定
するよう構成してよい。パルス幅調整ユニット５３は、
パルス幅設定信号ＳＥＴの値に応じて、クロック信号Ｃ
ＬＫのＨＩＧＨ期間のパルス幅を調整して、制御信号Ａ
ＺＣＬＫを生成する。生成された制御信号ＡＺＣＬＫ
は、クロック信号ＣＬＫと共に、Ａ／Ｄコンバータ５２
に供給される。
号ＣＬＫが入力されると共に、パルス幅設定信号ＳＥＴ
が入力される。このパルス幅設定信号ＳＥＴは、アナロ
グサンプルの期間を示す制御信号ＡＺＣＬＫのパルス幅
を決定する信号である。例えば、制御信号ＡＺＣＬＫの
パルス幅を、クロック信号ＣＬＫの１周期に対する比率
で指定するよう構成してよい。或いは例えば、制御信号
ＡＺＣＬＫの実際のパルス幅の長さを、時間単位で指定
するよう構成してよい。パルス幅調整ユニット５３は、
パルス幅設定信号ＳＥＴの値に応じて、クロック信号Ｃ
ＬＫのＨＩＧＨ期間のパルス幅を調整して、制御信号Ａ
ＺＣＬＫを生成する。生成された制御信号ＡＺＣＬＫ
は、クロック信号ＣＬＫと共に、Ａ／Ｄコンバータ５２
に供給される。
【００４９】このように本発明によるシステムにおいて
は、Ａ／Ｄコンバータを制御する信号のパルス幅を可変
とすることで、Ａ／Ｄコンバータにおける消費電力を制
御することが可能となる。従って、低い動作周波数にお
いて、充電時間を不要に長くすることで電力を無駄に費
やすことを避けて、効率的なシステム動作を実現するこ
とが出来る。
は、Ａ／Ｄコンバータを制御する信号のパルス幅を可変
とすることで、Ａ／Ｄコンバータにおける消費電力を制
御することが可能となる。従って、低い動作周波数にお
いて、充電時間を不要に長くすることで電力を無駄に費
やすことを避けて、効率的なシステム動作を実現するこ
とが出来る。
【００５０】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００５１】例えば、上記実施例においては、クロック
信号がＬＯＷである期間を比較期間とし、クロック信号
がＨＩＧＨである期間のうちの一部をアナログサンプル
期間に割り当て、それ以外の期間をスイッチによる接地
期間とした。この構成に限らずとも、例えば、クロック
信号の１周期をアナログサンプル期間と比較期間とに分
け、アナログサンプル期間と比較期間との比率を１：１
でなく、アナログサンプル期間が比較期間より短くなる
ように、コンパレータに供給する制御信号を構成しても
よい。この場合、上記接地期間を設ける場合に比較して
多少電流消費は増えるが、従来の構成と比較すれば消費
電力を削減することが出来る。
信号がＬＯＷである期間を比較期間とし、クロック信号
がＨＩＧＨである期間のうちの一部をアナログサンプル
期間に割り当て、それ以外の期間をスイッチによる接地
期間とした。この構成に限らずとも、例えば、クロック
信号の１周期をアナログサンプル期間と比較期間とに分
け、アナログサンプル期間と比較期間との比率を１：１
でなく、アナログサンプル期間が比較期間より短くなる
ように、コンパレータに供給する制御信号を構成しても
よい。この場合、上記接地期間を設ける場合に比較して
多少電流消費は増えるが、従来の構成と比較すれば消費
電力を削減することが出来る。
【００５２】なお本発明は以下の内容を含むものであ
る。 （付記１）各々が第１の期間でアナログ入力電位をサン
プルし第２の期間で該アナログ入力電位を参照電位と比
較する複数のコンパレータと、該コンパレータによる比
較結果をエンコードするエンコーダと、該第１の期間の
長さと該第２の期間の長さとが異なるように該第１の期
間と該第２の期間とを規定する制御信号を生成して該制
御信号を該複数のコンパレータに供給する制御信号供給
ユニットを含むことを特徴とするＡ／Ｄコンバータ。 （付記２）該制御信号供給ユニットはクロック信号を受
け取り、該クロック信号のＨＩＧＨ期間の長さを短縮し
た第１の制御信号と、該クロック信号と同一パルス幅の
第２の制御信号とを生成し、該第１の制御信号で該第１
の期間を規定すると共に該第２の制御信号で該第２の期
間を規定することを特徴とする付記１記載のＡ／Ｄコン
バータ。 （付記３）該複数のコンパレータの各々は、コンデンサ
と、該コンデンサの第１端に接続されるインバータと、
該コンデンサの第２端と該アナログ入力電位との間を接
続する第１のスイッチと、該コンデンサの該第２端と該
参照電位との間を接続する第２のスイッチと、該インバ
ータの入出力を短絡或いは非短絡にする第３のスイッチ
を含み、該第１及び第３のスイッチは該第１の期間導通
され該第２のスイッチは該第２の期間導通されることを
特徴とする付記１記載のＡ／Ｄコンバータ。 （付記４）該複数のコンパレータの各々は該コンデンサ
の該第１端とグランド電位とを接続する第４のスイッチ
を含み、該制御信号供給ユニットは該第１乃至第３のス
イッチが全て非導通の期間に該第４のスイッチを導通す
る制御信号を該複数のコンパレータに供給することを特
徴とする付記３記載のＡ／Ｄコンバータ。 （付記５）該複数のコンパレータの各々は該コンデンサ
の該第２端とグランド電位とを接続する第４のスイッチ
を含み、該制御信号供給ユニットは該第１乃至第３のス
イッチが全て非導通の期間に該第４のスイッチを導通す
る制御信号を該複数のコンパレータに供給することを特
徴とする付記３記載のＡ／Ｄコンバータ。 （付記６）アナログ入力信号をデジタル信号に変換する
Ａ／Ｄコンバータと、該Ａ／Ｄコンバータから出力され
るデジタル信号を処理するデジタル処理ユニットと、パ
ルス幅調整ユニットを含み、該Ａ／Ｄコンバータは、各
々が第１の期間でアナログ入力電位をサンプルし第２の
期間で該アナログ入力電位を参照電位と比較する複数の
コンパレータと、該コンパレータによる比較結果をエン
コードするエンコーダと、該第１の期間の長さと該第２
の期間の長さとが異なるように該第１の期間と該第２の
期間とを規定する制御信号を生成して該制御信号を該複
数のコンパレータに供給する制御信号供給ユニットを含
み、該パルス幅調整ユニットにより該第１の期間の長さ
を調整可能であることを特徴とするシステム。 （付記７）該制御信号供給ユニットはクロック信号を受
け取り、該クロック信号のＨＩＧＨ期間の長さを短縮し
た第１の制御信号と、該クロック信号と同一パルス幅の
第２の制御信号とを生成し、該第１の制御信号で該第１
の期間を規定すると共に該第２の制御信号で該第２の期
間を規定することを特徴とする付記６記載のシステム。 （付記８）該複数のコンパレータの各々は、コンデンサ
と、該コンデンサの第１端に接続されるインバータと、
該コンデンサの第２端と該アナログ入力電位との間を接
続する第１のスイッチと、該コンデンサの該第２端と該
参照電位との間を接続する第２のスイッチと、該インバ
ータの入出力を短絡或いは非短絡にする第３のスイッチ
を含み、該第１及び第３のスイッチは該第１の期間導通
され該第２のスイッチは該第２の期間導通されることを
特徴とする付記６記載のシステム。 （付記９）該複数のコンパレータの各々は該コンデンサ
の該第１端とグランド電位とを接続する第４のスイッチ
を含み、該制御信号供給ユニットは該第１乃至第３のス
イッチが全て非導通の期間に該第４のスイッチを導通す
る制御信号を該複数のコンパレータに供給することを特
徴とする付記８記載のシステム。 （付記１０）該複数のコンパレータの各々は該コンデン
サの該第２端とグランド電位とを接続する第４のスイッ
チを含み、該制御信号供給ユニットは該第１乃至第３の
スイッチが全て非導通の期間に該第４のスイッチを導通
する制御信号を該複数のコンパレータに供給することを
特徴とする付記８記載のシステム。 （付記１１）第１の期間でアナログ入力電位をサンプル
し第２の期間で該アナログ入力電位を参照電位と比較す
るコンパレータであって、コンデンサと、該コンデンサ
の第１端に接続されるインバータと、該コンデンサの第
２端と該アナログ入力電位との間を接続する第１のスイ
ッチと、該コンデンサの該第２端と該参照電位との間を
接続する第２のスイッチと、該インバータの入出力を短
絡或いは非短絡にする第３のスイッチを含み、該第１及
び第３のスイッチは該第１の期間導通され該第２のスイ
ッチは該第２の期間導通され、該第１の期間の長さと該
第２の期間の長さとが異なるように制御されることを特
徴とするコンパレータ。 （付記１２）該コンデンサの該第１端とグランド電位と
を接続し、該第１乃至第３のスイッチが全て非導通の期
間に導通される第４のスイッチを更に含むことを特徴と
する付記１１記載のコンパレータ。 （付記１３）該コンデンサの該第２端とグランド電位と
を接続し、該第１乃至第３のスイッチが全て非導通の期
間に導通される第４のスイッチを更に含むことを特徴と
する付記１２記載のコンパレータ。
る。 （付記１）各々が第１の期間でアナログ入力電位をサン
プルし第２の期間で該アナログ入力電位を参照電位と比
較する複数のコンパレータと、該コンパレータによる比
較結果をエンコードするエンコーダと、該第１の期間の
長さと該第２の期間の長さとが異なるように該第１の期
間と該第２の期間とを規定する制御信号を生成して該制
御信号を該複数のコンパレータに供給する制御信号供給
ユニットを含むことを特徴とするＡ／Ｄコンバータ。 （付記２）該制御信号供給ユニットはクロック信号を受
け取り、該クロック信号のＨＩＧＨ期間の長さを短縮し
た第１の制御信号と、該クロック信号と同一パルス幅の
第２の制御信号とを生成し、該第１の制御信号で該第１
の期間を規定すると共に該第２の制御信号で該第２の期
間を規定することを特徴とする付記１記載のＡ／Ｄコン
バータ。 （付記３）該複数のコンパレータの各々は、コンデンサ
と、該コンデンサの第１端に接続されるインバータと、
該コンデンサの第２端と該アナログ入力電位との間を接
続する第１のスイッチと、該コンデンサの該第２端と該
参照電位との間を接続する第２のスイッチと、該インバ
ータの入出力を短絡或いは非短絡にする第３のスイッチ
を含み、該第１及び第３のスイッチは該第１の期間導通
され該第２のスイッチは該第２の期間導通されることを
特徴とする付記１記載のＡ／Ｄコンバータ。 （付記４）該複数のコンパレータの各々は該コンデンサ
の該第１端とグランド電位とを接続する第４のスイッチ
を含み、該制御信号供給ユニットは該第１乃至第３のス
イッチが全て非導通の期間に該第４のスイッチを導通す
る制御信号を該複数のコンパレータに供給することを特
徴とする付記３記載のＡ／Ｄコンバータ。 （付記５）該複数のコンパレータの各々は該コンデンサ
の該第２端とグランド電位とを接続する第４のスイッチ
を含み、該制御信号供給ユニットは該第１乃至第３のス
イッチが全て非導通の期間に該第４のスイッチを導通す
る制御信号を該複数のコンパレータに供給することを特
徴とする付記３記載のＡ／Ｄコンバータ。 （付記６）アナログ入力信号をデジタル信号に変換する
Ａ／Ｄコンバータと、該Ａ／Ｄコンバータから出力され
るデジタル信号を処理するデジタル処理ユニットと、パ
ルス幅調整ユニットを含み、該Ａ／Ｄコンバータは、各
々が第１の期間でアナログ入力電位をサンプルし第２の
期間で該アナログ入力電位を参照電位と比較する複数の
コンパレータと、該コンパレータによる比較結果をエン
コードするエンコーダと、該第１の期間の長さと該第２
の期間の長さとが異なるように該第１の期間と該第２の
期間とを規定する制御信号を生成して該制御信号を該複
数のコンパレータに供給する制御信号供給ユニットを含
み、該パルス幅調整ユニットにより該第１の期間の長さ
を調整可能であることを特徴とするシステム。 （付記７）該制御信号供給ユニットはクロック信号を受
け取り、該クロック信号のＨＩＧＨ期間の長さを短縮し
た第１の制御信号と、該クロック信号と同一パルス幅の
第２の制御信号とを生成し、該第１の制御信号で該第１
の期間を規定すると共に該第２の制御信号で該第２の期
間を規定することを特徴とする付記６記載のシステム。 （付記８）該複数のコンパレータの各々は、コンデンサ
と、該コンデンサの第１端に接続されるインバータと、
該コンデンサの第２端と該アナログ入力電位との間を接
続する第１のスイッチと、該コンデンサの該第２端と該
参照電位との間を接続する第２のスイッチと、該インバ
ータの入出力を短絡或いは非短絡にする第３のスイッチ
を含み、該第１及び第３のスイッチは該第１の期間導通
され該第２のスイッチは該第２の期間導通されることを
特徴とする付記６記載のシステム。 （付記９）該複数のコンパレータの各々は該コンデンサ
の該第１端とグランド電位とを接続する第４のスイッチ
を含み、該制御信号供給ユニットは該第１乃至第３のス
イッチが全て非導通の期間に該第４のスイッチを導通す
る制御信号を該複数のコンパレータに供給することを特
徴とする付記８記載のシステム。 （付記１０）該複数のコンパレータの各々は該コンデン
サの該第２端とグランド電位とを接続する第４のスイッ
チを含み、該制御信号供給ユニットは該第１乃至第３の
スイッチが全て非導通の期間に該第４のスイッチを導通
する制御信号を該複数のコンパレータに供給することを
特徴とする付記８記載のシステム。 （付記１１）第１の期間でアナログ入力電位をサンプル
し第２の期間で該アナログ入力電位を参照電位と比較す
るコンパレータであって、コンデンサと、該コンデンサ
の第１端に接続されるインバータと、該コンデンサの第
２端と該アナログ入力電位との間を接続する第１のスイ
ッチと、該コンデンサの該第２端と該参照電位との間を
接続する第２のスイッチと、該インバータの入出力を短
絡或いは非短絡にする第３のスイッチを含み、該第１及
び第３のスイッチは該第１の期間導通され該第２のスイ
ッチは該第２の期間導通され、該第１の期間の長さと該
第２の期間の長さとが異なるように制御されることを特
徴とするコンパレータ。 （付記１２）該コンデンサの該第１端とグランド電位と
を接続し、該第１乃至第３のスイッチが全て非導通の期
間に導通される第４のスイッチを更に含むことを特徴と
する付記１１記載のコンパレータ。 （付記１３）該コンデンサの該第２端とグランド電位と
を接続し、該第１乃至第３のスイッチが全て非導通の期
間に導通される第４のスイッチを更に含むことを特徴と
する付記１２記載のコンパレータ。
【００５３】
【発明の効果】本発明によれば、クロック信号の１周期
に対応する比較期間に対して、アナログサンプルの期間
を異なるように構成することで、アナログサンプル期間
を短くしてコンパレータに貫通電流が流れる時間を短縮
することが出来る。ここでアナログサンプルの期間は、
コンデンサに入力電位に応じた電荷を充電するに充分な
時間であればよい。従って、クロック周期に対するアナ
ログサンプル期間の比率は、動作周波数が低くなる程、
小さくなってよい。このように周波数が低い場合には、
コンデンサの充電に余分な時間をかけることなく、貫通
電流が流れる時間を短くすることで、Ａ／Ｄコンバータ
における消費電力を削減することが出来る。
に対応する比較期間に対して、アナログサンプルの期間
を異なるように構成することで、アナログサンプル期間
を短くしてコンパレータに貫通電流が流れる時間を短縮
することが出来る。ここでアナログサンプルの期間は、
コンデンサに入力電位に応じた電荷を充電するに充分な
時間であればよい。従って、クロック周期に対するアナ
ログサンプル期間の比率は、動作周波数が低くなる程、
小さくなってよい。このように周波数が低い場合には、
コンデンサの充電に余分な時間をかけることなく、貫通
電流が流れる時間を短くすることで、Ａ／Ｄコンバータ
における消費電力を削減することが出来る。
【００５４】また本発明によるデジタルシステムにおい
ては、Ａ／Ｄコンバータを制御する信号のパルス幅を可
変とすることで、Ａ／Ｄコンバータにおける消費電力を
制御することが可能となる。従って、低い動作周波数に
おいて、充電時間を不要に長くすることで電力を無駄に
費やすことを避けて、効率的なシステム動作を実現する
ことが出来る。
ては、Ａ／Ｄコンバータを制御する信号のパルス幅を可
変とすることで、Ａ／Ｄコンバータにおける消費電力を
制御することが可能となる。従って、低い動作周波数に
おいて、充電時間を不要に長くすることで電力を無駄に
費やすことを避けて、効率的なシステム動作を実現する
ことが出来る。
【図１】並列型のＡ／Ｄコンバータで使用される従来の
コンパレータの構成を示す回路図である。
コンパレータの構成を示す回路図である。
【図２】本発明による並列型Ａ／Ｄコンバータの全体構
成を示す図である。
成を示す図である。
【図３】本発明によるコンパレータの構成を示す回路図
である。
である。
【図４】制御信号供給ユニットの構成を示す回路図であ
る。
る。
【図５】各信号の波形及びタイミング関係を示すタイミ
ングチャートである。
ングチャートである。
【図６】従来技術の構成と本発明の構成とで貫通電流が
流れるコンパレータの数を比較説明するための図であ
る。
流れるコンパレータの数を比較説明するための図であ
る。
【図７】本発明によるコンパレータの変形例の構成を示
す回路図である。
す回路図である。
【図８】本発明によるＡ／Ｄ変換及びデジタル処理シス
テムの一例を示す図である。
テムの一例を示す図である。
２１ 制御信号供給ユニット
２２ 分圧回路
２３ エンコーダ
２４ 比較ユニット
２５ ＡＮＤユニット
５１ アンプ
５２ Ａ／Ｄコンバータ
５３ パルス幅調整ユニット
５４ デジタル処理ユニット
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 土屋 主税
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 山本 克義
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5J022 AA06 BA05 BA06 CA10 CB02
CD03 CE01 CF01 CF07
5J039 DD03 KK10 KK28 KK31 MM03
MM04
Claims (10)
- 【請求項１】各々が第１の期間でアナログ入力電位をサ
ンプルし第２の期間で該アナログ入力電位を参照電位と
比較する複数のコンパレータと、 該コンパレータによる比較結果をエンコードするエンコ
ーダと、 該第１の期間の長さと該第２の期間の長さとが異なるよ
うに該第１の期間と該第２の期間とを規定する制御信号
を生成して該制御信号を該複数のコンパレータに供給す
る制御信号供給ユニットを含むことを特徴とするＡ／Ｄ
コンバータ。 - 【請求項２】該制御信号供給ユニットはクロック信号を
受け取り、該クロック信号のＨＩＧＨ期間の長さを短縮
した第１の制御信号と、該クロック信号と同一パルス幅
の第２の制御信号とを生成し、該第１の制御信号で該第
１の期間を規定すると共に該第２の制御信号で該第２の
期間を規定することを特徴とする請求項１記載のＡ／Ｄ
コンバータ。 - 【請求項３】該複数のコンパレータの各々は、 コンデンサと、 該コンデンサの第１端に接続されるインバータと、 該コンデンサの第２端と該アナログ入力電位との間を接
続する第１のスイッチと、 該コンデンサの該第２端と該参照電位との間を接続する
第２のスイッチと、 該インバータの入出力を短絡或いは非短絡にする第３の
スイッチを含み、該第１及び第３のスイッチは該第１の
期間導通され該第２のスイッチは該第２の期間導通され
ることを特徴とする請求項１記載のＡ／Ｄコンバータ。 - 【請求項４】該複数のコンパレータの各々は該コンデン
サの該第１端とグランド電位とを接続する第４のスイッ
チを含み、該制御信号供給ユニットは該第１乃至第３の
スイッチが全て非導通の期間に該第４のスイッチを導通
する制御信号を該複数のコンパレータに供給することを
特徴とする請求項３記載のＡ／Ｄコンバータ。 - 【請求項５】該複数のコンパレータの各々は該コンデン
サの該第２端とグランド電位とを接続する第４のスイッ
チを含み、該制御信号供給ユニットは該第１乃至第３の
スイッチが全て非導通の期間に該第４のスイッチを導通
する制御信号を該複数のコンパレータに供給することを
特徴とする請求項３記載のＡ／Ｄコンバータ。 - 【請求項６】アナログ入力信号をデジタル信号に変換す
るＡ／Ｄコンバータと、 該Ａ／Ｄコンバータから出力されるデジタル信号を処理
するデジタル処理ユニットと、 パルス幅調整ユニットを含み、該Ａ／Ｄコンバータは、 各々が第１の期間でアナログ入力電位をサンプルし第２
の期間で該アナログ入力電位を参照電位と比較する複数
のコンパレータと、 該コンパレータによる比較結果をエンコードするエンコ
ーダと、 該第１の期間の長さと該第２の期間の長さとが異なるよ
うに該第１の期間と該第２の期間とを規定する制御信号
を生成して該制御信号を該複数のコンパレータに供給す
る制御信号供給ユニットを含み、該パルス幅調整ユニッ
トにより該第１の期間の長さを調整可能であることを特
徴とするシステム。 - 【請求項７】該複数のコンパレータの各々は、 コンデンサと、 該コンデンサの第１端に接続されるインバータと、 該コンデンサの第２端と該アナログ入力電位との間を接
続する第１のスイッチと、 該コンデンサの該第２端と該参照電位との間を接続する
第２のスイッチと、 該インバータの入出力を短絡或いは非短絡にする第３の
スイッチを含み、該第１及び第３のスイッチは該第１の
期間導通され該第２のスイッチは該第２の期間導通され
ることを特徴とする請求項６記載のシステム。 - 【請求項８】該複数のコンパレータの各々は該コンデン
サの該第１端とグランド電位とを接続する第４のスイッ
チを含み、該制御信号供給ユニットは該第１乃至第３の
スイッチが全て非導通の期間に該第４のスイッチを導通
する制御信号を該複数のコンパレータに供給することを
特徴とする請求項７記載のシステム。 - 【請求項９】第１の期間でアナログ入力電位をサンプル
し第２の期間で該アナログ入力電位を参照電位と比較す
るコンパレータであって、 コンデンサと、 該コンデンサの第１端に接続されるインバータと、 該コンデンサの第２端と該アナログ入力電位との間を接
続する第１のスイッチと、 該コンデンサの該第２端と該参照電位との間を接続する
第２のスイッチと、 該インバータの入出力を短絡或いは非短絡にする第３の
スイッチを含み、該第１及び第３のスイッチは該第１の
期間導通され該第２のスイッチは該第２の期間導通さ
れ、該第１の期間の長さと該第２の期間の長さとが異な
るように制御されることを特徴とするコンパレータ。 - 【請求項１０】該コンデンサの該第１端とグランド電位
とを接続し、該第１乃至第３のスイッチが全て非導通の
期間に導通される第４のスイッチを更に含むことを特徴
とする請求項９記載のコンパレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383724A JP2003188726A (ja) | 2001-12-17 | 2001-12-17 | Ａ／ｄコンバータ及びシステム及びコンパレータ |
| US10/304,756 US6888488B2 (en) | 2001-12-17 | 2002-11-27 | A/D converter with reduced power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383724A JP2003188726A (ja) | 2001-12-17 | 2001-12-17 | Ａ／ｄコンバータ及びシステム及びコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188726A true JP2003188726A (ja) | 2003-07-04 |
Family
ID=19187620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001383724A Withdrawn JP2003188726A (ja) | 2001-12-17 | 2001-12-17 | Ａ／ｄコンバータ及びシステム及びコンパレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6888488B2 (ja) |
| JP (1) | JP2003188726A (ja) |
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| JP2005026805A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 半導体集積回路 |
| KR100608355B1 (ko) * | 2004-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 장치의 동작 주파수 변동에 따른 내부 제어 신호의인에이블 구간을 제어하는 장치와 그 방법 |
| JP4684743B2 (ja) * | 2005-05-27 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | Ａ／ｄ変換回路、ａ／ｄ変換器およびサンプリングクロックのスキュー調整方法 |
| JP2008131583A (ja) * | 2006-11-24 | 2008-06-05 | Toshiba Corp | 並列型ａ／ｄ変換器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4745393A (en) * | 1985-09-25 | 1988-05-17 | Hitachi, Ltd | Analog-to-digital converter |
| JPS62258521A (ja) * | 1986-05-02 | 1987-11-11 | Nec Corp | Ａ−ｄ変換器 |
| JPH0810830B2 (ja) * | 1987-03-04 | 1996-01-31 | 株式会社東芝 | アナログ―ディジタル変換器 |
| FR2623668B1 (fr) * | 1987-11-20 | 1990-03-09 | Thomson Composants Militaires | Convertisseur analogique-numerique rapide a structure parallele |
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| JPH05347561A (ja) * | 1992-03-11 | 1993-12-27 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| GB9205727D0 (en) * | 1992-03-16 | 1992-04-29 | Sarnoff David Res Center | Averaging,flash analog to digital converter |
| JPH06260941A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | アナログ／デジタル変換装置 |
| US5397936A (en) * | 1993-05-03 | 1995-03-14 | Industrial Technology Research Institute | Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters |
| US5450085A (en) * | 1993-08-31 | 1995-09-12 | Advanced Micro Devices, Inc. | Method and apparatus for high speed analog to digital conversion using multiplexed flash sections |
| JP2002118466A (ja) * | 2000-10-05 | 2002-04-19 | Mitsubishi Electric Corp | Ａｄ変換回路 |
-
2001
- 2001-12-17 JP JP2001383724A patent/JP2003188726A/ja not_active Withdrawn
-
2002
- 2002-11-27 US US10/304,756 patent/US6888488B2/en not_active Expired - Fee Related
Also Published As
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|---|---|
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