JP2002325431A - 電源装置 - Google Patents
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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Abstract
(57)【要約】
【課題】 所望する値に調整された電圧を安定的に出力
する電源装置を提供する。 【解決手段】 所望の出力電圧ＶＯＵＴ値を得るための
リファレンス電圧ＶＲＥＦと，出力電圧ＶＯＵＴがオペ
アンプ１０２に入力される。このオペアンプ１０２によ
ってオン／オフ動作が制御されるＰＭＯＳトランジスタ
１０３が，内部ノード電圧ＶＤＬを出力する。スイッチ
制御回路１１０は，ＣＨＧスイッチ１０４，１０５とＤ
ＣＨＧスイッチ１０６，１０７をそれぞれ活性化するデ
ューティ比が一定のＣＨＧ信号とＤＣＨＧ信号を出力す
る。分圧用キャパシタ１０８と出力キャパシタ１０９は
それぞれ，デューティ比が一定のスイッチングパルスに
基づいて充電，放電を繰り返す。したがって，２個のキ
ャパシタの直列／並列接続切り換え動作によって得られ
る安定した出力電圧ＶＯＵＴは，内部ノード電圧ＶＤＬ
の１／２となる。
する電源装置を提供する。 【解決手段】 所望の出力電圧ＶＯＵＴ値を得るための
リファレンス電圧ＶＲＥＦと，出力電圧ＶＯＵＴがオペ
アンプ１０２に入力される。このオペアンプ１０２によ
ってオン／オフ動作が制御されるＰＭＯＳトランジスタ
１０３が，内部ノード電圧ＶＤＬを出力する。スイッチ
制御回路１１０は，ＣＨＧスイッチ１０４，１０５とＤ
ＣＨＧスイッチ１０６，１０７をそれぞれ活性化するデ
ューティ比が一定のＣＨＧ信号とＤＣＨＧ信号を出力す
る。分圧用キャパシタ１０８と出力キャパシタ１０９は
それぞれ，デューティ比が一定のスイッチングパルスに
基づいて充電，放電を繰り返す。したがって，２個のキ
ャパシタの直列／並列接続切り換え動作によって得られ
る安定した出力電圧ＶＯＵＴは，内部ノード電圧ＶＤＬ
の１／２となる。
Description
【０００１】
【発明の属する技術分野】本発明は，電源装置にかか
り，特に，キャパシタを使用して直流電源−直流電源変
換を行う電源装置に関するものである。
り，特に，キャパシタを使用して直流電源−直流電源変
換を行う電源装置に関するものである。
【０００２】
【従来の技術】複数のキャパシタと，これらのキャパシ
タの接続状態を変化させる複数のスイッチから構成され
るスイッチト・キャパシタ(SC: Switched-Capacitor)型
電源装置は，トランスやコイルを必要としないため小型
化が容易である。このＳＣ型電源装置によれば，電源装
置を含めたシステムオンチップの実現が可能となり，シ
ステムの低コスト化が期待できる。以下の文献には，従
来のＳＣ型電源装置に関する技術が記載されている。
タの接続状態を変化させる複数のスイッチから構成され
るスイッチト・キャパシタ(SC: Switched-Capacitor)型
電源装置は，トランスやコイルを必要としないため小型
化が容易である。このＳＣ型電源装置によれば，電源装
置を含めたシステムオンチップの実現が可能となり，シ
ステムの低コスト化が期待できる。以下の文献には，従
来のＳＣ型電源装置に関する技術が記載されている。
【０００３】文献１：National Semiconductor Corpora
tion, "LM3352 Regulated 200mA Buck-Boost Switched
Capacitor DC/DC Converter", 製品カタログ, March 19
99
tion, "LM3352 Regulated 200mA Buck-Boost Switched
Capacitor DC/DC Converter", 製品カタログ, March 19
99
【０００４】文献２：David H. Soo, National Semicon
ductor Corporation, "SYSTEM ANDMETHOD FOR DUAL MOD
E DC-DC POWER CONVERSION", 米国特許5,548,２０６号
公報
ductor Corporation, "SYSTEM ANDMETHOD FOR DUAL MOD
E DC-DC POWER CONVERSION", 米国特許5,548,２０６号
公報
【０００５】ＳＣ型電源装置が降圧用（入力電圧＞出力
電圧）として用いられる場合，ＳＣ型電源装置に備えら
れたｎ個のキャパシタは，充電サイクルにおいて，電源
（ＶＤＤ）とグランド（ＧＮＤ）との間に直列に接続さ
れる。このとき，各キャパシタは，電圧ＶＤＤ／ｎによ
って充電される。続く放電サイクルでは，ｎ個のキャパ
シタは，ＳＣ型電源装置の電圧出力端子とグランドとの
間に並列に接続される。したがって，電圧出力端子から
は，電圧ＶＤＤ／ｎが出力される。そして，充電サイク
ルと放電サイクルを高速に繰り返すことによって，ＳＣ
型電源装置は，電圧出力端子から電圧ＶＤＤ／ｎを定常
的に出力することが可能となる。
電圧）として用いられる場合，ＳＣ型電源装置に備えら
れたｎ個のキャパシタは，充電サイクルにおいて，電源
（ＶＤＤ）とグランド（ＧＮＤ）との間に直列に接続さ
れる。このとき，各キャパシタは，電圧ＶＤＤ／ｎによ
って充電される。続く放電サイクルでは，ｎ個のキャパ
シタは，ＳＣ型電源装置の電圧出力端子とグランドとの
間に並列に接続される。したがって，電圧出力端子から
は，電圧ＶＤＤ／ｎが出力される。そして，充電サイク
ルと放電サイクルを高速に繰り返すことによって，ＳＣ
型電源装置は，電圧出力端子から電圧ＶＤＤ／ｎを定常
的に出力することが可能となる。
【０００６】このように，従来のＳＣ型電源装置によれ
ば，出力電圧Ｖｏｕｔの値を，キャパシタ数（ｎ個）と
それらの接続内容に応じて回路的に固定することも可能
であるが，更に，外部から入力されるリファレンス電圧
Ｖｒｅｆ（≦ＶＤＤ／ｎ）に一致するように調整するこ
とも可能である。ただし，この場合，出力電圧Ｖｏｕｔ
とリファレンス電圧Ｖｒｅｆをオペアンプ等で比較し，
出力電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆより低く
なったとき，放電サイクルを有効にする，いわゆる間欠
的なスイッチング動作を行う必要がある。
ば，出力電圧Ｖｏｕｔの値を，キャパシタ数（ｎ個）と
それらの接続内容に応じて回路的に固定することも可能
であるが，更に，外部から入力されるリファレンス電圧
Ｖｒｅｆ（≦ＶＤＤ／ｎ）に一致するように調整するこ
とも可能である。ただし，この場合，出力電圧Ｖｏｕｔ
とリファレンス電圧Ｖｒｅｆをオペアンプ等で比較し，
出力電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆより低く
なったとき，放電サイクルを有効にする，いわゆる間欠
的なスイッチング動作を行う必要がある。
【０００７】従来のＳＣ型電源装置の回路内容を図８に
示し，その動作波形を図９に示す。
示し，その動作波形を図９に示す。
【０００８】出力電圧ＶＯＵＴは，オペアンプ６００に
よって所望の出力電圧となるリファレンス電圧ＶＲＥＦ
と比較される。ＶＯＵＴ＜ＶＲＥＦの場合でなおかつ放
電サイクルの期間のみ，ＤＣＨＧスイッチ６０３，６０
４が導通状態となる。この結果得られた出力電圧ＶＯＵ
Ｔは，オペアンプ６００によってリファレンス電圧ＶＲ
ＥＦと比較されるため，出力電圧ＶＯＵＴ＝リファレン
ス電圧ＶＲＥＦとなるように調整される。
よって所望の出力電圧となるリファレンス電圧ＶＲＥＦ
と比較される。ＶＯＵＴ＜ＶＲＥＦの場合でなおかつ放
電サイクルの期間のみ，ＤＣＨＧスイッチ６０３，６０
４が導通状態となる。この結果得られた出力電圧ＶＯＵ
Ｔは，オペアンプ６００によってリファレンス電圧ＶＲ
ＥＦと比較されるため，出力電圧ＶＯＵＴ＝リファレン
ス電圧ＶＲＥＦとなるように調整される。
【０００９】充電サイクルでは，分圧用キャパシタ６０
５と出力キャパシタ６０６は，電源電圧ＶＤＤとグラン
ドＧＮＤの間に直列に接続される。このとき，分圧用キ
ャパシタ６０５は，(電源電圧ＶＤＤ−出力電圧ＶＯＵ
Ｔ)の電位で充電され，出力キャパシタ６０６は，出力
電圧ＶＯＵＴの電位で充電される。一方，放電サイクル
では，分圧用キャパシタ６０５と出力キャパシタ６０６
は，出力電圧ＶＯＵＴとグランドＧＮＤの間に並列に接
続される。このとき，分圧用キャパシタ６０５は，その
両端子間に（電源電圧ＶＤＤ−出力電圧ＶＯＵＴ）の電
位差を保ったまま放電することになる。
５と出力キャパシタ６０６は，電源電圧ＶＤＤとグラン
ドＧＮＤの間に直列に接続される。このとき，分圧用キ
ャパシタ６０５は，(電源電圧ＶＤＤ−出力電圧ＶＯＵ
Ｔ)の電位で充電され，出力キャパシタ６０６は，出力
電圧ＶＯＵＴの電位で充電される。一方，放電サイクル
では，分圧用キャパシタ６０５と出力キャパシタ６０６
は，出力電圧ＶＯＵＴとグランドＧＮＤの間に並列に接
続される。このとき，分圧用キャパシタ６０５は，その
両端子間に（電源電圧ＶＤＤ−出力電圧ＶＯＵＴ）の電
位差を保ったまま放電することになる。
【００１０】
【発明が解決しようとする課題】上述のように，従来の
ＳＣ型電源装置によれば，所望の出力電圧値を得るため
のリファレンス電圧ＶＲＥＦが，分圧用キャパシタ６０
５と出力キャパシタ６０６の直列／並列接続切り換え動
作によって得られる安定した出力電圧よりも低く設定さ
れた場合，両キャパシタの放電動作が間欠的に行われる
ことになる。この場合，充電サイクルと放電サイクルに
おいて各キャパシタに印加される電圧を平衡に保つこと
ができず，結果として，以下の問題が発生していた。
ＳＣ型電源装置によれば，所望の出力電圧値を得るため
のリファレンス電圧ＶＲＥＦが，分圧用キャパシタ６０
５と出力キャパシタ６０６の直列／並列接続切り換え動
作によって得られる安定した出力電圧よりも低く設定さ
れた場合，両キャパシタの放電動作が間欠的に行われる
ことになる。この場合，充電サイクルと放電サイクルに
おいて各キャパシタに印加される電圧を平衡に保つこと
ができず，結果として，以下の問題が発生していた。
【００１１】（１）放電サイクルにおいて，電圧の異な
るキャパシタが並列に接続されるため，キャパシタ間に
スパイク状の電流が流れることにより，スイッチングノ
イズが発生する。
るキャパシタが並列に接続されるため，キャパシタ間に
スパイク状の電流が流れることにより，スイッチングノ
イズが発生する。
【００１２】（２）出力電圧のリプル電圧が大きくな
る。
る。
【００１３】（３）放電サイクルにおいて，キャパシタ
の負側の端子電圧がグランドＧＮＤより低く押し下げら
れるため，グランドＧＮＤ線の電位が変動し，他の回路
特性に悪影響が及ぶ。
の負側の端子電圧がグランドＧＮＤより低く押し下げら
れるため，グランドＧＮＤ線の電位が変動し，他の回路
特性に悪影響が及ぶ。
【００１４】（４）放電サイクルにおいて，キャパシタ
の負側の端子電圧がグランドＧＮＤより低く押し下げら
れるため，ＮＭＯＳトランジスタの寄生ＰＮダイオード
が順方向となり，電源回路としての特性が変動してしま
う。
の負側の端子電圧がグランドＧＮＤより低く押し下げら
れるため，ＮＭＯＳトランジスタの寄生ＰＮダイオード
が順方向となり，電源回路としての特性が変動してしま
う。
【００１５】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，所望する値に調整され
た電圧を安定的に出力する電源装置であって，他の回路
に対する電気的な影響についても十分に配慮された電源
装置を提供することにある。
されたものであり，その目的は，所望する値に調整され
た電圧を安定的に出力する電源装置であって，他の回路
に対する電気的な影響についても十分に配慮された電源
装置を提供することにある。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に，本発明によれば，スイッチト・キャパシタ型電源回
路と内部ノード電圧調整回路を備えた電源装置が提供さ
れる。スイッチト・キャパシタ型電源回路は，充電サイ
クルにおいて，内蔵する複数のキャパシタを内部ノード
電圧を用いて充電し，放電サイクルにおいて，充電した
複数のキャパシタを放電することによって，内部ノード
電圧に応じた出力電圧を発生させる。また，内部ノード
電圧調整回路は，出力電圧と所定のレベルに調整された
リファレンス電圧を比較し，比較結果に応じて内部ノー
ド電圧を調整する（請求項６）。そして，この電源装置
は，充電サイクルと放電サイクルにおいて複数のキャパ
シタの接続状態を直列接続または並列接続に変えること
によって直流電源−直流電源変換を行うものである（請
求項１）。各キャパシタの直並列接続切り換え動作を行
うために用いられるスイッチングパルスについてそのデ
ューティ比を一定に（すなわち充電サイクルと放電サイ
クルの時間を実質的に等しく）することによって，スイ
ッチト・キャパシタ型電源回路内の各キャパシタの両端
子間の電位差が，充電サイクルと放電サイクルのいずれ
においても略同一に維持されることになる。
に，本発明によれば，スイッチト・キャパシタ型電源回
路と内部ノード電圧調整回路を備えた電源装置が提供さ
れる。スイッチト・キャパシタ型電源回路は，充電サイ
クルにおいて，内蔵する複数のキャパシタを内部ノード
電圧を用いて充電し，放電サイクルにおいて，充電した
複数のキャパシタを放電することによって，内部ノード
電圧に応じた出力電圧を発生させる。また，内部ノード
電圧調整回路は，出力電圧と所定のレベルに調整された
リファレンス電圧を比較し，比較結果に応じて内部ノー
ド電圧を調整する（請求項６）。そして，この電源装置
は，充電サイクルと放電サイクルにおいて複数のキャパ
シタの接続状態を直列接続または並列接続に変えること
によって直流電源−直流電源変換を行うものである（請
求項１）。各キャパシタの直並列接続切り換え動作を行
うために用いられるスイッチングパルスについてそのデ
ューティ比を一定に（すなわち充電サイクルと放電サイ
クルの時間を実質的に等しく）することによって，スイ
ッチト・キャパシタ型電源回路内の各キャパシタの両端
子間の電位差が，充電サイクルと放電サイクルのいずれ
においても略同一に維持されることになる。
【００１７】スイッチト・キャパシタ型電源回路は，出
力電圧に基づいて発生する出力電流の値を検出し，検出
値が所定値より小さい場合には，複数のキャパシタにつ
いての充電動作および放電動作を停止することが好まし
い（請求項４，７）。かかる構成によれば，電源装置の
消費電力の低減が可能となる。
力電圧に基づいて発生する出力電流の値を検出し，検出
値が所定値より小さい場合には，複数のキャパシタにつ
いての充電動作および放電動作を停止することが好まし
い（請求項４，７）。かかる構成によれば，電源装置の
消費電力の低減が可能となる。
【００１８】さらに，内部ノード電圧，出力電圧，また
は第２出力電圧のいずれかを選択し，外部に出力する出
力電圧選択手段を備えることによって，電力変換効率の
向上が実現する（請求項５，８，１２）。
は第２出力電圧のいずれかを選択し，外部に出力する出
力電圧選択手段を備えることによって，電力変換効率の
向上が実現する（請求項５，８，１２）。
【００１９】さらに，充電サイクルにおいて，内蔵する
複数の第２キャパシタを内部ノード電圧を用いて充電
し，放電サイクルにおいて，充電した複数の第２キャパ
シタを放電することによって内部ノード電圧に応じた第
２出力電圧を発生させる第２スイッチト・キャパシタ型
電源回路と，スイッチト・キャパシタ型電源回路または
第２スイッチト・キャパシタ型電源回路のいずれかを選
択してイネーブル状態とする電源回路選択手段を備える
ことが好ましい（請求項２，９）。そして，この電源回
路選択手段は，リファレンス電圧のレベルを基準にして
スイッチト・キャパシタ型電源回路または第２スイッチ
ト・キャパシタ型電源回路のいずれかを選択するように
構成される（請求項１０）。かかる構成によれば，電力
変換効率の一層の向上が図られる。
複数の第２キャパシタを内部ノード電圧を用いて充電
し，放電サイクルにおいて，充電した複数の第２キャパ
シタを放電することによって内部ノード電圧に応じた第
２出力電圧を発生させる第２スイッチト・キャパシタ型
電源回路と，スイッチト・キャパシタ型電源回路または
第２スイッチト・キャパシタ型電源回路のいずれかを選
択してイネーブル状態とする電源回路選択手段を備える
ことが好ましい（請求項２，９）。そして，この電源回
路選択手段は，リファレンス電圧のレベルを基準にして
スイッチト・キャパシタ型電源回路または第２スイッチ
ト・キャパシタ型電源回路のいずれかを選択するように
構成される（請求項１０）。かかる構成によれば，電力
変換効率の一層の向上が図られる。
【００２０】第２スイッチト・キャパシタ型電源回路
は，第２出力電圧に基づいて発生する第２出力電流の値
を検出し，検出値が所定値より小さい場合には，複数の
第２キャパシタについての充電動作および放電動作を停
止するように構成される（請求項１１）。かかる構成に
よれば，電源装置の消費電力の低減が可能となる。
は，第２出力電圧に基づいて発生する第２出力電流の値
を検出し，検出値が所定値より小さい場合には，複数の
第２キャパシタについての充電動作および放電動作を停
止するように構成される（請求項１１）。かかる構成に
よれば，電源装置の消費電力の低減が可能となる。
【００２１】内部ノード電圧調整回路（抵抗降圧型電源
回路）は，放電サイクル以外の期間に内部ノード電圧を
出力する内部ノード電圧出力手段を備えることが好まし
い（請求項３，１３）。内部ノード電圧出力手段として
トランジスタを採用することが可能である。そして，こ
のトランジスタは，内部ノード電圧を出力する役割を果
たす上に，直接的にスイッチト・キャパシタ型電源回路
に備えられた複数のキャパシタの充電スイッチとしての
役割を果たすことになる。したがって，電源装置の回路
構成が簡素化され，電源装置のコンパクト化が実現す
る。
回路）は，放電サイクル以外の期間に内部ノード電圧を
出力する内部ノード電圧出力手段を備えることが好まし
い（請求項３，１３）。内部ノード電圧出力手段として
トランジスタを採用することが可能である。そして，こ
のトランジスタは，内部ノード電圧を出力する役割を果
たす上に，直接的にスイッチト・キャパシタ型電源回路
に備えられた複数のキャパシタの充電スイッチとしての
役割を果たすことになる。したがって，電源装置の回路
構成が簡素化され，電源装置のコンパクト化が実現す
る。
【００２２】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる電源装置の好適な実施の形態について詳
細に説明する。なお，以下の説明および添付された図面
において，略同一の機能および構成を有する構成要素に
ついては，同一符号を付することによって重複説明を省
略する。
本発明にかかる電源装置の好適な実施の形態について詳
細に説明する。なお，以下の説明および添付された図面
において，略同一の機能および構成を有する構成要素に
ついては，同一符号を付することによって重複説明を省
略する。
【００２３】［第１の実施の形態］本発明の第１の実施
の形態にかかる電源装置は，図１に示すように，抵抗降
圧型電源回路（内部ノード電圧調整回路）１００とスイ
ッチト・キャパシタ(SC: Switched-Capacitor)型電源回
路１０１から構成されている。
の形態にかかる電源装置は，図１に示すように，抵抗降
圧型電源回路（内部ノード電圧調整回路）１００とスイ
ッチト・キャパシタ(SC: Switched-Capacitor)型電源回
路１０１から構成されている。
【００２４】抵抗降圧型電源回路１００は，オペアンプ
１０２とＰＭＯＳトランジスタ１０３からなる。ＳＣ型
電源回路１０１は，チャージ（ＣＨＧ）信号によって活
性化するＣＨＧスイッチ１０４，１０５，ディスチャー
ジ（ＤＣＨＧ）信号によって活性化するＤＣＨＧスイッ
チ１０６，１０７，分圧用キャパシタ１０８，出力キャ
パシタ１０９，およびスイッチ制御回路１１０からな
る。
１０２とＰＭＯＳトランジスタ１０３からなる。ＳＣ型
電源回路１０１は，チャージ（ＣＨＧ）信号によって活
性化するＣＨＧスイッチ１０４，１０５，ディスチャー
ジ（ＤＣＨＧ）信号によって活性化するＤＣＨＧスイッ
チ１０６，１０７，分圧用キャパシタ１０８，出力キャ
パシタ１０９，およびスイッチ制御回路１１０からな
る。
【００２５】抵抗降圧型電源回路１００に属するオペア
ンプ１０２にはリファレンス電圧ＶＲＥＦと出力電圧Ｖ
ＯＵＴが入力され，その出力端子はＰＭＯＳトランジス
タ１０３のゲートに接続されている。ＰＭＯＳトランジ
スタ１０３のソースは電源ノード（電位ＶＤＤ）に接続
されており，そのドレインは内部ノード（電位ＶＤＬ）
に接続されている。
ンプ１０２にはリファレンス電圧ＶＲＥＦと出力電圧Ｖ
ＯＵＴが入力され，その出力端子はＰＭＯＳトランジス
タ１０３のゲートに接続されている。ＰＭＯＳトランジ
スタ１０３のソースは電源ノード（電位ＶＤＤ）に接続
されており，そのドレインは内部ノード（電位ＶＤＬ）
に接続されている。
【００２６】ＳＣ型電源回路１０１に属する分圧用キャ
パシタ１０８と出力キャパシタ１０９は，充電サイクル
ではＣＨＧスイッチ１０４，１０５によって，抵抗降圧
型電源回路１００の出力ノードである内部ノード（電位
ＶＤＬ）とグランドＧＮＤとの間に直列に接続され，放
電サイクルではＤＣＨＧスイッチ１０６，１０７によっ
て，出力電圧ＶＯＵＴ端子とグランドＧＮＤとの間に並
列に接続される。スイッチ制御回路１１０は，クロック
信号ＣＬＫが入力され，ＣＨＧスイッチ１０４，１０５
を活性化するＣＨＧ信号およびＤＣＨＧスイッチ１０
６，１０７を活性化するＤＣＨＧ信号を出力する。
パシタ１０８と出力キャパシタ１０９は，充電サイクル
ではＣＨＧスイッチ１０４，１０５によって，抵抗降圧
型電源回路１００の出力ノードである内部ノード（電位
ＶＤＬ）とグランドＧＮＤとの間に直列に接続され，放
電サイクルではＤＣＨＧスイッチ１０６，１０７によっ
て，出力電圧ＶＯＵＴ端子とグランドＧＮＤとの間に並
列に接続される。スイッチ制御回路１１０は，クロック
信号ＣＬＫが入力され，ＣＨＧスイッチ１０４，１０５
を活性化するＣＨＧ信号およびＤＣＨＧスイッチ１０
６，１０７を活性化するＤＣＨＧ信号を出力する。
【００２７】図１に示した第１の実施の形態にかかる電
源装置の動作波形を図２に示す。
源装置の動作波形を図２に示す。
【００２８】抵抗降圧型電源回路１００において，所望
の出力電圧ＶＯＵＴ値を得るためのリファレンス電圧Ｖ
ＲＥＦと，本電源装置の出力電圧ＶＯＵＴがオペアンプ
１０２に入力される。このオペアンプ１０２によってオ
ン／オフ動作が制御されるＰＭＯＳトランジスタ１０３
が，ＳＣ型電源回路１０１の入力電圧となる内部ノード
電圧ＶＤＬを出力する。
の出力電圧ＶＯＵＴ値を得るためのリファレンス電圧Ｖ
ＲＥＦと，本電源装置の出力電圧ＶＯＵＴがオペアンプ
１０２に入力される。このオペアンプ１０２によってオ
ン／オフ動作が制御されるＰＭＯＳトランジスタ１０３
が，ＳＣ型電源回路１０１の入力電圧となる内部ノード
電圧ＶＤＬを出力する。
【００２９】ＳＣ型電源回路１０１において，クロック
信号ＣＬＫが入力されるスイッチ制御回路１１０は，Ｃ
ＨＧスイッチ１０４，１０５とＤＣＨＧスイッチ１０
６，１０７をそれぞれ活性化するデューティ比が一定の
ＣＨＧ信号とＤＣＨＧ信号を出力する。このＳＣ型電源
回路１０１の場合，２個のキャパシタ（分圧用キャパシ
タ１０８，出力キャパシタ１０９）はそれぞれ，デュー
ティ比が一定のスイッチングパルスに基づいて充電，放
電を繰り返す。したがって，２個のキャパシタの直列／
並列接続切り換え動作によって得られる安定した出力電
圧ＶＯＵＴは，ＳＣ型電源回路１０１の入力電圧である
内部ノード電圧ＶＤＬの１／２となる（ＶＯＵＴ＝ＶＤ
Ｌ／２）。
信号ＣＬＫが入力されるスイッチ制御回路１１０は，Ｃ
ＨＧスイッチ１０４，１０５とＤＣＨＧスイッチ１０
６，１０７をそれぞれ活性化するデューティ比が一定の
ＣＨＧ信号とＤＣＨＧ信号を出力する。このＳＣ型電源
回路１０１の場合，２個のキャパシタ（分圧用キャパシ
タ１０８，出力キャパシタ１０９）はそれぞれ，デュー
ティ比が一定のスイッチングパルスに基づいて充電，放
電を繰り返す。したがって，２個のキャパシタの直列／
並列接続切り換え動作によって得られる安定した出力電
圧ＶＯＵＴは，ＳＣ型電源回路１０１の入力電圧である
内部ノード電圧ＶＤＬの１／２となる（ＶＯＵＴ＝ＶＤ
Ｌ／２）。
【００３０】出力電圧ＶＯＵＴは，抵抗降圧型電源回路
１００に属するオペアンプ１０２にフィードバックさ
れ，ここでリファレンス電圧ＶＲＥＦと比較される。オ
ペアンプ１０２は，出力電圧ＶＯＵＴとリファレンス電
圧ＶＲＥＦとの比較結果に基づいてＰＭＯＳトランジス
タ１０３を制御する。そして，ＰＭＯＳトランジスタ１
０３は，出力電圧ＶＯＵＴとリファレンス電圧ＶＲＥＦ
が等しくなるように内部ノード電圧ＶＤＬをリファレン
ス電圧ＶＲＥＦの２倍に調整する（ＶＤＬ＝２×ＶＲＥ
Ｆ）。
１００に属するオペアンプ１０２にフィードバックさ
れ，ここでリファレンス電圧ＶＲＥＦと比較される。オ
ペアンプ１０２は，出力電圧ＶＯＵＴとリファレンス電
圧ＶＲＥＦとの比較結果に基づいてＰＭＯＳトランジス
タ１０３を制御する。そして，ＰＭＯＳトランジスタ１
０３は，出力電圧ＶＯＵＴとリファレンス電圧ＶＲＥＦ
が等しくなるように内部ノード電圧ＶＤＬをリファレン
ス電圧ＶＲＥＦの２倍に調整する（ＶＤＬ＝２×ＶＲＥ
Ｆ）。
【００３１】このように，第１の実施の形態にかかる電
源装置は，出力電圧ＶＯＵＴについてのフィードバック
ループを備えており，かかる回路構成によって出力電圧
ＶＯＵＴはリファレンス電圧ＶＲＥＦと同レベルになる
ように調整される。
源装置は，出力電圧ＶＯＵＴについてのフィードバック
ループを備えており，かかる回路構成によって出力電圧
ＶＯＵＴはリファレンス電圧ＶＲＥＦと同レベルになる
ように調整される。
【００３２】以上説明したように，ＳＣ型電源回路１０
１において，分圧用キャパシタ１０８と出力キャパシタ
１０９の直列／並列接続切り換え動作に用いられるスイ
ッチングパルスは，デューティ比が一定にされている。
したがって，第１の実施の形態にかかる電源装置は，キ
ャパシタの直列／並列接続切り換え動作によって得られ
る安定した出力電圧ＶＯＵＴ（＝ＶＤＬ／２）を出力す
ることが可能となる。また，抵抗降圧型電源回路１００
は，内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（Ｖ
ＤＤ−２×ＶＲＥＦ）分の電位を降下させて得られる
値，すなわち２×ＶＲＥＦとなるように調整する。した
がって，第１の実施の形態にかかる電源装置は，出力電
圧ＶＯＵＴがリファレンス電圧ＶＲＥＦに対して等しく
なる（ＶＯＵＴ＝ＶＲＥＦ）定常的な直流電源となり得
る。
１において，分圧用キャパシタ１０８と出力キャパシタ
１０９の直列／並列接続切り換え動作に用いられるスイ
ッチングパルスは，デューティ比が一定にされている。
したがって，第１の実施の形態にかかる電源装置は，キ
ャパシタの直列／並列接続切り換え動作によって得られ
る安定した出力電圧ＶＯＵＴ（＝ＶＤＬ／２）を出力す
ることが可能となる。また，抵抗降圧型電源回路１００
は，内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（Ｖ
ＤＤ−２×ＶＲＥＦ）分の電位を降下させて得られる
値，すなわち２×ＶＲＥＦとなるように調整する。した
がって，第１の実施の形態にかかる電源装置は，出力電
圧ＶＯＵＴがリファレンス電圧ＶＲＥＦに対して等しく
なる（ＶＯＵＴ＝ＶＲＥＦ）定常的な直流電源となり得
る。
【００３３】さらに，ＳＣ型電源回路１０１に属する分
圧用キャパシタ１０８と出力キャパシタ１０９は共に，
充電サイクルおよび放電サイクルのいずれにおいても同
電位(出力電圧ＶＯＵＴ)で充電，放電が繰り返されるた
めキャパシタ間での電位差は生じないことになる。
圧用キャパシタ１０８と出力キャパシタ１０９は共に，
充電サイクルおよび放電サイクルのいずれにおいても同
電位(出力電圧ＶＯＵＴ)で充電，放電が繰り返されるた
めキャパシタ間での電位差は生じないことになる。
【００３４】以上のように，第１の実施の形態にかかる
電源装置は，抵抗降圧型電源回路１００とＳＣ型電源回
路１０１を備え，ＳＣ型電源回路１０１において，分圧
用キャパシタ１０８と出力キャパシタ１０９の直列／並
列接続を切り換えるためのスイッチングパルスのデュー
ティ比を一定にしたことで，各キャパシタの直列／並列
接続切り換え動作によって得られる安定した出力電圧Ｖ
ＯＵＴ＝ＶＤＬ／２を出力することが可能となり，抵抗
降圧型電源回路１００において，内部ノード電圧ＶＤＬ
を，電源電圧ＶＤＤから（ＶＤＤ−２×ＶＲＥＦ）分の
電位を降下させて２×ＶＲＥＦに調整することが可能と
なる。かかる構成によれば，以下の効果が得られる。
電源装置は，抵抗降圧型電源回路１００とＳＣ型電源回
路１０１を備え，ＳＣ型電源回路１０１において，分圧
用キャパシタ１０８と出力キャパシタ１０９の直列／並
列接続を切り換えるためのスイッチングパルスのデュー
ティ比を一定にしたことで，各キャパシタの直列／並列
接続切り換え動作によって得られる安定した出力電圧Ｖ
ＯＵＴ＝ＶＤＬ／２を出力することが可能となり，抵抗
降圧型電源回路１００において，内部ノード電圧ＶＤＬ
を，電源電圧ＶＤＤから（ＶＤＤ−２×ＶＲＥＦ）分の
電位を降下させて２×ＶＲＥＦに調整することが可能と
なる。かかる構成によれば，以下の効果が得られる。
【００３５】・出力電圧ＶＯＵＴがリファレンス電圧Ｖ
ＲＥＦに一致する定常的な直流電源を得ることができ
る。
ＲＥＦに一致する定常的な直流電源を得ることができ
る。
【００３６】・分圧用キャパシタ１０８と出力キャパシ
タ１０９の直列／並列接続切り換え動作が，デューティ
比が一定のスイッチングパルスによって行われる。この
ため，各キャパシタは，充電サイクルと放電サイクルの
いずれにおいても同電位（ＶＤＬ／２）が印加されるこ
とになり，平衡状態での接続切り換え動作が実現する。
この結果，スイッチングノイズの発生が抑えられ，出力
電圧ＶＯＵＴのリプル成分を小さくすることが可能とな
る。
タ１０９の直列／並列接続切り換え動作が，デューティ
比が一定のスイッチングパルスによって行われる。この
ため，各キャパシタは，充電サイクルと放電サイクルの
いずれにおいても同電位（ＶＤＬ／２）が印加されるこ
とになり，平衡状態での接続切り換え動作が実現する。
この結果，スイッチングノイズの発生が抑えられ，出力
電圧ＶＯＵＴのリプル成分を小さくすることが可能とな
る。
【００３７】・放電サイクルにおいて，分圧用キャパシ
タ１０８の負側端子の電位がグランドＧＮＤより低く押
し下げられることはない。したがって，他の回路特性に
悪影響を及ぼすグランドＧＮＤ線の電位変動が発生しな
い。
タ１０８の負側端子の電位がグランドＧＮＤより低く押
し下げられることはない。したがって，他の回路特性に
悪影響を及ぼすグランドＧＮＤ線の電位変動が発生しな
い。
【００３８】・放電サイクルにおいて，分圧用キャパシ
タ１０８の負側端子の電位がグランドＧＮＤより低く押
し下げられることはない。したがって，ＤＣＨＧスイッ
チ１０７を構成するＮＭＯＳトランジスタに寄生するＰ
Ｎ接合ダイオードが順方向になることはない。この結
果，電源回路の安定動作が実現する。
タ１０８の負側端子の電位がグランドＧＮＤより低く押
し下げられることはない。したがって，ＤＣＨＧスイッ
チ１０７を構成するＮＭＯＳトランジスタに寄生するＰ
Ｎ接合ダイオードが順方向になることはない。この結
果，電源回路の安定動作が実現する。
【００３９】［第２の実施の形態］本発明の第２の実施
の形態にかかる電源装置は，図３に示すように，抵抗降
圧型電源回路２００，ＳＣ型電源回路２０１，ＳＣ型電
源回路２０２，およびＶＤＤ−ＶＲＥＦレベル検出回路
２０３から構成されている。
の形態にかかる電源装置は，図３に示すように，抵抗降
圧型電源回路２００，ＳＣ型電源回路２０１，ＳＣ型電
源回路２０２，およびＶＤＤ−ＶＲＥＦレベル検出回路
２０３から構成されている。
【００４０】ＳＣ型電源回路２０１とＳＣ型電源回路２
０２は，内蔵するキャパシタの数やキャパシタの直列／
並列切り換え動作が異なっており，このため異なる電圧
を出力する。以下，ＳＣ型電源回路２０１が例えば内部
ノード電圧ＶＤＬ／３を出力するように構成され，ＳＣ
型電源回路２０２が例えば内部ノード電圧ＶＤＬ／２を
出力するように構成されている場合に即して本発明の実
施の形態を説明する。なお，ＳＣ型電源回路２０１およ
びＳＣ型電源回路２０２の他，電源装置のサイズに応じ
て，異なる電圧を出力する１または２以上のＳＣ型電源
回路を備えることも可能である。
０２は，内蔵するキャパシタの数やキャパシタの直列／
並列切り換え動作が異なっており，このため異なる電圧
を出力する。以下，ＳＣ型電源回路２０１が例えば内部
ノード電圧ＶＤＬ／３を出力するように構成され，ＳＣ
型電源回路２０２が例えば内部ノード電圧ＶＤＬ／２を
出力するように構成されている場合に即して本発明の実
施の形態を説明する。なお，ＳＣ型電源回路２０１およ
びＳＣ型電源回路２０２の他，電源装置のサイズに応じ
て，異なる電圧を出力する１または２以上のＳＣ型電源
回路を備えることも可能である。
【００４１】ＶＤＤ−ＶＲＥＦレベル検出回路２０３
は，電源電圧ＶＤＤとリファレンス電圧ＶＲＥＦを比較
し，最適なＳＣ型電源回路を選択するための選択信号Ｅ
ＮＡを出力する。このＶＤＤ−ＶＲＥＦレベル検出回路
２０３は，オペアンプ２０６と３つの抵抗２０７からな
る。ここでは，同じ抵抗値Ｒを有する３つの抵抗２０７
が，電源電圧ＶＤＤとグランドＧＮＤ間に直列に接続さ
れている。オペアンプ２０６には，リファレンス電圧Ｖ
ＲＥＦと，電源電圧ＶＤＤを３つの抵抗２０７によって
分圧して得た電圧ＶＤＤ／３が入力される。オペアンプ
２０６は，このリファレンス電圧ＶＲＥＦを電圧ＶＤＤ
／３を比較し，その比較結果に応じて選択信号ＥＮＡを
出力する。そして，選択信号ＥＮＡによって，ＳＣ型電
源回路２０１とＳＣ型電源回路２０２のどちらか一方が
選択される。
は，電源電圧ＶＤＤとリファレンス電圧ＶＲＥＦを比較
し，最適なＳＣ型電源回路を選択するための選択信号Ｅ
ＮＡを出力する。このＶＤＤ−ＶＲＥＦレベル検出回路
２０３は，オペアンプ２０６と３つの抵抗２０７からな
る。ここでは，同じ抵抗値Ｒを有する３つの抵抗２０７
が，電源電圧ＶＤＤとグランドＧＮＤ間に直列に接続さ
れている。オペアンプ２０６には，リファレンス電圧Ｖ
ＲＥＦと，電源電圧ＶＤＤを３つの抵抗２０７によって
分圧して得た電圧ＶＤＤ／３が入力される。オペアンプ
２０６は，このリファレンス電圧ＶＲＥＦを電圧ＶＤＤ
／３を比較し，その比較結果に応じて選択信号ＥＮＡを
出力する。そして，選択信号ＥＮＡによって，ＳＣ型電
源回路２０１とＳＣ型電源回路２０２のどちらか一方が
選択される。
【００４２】第２の実施の形態にかかる電源装置の基本
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。ただし，第２の実施の形態にかかる電源装
置は，異なるレベルの電圧を出力するＳＣ型電源回路を
複数備え，ＶＤＤ−ＶＲＥＦレベル検出回路２０３によ
って，電力変換効率を最も高くできる最適なＳＣ型電源
回路を選択することを特徴としている。
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。ただし，第２の実施の形態にかかる電源装
置は，異なるレベルの電圧を出力するＳＣ型電源回路を
複数備え，ＶＤＤ−ＶＲＥＦレベル検出回路２０３によ
って，電力変換効率を最も高くできる最適なＳＣ型電源
回路を選択することを特徴としている。
【００４３】上述のように，図３に示した第２の実施の
形態にかかる電源装置が備えるＳＣ型電源回路２０１
は，内部ノード電圧ＶＤＬ／３を出力するものであり，
ＳＣ型電源回路２０２は，内部ノードＶＤＬ／２を出力
するものである。
形態にかかる電源装置が備えるＳＣ型電源回路２０１
は，内部ノード電圧ＶＤＬ／３を出力するものであり，
ＳＣ型電源回路２０２は，内部ノードＶＤＬ／２を出力
するものである。
【００４４】出力電圧ＶＯＵＴの値を決定するために用
いられるリファレンス電圧ＶＲＥＦは，ＶＤＤ−ＶＲＥ
Ｆレベル検出回路２０３に属するオペアンプ２０６によ
って，３つの抵抗２０７において分圧された電圧ＶＤＤ
／３と比較される。
いられるリファレンス電圧ＶＲＥＦは，ＶＤＤ−ＶＲＥ
Ｆレベル検出回路２０３に属するオペアンプ２０６によ
って，３つの抵抗２０７において分圧された電圧ＶＤＤ
／３と比較される。
【００４５】電源電圧ＶＤＤに対してリファレンス電圧
ＶＲＥＦが１／３以下の場合，すなわちリファレンス電
圧ＶＲＥＦ≦電圧ＶＤＤ／３の場合，ＶＤＤ−ＶＲＥＦ
レベル検出回路２０３は，選択信号ＥＮＡによって電圧
ＶＤＬ／３を出力するＳＣ型電源回路２０１を選択す
る。抵抗降圧型電源回路２００は，内部ノード電圧ＶＤ
Ｌを，電源電圧ＶＤＤから（ＶＤＤ−３×ＶＲＥＦ）分
の電位を降下させて３×ＶＲＥＦに調整する。ＳＣ型電
源回路２０１は電圧ＶＤＬ／３を出力するため，電源装
置は，リファレンス電圧ＶＲＥＦに一致する電圧レベル
を有する出力電圧ＶＯＵＴを出力する。
ＶＲＥＦが１／３以下の場合，すなわちリファレンス電
圧ＶＲＥＦ≦電圧ＶＤＤ／３の場合，ＶＤＤ−ＶＲＥＦ
レベル検出回路２０３は，選択信号ＥＮＡによって電圧
ＶＤＬ／３を出力するＳＣ型電源回路２０１を選択す
る。抵抗降圧型電源回路２００は，内部ノード電圧ＶＤ
Ｌを，電源電圧ＶＤＤから（ＶＤＤ−３×ＶＲＥＦ）分
の電位を降下させて３×ＶＲＥＦに調整する。ＳＣ型電
源回路２０１は電圧ＶＤＬ／３を出力するため，電源装
置は，リファレンス電圧ＶＲＥＦに一致する電圧レベル
を有する出力電圧ＶＯＵＴを出力する。
【００４６】一方，リファレンス電圧ＶＲＥＦ＞電源電
圧ＶＤＤ／３の場合，ＳＣ型電源回路２０１を選択した
のではリファレンスＶＲＥＦに一致する出力電圧ＶＯＵ
Ｔを得ることができなくなるため，代わりにＳＣ型電源
回路２０２を選択する。抵抗降圧型電源回路２００は，
内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（ＶＤＤ
−２×ＶＲＥＦ）分の電位を降下させて２×ＶＲＥＦに
調整する。ＳＣ型電源回路２０２は電圧ＶＤＬ／２を出
力するため，電源装置は，リファレンス電圧ＶＲＥＦに
一致する電圧レベルを有する出力電圧ＶＯＵＴを出力す
る。
圧ＶＤＤ／３の場合，ＳＣ型電源回路２０１を選択した
のではリファレンスＶＲＥＦに一致する出力電圧ＶＯＵ
Ｔを得ることができなくなるため，代わりにＳＣ型電源
回路２０２を選択する。抵抗降圧型電源回路２００は，
内部ノード電圧ＶＤＬを，電源電圧ＶＤＤから（ＶＤＤ
−２×ＶＲＥＦ）分の電位を降下させて２×ＶＲＥＦに
調整する。ＳＣ型電源回路２０２は電圧ＶＤＬ／２を出
力するため，電源装置は，リファレンス電圧ＶＲＥＦに
一致する電圧レベルを有する出力電圧ＶＯＵＴを出力す
る。
【００４７】以上説明したように，第２の実施の形態に
かかる電源装置は，異なるレベルの電圧を出力する複数
のＳＣ型電源回路と，これらの中から最適な一を選択す
るＶＤＤ−ＶＲＥＦレベル検出回路２０３を備えている
ため，以下の効果が得られる。
かかる電源装置は，異なるレベルの電圧を出力する複数
のＳＣ型電源回路と，これらの中から最適な一を選択す
るＶＤＤ−ＶＲＥＦレベル検出回路２０３を備えている
ため，以下の効果が得られる。
【００４８】・広範囲な電源電圧，出力電圧に対応する
ことが可能となる。
ことが可能となる。
【００４９】・電源電圧ＶＤＤおよび出力電圧ＶＯＵＴ
のレベルに応じて最適なＳＣ型電源回路が選択されるた
め，電力変換効率の向上が図られる。
のレベルに応じて最適なＳＣ型電源回路が選択されるた
め，電力変換効率の向上が図られる。
【００５０】［第３の実施の形態］本発明の第３の実施
の形態にかかる電源装置は，図４に示すように，第１の
実施の形態にかかる電源装置に備えられた抵抗降圧型電
源回路１００とＳＣ型電源回路１０１を一つにまとめた
回路構成を有するものである。具体的には，本電源装置
は，オペアンプ３００，ＰＭＯＳトランジスタ（内部ノ
ード電圧出力手段）３０１，ＣＨＧ信号によって活性化
するＣＨＧスイッチ３０２，３０３，ＤＣＨＧ信号によ
って活性化するＤＣＨＧスイッチ３０４，３０５，３０
６，分圧用キャパシタ３０７，出力キャパシタ３０８，
およびスイッチ制御回路３０９からなる。
の形態にかかる電源装置は，図４に示すように，第１の
実施の形態にかかる電源装置に備えられた抵抗降圧型電
源回路１００とＳＣ型電源回路１０１を一つにまとめた
回路構成を有するものである。具体的には，本電源装置
は，オペアンプ３００，ＰＭＯＳトランジスタ（内部ノ
ード電圧出力手段）３０１，ＣＨＧ信号によって活性化
するＣＨＧスイッチ３０２，３０３，ＤＣＨＧ信号によ
って活性化するＤＣＨＧスイッチ３０４，３０５，３０
６，分圧用キャパシタ３０７，出力キャパシタ３０８，
およびスイッチ制御回路３０９からなる。
【００５１】オペアンプ３００にはリファレンス電圧Ｖ
ＲＥＦと出力電圧ＶＯＵＴが入力される。ＰＭＯＳトラ
ンジスタ３０１のゲートには，セレクタとして機能する
ＣＨＧスイッチ３０３とＤＣＨＧスイッチ３０６が接続
されており，オペアンプ３００の出力信号または電源電
圧ＶＤＤのいずれか一方が入力される。ＰＭＯＳトラン
ジスタ３０１のソースは電源ノード（電位ＶＤＤ）に接
続されており，そのドレインは内部ノード（電位ＶＤ
Ｌ）に接続されている。
ＲＥＦと出力電圧ＶＯＵＴが入力される。ＰＭＯＳトラ
ンジスタ３０１のゲートには，セレクタとして機能する
ＣＨＧスイッチ３０３とＤＣＨＧスイッチ３０６が接続
されており，オペアンプ３００の出力信号または電源電
圧ＶＤＤのいずれか一方が入力される。ＰＭＯＳトラン
ジスタ３０１のソースは電源ノード（電位ＶＤＤ）に接
続されており，そのドレインは内部ノード（電位ＶＤ
Ｌ）に接続されている。
【００５２】分圧用キャパシタ３０７と出力キャパシタ
３０８は，充電サイクルではＰＭＯＳトランジスタ３０
１とＣＨＧスイッチ３０２によって，電源ノード（電位
ＶＤＤ)−内部ノード（電位ＶＤＬ）−グランドＧＮＤ
間に直列に接続され，放電サイクルではＤＣＨＧスイッ
チ３０４，３０５によって，出力電圧ＶＯＵＴ端子とグ
ランドＧＮＤの間に並列に接続される。スイッチ制御回
路３０９は，クロック信号ＣＬＫが入力され，ＣＨＧス
イッチ３０２，３０３を活性化するＣＨＧ信号およびＤ
ＣＨＧスイッチ３０４，３０５，３０６を活性化するＤ
ＣＨＧ信号を出力する。
３０８は，充電サイクルではＰＭＯＳトランジスタ３０
１とＣＨＧスイッチ３０２によって，電源ノード（電位
ＶＤＤ)−内部ノード（電位ＶＤＬ）−グランドＧＮＤ
間に直列に接続され，放電サイクルではＤＣＨＧスイッ
チ３０４，３０５によって，出力電圧ＶＯＵＴ端子とグ
ランドＧＮＤの間に並列に接続される。スイッチ制御回
路３０９は，クロック信号ＣＬＫが入力され，ＣＨＧス
イッチ３０２，３０３を活性化するＣＨＧ信号およびＤ
ＣＨＧスイッチ３０４，３０５，３０６を活性化するＤ
ＣＨＧ信号を出力する。
【００５３】第３の実施の形態にかかる電源装置の基本
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。以下，第３の実施の形態にかかる電源装置
の特徴的な動作を説明する。
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。以下，第３の実施の形態にかかる電源装置
の特徴的な動作を説明する。
【００５４】充電サイクルでは，ＰＭＯＳトランジスタ
３０１とＣＨＧスイッチ３０２が導通状態となり，分圧
用キャパシタ３０７と出力キャパシタ３０８は，内部ノ
ード（電位ＶＤＬ）とグランドＧＮＤの間に直列に接続
される。
３０１とＣＨＧスイッチ３０２が導通状態となり，分圧
用キャパシタ３０７と出力キャパシタ３０８は，内部ノ
ード（電位ＶＤＬ）とグランドＧＮＤの間に直列に接続
される。
【００５５】このときリファレンス電圧ＶＲＥＦと出力
電圧ＶＯＵＴの比較結果をフィードバックするオペアン
プ３００とＰＭＯＳトランジスタ３０１の動作によっ
て，内部ノード電圧ＶＤＬは，電源電圧ＶＤＤから（Ｖ
ＤＤ−２×ＶＲＥＦ）分降圧した２×ＶＲＥＦに調整さ
れる。したがって，分圧用キャパシタ３０７と出力キャ
パシタ３０８はそれぞれ，内部ノード電圧ＶＤＬを１／
２に分圧した電圧，すなわちリファレンス電圧ＶＲＥＦ
で充電される。
電圧ＶＯＵＴの比較結果をフィードバックするオペアン
プ３００とＰＭＯＳトランジスタ３０１の動作によっ
て，内部ノード電圧ＶＤＬは，電源電圧ＶＤＤから（Ｖ
ＤＤ−２×ＶＲＥＦ）分降圧した２×ＶＲＥＦに調整さ
れる。したがって，分圧用キャパシタ３０７と出力キャ
パシタ３０８はそれぞれ，内部ノード電圧ＶＤＬを１／
２に分圧した電圧，すなわちリファレンス電圧ＶＲＥＦ
で充電される。
【００５６】一方，放電サイクルでは，ＤＣＨＧスイッ
チ３０４，３０５，３０６が導通状態となる。このと
き，ＰＭＯＳトランジスタ３０１のゲートにはＤＣＨＧ
スイッチ３０６を介して電源電圧ＶＤＤが印加されるた
め，ＰＭＯＳトランジスタ３０１はカットオフする。ま
た，ＤＣＨＧスイッチ３０４，３０５が導通状態になっ
たことにより，分圧用キャパシタ３０７と出力キャパシ
タ３０８は，出力電圧ＶＯＵＴ端子とグランドＧＮＤの
間に並列に接続される。充電サイクルにおいて両キャパ
シタ３０７，３０８はリファレンス電圧ＶＲＥＦで充電
されているため，この放電サイクルでは出力端子からリ
ファレンス電圧ＶＲＥＦに一致する出力電圧ＶＯＵＴが
出力される。
チ３０４，３０５，３０６が導通状態となる。このと
き，ＰＭＯＳトランジスタ３０１のゲートにはＤＣＨＧ
スイッチ３０６を介して電源電圧ＶＤＤが印加されるた
め，ＰＭＯＳトランジスタ３０１はカットオフする。ま
た，ＤＣＨＧスイッチ３０４，３０５が導通状態になっ
たことにより，分圧用キャパシタ３０７と出力キャパシ
タ３０８は，出力電圧ＶＯＵＴ端子とグランドＧＮＤの
間に並列に接続される。充電サイクルにおいて両キャパ
シタ３０７，３０８はリファレンス電圧ＶＲＥＦで充電
されているため，この放電サイクルでは出力端子からリ
ファレンス電圧ＶＲＥＦに一致する出力電圧ＶＯＵＴが
出力される。
【００５７】以上説明した充電サイクル動作と放電サイ
クル動作を高速に繰り返すことによって，第３の実施の
形態にかかる電源装置は，定常的な直流電圧ＶＯＵＴ
（＝リファレンス電圧ＶＲＥＦ）を出力することにな
る。
クル動作を高速に繰り返すことによって，第３の実施の
形態にかかる電源装置は，定常的な直流電圧ＶＯＵＴ
（＝リファレンス電圧ＶＲＥＦ）を出力することにな
る。
【００５８】ところで，第１の実施の形態にかかる電源
装置の場合，充電サイクルにおいて，ＰＭＯＳトランジ
スタ１０３，ＣＨＧスイッチ１０４，１０５（すなわち
３素子）の動作によって分圧用キャパシタ１０８および
出力キャパシタ３０８が充電される。この点，第３の実
施の形態にかかる電源装置では，内部ノード電圧ＶＤＬ
を調整するＰＭＯＳトランジスタ３０１は，分圧用キャ
パシタ３０７および出力キャパシタ３０８のＣＨＧスイ
ッチとしての役割をも果たしており，分圧用キャパシタ
３０７および出力キャパシタ３０８は，ＰＭＯＳトラン
ジスタ３０１およびＣＨＧスイッチ３０２（すなわち２
素子）の動作によって充電される。このことは次の効果
をもたらす。
装置の場合，充電サイクルにおいて，ＰＭＯＳトランジ
スタ１０３，ＣＨＧスイッチ１０４，１０５（すなわち
３素子）の動作によって分圧用キャパシタ１０８および
出力キャパシタ３０８が充電される。この点，第３の実
施の形態にかかる電源装置では，内部ノード電圧ＶＤＬ
を調整するＰＭＯＳトランジスタ３０１は，分圧用キャ
パシタ３０７および出力キャパシタ３０８のＣＨＧスイ
ッチとしての役割をも果たしており，分圧用キャパシタ
３０７および出力キャパシタ３０８は，ＰＭＯＳトラン
ジスタ３０１およびＣＨＧスイッチ３０２（すなわち２
素子）の動作によって充電される。このことは次の効果
をもたらす。
【００５９】・電源装置の消費電力が低減され，電力変
換効率の向上が図られる。
換効率の向上が図られる。
【００６０】・電源装置のレイアウト面積が小さくな
る。
る。
【００６１】［第４の実施の形態］本発明の第４の実施
の形態にかかる電源装置は，図５に示すように，第１の
実施の形態にかかる電源装置に対して，出力電流がごく
小さくなったこと（所定の電流値以下になったこと）を
検出する低出力電流検出回路４１１が付加された構成を
有するものである。
の形態にかかる電源装置は，図５に示すように，第１の
実施の形態にかかる電源装置に対して，出力電流がごく
小さくなったこと（所定の電流値以下になったこと）を
検出する低出力電流検出回路４１１が付加された構成を
有するものである。
【００６２】低出力電流検出回路４１１は，例えば図６
に示すように，抵抗４１２（抵抗値Ｒ０），抵抗４１３
（抵抗値Ｒ１），抵抗４１４（抵抗値Ｒ２），およびオ
ペアンプ４１５から構成される。
に示すように，抵抗４１２（抵抗値Ｒ０），抵抗４１３
（抵抗値Ｒ１），抵抗４１４（抵抗値Ｒ２），およびオ
ペアンプ４１５から構成される。
【００６３】抵抗４１２と抵抗４１３は直列に接続され
ており，これによって最小出力電流を検出するための検
出電圧が設定される。また，抵抗４１４によって出力電
流ＩＯＵＴによる電圧降下分が設定される。
ており，これによって最小出力電流を検出するための検
出電圧が設定される。また，抵抗４１４によって出力電
流ＩＯＵＴによる電圧降下分が設定される。
【００６４】第４の実施の形態にかかる電源装置の基本
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。以下，第４の実施の形態にかかる電源装置
の特徴的な動作を説明する。
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。以下，第４の実施の形態にかかる電源装置
の特徴的な動作を説明する。
【００６５】第４の実施の形態にかかる電源装置は，出
力電流ＩＯＵＴの値に応じてＳＣ型電源回路４０１の動
作を変える。すなわち，出力電流ＩＯＵＴが所定値より
大きい場合には，第１の実施の形態にかかる電源装置と
同様の動作を行うが，出力電流ＩＯＵＴがごく小さい場
合（所定値以下の場合），充電サイクルおよび放電サイ
クルにおいて，ＣＨＧスイッチ４０４，４０５とＤＣＨ
Ｇスイッチ４０６，４０７のスイッチング動作を停止さ
せる。
力電流ＩＯＵＴの値に応じてＳＣ型電源回路４０１の動
作を変える。すなわち，出力電流ＩＯＵＴが所定値より
大きい場合には，第１の実施の形態にかかる電源装置と
同様の動作を行うが，出力電流ＩＯＵＴがごく小さい場
合（所定値以下の場合），充電サイクルおよび放電サイ
クルにおいて，ＣＨＧスイッチ４０４，４０５とＤＣＨ
Ｇスイッチ４０６，４０７のスイッチング動作を停止さ
せる。
【００６６】図５，図６に示すように，低出力電流検出
回路４１１に入力される電圧をＶＳＣで表す。最小出力
電流検出値（ＶＳＣ×Ｒ１／（Ｒ０×Ｒ１））と，実際
に出力電流ＩＯＵＴが流れたことによって生じる抵抗４
１４における電圧降下分（ＶＳＣ−Ｒ２×ＩＯＵＴ）を
オペアンプ４１５によって比較する。
回路４１１に入力される電圧をＶＳＣで表す。最小出力
電流検出値（ＶＳＣ×Ｒ１／（Ｒ０×Ｒ１））と，実際
に出力電流ＩＯＵＴが流れたことによって生じる抵抗４
１４における電圧降下分（ＶＳＣ−Ｒ２×ＩＯＵＴ）を
オペアンプ４１５によって比較する。
【００６７】オペアンプ４１５によって（ＶＳＣ×Ｒ１
／（Ｒ０×Ｒ１））＞（ＶＳＣ−Ｒ２×ＩＯＵＴ）と判
断された場合，第４の実施の形態にかかる電源装置は，
第１の実施の形態にかかる電源装置と同様に，充電サイ
クルおよび放電サイクルを繰り返し出力電圧ＶＯＵＴを
出力する。
／（Ｒ０×Ｒ１））＞（ＶＳＣ−Ｒ２×ＩＯＵＴ）と判
断された場合，第４の実施の形態にかかる電源装置は，
第１の実施の形態にかかる電源装置と同様に，充電サイ
クルおよび放電サイクルを繰り返し出力電圧ＶＯＵＴを
出力する。
【００６８】これに対して，オペアンプ４１５によって
（ＶＳＣ×Ｒ１／（Ｒ０×Ｒ１））≦（ＶＳＣ−Ｒ２×
ＩＯＵＴ）と判断された場合，オペアンプ４１５は，出
力電流ＩＯＵＴがごく小さくなったことを示すウエイト
（ＷＡＩＴ）信号を出力する。このＷＡＩＴ信号が入力
されるスイッチ制御回路４１０は，ＣＨＧ信号，ＤＣＨ
Ｇ信号をアクティブ状態またはインアクティブ状態に固
定する。これによって，ＣＨＧスイッチ４０４，４０
５，および，ＤＣＨＧスイッチ４０６，４０７は，その
スイッチング動作を停止する。このときの出力電流ＩＯ
ＵＴは，出力キャパシタ４０９の電荷が放電されること
によって賄われる。
（ＶＳＣ×Ｒ１／（Ｒ０×Ｒ１））≦（ＶＳＣ−Ｒ２×
ＩＯＵＴ）と判断された場合，オペアンプ４１５は，出
力電流ＩＯＵＴがごく小さくなったことを示すウエイト
（ＷＡＩＴ）信号を出力する。このＷＡＩＴ信号が入力
されるスイッチ制御回路４１０は，ＣＨＧ信号，ＤＣＨ
Ｇ信号をアクティブ状態またはインアクティブ状態に固
定する。これによって，ＣＨＧスイッチ４０４，４０
５，および，ＤＣＨＧスイッチ４０６，４０７は，その
スイッチング動作を停止する。このときの出力電流ＩＯ
ＵＴは，出力キャパシタ４０９の電荷が放電されること
によって賄われる。
【００６９】以上のように，第４の実施の形態にかかる
電源装置は，低出力電流検出回路４１１を備えているた
め，出力電流ＩＯＵＴがごく小さなとき，ＣＨＧスイッ
チ４０４，４０５，および，ＤＣＨＧスイッチ４０６，
４０７のスイッチング動作を停止させることが可能とな
る。しがって，低出力電流領域における電源装置の消費
電力が削減され，加えて，この領域における電力変換効
率の向上が実現する。
電源装置は，低出力電流検出回路４１１を備えているた
め，出力電流ＩＯＵＴがごく小さなとき，ＣＨＧスイッ
チ４０４，４０５，および，ＤＣＨＧスイッチ４０６，
４０７のスイッチング動作を停止させることが可能とな
る。しがって，低出力電流領域における電源装置の消費
電力が削減され，加えて，この領域における電力変換効
率の向上が実現する。
【００７０】［第５の実施の形態］本発明の第５の実施
の形態にかかる電源装置は，図７に示すように，第１の
実施の形態にかかる電源装置に対して，内部ノード（電
位ＶＤＬ）と出力電圧ＶＯＵＴ端子との間にスルー（Ｔ
ＨＲＵ）信号によって活性化するＴＨＲＵスイッチ５１
１が追加された構成を有する。この第５の実施の形態に
かかる電源装置によれば，抵抗降圧型電源回路５００の
みを用いて出力電圧ＶＯＵＴを直接出力するか，あるい
は第１の実施の形態にかかる電源装置と同様に，抵抗降
圧型電源回路５００とＳＣ型電源回路５０１を組み合わ
せて出力電圧ＶＯＵＴを出力するか，のいずれかを選択
することが可能となる。
の形態にかかる電源装置は，図７に示すように，第１の
実施の形態にかかる電源装置に対して，内部ノード（電
位ＶＤＬ）と出力電圧ＶＯＵＴ端子との間にスルー（Ｔ
ＨＲＵ）信号によって活性化するＴＨＲＵスイッチ５１
１が追加された構成を有する。この第５の実施の形態に
かかる電源装置によれば，抵抗降圧型電源回路５００の
みを用いて出力電圧ＶＯＵＴを直接出力するか，あるい
は第１の実施の形態にかかる電源装置と同様に，抵抗降
圧型電源回路５００とＳＣ型電源回路５０１を組み合わ
せて出力電圧ＶＯＵＴを出力するか，のいずれかを選択
することが可能となる。
【００７１】ＳＣ型電源回路５０１に属するスイッチ制
御回路５１０は，クロック信号ＣＬＫと選択（ＳＥＬ）
信号が入力されており，ＣＨＧスイッチ５０４，５０５
を活性化するＣＨＧ信号およびＤＣＨＧスイッチ５０
６，５０７を活性化するＤＣＨＧ信号，並びに，ＴＨＲ
Ｕスイッチ５１１を活性化するＴＨＲＵ信号を出力す
る。なお，ＳＥＬ信号は，出力電圧ＶＯＵＴの生成源と
して，抵抗降圧型電源回路５００のみを使用するか，あ
るいは，抵抗降圧型電源回路５００とＳＣ型電源回路５
０１を組み合わせて使用するかを選択するための信号で
ある。
御回路５１０は，クロック信号ＣＬＫと選択（ＳＥＬ）
信号が入力されており，ＣＨＧスイッチ５０４，５０５
を活性化するＣＨＧ信号およびＤＣＨＧスイッチ５０
６，５０７を活性化するＤＣＨＧ信号，並びに，ＴＨＲ
Ｕスイッチ５１１を活性化するＴＨＲＵ信号を出力す
る。なお，ＳＥＬ信号は，出力電圧ＶＯＵＴの生成源と
して，抵抗降圧型電源回路５００のみを使用するか，あ
るいは，抵抗降圧型電源回路５００とＳＣ型電源回路５
０１を組み合わせて使用するかを選択するための信号で
ある。
【００７２】第５の実施の形態にかかる電源装置の基本
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。以下，第５の実施の形態にかかる電源装置
の特徴的な動作を説明する。
動作は，第１の実施の形態にかかる電源装置の動作と略
同一である。以下，第５の実施の形態にかかる電源装置
の特徴的な動作を説明する。
【００７３】第５の実施の形態にかかる電源装置によっ
て出力電圧ＶＯＵＴを得ようとする場合，この出力電圧
ＶＯＵＴの生成源として，抵抗降圧型電源回路５００の
みを用いるか，あるいは，抵抗降圧型電源回路５００と
ＳＣ型電源回路５０１を組み合わせて用いるかの選択を
ＳＥＬ信号によって行う。
て出力電圧ＶＯＵＴを得ようとする場合，この出力電圧
ＶＯＵＴの生成源として，抵抗降圧型電源回路５００の
みを用いるか，あるいは，抵抗降圧型電源回路５００と
ＳＣ型電源回路５０１を組み合わせて用いるかの選択を
ＳＥＬ信号によって行う。
【００７４】後者すなわち抵抗降圧型電源回路５００と
ＳＣ型電源回路５０１を組み合わせて出力電圧ＶＯＵＴ
を生成することが選択された場合，第５の実施の形態に
かかる電源装置は，第１の実施の形態にかかる電源装置
と同様の動作を行うことになる。
ＳＣ型電源回路５０１を組み合わせて出力電圧ＶＯＵＴ
を生成することが選択された場合，第５の実施の形態に
かかる電源装置は，第１の実施の形態にかかる電源装置
と同様の動作を行うことになる。
【００７５】前者すなわち抵抗降圧型電源回路５００の
みによって出力電圧ＶＯＵＴを生成することが選択され
た場合，スイッチ制御回路５１０は，インアクティブ状
態に固定されたＣＨＧ信号とＤＣＨＧ信号を出力し，こ
れによってＣＨＧスイッチ５０４，５０５，および，Ｄ
ＣＨＧスイッチ５０６，５０７は非導通状態となる。ま
た，スイッチ制御回路５１０は，アクティブ状態のＴＨ
ＲＵ信号を出力し，ＴＨＲＵスイッチ５１１を導通状態
とする。第５の実施の形態にかかる電源装置がこのよう
に動作することによって，出力電圧ＶＯＵＴは，抵抗降
圧型電源回路５００から直接的に外部へ出力されること
になる。なお，出力電圧ＶＯＵＴは，リファレンス電圧
ＶＲＥＦに一致する。
みによって出力電圧ＶＯＵＴを生成することが選択され
た場合，スイッチ制御回路５１０は，インアクティブ状
態に固定されたＣＨＧ信号とＤＣＨＧ信号を出力し，こ
れによってＣＨＧスイッチ５０４，５０５，および，Ｄ
ＣＨＧスイッチ５０６，５０７は非導通状態となる。ま
た，スイッチ制御回路５１０は，アクティブ状態のＴＨ
ＲＵ信号を出力し，ＴＨＲＵスイッチ５１１を導通状態
とする。第５の実施の形態にかかる電源装置がこのよう
に動作することによって，出力電圧ＶＯＵＴは，抵抗降
圧型電源回路５００から直接的に外部へ出力されること
になる。なお，出力電圧ＶＯＵＴは，リファレンス電圧
ＶＲＥＦに一致する。
【００７６】以上のように，第５の実施の形態にかかる
電源装置によれば，出力電圧ＶＯＵＴの生成源として，
抵抗降圧型電源回路５００のみを用いるか，あるいは，
抵抗降圧型電源回路５００とＳＣ型電源回路５０１を組
み合わせて用いるかの選択をＳＥＬ信号によって行うこ
とが可能となる。したがって，次の効果が得られる。
電源装置によれば，出力電圧ＶＯＵＴの生成源として，
抵抗降圧型電源回路５００のみを用いるか，あるいは，
抵抗降圧型電源回路５００とＳＣ型電源回路５０１を組
み合わせて用いるかの選択をＳＥＬ信号によって行うこ
とが可能となる。したがって，次の効果が得られる。
【００７７】・ＳＣ型電源回路５０１によって出力する
ことが困難な領域に属する電圧を出力することが可能と
なる。
ことが困難な領域に属する電圧を出力することが可能と
なる。
【００７８】・電源電圧ＶＤＤと所望する出力電圧ＶＯ
ＵＴの条件に応じて，抵抗降圧型電源回路５００のみ，
または，抵抗降圧型電源回路５００とＳＣ型電源回路５
０１の組み合わせのいずれか一方を選択することが可能
となる。この選択の基準として，例えば電力変換効率を
採用することが好ましい。
ＵＴの条件に応じて，抵抗降圧型電源回路５００のみ，
または，抵抗降圧型電源回路５００とＳＣ型電源回路５
０１の組み合わせのいずれか一方を選択することが可能
となる。この選択の基準として，例えば電力変換効率を
採用することが好ましい。
【００７９】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【００８０】
【発明の効果】以上説明したように，本発明にかかる電
源装置によれば，所望する値に調整された電圧を安定的
に出力することが可能となる。また，消費電力の低減お
よび電力変換効率の向上が実現する。さらに，周辺回路
に対して悪影響を及ぼすスイッチングノイズの発生やグ
ランド電位の変動が防止される。
源装置によれば，所望する値に調整された電圧を安定的
に出力することが可能となる。また，消費電力の低減お
よび電力変換効率の向上が実現する。さらに，周辺回路
に対して悪影響を及ぼすスイッチングノイズの発生やグ
ランド電位の変動が防止される。
【図１】本発明の第１の実施の形態にかかる電源装置の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１の電源装置の動作を示す波形図である。
【図３】本発明の第２の実施の形態にかかる電源装置の
構成を示す回路図である。
構成を示す回路図である。
【図４】本発明の第３の実施の形態にかかる電源装置の
構成を示す回路図である。
構成を示す回路図である。
【図５】本発明の第４の実施の形態にかかる電源装置の
構成を示す回路図である。
構成を示す回路図である。
【図６】図５の電源装置に備えられた低出力電流検出回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図７】本発明の第５の実施の形態にかかる電源装置の
構成を示す回路図である。
構成を示す回路図である。
【図８】従来の電源装置の構成を示す回路図である。
【図９】図８の電源装置の動作を示す波形図である。
１００：抵抗降圧型電源回路 １０１：ＳＣ型電源回路 １０２：オペアンプ １０３：ＰＭＯＳトランジスタ １０４：ＣＨＧスイッチ １０５：ＣＨＧスイッチ １０６：ＤＣＨＧスイッチ １０７：ＤＣＨＧスイッチ １０８：分圧用キャパシタ １０９：出力キャパシタ １１０：スイッチ制御回路 ２０１：ＳＣ型電源回路（ＶＤＬ／３出力） ２０２：ＳＣ型電源回路（ＶＤＬ／２出力） ２０６：オペアンプ ２０７：抵抗 ３０３：ＣＨＧスイッチ ３０６：ＤＣＨＧスイッチ ４１１：低出力電流検出回路 ４１２：抵抗 ４１３：抵抗 ４１４：抵抗 ４１５：オペアンプ ５１１：ＴＨＲＵスイッチ ＶＤＤ：電源電圧 ＶＤＬ：内部ノード電圧 ＶＯＵＴ：出力電圧 ＶＲＥＦ：リファレンス電圧
Claims (13)
- 【請求項１】 複数のキャパシタを備え，充電サイクル
と放電サイクルにおいて前記複数のキャパシタの接続状
態を変えることによって直流電源−直流電源変換を行う
電源装置であって，抵抗降圧型電源回路と，スイッチト
・キャパシタ型電源回路を備え，前記抵抗降圧型電源回
路の出力を前記スイッチト・キャパシタ型電源回路に入
力し，前記抵抗降圧型電源回路は前記スイッチト・キャ
パシタ型電源回路内の各キャパシタが充電サイクルと放
電サイクルのいずれにおいても同電位がかかった平衡状
態で切り換えができるような電圧を出力し，前記スイッ
チト・キャパシタ型電源回路はキャパシタの直並列の切
り換え動作がデューティ比が一定のスイッチングパルス
にて行われることを特徴とする，電源装置。 - 【請求項２】 前記降圧型電源回路と，キャパシタ数や
直並列切り換え動作が違うことによって異なった出力電
圧を出力する複数のスイッチト・キャパシタ型電源回路
と，電源電圧（ＶＤＤ）と所望の出力電圧となるリファ
レンス電圧（ＶＲＥＦ）のレベルを検出するＶＤＤ−Ｖ
ＲＥＦレベル検出回路と，を有し，最適なスイッチト・
キャパシタ型電源回路を選択可能にしたことを特徴とす
る，請求項１に記載の電源装置。 - 【請求項３】 前記抵抗降圧型電源回路内の出力トラン
ジスタ（ＰＭＯＳトランジスタ）を直接，前記スイッチ
ト・キャパシタ型電源回路内の充電スイッチ（ＣＨＧス
イッチ）として動作させることを特徴とする，請求項１
に記載の電源装置。 - 【請求項４】 出力電流値がごく小さいことを検出する
低出力電流検出回路を有し，この場合，前記スイッチト
・キャパシタ型電源回路のスイッチング動作を行わない
ことを特徴とする請求項１に記載の電源装置。 - 【請求項５】 回路動作について，前記抵抗降圧型電源
回路を単体で動作させるか，前記抵抗降圧型電源回路と
前記スイッチト・キャパシタ型電源回路を組み合わせて
動作させるか，を選択できることを特徴とする請求項１
に記載の電源装置。 - 【請求項６】 充電サイクルにおいて，内蔵する複数の
キャパシタを内部ノード電圧を用いて充電し，放電サイ
クルにおいて，前記充電した複数のキャパシタを放電す
ることによって，前記内部ノード電圧に応じた出力電圧
を発生させるスイッチト・キャパシタ型電源回路と，前
記出力電圧と所定のレベルに調整されたリファレンス電
圧を比較し，比較結果に応じて前記内部ノード電圧を調
整する内部ノード電圧調整回路と，を備えたことを特徴
とする，電源装置。 - 【請求項７】 前記スイッチト・キャパシタ型電源回路
は，前記出力電圧に基づいて発生する出力電流の値を検
出し，検出値が所定値より小さい場合には，前記複数の
キャパシタについての充電動作および放電動作を停止す
ることを特徴とする，請求項６に記載の電源装置。 - 【請求項８】 さらに，前記内部ノード電圧または前記
出力電圧のいずれかを選択し，外部に出力する出力電圧
選択手段を備えたことを特徴とする，請求項６または７
に記載の電源装置。 - 【請求項９】 さらに，前記充電サイクルにおいて，内
蔵する複数の第２キャパシタを前記内部ノード電圧を用
いて充電し，前記放電サイクルにおいて，前記充電した
複数の第２キャパシタを放電することによって前記内部
ノード電圧に応じた第２出力電圧を発生させる第２スイ
ッチト・キャパシタ型電源回路と，前記スイッチト・キ
ャパシタ型電源回路または前記第２スイッチト・キャパ
シタ型電源回路のいずれかを選択してイネーブル状態と
する電源回路選択手段と，を備えたことを特徴とする，
請求項６，７，または８に記載の電源装置。 - 【請求項１０】 前記電源回路選択手段は，前記リファ
レンス電圧のレベルを基準にして前記スイッチト・キャ
パシタ型電源回路または前記第２スイッチト・キャパシ
タ型電源回路のいずれかを選択することを特徴とする，
請求項９に記載の電源装置。 - 【請求項１１】 前記第２スイッチト・キャパシタ型電
源回路は，前記第２出力電圧に基づいて発生する第２出
力電流の値を検出し，検出値が所定値より小さい場合に
は，前記複数の第２キャパシタについての充電動作およ
び放電動作を停止することを特徴とする，請求項９また
は１０に記載の電源装置。 - 【請求項１２】 さらに，前記内部ノード電圧，前記出
力電圧，または前記第２出力電圧のいずれかを選択し，
外部に出力する出力電圧選択手段を備えたことを特徴と
する，請求項９，１０，または１１に記載の電源装置。 - 【請求項１３】 前記内部ノード電圧調整回路は，前記
放電サイクル以外の期間に前記内部ノード電圧を出力す
る内部ノード電圧出力手段を備えたことを特徴とする，
請求項６，７，８，９，１０，１１，または１２に記載
の電源装置。
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|---|---|---|---|
| JP2001125517A JP4627920B2 (ja) | 2001-04-24 | 2001-04-24 | 電源装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125517A JP4627920B2 (ja) | 2001-04-24 | 2001-04-24 | 電源装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP4627920B2 JP4627920B2 (ja) | 2011-02-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125517A Expired - Fee Related JP4627920B2 (ja) | 2001-04-24 | 2001-04-24 | 電源装置 |
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| JP (1) | JP4627920B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007513600A (ja) * | 2003-12-03 | 2007-05-24 | フェアーチャイルド セミコンダクター コーポレイション | Ｄｃ／ｄｃコンバータを区分化スイッチングで調整するためのデジタル・ループ |
| US7345461B2 (en) | 2003-10-27 | 2008-03-18 | Renesas Technology Corp. | Semiconductor circuit device and data processing system |
| JP2008125269A (ja) * | 2006-11-14 | 2008-05-29 | Mcm Japan Kk | 昇圧回路及び降圧回路 |
| JP2010011633A (ja) * | 2008-06-26 | 2010-01-14 | Institute Of National Colleges Of Technology Japan | 直流−直流変換電源 |
| JP2010074929A (ja) * | 2008-09-18 | 2010-04-02 | Sumitomo Electric Ind Ltd | 電圧変換回路 |
| JP2010074931A (ja) * | 2008-09-18 | 2010-04-02 | Sumitomo Electric Ind Ltd | 電圧変換回路 |
| JP2010074930A (ja) * | 2008-09-18 | 2010-04-02 | Sumitomo Electric Ind Ltd | 電圧変換回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4158407B2 (ja) * | 2002-05-10 | 2008-10-01 | 沖電気工業株式会社 | 電源回路 |
| TWI256761B (en) * | 2003-12-22 | 2006-06-11 | Sunplus Technology Co Ltd | Charging pump circuitry |
| JP4199706B2 (ja) * | 2004-07-13 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 降圧回路 |
| JP4175393B2 (ja) * | 2005-06-23 | 2008-11-05 | セイコーエプソン株式会社 | 半導体装置および昇圧回路 |
| WO2009085549A2 (en) | 2007-12-21 | 2009-07-09 | Sandisk Corporation | Self-configurable multi-regulator asic core power delivery |
| US20090160423A1 (en) * | 2007-12-21 | 2009-06-25 | Sandisk Corporation, A Delaware Corporation | Self-configurable multi-regulator ASIC core power delivery |
| US20090160256A1 (en) * | 2007-12-21 | 2009-06-25 | Sandisk Corporation, A Delaware Corporation | Multi-regulator power delivery system for ASIC cores |
| US7859134B2 (en) * | 2007-12-21 | 2010-12-28 | Sandisk Corporation | Self-configurable multi-regulator ASIC core power delivery |
| US7875996B2 (en) * | 2007-12-21 | 2011-01-25 | Sandisk Corporation | Multi-regulator power delivery system for ASIC cores |
| GB2466648B (en) * | 2008-12-30 | 2011-09-28 | Wolfson Microelectronics Plc | Apparatus and method for biasing a transducer |
| US8063622B2 (en) | 2009-10-02 | 2011-11-22 | Power Integrations, Inc. | Method and apparatus for implementing slew rate control using bypass capacitor |
| US20110304306A1 (en) * | 2010-06-09 | 2011-12-15 | Intel Corporation | Current mode control of voltage regulators to mitigate output voltage ripple |
| EP2849326A1 (en) * | 2013-09-11 | 2015-03-18 | ST-Ericsson SA | Suspend mode in charge pump |
| US20170279349A1 (en) * | 2016-03-24 | 2017-09-28 | Linear Technology Corporation | High efficiency charge pump with auxiliary input operative to optimize conversion ratio |
| US11256311B2 (en) * | 2018-06-14 | 2022-02-22 | Arm Limited | Partially discharging a power supply |
| CN110149045B (zh) * | 2019-05-17 | 2020-10-02 | 东南大学 | 一种高能效开关电容电源转换器 |
| IT201900008793A1 (it) * | 2019-06-13 | 2020-12-13 | Fond Bruno Kessler | Modulo circuitale di alimentazione per tdc e metodo di calibrazione di detto modulo circuitale di alimentazione |
| CN111130340B (zh) * | 2020-01-14 | 2021-08-17 | Oppo广东移动通信有限公司 | 供电装置、电子设备及供电方法 |
| CN114326912B (zh) * | 2022-01-07 | 2022-09-23 | 无锡市晶源微电子有限公司 | 基准电压产生电路 |
| JP2023120946A (ja) * | 2022-02-18 | 2023-08-30 | ローム株式会社 | 電源回路、ゲートドライバ回路、モータドライバ回路 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412857A (en) * | 1987-07-01 | 1989-01-17 | Seiko Instr & Electronics | Semiconductor high voltage pump circuit device |
| JPH04127307A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 電源回路 |
| JPH05114291A (ja) * | 1991-10-21 | 1993-05-07 | Nec Corp | 基準電圧発生回路 |
| JPH10302492A (ja) * | 1997-02-27 | 1998-11-13 | Toshiba Corp | 半導体集積回路装置および記憶装置 |
| JPH113125A (ja) * | 1997-06-12 | 1999-01-06 | Nec Ic Microcomput Syst Ltd | 電源回路 |
| JP2000262043A (ja) * | 1999-03-10 | 2000-09-22 | Nec Corp | 定電圧回路 |
| JP2000270541A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | チャージポンプ回路 |
| JP2001042955A (ja) * | 1999-06-30 | 2001-02-16 | Stmicroelectronics Srl | 電圧調整回路 |
| JP2002171748A (ja) * | 2000-09-19 | 2002-06-14 | Rohm Co Ltd | Ｄｃ／ｄｃコンバータ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1184820B (it) * | 1985-08-13 | 1987-10-28 | Sgs Microelettronica Spa | Generatore di corrente stabilizzata ad alimentazione singola,particolarmente per circuiti integrati di tipo mos |
| US5548206A (en) | 1993-09-30 | 1996-08-20 | National Semiconductor Corporation | System and method for dual mode DC-DC power conversion |
| US5973944A (en) * | 1997-11-19 | 1999-10-26 | Linear Technology Corporation | Inductorless step-up and step-down converter with inrush current limiting |
| US6522558B2 (en) * | 2000-06-13 | 2003-02-18 | Linfinity Microelectronics | Single mode buck/boost regulating charge pump |
| US6411531B1 (en) * | 2000-11-21 | 2002-06-25 | Linear Technology Corporation | Charge pump DC/DC converters with reduced input noise |
| US6438005B1 (en) * | 2000-11-22 | 2002-08-20 | Linear Technology Corporation | High-efficiency, low noise, inductorless step-down DC/DC converter |
-
2001
- 2001-04-24 JP JP2001125517A patent/JP4627920B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-23 US US10/127,410 patent/US6654263B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412857A (en) * | 1987-07-01 | 1989-01-17 | Seiko Instr & Electronics | Semiconductor high voltage pump circuit device |
| JPH04127307A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 電源回路 |
| JPH05114291A (ja) * | 1991-10-21 | 1993-05-07 | Nec Corp | 基準電圧発生回路 |
| JPH10302492A (ja) * | 1997-02-27 | 1998-11-13 | Toshiba Corp | 半導体集積回路装置および記憶装置 |
| JPH113125A (ja) * | 1997-06-12 | 1999-01-06 | Nec Ic Microcomput Syst Ltd | 電源回路 |
| JP2000262043A (ja) * | 1999-03-10 | 2000-09-22 | Nec Corp | 定電圧回路 |
| JP2000270541A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | チャージポンプ回路 |
| JP2001042955A (ja) * | 1999-06-30 | 2001-02-16 | Stmicroelectronics Srl | 電圧調整回路 |
| JP2002171748A (ja) * | 2000-09-19 | 2002-06-14 | Rohm Co Ltd | Ｄｃ／ｄｃコンバータ |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345461B2 (en) | 2003-10-27 | 2008-03-18 | Renesas Technology Corp. | Semiconductor circuit device and data processing system |
| US7663897B2 (en) | 2003-10-27 | 2010-02-16 | Renesas Technology Corp. | Semiconductor circuit device and data processing system |
| US7876589B2 (en) | 2003-10-27 | 2011-01-25 | Renesas Electronics Corporation | Semiconductor circuit device and data processing system |
| US8085566B2 (en) | 2003-10-27 | 2011-12-27 | Renesas Electronics Corporation | Semiconductor circuit device and data processing system |
| JP2007513600A (ja) * | 2003-12-03 | 2007-05-24 | フェアーチャイルド セミコンダクター コーポレイション | Ｄｃ／ｄｃコンバータを区分化スイッチングで調整するためのデジタル・ループ |
| JP4837567B2 (ja) * | 2003-12-03 | 2011-12-14 | フェアーチャイルド セミコンダクター コーポレイション | Ｄｃ／ｄｃコンバータを区分化スイッチングで調整するためのデジタル・ループ |
| JP2008125269A (ja) * | 2006-11-14 | 2008-05-29 | Mcm Japan Kk | 昇圧回路及び降圧回路 |
| JP2010011633A (ja) * | 2008-06-26 | 2010-01-14 | Institute Of National Colleges Of Technology Japan | 直流−直流変換電源 |
| JP2010074929A (ja) * | 2008-09-18 | 2010-04-02 | Sumitomo Electric Ind Ltd | 電圧変換回路 |
| JP2010074931A (ja) * | 2008-09-18 | 2010-04-02 | Sumitomo Electric Ind Ltd | 電圧変換回路 |
| JP2010074930A (ja) * | 2008-09-18 | 2010-04-02 | Sumitomo Electric Ind Ltd | 電圧変換回路 |
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| Publication number | Publication date |
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