JP2007513600A - Dc/dcコンバータを区分化スイッチングで調整するためのデジタル・ループ - Google Patents
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Abstract
Description
簡潔に、及び、一般的に、本発明の実施例は、スイッチ、フライイング・キャパシタ、及び、出力電圧を提供する出力電圧端子、を含むスイッチ・アレイを含む電力制御回路(power control circuit)を含む。いくつかの実施例において、スイッチの少なくとも1つが、区分化スイッチ(segmented switch)である。電力制御回路は、更に、出力電圧端子にカップルされたフィードバック・ループ、及び、フィードバック・ループ及びスイッチ・アレイにカップルされた電圧調整ブロック、を含む。電圧調整ブロックは、出力電圧を調整(regulates)する。
電力制御回路のいくつかの実施例は、パス・トランジスタを使用せず、ダイ・エリアを節約する。
本発明の実施例及びそれらの効果は、図1−8を参照することによって最も良く理解される。種々の図面の、類似の、及び、対応する部分に対して、類似の番号が使用される。
電力制御回路の構造及び作動が、図4のアナログ電力制御回路1との関係で説明される。次に、図5−8に関連して、本発明の実施例による種々の電力制御回路2が説明される。
電圧調整ブロック36は、事前に規定された、基準電圧V_refを与える、基準電圧供給源40を含む。いくつかの実施例において、基準電圧の値V_refは、約0.5Vから20Vの範囲内であり得る。電圧調整ブロック36は、更に、基準電圧源40及びフィードバック・ループ33にカップルされた増幅器42、を含む。増幅器42は、基準電圧源40によって提供される基準電圧V_refと、フィードバック・ループ33によって提供されるフィードバック電圧V_fbの間の差を検知するように構成される。増幅器42は、V_ref又はV_fbのどちらが大きいかを表す誤差電圧V_errを生成する。V_errは、パス・トランジスタ47にカップルされる。本電力制御回路において、パス・トランジスタ47は、MOS−FETトランジスタである。
基準電圧V_ref又はフィードバック電圧V_fbのどちらが大きいかに依存して、増幅器42のV_err誤差電圧が、パス・トランジスタ47のゲート電圧を増加又は減少させる。それによって、パス・トランジスタ47は、より高い、又は、より低いコンダクタンスを呈する。パス・トランジスタ47のコンダクタンスは、供給電圧V_DDの、どれだけの部分が、スイッチ・アレイ15に到達するかを制御する。これは、電圧調整ブロック36が、出力電圧端子27の出力電圧V_outを調整する1つのメカニズムである。
出力端子27は、スイッチS2とS3との間に配置されるMIDノードにカップルされる。電力制御回路1には、少なくとも2つのキャパシタが存在する。フライイング・キャパシタC1は、スイッチS1とS2の間のノード、及び、のスイッチS3とS4間のノードにカップルされる。出力キャパシタC_outは、出力端子27と接地の間にカップルされる。外部負荷R_loadは、出力端子27と接地との間にカップルされる。
このV_fbフィードバック電圧は、電圧調整ブロック36内の増幅器42にカップル・バックされる。上述のように、V_fbフィードバック電圧は、電圧調整ブロック36によって利用されて、パス・トランジスタ47を制御する。
電圧調整器ブロック36は、デジタル電圧調整器ブロックである。電圧調整器ブロック36は、A/Dコンバータ52を含む。A/Dコンバータ52は、その中にカップルされた基準電圧源40の基準電圧V_ref、及び、フィードバック・ループ33によるフィードバック電圧V_fbを持つ。A/Dコンバータ52は、基準電圧V_refとフィードバック電圧V_fbの間の差を検知する。A/Dコンバータは、V_refとV_fbのどちらが大きいかを表す誤差電圧V_errを生成する。
SW1は、6個のスイッチ・セグメントSW1-1・・・SW1-6に区分化され、SW2も、SW2-1・・・SW2-6と示されるように6個のスイッチ・セグメントに区分化される。スイッチ・セグメントは、セグメント・グループを含み得る。いくつかの実施例において、スイッチ・セグメント・グループは、類似の個々のスイッチ・セグメントを含む。ここで、後に指標付け(indexed)されるスイッチ・セグメント・グループにおけるスイッチ・セグメントの数は、べき乗(as powers of two)として互いに関連する。例として、スイッチ・セグメントSW1-1は、第1の共有レール(shared rail)71と第2の共有レール73の間で並列にカップルされた、20個の本質的に同一のMOS−FETsを含むスイッチ・セグメント・グループであり得る。この実施例において、スイッチ・セグメント・グループSW1-2は、40個の本質的に同一のMOS−FETsを含み、スイッチ・セグメント・グループSW1-3は、80個のMOS−FETsを含み、スイッチ・セグメント・グループSW1-4は、160個のMOS−FETsを含み、スイッチ・セグメント・グループSW1-5は、320個のMOS−FETsを含み、スイッチ・セグメント・グループSW1-6は、640個のMOS−FETsを含む。この実施例において、後続のスイッチ・セグメント・グループにおけるMOSF−FETsの数の比率は、増加するべき乗(as increasing powers of two)として、互いに関連する。一般的に、スイッチング・セグメントSW1-1においてm個のスイッチ・セグメントと20個のMOS−FETsを持つ実施例において、スイッチング・セグメントSW1-mは、20*2(m-1)を含む。いくつかの実施例において、スイッチ・セグメント・グループSW1-1・・・SW1-6におけるMOS−FETsの面積(area)は、分数(fraction)1/2、1/4、1/8、1/16、1/32、及び、1/64に応じて変化し得る。
他の実施例において、スイッチ・セグメント・グループSW1-1は、如何なる数のMOS−FETsをも含み得る。いくつかの実施例において、増大する数のMOS−FETsを持つスイッチ・セグメント・グループは、シーケンシャルにアレンジ、及び、指標付けされない。いくつかの実施例においては、スイッチ・セグメント・グループの数は、増加するべき乗(as increasing powers of two)以外の何らかの式(formula)に従って互いに関連する。
スイッチ・セグメントは、ゲート・ロジック63によって生成され、それらのゲートにカップルされるゲート信号によって制御される。ここに示されるように、スイッチ・セグメントSW1-1・・・SW1-6は、個々のゲート信号UFS1・・・UFS6(「上部分数スイッチ(upper fractional switch)」に対して)を受け取り、スイッチ・セグメントSW2-1・・・SW2-6は、個々のゲート信号LFS1・・・LFS6(「下部分数スイッチ(upper fractional switch)」に対して)を、それぞれ、ゲート・ロジック63から受け取る。
いくつかの実施例において、スイッチ・セグメントの寸法は、最小ヘッドルーム(headroom)と最大負荷の場合のために選択される。電流スパイク、出力リップル、及び、ダイナミック・ロスの程度は全て、スイッチの寸法に比例的である。それ故、いくつかの、より小さいスイッチ・セグメントを利用する実施例は、電流スパイク、出力リップル、及び、ダイナミック・ロスを削減する。
第3のスイッチSW3は、この実施例では区分化されていない。第3のスイッチSW3は、第3の共有レール75又は第3のスイッチ・ノードと、第4のスイッチ・ノード78の間にカップルされる。第4のスイッチ・ノード78は、出力ノードCAP-を持つ。第4のスイッチSW4は、第4のスイッチ・ノード78と、出力ノードBOTを持つ第5のスイッチ・ノード80の間にカップルされる。他の実施例において、第3のスイッチSW3及び第4のスイッチSW4は、区分化され得る。
作動において、電力制御回路2のいくつかの実施例は、以下のように機能する。電力制御回路2は、いくつかの事前に規定された電圧と本質的に等しい出力電圧V_outを生成する。しかし、出力電圧V_outは、この、事前に規定された電圧から外れ得る。なぜなら、例えば、供給電圧V_DD又は負荷が変動するからである。そのような電圧偏移を補償するために、出力電圧V_outの分数が、電圧分圧器49によって生成されて、フィードバック・ループ33によってフィードバック電圧V_fbとしてA/Dコンバータ52にフィードバックされる。A/Dコンバータ52は、V_fbを検知し、それを、基準電圧V_refと比較する。A/Dコンバータ52は、V_fbとV_refのどちらが大きいかを表す誤差電圧V_errを生成する。誤差電圧V_errは、エンコーダ55にカップルされる。エンコーダ55は、V_err誤差電圧から、nビットのデジタル誤差信号V_err,dを生成する。V_err,dは、V_fbとV_refのどちらが大きいかを、信号出力する。
加減算器59のmビットの加減算信号は、ゲート・ロジック63にカップルされる。発振器67の発振器信号もまた、ゲート・ロジック63にカップルされる。発振器67は、周期的クロック信号を与えて、電力制御回路2の種々のブロックの作動の同期を取る。ゲート・ロジック63は、発振器67の周期に従ってゲート信号を生成する。上述のように、ゲート信号は、フィードバック電圧V_fbか基準電圧V_refのどちらが大きいか、及び、サンプル・アンド・ホールド信号、によって決定される加減算信号に従って生成される。どちらの電圧が大きいかに依存して、ゲート信号は、ONスイッチ・セグメントの数(number)を増加又は減少させる。電圧V_fb又はV_refの間の差が、より大きくなると、既にONになっているスイッチ・セグメントのグループに加えられる、又は、そこから削減される、スイッチ・セグメントの数がより大きくなる。いくつかの実施例において、電圧差がより大きくなると、より高く指標付けされたスイッチ・セグメントが、既にONのスイッチ・セグメントのグループに加えられ、又は、そこから削除される。
図8A−Bは、スイッチ・アレイ15の作動の例を説明する。この作動は、最初に、スイッチが区分化されていないような、単純化されたアーキテクチャにおいて説明される。フライ・キャパシタC1は、CFLYとも呼ぶことにする。
上述の実施例からの類推において、スイッチ・アレイ15において第1のスイッチSW1は、第1スイッチ・ノード72と第2スイッチ・ノード74の間にカップルされ、第2スイッチSW2は、第2スイッチ・ノード74と第3スイッチ・ノード76の間にカップルされ、第3スイッチSW3は、第3スイッチ・ノード76と第4スイッチ・ノード78の間にカップルされ、第4スイッチSW4は、第4スイッチ・ノード78と第5スイッチ・ノード80の間にカップルされる。第5スイッチ・ノード80は、接地にカップルされる。
フライイイング・キャパシタCFLYは、第2スイッチ・ノード74と第4スイッチ・ノード78の間にカップルされる。出力キャパシタC_outは、第3スイッチ・ノード76と第5スイッチ・ノード80の間にカップルされる。出力端子27及び負荷抵抗R_loadは、第3スイッチ・ノード76と接地の間にカップルされる。
模範的ケースにおいて、スイッチSW1は周期iのフェーズ1(荷電フェーズ)においてONになり、スイッチSW2は、同じ周期iのフェーズ2(ポンピング・フェーズ)においてONになる。フェーズ1の終了前に、スイッチSW1のmビットのゲート信号は、サンプルされて、フェーズ2まで保持される。スイッチSW1の、サンプルされたmビットのゲート信号は、リンクによってmビットの加減算器59にカップルされる。A/Dコンバータ52からのnビットのデジタル誤差信号V_err,dも、mビット加減算器59カップルされる。mビットの加減算器59において、nビットのデジタル誤差信号は、スイッチSW1のmビットのゲート信号から加算/減算される。結果としてのmビットの信号は、ゲート・ロジック63を通じて、スイッチSW1のための、更新された(renewed)mビットのゲート信号を生成し、周期(i+1)のフェーズ1で使用されることになる。スイッチSW1のゲート信号は、周期iのフェーズ1の終了の直前にサンプルされ、周期iのフェーズ2中に処理され、周期(i+1)のフェーズ1で使用される。スイッチSW2のゲート信号は、周期iのフェーズ2の終了前にサンプルされ、周期(i+1)のフェーズ1で処理され、周期(i+1)のフェーズ2で使用される。
一般的に、nは、m−1より小さいか、又は等しい。いくつかの無負荷の場合において、mビットゲート信号のビットは全て0であり、全負荷において、mビット信号のビットは、全て1である。n=m+1であるような、いくつかの実施例において、(m−1)ビット・デジタル誤差信号は、この場合ではハイ(high)である、1のサイン・ビットを持つ。このハイ・ビット符号は、デジタル誤差信号の残りの(m−2)ビットが、mビットのゲート信号に加算されることを引き起こす。mビットのゲート信号を、全て0から、全て1に変化させるために、4つのクロック周期だけかかる。
最後に、電力制御回路2の作動の追加的な特徴が、図6のデジタルの実施例を参照して説明される。可能な限り、図4で説明されたアナログ回路に対して類似の参照が為される。
更に、図4のアナログ回路の作動中に、出力電圧V_outより非常に高い電圧である間、フライイング・キャパシタC1は放電し得る。そのような電圧差は、一般的に、高レベルのノイズを生成する。図6のデジタルの実施例において、フライイング・キャパシタC1は、ほんの部分的にだけ、出力電圧V_outに接続される。それ故、フライイング・キャパシタC1の放電は、一般的に、低いレベルのノイズを生成する。
27 出力端子
33 フィードバック・ループ
36 電圧調整ブロック
49 抵抗的電圧ドライバ
52 A/Dコンバータ
55 エンコーダ
59 加減算器
63 ゲート・ロジック
67 発振器
71 第1の共有レール(shared rail)
72 第1のスイッチ・ノード
73 第2の共有レール
74 第2のスイッチ・ノード
75 第3の共有レール
76 第3のスイッチ・ノード
78 第4のスイッチ・ノード
80 第5のスイッチ・ノード
Claims (29)
- スイッチ、
フライイング・キャパシタ、及び
出力電圧を提供可能な出力電圧端子、
を含むスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び
前記フィードバック・ループ及び前記スイッチ・アレイにカップルされ、前記出力電圧を調整するように構成され電圧調整ブロック、
を備え、
前記スイッチの少なくとも1つが、1つより多いスイッチ・セグメントを備える、区分された(segmented)スイッチである、
電力制御回路。 - 区分されたスイッチの前記スイッチ・セグメントが、第1の及び第2端子を含み、
前記スイッチ・セグメントの前記第1の端子が、第1の共有レールにカップルされ、そして、
前記スイッチ・セグメントの前記第2の端子が、第2の共有レールにカップルされた、
請求項1に記載の制御回路。 - 前記スイッチ・セグメントが、オープン及びクローズド・スイッチング状態を持ち、
前記第1の共有レール及び前記第2の共有レールの間の、クローズされたスイッチ・セグメントの数(number)が増加するときに、前記第1の及び第2の共有レールの間のコンダクタンスが増加する、
請求項2に記載の制御回路。 - 区分化(segmented)されたスイッチの前記スイッチ・セグメントが、スイッチ・セグメント・グループに組織化(organized)され、
前記スイッチ・セグメント・グループが、スイッチ・セグメント・グループの内の、スイッチ・セグメントの数が、増加するべき乗として(as increasing powers of two)互いに関連するように、名称付け(labeled)され得る、
請求項1に記載の制御回路。 - 前記スイッチ・セグメントが、トランジスタを備え、当該トランジスタが、バイポーラ・ジャンクション・トランジスタ及びMOS−FETsのグループから選択される、
請求項1の制御回路。 - 第1のスイッチが、第1のスイッチ・ノードと第2のスイッチ・ノードの間にカップルされ、
第2のスイッチが、前記第2のスイッチ・ノードと第3のスイッチ・ノードの間にカップルされ、
第3のスイッチが、前記第3のスイッチ・ノードと第4のスイッチ・ノードの間にカップルされ、そして、
第4のスイッチが、前記第4のスイッチ・ノードと、第5のスイッチ・ノードの間にカップルされ、
前記第1の及び第3のスイッチが、第1のスイッチング状態をとる(assuming)ことが可能であり、前記第2の及び第4のスイッチが、第2のスイッチング状態をとることが可能であり、
前記第1の及び第2のスイッチング状態が、反対である、
請求項1に記載の制御回路。 - 前記フライイング・キャパシタが、前記第2のスイッチ・ノードと前記第4のスイッチ・ノードの間にカップルされた、請求項6に記載の制御回路。
- 前記第1、第3、及び、第4のスイッチ・ノードの1つにカップルされた出力電圧端子、
前記出力電圧端子にカップルされた出力キャパシタ、
を備える、請求項6に記載の制御回路。 - 前記電圧調整器ブロックがデジタル電圧調整器ブロックである、請求項1に記載された制御回路。
- 前記デジタル電圧調整器ブロックが、少なくとも1つの区分化されたスイッチのスイッチ・セグメントの少なくとも1つを調整するように構成される、請求項9に記載の制御回路。
- 請求項9に記載の制御回路であって、
前記デジタル調整器ブロックが、
アナログからデジタルへのコンバータ、及び
基準電圧と、前記フィードバック・ループによって提供されるフィードバック電圧の差からデジタル誤差信号を生成するように構成された、前記アナログからデジタルへのコンバータにカップルされたエンコーダ、
を備える制御回路。 - 前記デジタル電圧調整器ブロックが、前記エンコーダから前記デジタル誤差信号を受信するように構成された加減算器を含む請求項11に記載された制御回路。
- 前記加減算器が、サンプル・アンド・ホールド・ゲート信号を受信し、前記受信されたデジタル誤差信号及び前記サンプル・アンド・ホールド・ゲート信号について演算作動を実行するように構成された、請求項12に記載の制御回路。
- 前記デジタル電圧調整器ブロックが、
前記加減算器によって生成された前記信号を受信し、
前記加減算器から受信された前記信号に従ってゲート制御信号を生成し、そして、
前記生成されたゲート制御信号を、区分化されたスイッチにカップルする、
ように構成されたゲート・ロジックを備える、請求項13に記載の制御回路。 - 前記スイッチ・セグメントが、オープン及びクローズド・スイッチング状態を持ち、
クローズド・スイッチ・セグメントの数が、受信されたゲート制御信号によって制御される、請求項14に記載の制御回路。 - 区分化されたスイッチ、及び、加減算器の少なくとも1つの間のリンクであって、発振器周期において、前の発振器周期のゲート信号を、前記加減算器にフィードバックすることによって、サンプル・アンド・ホールド信号を生成するように構成されたリンク、を備える請求項14に記載の制御回路。
- 前記制御回路が、一定の周波数において作動するように構成された請求項1に記載の制御回路。
- 電圧源、
スイッチ、少なくとも1つのキャパシタ、及び、出力電圧端子、を含む、前記電圧源からの供給電圧を受信するように構成されたスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び
前記フィードバック・ループ、前記電圧源、及び前記スイッチ・アレイ、にカップルされたデジタル電圧調整器ブロックであって、デジタル調整信号によって前記供給電圧を調整するように構成されたデジタル電圧調整器ブロック、
を備える電力制御回路。 - 請求項18に記載の制御回路であって、
前記スイッチが区分化されたスイッチを備え、
前記デジタル電圧調整器ブロックが、前記区分化されたスイッチを調整する、
制御回路。 - 電力制御回路であって、
スイッチ、フライイング・キャパシタ、及び、出力電圧を提供可能な出力電圧端子、を含むスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び、
前記フィードバック・ループ、及び、前記スイッチ・アレイにカップルされた電圧調整器ブロックであって、前記出力電圧を調整するように構成された電圧調整器ブロック、
を備え、
前記電力制御回路が、荷電及びポンピング・フェーズにおいて作動可能であり、そして、
前記出力電圧のリップルが、荷電及びポンピング・フェーズの双方において制御される、
電力制御回路。 - 電力制御回路であって、
電圧源、
スイッチ、少なくとも1つのキャパシタ、及び、出力電圧端子、を含む、前記電圧源から供給電圧を受信するように構成されたスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び
前記フィードバック・ループ、前記電圧源、前記スイッチ・アレイ、にカップルされた電圧調整器ブロックであって、前記供給電圧を調整するように構成された電圧調整器ブロックを備え、
前記電力制御回路が、パス・トランジスタを含まない電力制御回路。 - 電力制御回路の出力電圧を制御する方法であって、
前記電力制御回路の出力電圧端子において出力電圧を生成し、
前記出力電圧を、フィードバック・ループによって、電圧調整器ブロックにフィードバックすることによってフィードバック電圧を生成し、そして、
スイッチ・アレイの、少なくとも1つの区分化されたスイッチを制御する前記電圧調整器ブロックにより、前記フィードバック電圧に従って前記出力電圧を調整する、
ステップを含む方法。 - 前記出力電圧を調整するステップが、
基準電圧と前記フィードバック電圧の差から、アナログからデジタルへのコンバータ、及び、カップルされたエンコーダによってデジタル誤差信号を生成するステップを含む
請求項22に記載の方法。 - 前記出力電圧を調整するステップが、
前記デジタル誤差信号、及び、サンプル・アンド・ホールド信号についての、加減算器による演算作動を実行することによって加減算器信号を生成するステップを含む、
請求項23に記載の方法。 - 前記出力電圧を調整するステップが、
前記加減算器信号に従って、ゲート・ロジックによってゲート制御信号を生成し、そして、
前記ゲート制御信号を、前記スイッチ・アレイにカップリングする、
ステップを含む、請求項24に記載の方法。 - 前記出力電圧を調整するステップが、
前記ゲート制御信号によって、スイッチ・アレイの、クローズされたスイッチ・セグメントの前記数(number)を制御するステップを含み、
前記スイッチ・セグメントが、オープン及びクローズド・スイッチング状態を持つ、
請求項25に記載の方法。 - 電力制御回路の出力電圧を制御する方法であって、
スイッチ・アレイへの電圧供給によって供給電圧を提供し、
出力電圧端子において、出力電圧を生成し、
前記出力電圧を、フィードバック・ループによって、デジタル電圧調整器ブロックにフィードバックすることによって、フィードバック電圧を生成し、そして、
前記フィードバック電圧に従って、前記スイッチ・アレイの少なくとも1つのスイッチをデジタル的に制御する、前記デジタル電圧調整器ブロックによって、前記出力電圧を調整する、
ステップを含む方法。 - 前記スイッチの少なくとも1つが、少なくとも1つの区分化されたスイッチを備える、請求項27に記載の方法。
- 電力制御回路の出力電圧を制御する方法であって、
スイッチ、フライイング・キャパシタ、及び、出力電圧を提供可能な出力電圧端子、
を含むスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び、
前記フィードバック・ループ、及び、前記スイッチ・アレイにカップルされた電圧調整器ブロックであって、前記出力電圧を調整するように構成された電圧調整器ブロック、
を備える電力制御回路を準備し、
前記電力制御回路を、荷電及びポンピング・フェーズで作動し、そして、
荷電とポンピング・フェーズの双方における、前記出力電圧のリップルを制御する、
ステップを含む方法。
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