DE112004002366T5

DE112004002366T5 - Digitaler Kreis zum Regeln eines DC/DC-Wandlers mit segmentiertem Schalten

Info

Publication number: DE112004002366T5
Application number: DE112004002366T
Authority: DE
Inventors: James S. Cupertino Zeng; Sridhar Santa Clara Kotikalapoodi; Lajos Mountain View Burgyan
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2003-12-03
Filing date: 2004-12-03
Publication date: 2006-11-02
Also published as: WO2005057765A3; JP4837567B2; CN1906833A; TWI358871B; KR20060109977A; WO2005057765A2; JP2007513600A; US6995995B2; CN1906833B; US20050122751A1; TW200533029A

Abstract

Leistungssteuerungsschaltkreis, der folgendes umfaßt:
ein Schalter-Array, welches Schalter, einen schwebenden Kondensator und einen Ausgabespannungsanschluß, der fähig ist, eine Ausgabespannung bereitzustellen, umfaßt,
eine Rückkopplungsschleife, die mit dem Ausgabespannungsanschluß gekoppelt ist, und
einen Spannungsreglerblock, der mit der Rückkopplungsschleife und dem Schalter-Array gekoppelt ist, wobei der Spannungsreglerblock zum Regeln der Ausgabespannung konfiguriert ist, wobei mindestens einer der Schalter ein segmentierter Schalter ist, der mehr als ein Schaltersegment umfaßt.

Description

HINTERGRUND DER ERFINDUNG
1. Erfindungsgebiet
Die vorliegende Erfindung betrifft allgemein Spannungsversorgungsgeräte und insbesondere Ladungspumpen-Spannungsversorgungsgeräte mit geschaltetem Kondensator zum Erzeugen einer geregelten Ausgabespannung, die von der Versorgungsspannung verschieden ist.

2. Diskussion des verwandten Standes der Technik

Ein nicht geregelter DC/DC-Wandler mit geschaltetem Kondensator enthält eine Schalteranordnung, ein sog. Schalter-Array. 1A zeigt eine existierende Wandlertopologie. Dieser Wandler verwendet einen potentialfreien, sog. schwebenden Kondensator und vier Schalter. 1B zeigt eine andere existierende Topologie mit zwei schwebenden Kondensatoren und neun Schaltern.

2 zeigt eine Vorrichtung mit drei Anschlüssen, die einem Schalter-Array äquivalent ist. Durch das Verbinden der Anschlüsse TOP, MID und BOT mit Eingabe, Ausgabe und Erdung in verschiedenen Kombinationen werden Aufwärtstransformations-, Abwärtstransformations- und Wandler-Topologien erzeugt.

3 zeigt eine Abwärtstransformations-Ladungspumpe mit einem Verhältnis von 2:1. Nicht überlappende Zwei-Phasen-Taktgeber werden zum Treiben der Schalter verwendet. In Phase 1, der Ladephase, sind die Schalter S1 und S3 EIN-geschaltet. Daher ist der schwebende Kondensator C1 mit einer Eingabeversorgungsspannung durch den TOP-Anschluß verbunden und wird geladen. In Phase 2, der Pumpphase, ist der schwebende Kondensator C1 mit der Ausgabe durch den MID-Anschluß verbunden. In dieser Pumpphase wird die Ladung des schwebenden Kondensators C1 auf einen Ausgabekondensator C_out übertragen.

Ladungspumpen werden durch verschiedene Verfahren geregelt. In dem Verfahren einer hysteretischen Steuerung läuft eine Ladungspumpe in einem hysteretischen Modus. Das hysteretische Verfahren kann ein Überspringen von Pulsen, eine Puls-Frequenzmodulation oder eine binäre Zustandsregelung, einen sogenannten „Bang-Bang"-Prozeß enthalten. Die Ladungspumpe steuert die Ausgabespannung in ein Spannungsfenster. Wenn die Ausgabe eine obere Schranke des Fensters erreicht, wird der Oszillator der Schaltung außer Kraft gesetzt, und die Leistungsschalter werden AUS-geschaltet, bis die Ausgabespannung auf einen Wert unterhalb einer unteren Grenze absinkt. Zu diesem Zeitpunkt wird der Oszillator wieder in Kraft gesetzt und die Schalter werden EIN-geschaltet. Dieses Verfahren kann eine hohe Effizienz erzielen, insbesondere unter Bedingungen mit leichter Last. Jedoch kann es hohe Stromspitzen und eine große Welligkeit, („Ripple") in der Ausgabe erzeugen.

Ein anderes Verfahren zum Steuern von Ladungspumpen wird als lineare oder analoge Steuerung oder die R_dson-Modulation bezeichnet. Eine Ladungspumpe mit einer linearen Steuerung arbeitet mit einer im wesentlichen konstanten Frequenz. Die Ladungspumpe wird durch die analoge, d.h. kontinuierliche Modulation des Widerstandes der Schalter, die EIN-geschaltet sind, geregelt. Das lineare Steuerungsverfahren ist in der Lage, geringes Rauschen hervorzurufen.

4 zeigt eine Ladungspumpe mit einem linearen Regelkreis 1. Der lineare Regelkreis 1 wird später mehr im Detail beschrieben. Im allgemeinen umfaßt der lineare Regelkreis 1 eine Ladungspumpe 15 mit Anschlüssen TOP, MID und BOT, wobei ein Ausgabeanschluß 27 mit dem Anschluß MID gekoppelt ist. Der lineare Regelkreis enthält ferner einen Widerstands-Spannungsteiler 49, der mit dem Ausgabeanschluß 27 verbunden ist. Eine Rückkopplungsspannung, die durch den Spannungsteiler 49 erzeugt wird, wird in einen Operationsverstärker oder Opamp 42 rückgekoppelt, der die Rückkopplungsspannung und die Referenzspannung vergleicht und als seine Ausgabe ein Fehlersignal erzeugt. Das erzeugte Fehlersignal wird in den Verbindungs- oder Schalttransistor 47, auch „Pass-Transistor" genannt, gekoppelt, der zwischen einer Stromversorgung und dem Eingabeanschluß TOP der Ladungspumpe 15 angeschlossen ist.

Einige Aspekte der Ladungspumpe von 4 sind wie folgt. Der Pass-Transistor 47 ist typischerweise groß und belegt wertvolle Chipfläche. Außerdem wird während der Pumpphase die Flußrate der Ladung von dem schwebenden Kondensator C1 zum Ausgabekondensator C_out nicht gesteuert. Daher kann die Welligkeit oder der „Ripple" der Ausgabespannung nicht gesteuert werden und recht groß sein. Ferner schränkt die Stabilität des Kreises die Auswahl des externen Ausgabekondensators und seines äquivalenten Serienwiderstands ein. Das Einschwingverhalten der Ladungspumpe wird durch die Bandbreite des Regelkreises limitiert und kann ungenügend sein. Schließlich können die dynamischen Verluste, die mit dem EIN- und AUS-schalten des Schalter-Arrays zusammenhängen, hoch sein.

ZUSAMMENFASSUNG

Kurz und allgemein gesagt enthalten Ausführungsformen der Erfindung einen Leistungssteuerungsschaltkreis, der ein Schalter-Array umfaßt, das Schalter, einen schwebenden Kondensator und einen Ausgabespannungsanschluß enthält, welcher eine Ausgabespannung bereitstellt. In manchen Ausführungsformen ist mindestens einer der Schalter ein segmentierter Schalter. Der Leistungssteuerungsschaltkreis enthält ferner eine Rückkopplungsschleife, die mit dem Ausgabeanschluß und einem Spannungsreglerblock gekoppelt ist, welcher mit der Rückkopplungsschleife und dem Schalter-Array gekoppelt ist. Der Spannungsreglerblock regelt die Ausgabespannung.

In manchen Ausführungsformen des Leistungssteuerungsschaltkreises ist der Spannungsreglerblock ein digitaler Spannungsreglerblock. Digitale Ausführungsformen umfassen einen A/D-Wandler, eine arithmetische/logische Einheit und eine Gate-Logik.

Manche Ausführungsformen des Leistungssteuerungsschaltkreises verwenden keine Pass-Transistoren und sparen somit Chipfläche.

Manche Ausführungsformen der Erfindung umfassen ein Verfahren, in dem Ladungspumpen in Zwei-Phasen-Zyklen betrieben werden, die eine Ladephase und eine Pumpphase umfassen. Manche Ausführungsformen steuernden Leistungssteuerungsschaltkreis in beiden dieser Phasen, wodurch sie die Welligkeit bzw. „Ripple" der Ausgabespannung verringern.

KURZBESCHREIBUNG DER FIGUREN
Für ein vollständigeres Verständnis der vorliegenden Erfindung und für weitere Merkmale und Vorteile wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen.
1A und B zeigen Schalter-Arrays.
2 zeigt eine Ladungspumpe mit drei Anschlüssen. 3 zeigt eine Ladungspumpe.
4 zeigt einen linearen Regelkreis.
5 zeigt ein Blockdiagramm eines Leistungssteuerungsschaltkreises gemäß einer Ausführungsform der Erfindung.
6 zeigt ein Blockdiagramm eines digitalen Leistungssteuerungsschaltkreises gemäß Ausführungsformen der Erfindung.
7 zeigt ein Schaltkreisdiagramm eines digitalen Leistungssteuerungsschaltkreises gemäß Ausführungsformen der Erfindung.
8A und B zeigen zwei Phasen des Betriebs eines Schalter-Arrays gemäß Ausführungsformen der Erfindung
DETAILLIERTE BESCHREIBUNG
Ausführungsformen der vorliegenden Erfindung und ihre Vorteile werden durch Bezugnahme auf 1 bis 8 am besten verständlich. Gleiche Bezugszeichen werden in den unterschiedlichen Zeichnungen für gleiche oder einander entsprechende Teile verwendet.
Die Struktur und der Betrieb von Leistungssteuerungsschaltkreisen wird in bezug auf den analogen Leistur gssteuerungsschaltkreis 1 von 4 beschrieben. Dann werden verschiedene Leistungssteuerungsschaltkreise 2 gemäß Ausführungsformen der Erfindung unter Bezugnahme auf 5 bis 8 beschrieben.
Beim Leistungssteuerungsschaltkreis 1 wird die Regelung der Ausgabespannung V_out auf analoge Weise erreicht, indem eine Versorgungsspannung V_DD in einen Spannungsreglerblock 36 gekoppelt wird. Im Leistungssteuerungsschaltkreis 1 regelt der Spannungsregler block 36 den Anteil der Versorgungsspannung V_DD, der die Schalteranordnung bzw. das Schalter-Array 15 erreicht.
Der Spannungsreglerblock 36 umfaßt eine Referenzspannungs-Zufuhr 40, die eine vordefinierte Referenzspannung V_ref bereitstellt. In manchen Ausführungsformen kann der Wert der Referenzspannung V_ref in dem Bereich von ungefähr 0,5 V bis 20 V liegen. Der Spannungsreglerblock 36 enthält ferner einen Verstärker 42, der mit einer Referenzspannungs-Zufuhr 40 und einer Rückkopplungsschleife 33 gekoppelt ist. Der Verstärker 42 ist so konfiguriert, daß er den Unterschied zwischen der Referenzspannung V_ref welche von der Referenzspannungs-Zufuhr 40 bereitgestellt wird, und einer Rückkopplungsspannung V_fb fühlt, die von der Rückkopplungsschleife 33 bereitgestellt wird. Der Verstärker 42 erzeugt eine Fehlerspannung V_err, die ausdrückt, ob V_ref oder V_fb größer ist. V_err ist in einen Pass-Transistor 47 gekoppelt. Bei dem vorliegenden Leistungssteuerungs-Schaltkreis ist der Pass-Transistor 47 ein MOS-FET-Transistor.
Der Verstärker 42 ist mit dem Gate des Pass-Transistors 47 gekoppelt. Die Zufuhrspannung V_DD ist mit der Source des Pass-Transistors 47 gekoppelt. Das Drain des Pass-Transistors 47 ist mit dem Schalter-Array 15 gekoppelt. Andere Ausführungsformen erreichen die Regelungsfunktion mit verschiedenen Kopplungen.
In Abhängigkeit davon, ob die Referenzspannung V_ref oder die Rückkopplungsspannung V_fb höher ist, erhöht oder verringert die Fehlerspannung V_err des Verstärkers 42 die Gate-Spannung des Pass-Transistors 47. Dementsprechend weist der Pass-Transistor 47 eine höhere oder niedrigere Leitfähigkeit auf. Die Leitfähigkeit des Pass-Transistors 47 steuert, welcher Anteil der Versorgungsspannung V_DD das Schalter-Array 15 erreicht. Dies ist ein Mechanismus, durch den der Spannungsreglerblock 36 die Ausgabespannung V_out des Ausgabespannungsanschlusses 27 regelt.
Der Pass-Transistor 47 ist mit dem Schalter-Array 15 gekoppelt. Bei dem Leistungssteuerungsschaltkreis 1 enthält das Schalter-Array vier Schalter S1 ... S4. Die Schalter S1 ... S4 sind in Serie zwischen den Anschlüssen TOP und BOT angeschlossen.
Der Ausgabeanschluß 27 ist mit einem Knoten MID gekoppelt, welcher zwischen den Schaltern S2 und S3 liegt. Im Leistungssteuerungsschaltkreis 1 gibt es mindestens zwei Kondensa toren. Der schwebende Kondensator C1 („flying capacitor") ist mit einem Knoten zwischen den Schaltern S1 und S2 und mit einem Knoten zwischen den Schaltern S3 und S4 gekoppelt. Der Ausgabekondensator C_out ist zwischen dem Ausgabeanschluß 27 und dem Massepotential gekoppelt. Die äußere Last R_load ist zwischen dem Ausgabeanschluß 27 und dem Massepotential (Erdung) gekoppelt.
Der Ausgabeanschluß 27 ist auch mit einem Spannungsteiler 49 gekoppelt. Bei dem Leistungssteuerungsschaltkreis 1 enthält der Spannungsteiler 49 zwei Widerstände R1 und R2. Die Rückkopplungsschleife 33 ist zwischen den Widerständen R1 und R2 angeschlossen und fühlt eine Rückkopplungsspannung V_fb. Für diesen Spannungsteiler aus zwei Widerständen ist die Rückkopplungsspannung V_fb ein Bruchteil der Ausgabespannung V_out: V_fb = R1/(R1+R2)·V_out
Diese Rückkopplungsspannung V_fb wird in den Verstärker 42 im Spannungsreglerblock 36 zurückgekoppelt. Wie oben beschrieben wurde, wird die Rückkopplungsspannung V_fb vom Reglerblock 36 verwendet, um den Pass-Transistor 47 zu steuern.
Bei dem Leistungssteuerungsschaltkreis 1 steuert der Spannungsreglerblock 36 den Pass-Transistor 47 zum Regeln des Bruchteils der Versorgungsspannung, der in das Schalter-Array 15 gekoppelt wird. Pass-Transistoren belegen typischerweise eine große Chipfläche, was es erforderlich macht, daß die Gesamtfläche des Leistungschips ebenfalls groß ist. In manchen Leistungssteuerungsschaltkreisen kann ein Pass-Transistor bis zu 10 % der Chipfläche belegen. im Vergleich dazu nehmen digitale Logiktransistoren so wenig wie 1/1000 der Fläche eines Pass-Transistors ein. Ferner sind moderne lithographische Technologien mehr für das Ausbilden von Schaltkreisen geeignet, in denen die verschiedenen Schaltkreiselemente vergleichbare Größen haben. Wenn die Gate-Spannung des Pass-Transistors den leitenden Kanal nur teilweise öffnet, ist schließlich die Leitfähigkeit des Pass-Transistors immer noch weit unterhalb seines vollständig leitenden Wertes. Aus diesem Grund dissipiert der Pass-Transistor einen großen Anteil der durch die Spannungsversorgung zugeführten Leistung. Somit verlieren Leistungssteuerungsschaltkreise mit Pass-Transistoren einen erheblichen Anteil der Leistung in Folge einer Erwärmung, und sie arbeiten daher ineffizient.
5 zeigt ein Blockdiagramm eines Leistungssteuerungsschaltkreises 2 gemäß einer Ausführungsform der Erfindung. Der Leistungssteuerungsschaltkreis 2 enthält ein Schalter-Array 15. In manchen Ausführungsformen enthält das Schalter-Array 15 n Schalter SW1 ... SWn, einen schwebenden Kondensator C1 und einen Ausgabespannungsanschluß 27. In manchen Ausführungsformen des Leistungssteuerungsschaltkreises 2 ist zumindest einer der Schalter SW1 ...SWn ein segmentierter Schalter, der mehr als ein Schaltersegment enthält. Das Schalter-Array 15 wird auch als Ladungspumpen-Schalter-Array bezeichnet.
Der Leistungssteuerungsschaltkreis 2 enthält ferner eine Rückkopplungsschleife 33, die mit einem Ausgabespannungsanschluß 27 und einem Spannungsreglerblock 36 verbunden ist. Der Spannungsreglerblock 36 ist auch mit dem Schalter-Array 15 verbunden. Die Funktionen des Spannungsreglerblocks 36 umfassen das Regeln der Ausgabespannung V_out am Ausgabespannungsanschluß 27.
6 zeigt einen Leistungssteuerungsschaltkreis 2 gemäß einer Ausführungsform der Erfindung. Bei dieser Ausführungsform sind zwei Schalter SW1 und SW2 segmentiert. Der Leistungssteuerungsschaltkreis 2 enthält keinen Pass-Transistor und vermeidet somit die oben beschriebenen Aspekte, die mit der großen Relativgröße von Pass-Transistoren verbunden sind. Im Leistungssteuerungsschaltkreis 2 regelt der Spannungsreglerblock 36 die Ausgabespannung V_out, indem er die Segmente SW1-1 ... SW1-m und SW2-1 ...SW2-m der segmentierten Schalter SW1 und SW2 steuert.
Der Spannungsreglerblock 36 ist ein digitaler Spannungsreglerblock. Der Spannungsreglerblock 36 enthält einen A/D-Wandler 52. In den A/D-Wandler 52 ist die Referenzspannung V_ref der Referenzspannungszufuhr 40 ebenso gekoppelt, wie die Rückkopplungsspannung V_fb durch die Rückkopplungsschleife 33. Der A/D-Wandler 52 fühlt den Unterschied zwischen der Referenzspannung V_ref und der Rückkopplungsspannung V_fb. Der A/D-Wandler 52 erzeugt eine Fehlerspannung V_err, die angibt, ob V_ref oder V_fb größer ist.
Der A/D-Wandler 52 ist mit einem Codierer 55 gekoppelt. Der Codierer 55 empfängt die Fehlerspannung V_err und erzeugt eine digitale Fehlerspannung V_err,d, um V_err zu repräsentieren. In manchen Ausführungsformen ist die digitale Fehlerspannung n Bits lang. Der Codierer 55 koppelt die digitale Fehlerspannung V_err,d in einen Addierer-Subtrahierer 59. Ferner wird außerdem ein m-bit-Abtast- und Haltesignal, welches dem Gate-Signal des vorher gehenden Zyklus des Schaltkreises entspricht, in den Addierer-Subtrahierer 59 gekoppelt, wie unten beschrieben wird. Der Addierer-Subtrahierer 59 addiert oder subtrahiert die n-bit digitale Fehlerspannung V_err,d und das m-bit-Abtast- und Halte-Gate-Signal je nach dem, ob V_fb oder V_ref größer war. In den Ausführungsformen des Leistungssteuerungsschaltkreises 2 ist m größer als n.
Das digitale Addition-Subtraktionssignal ist in eine Gate-Logik 63 gekoppelt. Die Gate-Logik 63 ist außerdem mit einem Oszillator 67 gekoppelt. Der Oszillator 67 ist in der Lage, ein periodisches Signal mit einer im wesentlichen festen Periode zu erzeugen. Die Gate-Logik 63 erzeugt aus den Eingaben, die sie von Addierer-Subtrahierer 59 und dem Oszillator 67 empfängt ein Gate-Signal. Das Gate-Signal wird im folgenden auch als Schalter-Steuerungssignal bezeichnet.
Das Gate-Signal wird in das Schalter-Array 15 gekoppelt. Das Gate-Signal steuert die Schaltersegmente SW1-1 ... SW1-m, SW2-1 ...SW2-m und die Schalter SW3 und SW4. In anderen Ausführungsformen können andere Schalter, wie beispielsweise SW3 und SW4 segmentiert sein. In manchen Ausführungsformen sind mehr als zwei Schalter segmentiert. In manchen Ausführungsformen werden mehr als vier Schalter verwendet. Als nächstes werden einige Details des Schalter-Arrays 15 unter Bezugnahme auf 7 beschrieben, und die Beschreibung von 6 wird danach beendet.
7 zeigt eine Ausführungsform, in der die Schaltersegmente Schaltersegmentgruppen umfassen. In dieser Ausführungsform sind die Schalter SW1 und SW2 segmentiert, und die Schalter SW3 und SW4 sind nicht segmentiert. In anderen Ausführungsformen können andere Schalter oder ihre Kombinationen segmentiert sein.
SW1 ist in 6 Schaltersegmente SW1-1 ... SW1-6 segmentiert, und SW2 ist ebenfalls in 6 Schaltersegmente segmentiert, die als SW2-1 ...SW2-6 bezeichnet werden. Ein Schaltersegment kann Schaltersegmentgruppen umfassen. In manchen Ausführungsformen umfassen die Schaltersegmentgruppen ähnliche individuelle Schaltersegmente, wobei sich die Anzahlen von Schaltersegmenten in den aufeinanderfolgend indizierten Schaltersegmentgruppen wie Potenzen von 2 verhalten. Beispielsweise kann das Schaltersegment SW1-1 eine Schaltersegmentgruppe sein, die 20 im wesentlichen identische MOS-FETs enthält, die parallel zwischen einer ersten gemeinsamen Leitung 71 und einer zweiten gemeinsamen Leitung 73 ange schlossen sind. In dieser Ausführungsform enthält die Schaltersegmentgruppe SW1-2 40 im wesentlichen identische MOS-FETs, die Schalterelementgruppe SW1-3 enthält 80 MOS-FETs, die Schaltersegmentgruppe SW1-4 enthält 160 MOS-FETs, die Schaltersegmentgruppe SW1-5 enthält 320 MOS-FETs und die Schaltersegmentgruppe SW1-6 enthält 640 MOS-FETs. Bei dieser Ausführungsform verhält sich das Verhältnis der Anzahl von MOS-FETs in den aufeinanderfolgenden Schaltersegmentgruppen wie die zunehmenden Potenzen von 2. Im allgemeinen enthält das Schaltersegment SW1-m in Ausführungsformen mit m Schaltersegmenten und 20 MOS-FETs im Schaltsegment SW1-1 20·2^(m-1) MOS-FETs. In manchen Ausführungsformen kann die Fläche der MOS-FETs in den Schaltersegmentgruppen SW1-1 ... SW1-6 gemäß einer binären Folge gemäß der Brüche ½, ¼, 1/8, 1/16, 1/32 und 1/64 variieren. In anderen Ausführungsformen können diese Brüche einer anderen Folge gehorchen.
Bei der vorliegenden Ausführungsform sind die Anzahlen der MOS-FETs in den ansteigend benannten Schaltersegmentgruppen SW2-1 ... SW2-6 wie folgt: 30, 60, 120, 240, 480 und 960. Die Anzahl der aufeinanderfolgenden Schaltersegmentgruppen verhalten sich wieder wie ansteigende Potenzen von 2.
In anderen Ausführungsformen kann die Schaltersegmentgruppe SW1-1 eine beliebige Anzahl von MOS-FETs enthalten. In manchen Ausführungsformen sind die Schaltersegmentgruppen mit ansteigender Anzahl von MOS-FETs nicht aufeinanderfolgend angeordnet und indiziert. In manchen Ausführungsformen verhalten sich die Anzahlen der Schaltersegmentgruppen untereinander gemäß einer anderen Formel als die der ansteigenden Potenzen von 2.
Die Schaltersegmente werden durch das Gate-Signal gesteuert, welches von einer Gate-Logik 63 erzeugt wird, die mit deren Gate verbunden ist. Wie gezeigt ist, empfangen die Schaltersegmente SW1-1 ... SW1-6 individuelle Gate-Signale UFS1 ... UFS6 (für „upper fractional switch") und die Schaltersegmente SW2-1 ... SW2-6 empfangen individuelle Gate-Signale LFS1 ... LFS6 (für „lower fractional switch") von der Gate-Logik 63.
In noch anderen Ausführungsformen sind die Schaltersegmente einzelne MOS-FETs, aber die Größe von höher indizierten MOS-FETs nimmt zu. Unter diesen Ausführungsformen haben manche MOS-FETs zunehmender Größe, die nicht sequentiell indiziert sind.
In manchen Ausführungsformen sind die Größe der Schaltersegmente für den Fall einer minimalen Bauhöhe und größter Last ausgewählt. Das Ausmaß der Stromspitze, der Ausgabe-Welligkeit bzw. des Ausgabe-Ripple und des dynamischen Verlustes sind sämtlich proportional zur Größe des Schalters. Daher verringern Ausführungsformen, die mehrere kleinere Schaltersegmente verwenden, die Stromspitze, den Ausgabe-Ripple und den dynamischen Verlust.
Wie wiederum in 6 gezeigt ist, haben die Schaltersegmente SW1-1 ... SW1-m für sich mindestens zwei Anschlüsse. Ein Anschluß eines jeden Schaltersegmentes SW1-1 ...SW1-m ist mit einer ersten gemeinsamen Leitung 71 gekoppelt, der andere Anschluß eines jeden Schaltersegements SW1-1 ...SW1-m ist mit einer zweiten gemeinsamen Leitung 73 gekoppelt. Die erste gemeinsame Leitung 71 umfaßt einen ersten Schalterknoten 72 mit einem Ausgabeknoten TOP, und die zweite gemeinsamen Leitung 73 umfaßt einen zweiten Schalterknoten 74 mit einem Ausgabeknoten CAP+. Die Schaltersegmente SW2-1 ...SW2-m haben jeweils für sich mindestens zwei Anschlüsse. Ein Anschluß eines jeden Schaltersegmentes SW2-1 ...SW2-m ist mit einer zweiten gemeinsamen Leitung 73 gekoppelt, der andere Anschluß eines jeden Schaltersegmentes SW2-1 ... SW2-m ist mit einer dritten gemeinsamen Leitung 75 gekoppelt. Die dritte gemeinsame Leitung umfaßt einen dritten Schalterknoten 76 mit einem Ausgabeknoten MID. In anderen Ausführungsformen sind andere Schalter segmentiert. In diesen Ausführungsformen ist SW1 zwischen dem ersten Schalterknoten 72 und dem zweiten Schalterknoten 74 angeschlossen, und SW2 ist zwischen dem zweiten Schalterknoten 74 und dem dritten Schalterknoten 76 angeschlossen.
In dieser Ausführungsform ist der dritte Schalter SW3 nicht segmentiert. Der dritte Schalter SW3 ist zwischen der dritten gemeinsamen Leitung 75 oder dem dritten Schalterknoten 76 und dem vierten Schalterknoten 78 angeschlossen. Der vierte Schalterknoten 78 hat einen Ausgabeknoten CAP-. Der vierte Schalter SW4 ist zwischen dem vierten Schalterknoten 78 und einem fünften Schalterknoten 80 mit einem Ausgabeknoten BOT angeschlossen. In anderen Ausführungsformen können der dritte Schalter SW3 und der vierte Schalter SW4 segmentiert sein.
Der schwebende Kondensator C1 ist zwischen dem zweiten Schalterknoten 74 und dem vierten Schalterknoten 78 angeschlossen. Der Ausgabeanschluß 27, welcher die Ausgabespannung V_out liefert, ist mit dem Ausgabeknoten MID gekoppelt. Der Ausgabeanschluß 27 ist mit dem Ausgabekondensator C_out gekoppelt und kann mit der Last R_load gekoppelt sein. Schließlich ist der Ausgabeanschluß 27 auch mit dem Spannungsteiler 49 gekoppelt. In der vorliegenden Ausführungsform umfaßt der Spannungsteiler 49 zwei Widerstände R1 und R2, aber in anderen Ausführungsformen können andere Spannungsteiler verwendet werden. Die Rückkopplungsschleife 33 ist mit dem Knoten zwischen den Widerständen R1 und R2 gekoppelt. Die Rückkopplungsschleife 33 fühlt den Anteil [R1/(R1+R2)] der Ausgabespannung V_out und gibt die gefühlte Spannung zurück an den A/D-Wandler 52.
Im Betrieb funktionieren manche Ausführungsformen des Leistungssteuerungsschaltkreises 2 wie folgt. Der Leistungssteuerungsschaltkreis 2 erzeugt eine Ausgabespannung V_out, die im wesentlichen gleich einer vordefinierten Spannung ist. Jedoch kann die Ausgabespannung V_out von dieser vordefinierten Spannung abweichen, weil beispielsweise die Versorgungsspannung V_DD oder die Last variiert. Um solche Spannungsabweichungen zu kompensieren, wird ein Anteil der Ausgabespannung V_out durch den Spannungsteiler 49 erzeugt und als Rückkopplungsspannung V_fb durch die Rückkopplungsschleife 33 zurück in den A/D-Wandler 52 geführt. Der A/D-Wandler 52 fühlt V_fb und vergleicht diese mit der Referenzspannung V_ref. Der A/D-Wandler 52 erzeugt eine Fehlerspannung V_err, die angibt, welche der Spannungen V_fb und V_ref größer ist. Die Fehlerspannung V_err wird in den Codierer 55 gekoppelt. Der Codierer 55 erzeugt ein n-bit digitales Fehlersignal V_err,d aus der Fehlerspannung V_err. V_err,d zeigt an, ob V_ fb oder V_ref größer ist.
In manchen Ausführungsformen beträgt die Genauigkeit der Ausgabespannung V_out ungefähr ± 3 %. Dies gibt den Bereich der Rückkopplungsspannung V_fb vor. Wenn die Referenzspannung V_ref 1 V beträgt, bleibt die Rückkopplungsspannung V_fb in dem Bereich von ± 20 mV (bzw. ± 2 %). Wenn die Rückkopplungsspannung V_fb um 20 mV höher als die Referenzspannung V_ref ist, wird das m-bit Gate-Signal auf „Low" gesetzt, was wiederum die Schaltersegmente SW1-1 ... SW1-m ausschaltet. Wenn die Rückkopplungsspannung V_fb um 20 mV geringer als die Referenzspannung V_ref ist, wird das m-bit Gate-Signal auf „High" gesetzt, was wiederum die Schaltersegmente SW1-1 ... SW1-m einschaltet. Der im A/D-Wandler 52 verwendete Vergleicher hat üblicherweise eine Eingabe-Offset-Spannung von 2 mV. Wenn das niedrigstwertige Bit (Least Significant Bit, LSB) des A/D-Wandlers 52 auf 3 mV angesetzt wird, dann reicht ein 4-bit A/D-Wandler aus, um den Bereich von ± 20 mV abzudecken.
Das digitale Fehlersignal V_err,d wird in den Addierer-Subtrahierer 59 gekoppelt. Ferner wird während eines Zyklus das m-bit Gate-Signal des vorhergehenden Zyklus, in anderen Worten, ein Abtast-und-Halte-Gate-Signal, durch eine Verbindung ebenfalls in den Addierer-Subtrahierer 59 gekoppelt. In Antwort erzeugt der Addierer-Subtrahierer 59 das Addier-Subtrahier-Signal des gegenwärtigen Zyklus, indem das n-bit lange digitale Fehlersignal V_err,d zum Abtast-und-Halte-Gate-Signal des vorhergehenden Zyklus addiert wird.
Das m-bit lange Addier-Subtrahier-Signal des Addierer-Subtrahierers 59 wird in die Gate-Logik 63 gekoppelt. Ein Oszillatorsignal eins Oszillators 67 wird ebenfalls in die Gate-Logik 63 gekoppelt. Der Oszillator 67 liefert zyklische Taktgeber-Signale, um den Betrieb der verschiedenen Blöcke des Leistungssteuerungsschaltkreises 2 zu synchronisieren. Die Gate-Logik 63 erzeugt ein Gate-Signal gemäß den Zyklen des Oszillators 67. Das Gate-Signal wird gemäß dem Addier-Subtrahier-Signal erzeugt, welches danach bestimmt wird, ob die Rückkopplungsspannung V_fb oder die Referenzspannung V_ef größer ist, sowie durch das Abtast-und-Halte-Signal, wie zuvor beschrieben wurde. In Abhängigkeit davon, welche Spannung größer ist, erhöht oder verringert das Gate-Signal die Anzahl von eingeschalteten Schaltersegmenten. Je größer der Unterschied zwischen den Spannungen V_fb und V_ref ist, desto größer ist die Anzahl der Schaltersegmente, die zu der Gruppe der Schaltersegmente, die bereits eingeschaltet sind, addiert werden oder von dieser subtrahiert werden. In manchen Ausführungsformen werden desto höher indizierte Schaltersegmente zu der Gruppe der bereits eingeschalteten Schaltersegmente addiert oder von dieser subtrahiert, je größer die Spannungsdifferenz ist.
Das Gate-Signal wird in das Schalter-Array 15 gekoppelt. Das Gate-Signal steuert die EIN-AUS-Zustände der Schaltersegmente SW1-1 ... SW1-m und SW2-1 ... SW2-m. In Ausführungsformen, in denen die Schaltersegmenten SW1-1 ... SW1-m und SW2-1 ... SW2-m MOS-FETs sind, steuert das Gate-Signal die Gate-Spannung der MOS-FETs. Eine Änderung in der Gate-Spannung wird in eine Änderung des EIN-AUS-Zustands des MOS-FETs übersetzt. Die Schaltersegmente SW1-1- ... SW1-m sind parallel zueinander angeschlossen. Das Gate-Signal steuert, welche Schaltersegmente EIN-geschaltet werden sollen, wodurch der Anteil der Versorgungsspannung V_DD gesteuert wird, der die Ausgabespananung V_out am Ausgabeanschluß 27 erzeugt. Somit steuert das Gate-Signal, welches die Anzahl der EIN-geschalteten Schaltersegmente variiert, die Ausgabespannung V_out. Als nächstes wird der Betrieb des Schalter-Arrays 15 unter Bezugnahme auf 8A–B beschrieben. Der Betrieb des gesamten Leistungssteuerungsschaltkreises 2 wird im folgenden unter Bezugnahme auf 6 beschrieben.
8A–B zeigen ein Beispiel des Betriebs des Schalter-Arrays 15. Der Betrieb wird zuerst anhand einer vereinfachten Architektur erläutert, in der die Schalter nicht segmentiert sind. Der schwebende Kondensator C1 wird auch als C_Fly bezeichnet.
In Analogie zu früheren Ausführungsformen ist der erste Schalter SW1 im Schalter-Array 15 zwischen dem ersten Schalterknoten 72 und dem zweiten Schalterknoten 74 angeschlossen, der zweite Schalter SW2 ist zwischen dem zweiten Schalterkonoten 74 und dem dritten Schalterknoten 76 angeschlossen, der dritte Schalter SW3 ist zwischen dem dritten Schalterknoten 76 und dem vierten Schalterknoten 78 angeschlossen und der vierte Schalter SW4 ist zwischen dem vierten Schalterknoten 78 und dem fünften Schalterknoten 80 angeschlossen. Der fünfte Schalterknoten 80 ist mit dem Massepotential (Erdung) verbunden.
Der schwebende Kondensator C_Fly ist zwischen dem zweiten Schalterknoten 74 und dem vierten Schalterknoten 78 angeschlossen. Der Ausgabekondensator C_out ist zwischen dem dritten Schalterknoten 76 und dem fünften Schalterknoten 80 angeschlossen. Der Ausgabeanschluß 27 und der Lastwiderstand R_load sind zwischen dem dritten Schalterknoten 76 und der Erde angeschlossen.
8A zeigt die Ladephase oder den Ladeschritt des Betriebs des Schalter-Arrays 15. In dieser Ladephase sind die Schalter SW1 und SW3 EIN-geschaltet, während die Schalter SW2 und SW4 AUS-geschaltet sind. Der schwebende Kondensator C_Fly befindet sich in elektrischer Verbindung mit dem Ausgabekondensator C_out und dem Lastwiderstand R_out. In dieser Ladephase lädt die Versorgungsspannung V_DD den schwebenden Kondensator C_Fly auf.
8B zeigt die Pumpphase bzw. den Pumpschritt. In dieser Pumpphase sind die Schalter SW1 und SW3 AUS-geschaltet, während die Schalter SW2 und SW4 EIN-geschaltet sind. Daher sind die Kondensatoren C_Fly und C_out von der Spannungsversorgung entkoppelt. In dieser Phase entlädt sich der schwebende Kondensator C_Fly, indem er seine Ladung auf den Ausgabekondensator C_out überträgt. In Ausführungsformen, in denen der schwebende Kon densator C_Fly ungefähr gleich wie C_out ist, entladen sich die beiden Kondensatoren über dem Lastwiderstand R_load. In dieser Pumpphase beginnt die Spannung der Kondensatoren von ihrem Anfangswert von V_out von ungefähr der Hälfte von V_DD aus abzunehmen. Wenn der Zyklus des Oszillators 67 ausreichend kürzer als die Zeitkonstante des RC-Gliedes ist, welches durch C_out und R_load gebildet wird, kann der Spannungsabfall jedoch ausreichend gering gehalten werden, wodurch die Welligkeit (Ripple) der Ausgabespannung V_out auf ein erwünschtes Niveau verringert wird.
In einem Beispielsfall wird der Schalter SW1 in Phase 1 (der Ladephase) von Zyklus i EIN-geschaltet und der Schalter SW2 wird in Phase 2 (der Pumpphase) desselben Zyklus i EIN-geschaltet. Vor dem Ende der Phase 1 wird das m-bit lange Gate-Signal des Schalters SW1 abgetastet und bis zur Phase 2 gehalten. Das abgetastete m-bit lange Gate-Signal des Schalters SW1 wird über eine Verbindung in den m-bit Addierer-Subtrahierer 59 gekoppelt. Das digitale n-bit Fehlersignal V_err,d von dem A/D-Wandler 52 wird ebenfalls in den m-bit Addierer-Subtrahierer 59 gekoppelt. Im m-bit Addierer-Subtrahierer 59 wird das n-bit digitale Fehlersignal zum m-bit Gate-Signal des Schaltes SW1 addiert bzw. von diesem subtrahiert. Das resultierende m-bit Signal erzeugt das erneuerte m-bit Gate-Signal für den Schalter SW1 durch die Gate-Logik 63 und wird in Phase 1 des Zyklus (i+1) verwendet werden. Das Gate-Signal des Schalters SW1 wird kurz vor dem Ende der Phase 1 des Zyklus i abgetastet, während der Phase 2 des Zyklus i verarbeitet, und in Phase 1 des Zyklus (i+1) verwendet. Das Gate-Signal von Schalter SW2 wird vor dem Ende der Phase 2 des Zyklus i abgetastet, in Phase 1 des Zyklus (i+1) verarbeitet und in Phase 2 des Zyklus (i+1) verwendet.
Das digitale n-bit Fehlersignal, welches vom A/D-Wandler 52 erzeugt wird, hat ein Vorzeichen-Bit. Die Werte „high" oder „low" des Vorzeichen-Bits bestimmen, ob die anderen (n-1) Bits des digitalen Fehlersignals zum m-bit langen Abtast-und-Halte-Gate-Signal addiert oder von diesem subtrahiert werden.
Typischerweise ist n kleiner oder gleich m-1. In manchen Fällen sind bei Vorliegen keiner Last die Bits des m-bit Gate-Signals alle null und bei Vorliegen voller Last die Bits des m-bit Signals alle eins. Bei manchen Ausführungsformen, in denen n = m-1 ist, hat das (m-1)-Bit digitale Fehlersignal ein Vorzeichenbit, welches in diesem Fall "high" ist. Das Vorzeichenbit im "high"-Zustand veranlaßt, daß die verbleibenden (m-2) Bits des digitalen Fehlersignals zum m-bit Gate-Signal addiert werden. Es werden vier Taktgeber-Zyklen benötigt, um das m- bit Gate-Signal aus einem Zustand mit nur Nullen zu einem Zustand mit nur Einsen zu ändern.
Schließlich werden zusätzliche Aspekte des Betriebs des Leistungssteuerungsschaltkreises 2 unter Bezugnahme auf die digitale Ausführungsform von 6 beschrieben. Wo immer dies möglich ist, wird vergleichend auf den in 4 beschriebenen analogen Schaltkreis Bezug genommen.
Während des Betriebs des analogen Schaltkreises von 4 wird der Ladungsfluß nur in der Ladephase gesteuert. Bei der digitalen Ausführungsform von 6 wird der Ladungsfluß sowohl in der Ladephase als auch in der Pumpphase gesteuert.
Ferner kann der schwebende Kondensator C1 während des Betriebs des analogen Schaltkreises von 4 bei einer Spannung entladen werden, die viel höher als die Ausgabespannung V_out ist. Solche Spannungsunterschiede erzeugen typischerweise einen hohen Grad an Rauschen. Bei der digitalen Ausführungsform von 6 ist der schwebende Kondensator C1 nur teilweise mit der Ausgabespannung V_out verbunden. Daher erzeugt die Entladung des schwebenden Kondensators C1 typischerweise einen geringen Grad an Rauschen.
Darüber hinaus hat der analoge Schaltkreis von 4 aufgrund der limitierten Bandbreite der Schleife ein schlechtes Einschwingverhalten der Linie und der Last. Außerdem sind die dynamischen Verluste hoch, da sämtliche Schalter des Schalter-Arrays 15 EIN- und AUS-geschaltet werden.
Bei den digitalen Ausführungsformen von 6 ist das Einschwingverhalten von Linie und Last infolge der hohen Bandbreite der digitalen Regelschleife schnell. Außerdem sind die dynamischen Verluste gering, da nur einige der Schaltersegmente eingeschaltet sind.
Obwohl die vorliegende Erfindung und ihre Vorteile im Detail beschrieben wurden, versteht es sich, daß verschiedene Veränderungen, Ersetzungen und Abänderungen daran vorgenommen werden können, ohne den Geist und den Rahmen der Erfindung zu verlassen, wie er durch die anhängenden Ansprüche definiert ist. Das heißt, die in dieser Anmeldung enthaltene Diskussion soll als eine grundlegende Beschreibung dienen. Es versteht sich, daß die spezifische Diskussion nicht alle mögliche Ausführungsformen explizit beschreibt, viele Alternati ven sind implizit. Sie kann auch nicht vollständig die generische Natur der Erfindung erläutern und kann nicht explizit zeigen, wie ein jedes Merkmal oder Element tatsächlich für eine breitere Funktion oder für eine große Vielfalt von Alternativen oder äquivalenten Elementen repräsentativ sein kann. Diese sind wiederum implizit in dieser Offenbarung enthalten. Wo immer die Erfindung mit einer auf eine Vorrichtung gerichtete Terminologie beschrieben ist, erfüllt ein jedes Element der Vorrichtung implizit eine Funktion. Weder die Beschreibung noch die Terminologie sollen den Schutzbereich der Ansprüche beschränken.
Es wird ein Leistungssteuerungsschaltkreis angegeben, der ein Schalter-Array umfaßt, welches segmentierte Schalter enthält, einen fliegenden Kondensator, einen Ausgabespannungsanschluß, eine Rückkopplungsschleife und einen digitalen Spannungsreglerblock. Der digitale Spannungsreglerblock umfaßt einen A/D-Wandler, einen Kodierer, einen Addierer-Subtrahierer und eine Gate-Logik. Diese Leistungsteuerungsschaltkreise enthalten keine Pass-Transistoren. Es wird auch ein Verfahren angegeben, bei dem die Ladungspumpen des Leistungsteuerungsschaltkreises in Zwei-Phasen-Zyklen betrieben werden können, darunter eine Ladephase und eine Pumpphase. Der Leistungsteuerungsschaltkreis wird in beiden diesen Phasen gesteuert, wodurch die Welligkeit der Ausgabespannung verringert wird.

Claims

Leistungssteuerungsschaltkreis, der folgendes umfaßt: ein Schalter-Array, welches Schalter, einen schwebenden Kondensator und einen Ausgabespannungsanschluß, der fähig ist, eine Ausgabespannung bereitzustellen, umfaßt, eine Rückkopplungsschleife, die mit dem Ausgabespannungsanschluß gekoppelt ist, und einen Spannungsreglerblock, der mit der Rückkopplungsschleife und dem Schalter-Array gekoppelt ist, wobei der Spannungsreglerblock zum Regeln der Ausgabespannung konfiguriert ist, wobei mindestens einer der Schalter ein segmentierter Schalter ist, der mehr als ein Schaltersegment umfaßt.
Steuerungsschaltkreis nach Anspruch 1, bei dem die Schaltersegmente eines segmentierten Schalters erste und zweite Anschlüsse umfassen, wobei die ersten Anschlüsse der Schaltersegmente mit einer ersten gemeinsamen Leitung gekoppelt sind und die zweiten Anschlüsse der Schaltersegmente mit einer zweiten gemeinsamen Leitung gekoppelt sind.
Steuerungsschaltkreis nach Anspruch 2, bei dem die Schaltersegmente offene und geschlossene Schaltzustände haben, wobei die Leitfähigkeit zwischen der ersten und der zweiten gemeinsamen Leitung ansteigt, wenn die Anzahl von geschlossenen Schaltersegmenten zwischen der ersten gemeinsamen Leitung und der zweiten gemeinsamen Leitung ansteigt.
Steuerungsschaltkreis nach Anspruch 1, bei dem die Schaltersegmente eines segmentierten Schalters in Schaltersegmentgruppen organisiert sind, wobei die Schaltersegmentgruppen so benannt werden können, daß die Anzahl der Schaltersegmente in den Schaltersegmentgruppen sich zueinander wie ansteigende Potenzen von zwei verhalten.
Steuerungsschaltkreis nach Anspruch 1, bei dem die Schaltersegmente Transistoren umfassen, wobei die Transistoren Transistoren mit bipolarer Grenzschicht oder MOS-FETs sind.
Steuerungsschaltkreis nach Anspruch 1, bei dem ein erster Schalter zwischen einem ersten Schalterknoten und einem zweiten Schalterknoten angeschlossen ist, ein zweiter Schalter zwischen dem zweiten Schalterknoten und einem dritten Schalterknoten angeschlossen ist, ein dritter Schalter zwischen dem dritten Schalterknoten und einem vierten Schalterknoten angeschlossen ist, und ein vierter Schalter zwischen dem vierten Schalterknoten und einem fünften Schalterknoten angeschlossen ist, wobei der erste und der dritte Schalter in der Lage sind, einen ersten Schaltzustand anzunehmen und der zweite und der vierte Schalter in der Lage sind, einen zweiten Schaltzustand anzunehmen, wobei der erste und der zweite Schaltzustand entgegengesetzt sind.
Steuerungsschaltkreis nach Anspruch 6, bei dem der schwebende Kondensator zwischen dem zweiten Schalterknoten und dem vierten Schalterknoten angeschlossen ist.
Steuerungsschaltkreis nach Anspruch 6, der folgendes umfaßt: einen Ausgabespannungsanschluß, der mit dem ersten, dem dritten oder dem fünften Schalterknoten gekoppelt ist, und einen Ausgabekondensator, der mit dem Ausgabespannungsanschluß gekoppelt ist.
Steuerungsschaltkreis nach Anspruch 1, bei dem der Spannungsreglerblock ein digitaler Spannungsreglerblock ist.
Steuerungsschaltkreis nach Anspruch 9, bei dem der digitale Spannungsreglerblock zum Regeln mindestens eines der Schaltersegmente mindestens eines segmentierten Schalters konfiguriert ist.
Steuerungsschaltkreis nach Anspruch 9, wobei der digitale Spannungsreglerblock folgendes umfaßt: einen Analog-zu-Digital-Wandler, und einen Kodierer, der mit dem Analog-zu-Digital-Wandler gekoppelt ist und konfiguriert ist, um ein digitales Fehlersignal aus dem Unterschied zwischen einer Referenzspannung und einer durch die Kopplungsschleife bereitgestellten Rückkopplungsspannung zu erzeugen.
Steuerungsschaltkreis nach Anspruch 11, wobei der digitale Spannungsreglerblock einen Addierer-Subtrahierer umfaßt, der zum Empfangen des digitalen Fehlersignals von dem Kodierer konfiguriert ist.
Steuerungsschaltkreis nach Anspruch 12, bei dem der Addierer-Subtrahierer zum Empfangen eines Abtast- und Halte-Gate-Signals und zum Durchführen einer arithmetischen Operation an dem empfangenen digitalen Fehlersignal und dem Abtast- und Halte-Gate-Signal konfiguriert ist.
Steuerungsschaltkreis nach Anspruch 13, wobei der digitale Spannungsreglerblock folgendes umfaßt: eine Gate-Logik, die zum Empfangen des vom Addierer-Subtrahierer erzeugten Signals, zum Erzeugen eines Gate-Steuerungssignals in Übereinstimmung mit dem von dem Addierer-Subtrahierer empfangenen Signal und zum Einkoppeln des erzeugten Gate-Steuerungssignals in einen segmentierten Schalter konfiguriert ist.
Steuerungsschaltkreis nach Anspruch 14, bei dem die Schaltersegmente offene und geschlossene Schaltzustände haben und die Anzahl der geschlossenen Schaltersegmente durch das empfangene Gate-Steuerungssignal gesteuert wird.
Steuerungsschaltkreis nach Anspruch 14, umfassend eine Verbindung zwischen mindestens einem der segmentierten Schalter und dem Addierer-Subtrahierer, wobei die Verbindung konfiguriert ist, um in einem Oszillatorzyklus das Gate-Signal des vorhergehenden Oszillatorzyklus in den Addierer-Subtrahierer zurückzuführen und dadurch ein Abtast- und Halte-Signal zu erzeugen.
Steuerungsschaltkreis nach Anspruch 1, bei dem der Steuerungsschaltkreis konfiguriert ist, um bei einer konstanten Frequenz zu arbeiten.
Leistungssteuerungsschaltkreis, der folgendes umfaßt: eine Spannungsversorgung, ein Schalter-Array, das zum Empfangen einer Versorgungsspannung von der Spannungsversorgung konfiguriert ist und Schalter, mindestens einen Kondensator und einen Ausgabespannungsanschluß umfaßt, eine Rückkopplungsschleife, die mit dem Ausgabespannungsanschluß gekoppelt ist, und einen digitalen Spannungsreglerblock, der mit der Rückkopplungsschleife, der Spannungsversorgung und dem Schalter-Array gekoppelt ist, wobei der digitale Spannungsreglerblock zum Regeln der Versorgungsspannung durch digitale Regelsignale konfiguriert ist.
Steuerungsschaltkreis nach Anspruch 18, bei dem die Schalter segmentierte Schalter umfassen, wobei der digitale Spannungsreglerblock die segmentierten Schalter regelt.
Leistungssteuerungsschaltkreis, der folgendes umfaßt: ein Schalter-Array, welches Schalter, einen schwebenden Kondensator und einen Ausgabespannungsanschluß, der in der Lage ist, eine Ausgabespannung bereitzustellen, umfaßt, eine Rückkopplungsschleife, die mit dem Ausgabespannungsanschluß gekoppelt ist, und einen Spannungsreglerblock, der mit der Rückkopplungsschleife und dem Schalter-Array gekoppelt ist, wobei der Spannungsreglerblock zum Regeln der Ausgabespannung konfiguriert ist, wobei der Leistungssteuerungsschaltkreis in Lade- und Pumpphasen betreibbar ist, und eine Welligkeit der Ausgabespannung sowohl in der Ladephase als auch in der Pumpphase gesteuert wird.
Leistungssteuerungsschaltkreis, der folgendes umfaßt: eine Spannungversorgung, ein Schalter-Array, das zum Empfangen einer Versorgungsspannung aus der Spannungsversorgung konfiguriert ist, und Schalter, mindestens einen Kondensator und einen Ausgabespannungsanschluß umfaßt, eine Rückkopplungsschleife, die mit dem Ausgabespannungsanschluß gekoppelt ist, und einen Spannungsreglerblock, der mit der Rückkopplungsschleife, der Spannungsversorgung und dem Schalter-Array gekoppelt ist, wobei der Spannungsreglerblock zum Regeln der Versorgungsspannung konfiguriert ist, wobei der Leistungsteuerungsschaltkreis keinen Pass-Transistor enthält.
Verfahren zum Steuern einer Ausgabespannung eines Leistungssteuerungsschaltkreises, das folgenden umfaßt: das Erzeugen einer Ausgabespannung an einem Ausgabespannungsanschluß des Leistungssteuerungsschaltkreises, das Erzeugen einer Rückkopplungsspannung, indem die Ausgabespannung durch eine Rückkopplungsschleife in einen Spannungsreglerblock zurückgeführt wird, und das Regeln der Ausgabespannung gemäß der Rückkopplungsspannung durch den Spannungsreglerblock, welcher mindestens einen segmentierten Schalter eines Schalter-Arrays steuert.
Verfahren nach Anspruch 22, bei dem das Regeln der Ausgabespannung das Erzeugen eines digitalen Fehlersignals durch einen Analog-zu-Digital-Wandler und einen gekoppelten Kodierer aus der Differenz zwischen einer Referenzspannung und der Rückkopplungsspannung umfaßt.
Verfahren nach Anspruch 23, bei dem das Regeln der Ausgabespannung das Erzeugen eines Addierer-Subtrahierer-Signals umfaßt, durch das Ausführen einer arithmetischen Operation durch einen Addierer-Subtrahierer an dem digitalen Fehlersignal und einem Abtast- und Halte-Gate-Signal.
Verfahren nach Anspruch 24, bei dem das Regeln der Ausgabespannung folgendes umfaßt: das Erzeugen eines Gate-Steuerungssignals durch eine Gate-Logik in Übereinstimmung mit dem Adddierer-Subtrahierer-Signal, und das Einkoppeln des Gate-Steuerungssignals in das Schalter-Array.
Verfahren nach Anspruch 25, bei dem das Regeln der Ausgabespannung das Steuern der Anzahl von geschlossenen Schaltersegmenten des Schalter-Arrays durch das Gate-Steuerungssignal umfaßt, wobei die Schaltersegmente offene und geschlossene Schaltzustände haben.
Verfahren zum Steuern einer Ausgabespannung eines Leistungssteuerungsschaltkreises, das folgendes umfaßt: das Bereitstellen einer Versorgungsspannung durch eine Spannungsversorgung an ein Schalter-Array, das Erzeugen einer Ausgabespannung an einem Ausgabespannungsanschluß, das Erzeugen einer Rückkopplungsspannung durch das Rückführen der Ausgabespannung zu einem digitalen Spannungsreglerblock durch eine Rückkopplungsschleife, und das Regeln der Ausgabespannung durch den digitalen Spannungsreglerblock, indem mindestens ein Schalter des Schalter-Array gemäß der Rückkopplungsspannung gesteuert wird.
Verfahren nach Anspruch 27, bei dem mindestens einer der Schalter mindestens einen segmentierten Schalter umfaßt.
Verfahren zum Steuern einer Ausgabespannung eines Leistungssteuerungsschaltkreises, das folgendes umfaßt: das Bereitstellen eines Leistungssteuerungsschaltkreises, umfassend: ein Switch-Array, das Schalter, einen schwebenden Kondensator und einen Ausgabespannungsanschluß, der in der Lage ist, eine Ausgabespannung bereitzustellen, umfaßt, eine Rückkopplungsschleife, die mit dem Ausgabespannungsanschluß gekoppelt ist, und einen Spannungsreglerblock, der mit der Rückkopplungsschleife und dem Schalter-Array gekoppelt ist, wobei der Spannungsreglerblock zum Regeln der Ausgabespannung konfiguriert ist, das Betreiben des Leistungssteuerungsschaltkreises in Ladephasen und Pumpphasen, das Steuern einer Welligkeit der Ausgabespannung sowohl in der Ladephase als auch in der Pumpphase.