JPH11150943A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH11150943A JPH11150943A JP32970797A JP32970797A JPH11150943A JP H11150943 A JPH11150943 A JP H11150943A JP 32970797 A JP32970797 A JP 32970797A JP 32970797 A JP32970797 A JP 32970797A JP H11150943 A JPH11150943 A JP H11150943A
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Abstract
(57)【要約】
【課題】 動作時の消費電流が小さく、また回路規模が
小さく汎用性に富んだ昇圧回路を提供する。 【解決手段】 入力電圧を昇圧するコンデンサＣaとコ
ンデンサＣaに電荷を充電する第１の切換手段と電荷を
放電する第２の切換手段と第１、第２の切換手段に所定
のタイミングで駆動信号を供給するタイミング発生回路
２とから成る昇圧回路において、第１と第２の切換手段
の各々を、充電側ＭＯＳスイッチと放電側ＭＯＳスイッ
チとから構成され互いに並列に接続された第１、第２の
スイッチ素子から構成する。比較演算回路１は入力電圧
と昇圧電圧と比較し、比較演算回路１が求める昇圧電圧
の昇圧効率が９０％を越える場合にスイッチ制御回路３
は、第２のスイッチ素子を構成する充電側ＭＯＳスイッ
チと放電側ＭＯＳスイッチとをオフとし、昇圧効率が９
０％以下になった場合には第２のスイッチ素子を動作状
態とする。
小さく汎用性に富んだ昇圧回路を提供する。 【解決手段】 入力電圧を昇圧するコンデンサＣaとコ
ンデンサＣaに電荷を充電する第１の切換手段と電荷を
放電する第２の切換手段と第１、第２の切換手段に所定
のタイミングで駆動信号を供給するタイミング発生回路
２とから成る昇圧回路において、第１と第２の切換手段
の各々を、充電側ＭＯＳスイッチと放電側ＭＯＳスイッ
チとから構成され互いに並列に接続された第１、第２の
スイッチ素子から構成する。比較演算回路１は入力電圧
と昇圧電圧と比較し、比較演算回路１が求める昇圧電圧
の昇圧効率が９０％を越える場合にスイッチ制御回路３
は、第２のスイッチ素子を構成する充電側ＭＯＳスイッ
チと放電側ＭＯＳスイッチとをオフとし、昇圧効率が９
０％以下になった場合には第２のスイッチ素子を動作状
態とする。
Description
【０００１】
【発明の属する技術分野】この発明は、携帯用電子機器
等に搭載され、特に表示装置等に高圧電力を供給する昇
圧回路に関する。
等に搭載され、特に表示装置等に高圧電力を供給する昇
圧回路に関する。
【０００２】
【従来の技術】可搬型電子機器等は一般に電池で駆動さ
れるが、可搬性を考慮すると電池の体積や重量は大きく
できず、電圧も高くはできない。一方で、可搬型電子機
器であっても比較的高い電圧の電力が要求される回路や
素子が存在する。
れるが、可搬性を考慮すると電池の体積や重量は大きく
できず、電圧も高くはできない。一方で、可搬型電子機
器であっても比較的高い電圧の電力が要求される回路や
素子が存在する。
【０００３】特に表示装置等では、ＰＤＰ（Ｐlasma Ｄ
isplay Ｐanel：プラズマディスプレイパネルやＬＣＤ
（Ｌiquid Ｃrystal Ｄisplay:液晶表示装置）のように
高い電圧が必要とされる素子が多く用いられており、小
型軽量で効率のよい昇圧回路が不可欠となっている。
isplay Ｐanel：プラズマディスプレイパネルやＬＣＤ
（Ｌiquid Ｃrystal Ｄisplay:液晶表示装置）のように
高い電圧が必要とされる素子が多く用いられており、小
型軽量で効率のよい昇圧回路が不可欠となっている。
【０００４】図４は、従来から用いられている昇圧回路
の原理を示す接続図であり、入力電圧ＶREFを約２倍に
昇圧した出力電圧ＶOUTを出力する２倍昇圧回路であ
る。図４において、出力端子には昇圧された電位の電荷
を蓄えるコンデンサＣbが接続されている。一方コンデ
ンサＣaは、電荷を蓄えて上述のコンデンサＣbに電荷を
分配する昇圧用のコンデンサである。
の原理を示す接続図であり、入力電圧ＶREFを約２倍に
昇圧した出力電圧ＶOUTを出力する２倍昇圧回路であ
る。図４において、出力端子には昇圧された電位の電荷
を蓄えるコンデンサＣbが接続されている。一方コンデ
ンサＣaは、電荷を蓄えて上述のコンデンサＣbに電荷を
分配する昇圧用のコンデンサである。
【０００５】このコンデンサＣaの各端に接続されてい
るＳＷ１およびＳＷ２は、互いに同時に接点ａあるいは
接点ｂに切り換わるスイッチである。まず、ＳＷ１およ
びＳＷ２が各々接点ａを選択している場合には、コンデ
ンサＣaにはＱ＝Ｃa・ＶREFの電荷が蓄えられる。
るＳＷ１およびＳＷ２は、互いに同時に接点ａあるいは
接点ｂに切り換わるスイッチである。まず、ＳＷ１およ
びＳＷ２が各々接点ａを選択している場合には、コンデ
ンサＣaにはＱ＝Ｃa・ＶREFの電荷が蓄えられる。
【０００６】次に、ＳＷ１およびＳＷ２が共に接点ｂ側
に切り換わると、コンデンサＣaの正極側（図４では上
側）はコンデンサＣbと接続される。このため、コンデ
ンサＣaに蓄えられている電荷Ｑは分配され、コンデン
サＣbに電荷Ｑの一部Ｑ'が充電される。
に切り換わると、コンデンサＣaの正極側（図４では上
側）はコンデンサＣbと接続される。このため、コンデ
ンサＣaに蓄えられている電荷Ｑは分配され、コンデン
サＣbに電荷Ｑの一部Ｑ'が充電される。
【０００７】このような動作が繰り返されることでコン
デンサＣbに電荷が充電され、コンデンサＣaから電荷が
分配されない電位、即ち入力電圧ＶREFの２倍の電圧ま
で上昇する。
デンサＣbに電荷が充電され、コンデンサＣaから電荷が
分配されない電位、即ち入力電圧ＶREFの２倍の電圧ま
で上昇する。
【０００８】図５は、図４に示したような昇圧原理を用
いた２倍昇圧回路の例を示す接続図である。この図５
は、図４に示したＳＷ１およびＳＷ２を、各々Ｎチャネ
ルＭＯＳ（Ｍetal-Ｏxide-Ｓemiconductor）スイッチＭ
７、Ｍ８あるいはＰチャネルＭＯＳスイッチＭ９、Ｍ１
０に置き換えた例を示している。
いた２倍昇圧回路の例を示す接続図である。この図５
は、図４に示したＳＷ１およびＳＷ２を、各々Ｎチャネ
ルＭＯＳ（Ｍetal-Ｏxide-Ｓemiconductor）スイッチＭ
７、Ｍ８あるいはＰチャネルＭＯＳスイッチＭ９、Ｍ１
０に置き換えた例を示している。
【０００９】これらＭＯＳスイッチのオン抵抗はできる
だけ小さくなるように構成され、一般にＭＯＳスイッチ
に用いられる素子のトランジスタ幅は比較的大きい。こ
れは、昇圧用のコンデンサＣaの充放電時には、スイッ
チに電流が流れるが、ＭＯＳスイッチ抵抗によって生じ
る電圧降下や電力損失を抑えるためである。
だけ小さくなるように構成され、一般にＭＯＳスイッチ
に用いられる素子のトランジスタ幅は比較的大きい。こ
れは、昇圧用のコンデンサＣaの充放電時には、スイッ
チに電流が流れるが、ＭＯＳスイッチ抵抗によって生じ
る電圧降下や電力損失を抑えるためである。
【００１０】例えばこの電圧降下あるいは電力損失は、
昇圧出力電圧が負荷を駆動する平均電流をＩ、そしてス
イッチの内部抵抗をＲとすれば、それぞれ電圧降下Ｖは
Ｒ・Ｉ、電力損失ＰはＲ・Ｉ2に比例する。即ち、電流駆
動能力を落とさずに電圧降下や電力損失を抑えるために
は、ＭＯＳスイッチの抵抗Ｒを小さくさせる必要があ
る。
昇圧出力電圧が負荷を駆動する平均電流をＩ、そしてス
イッチの内部抵抗をＲとすれば、それぞれ電圧降下Ｖは
Ｒ・Ｉ、電力損失ＰはＲ・Ｉ2に比例する。即ち、電流駆
動能力を落とさずに電圧降下や電力損失を抑えるために
は、ＭＯＳスイッチの抵抗Ｒを小さくさせる必要があ
る。
【００１１】しかしこの場合に昇圧回路は、負荷ＲLが接
続されていない場合（電流を駆動しない場合）において
も、最大電流駆動時と同様の状態で動作する。このた
め、携帯電子機器等のように１つの基板や１つのＩＣ内
に、電源部を始めメモリやＣＰＵ等の回路が混在する用
途に使われた場合には、ノイズの発生やスタンバイ時に
おいても消費電流が大きい等の問題が生じた。
続されていない場合（電流を駆動しない場合）において
も、最大電流駆動時と同様の状態で動作する。このた
め、携帯電子機器等のように１つの基板や１つのＩＣ内
に、電源部を始めメモリやＣＰＵ等の回路が混在する用
途に使われた場合には、ノイズの発生やスタンバイ時に
おいても消費電流が大きい等の問題が生じた。
【００１２】
【発明が解決しようとする課題】一方、周辺装置の状況
に応じて、電流能力や周波数を選択することにより、消
費電流を抑える昇圧回路も考えられている。例えば、特
開平５−６４４２９号公報に示されるものがその例であ
り、図６はこのような昇圧回路の例を示す接続図であ
る。この図６に示す例では、昇圧電位に応じて２つの動
作周波数ｆ1あるいはｆ2を選択するとともに、電流駆動
能力を２段階に分けている。
に応じて、電流能力や周波数を選択することにより、消
費電流を抑える昇圧回路も考えられている。例えば、特
開平５−６４４２９号公報に示されるものがその例であ
り、図６はこのような昇圧回路の例を示す接続図であ
る。この図６に示す例では、昇圧電位に応じて２つの動
作周波数ｆ1あるいはｆ2を選択するとともに、電流駆動
能力を２段階に分けている。
【００１３】昇圧回路全体に消費する消費電流Ｉは、負
荷に流れる電流をＩl、ＭＯＳスイッチのソース−ドレ
インの寄生容量に充放電で消費される電流をＩp、ＭＯ
Ｓスイッチのゲートを駆動するための電流Ｉdそしてス
イッチ切り換え時の貫通電流Ｉtとすると、以下のよう
に表される。 Ｉ＝Ｉl＋Ｉp＋Ｉd＋Ｉt ・・・（１）
荷に流れる電流をＩl、ＭＯＳスイッチのソース−ドレ
インの寄生容量に充放電で消費される電流をＩp、ＭＯ
Ｓスイッチのゲートを駆動するための電流Ｉdそしてス
イッチ切り換え時の貫通電流Ｉtとすると、以下のよう
に表される。 Ｉ＝Ｉl＋Ｉp＋Ｉd＋Ｉt ・・・（１）
【００１４】上述の式（１）において、第１項の負荷に
流れる電流Ｉlは回路に関係ない項目である。また、第
４項のスイッチ切り換え時の貫通電流Ｉtは、２つのスイ
ッチ切り換えのタイミングをオフ／オフ状態で実施すれ
ば０にできるので、ここでは無視し、第２項および第３
項について考える。
流れる電流Ｉlは回路に関係ない項目である。また、第
４項のスイッチ切り換え時の貫通電流Ｉtは、２つのスイ
ッチ切り換えのタイミングをオフ／オフ状態で実施すれ
ば０にできるので、ここでは無視し、第２項および第３
項について考える。
【００１５】ここで、第２項および第３項とも、スイッ
チングに関る消費電流でスイッチのソース−ドレインの
寄生容量をＣp、ゲート容量をＣgとして、スイッチをオ
ン／オフする信号の周波数をｆとする。
チングに関る消費電流でスイッチのソース−ドレインの
寄生容量をＣp、ゲート容量をＣgとして、スイッチをオ
ン／オフする信号の周波数をｆとする。
【００１６】ここで寄生容量Ｃpの充放電は、接地電位
ＧＮＤと入力電圧ＶREF間、または入力電圧ＶREFと出力
電圧ＶOUT（即ち入力電圧ＶREFの２倍）間であるので、
寄生電荷Ｑpとして、Ｑp＝Ｃp・ＶREFの充放電が行われ
ている。
ＧＮＤと入力電圧ＶREF間、または入力電圧ＶREFと出力
電圧ＶOUT（即ち入力電圧ＶREFの２倍）間であるので、
寄生電荷Ｑpとして、Ｑp＝Ｃp・ＶREFの充放電が行われ
ている。
【００１７】一方、スイッチのゲート容量Ｃgの充放電
は、接地電圧ＧＮＤと出力電圧ＶOUT（即ち入力電圧ＶR
EFの２倍）間で行われる。これによりゲート電荷Ｑgと
して、Ｑｇ＝Ｃg・２・ＶREFの電荷の充放電が行われてい
る。
は、接地電圧ＧＮＤと出力電圧ＶOUT（即ち入力電圧ＶR
EFの２倍）間で行われる。これによりゲート電荷Ｑgと
して、Ｑｇ＝Ｃg・２・ＶREFの電荷の充放電が行われてい
る。
【００１８】従って昇圧回路の消費電流Ｉは、次のよう
に表される。 Ｉ＝α・ｆ（Ｃp＋２。Ｃg）（αは比例定数） ・・・（２） 故に、この公知例のように周波数を切り換えれば、全体
の消費電流は周波数に比例して減少する。
に表される。 Ｉ＝α・ｆ（Ｃp＋２。Ｃg）（αは比例定数） ・・・（２） 故に、この公知例のように周波数を切り換えれば、全体
の消費電流は周波数に比例して減少する。
【００１９】しかしながら上述の従来例では、ＭＯＳス
イッチのゲート容量Ｃp駆動分の消費電流を考慮してい
ない。即ち、周波数を変えて見かけ上の消費電流を減ら
しているだけなので、昇圧回路全体の動作時の消費電流
は減少しない。
イッチのゲート容量Ｃp駆動分の消費電流を考慮してい
ない。即ち、周波数を変えて見かけ上の消費電流を減ら
しているだけなので、昇圧回路全体の動作時の消費電流
は減少しない。
【００２０】また、ＭＯＳスイッチを直列にして電流駆
動能力を切り換えいるため、スイッチの総数が多くな
り、回路規模が大きくなる。さらに、特定の周波数を切
り換えて用いるので、汎用性に乏しいという問題もあ
る。
動能力を切り換えいるため、スイッチの総数が多くな
り、回路規模が大きくなる。さらに、特定の周波数を切
り換えて用いるので、汎用性に乏しいという問題もあ
る。
【００２１】この発明は、このような背景の下になされ
たもので、動作時の消費電流が小さく、また回路規模が
小さく汎用性に富んだ昇圧回路を提供することを目的と
している。
たもので、動作時の消費電流が小さく、また回路規模が
小さく汎用性に富んだ昇圧回路を提供することを目的と
している。
【００２２】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、入力電圧を
昇圧するコンデンサと、前記コンデンサに電荷を充電す
る第１の切換手段と、前記コンデンサから電荷を放電す
る第２の切換手段と、前記第１および第２の切換手段に
所定のタイミングで駆動信号を供給する駆動手段とを具
備し、前記第１および第２の切換手段の各々は、互いに
並列に接続された第１から第ｎのスイッチ素子から構成
されることを特徴とする。また、請求項２に記載の発明
にあっては、請求項１に記載の昇圧回路では、第１から
第ｎのスイッチ素子は、各々充電側ＭＯＳスイッチと放
電側ＭＯＳスイッチとから構成されることを特徴とす
る。また、請求項３に記載の発明にあっては、請求項２
に記載の昇圧回路では、前記入力電圧と昇圧電圧と比較
する比較手段を具備し、前記比較手段が求める昇圧電圧
の昇圧効率が第１の効率値を越える場合には前記第１の
スイッチ素子以外は充電側ＭＯＳスイッチと放電側ＭＯ
Ｓスイッチとの何れもオフとし、前記昇圧効率が前記第
１の効率値以下になった場合には第２のスイッチ素子を
動作状態とし、以下前記昇圧効率が前記第２の効率値以
下になった場合には第３のスイッチ素子を動作状態とし
・・・、前記昇圧効率が前記第ｎ−１の効率値以下にな
った場合には第ｎのスイッチ素子を動作状態とすること
を特徴とする。また、請求項４に記載の発明にあって
は、請求項３に記載の昇圧回路では、前記各充電側ＭＯ
Ｓスイッチのゲート電極と前記各放電側ＭＯＳスイッチ
のゲート電極とに供給される前記駆動信号を制御するス
イッチ制御手段を具備し、前記スイッチ制御手段は、前
記比較手段が求める昇圧電圧の昇圧効率に応じて第１か
ら第ｎのスイッチ素子の各々の動作状態を制御すること
を特徴とする。また、請求項５に記載の発明にあって
は、入力電圧を昇圧するコンデンサと、前記コンデンサ
に電荷を充電する第１の切換手段と、前記コンデンサか
ら電荷を放電する第２の切換手段と、前記第１および第
２の切換手段に所定のタイミングで駆動信号を供給する
駆動手段とを具備し、前記第１および第２の切換手段の
各々は、充電側ＭＯＳスイッチと放電側ＭＯＳスイッチ
とから構成され互いに並列に接続された第１および第２
のスイッチ素子から構成されることを特徴とする。ま
た、請求項６に記載の発明にあっては、請求項５に記載
の昇圧回路では、前記入力電圧と昇圧電圧と比較する比
較手段と、前記各充電側ＭＯＳスイッチのゲート電極と
前記各放電側ＭＯＳスイッチのゲート電極とに供給され
る前記駆動信号を制御するスイッチ制御手段とを具備
し、前記比較手段が求める昇圧電圧の昇圧効率が９０％
を越える場合に前記スイッチ制御手段は、前記第２のス
イッチ素子を構成する充電側ＭＯＳスイッチと放電側Ｍ
ＯＳスイッチとの何れもオフとし、前記昇圧効率が９０
％以下になった場合には前記第２のスイッチ素子を動作
状態とすることを特徴とする。
ために、請求項１に記載の発明にあっては、入力電圧を
昇圧するコンデンサと、前記コンデンサに電荷を充電す
る第１の切換手段と、前記コンデンサから電荷を放電す
る第２の切換手段と、前記第１および第２の切換手段に
所定のタイミングで駆動信号を供給する駆動手段とを具
備し、前記第１および第２の切換手段の各々は、互いに
並列に接続された第１から第ｎのスイッチ素子から構成
されることを特徴とする。また、請求項２に記載の発明
にあっては、請求項１に記載の昇圧回路では、第１から
第ｎのスイッチ素子は、各々充電側ＭＯＳスイッチと放
電側ＭＯＳスイッチとから構成されることを特徴とす
る。また、請求項３に記載の発明にあっては、請求項２
に記載の昇圧回路では、前記入力電圧と昇圧電圧と比較
する比較手段を具備し、前記比較手段が求める昇圧電圧
の昇圧効率が第１の効率値を越える場合には前記第１の
スイッチ素子以外は充電側ＭＯＳスイッチと放電側ＭＯ
Ｓスイッチとの何れもオフとし、前記昇圧効率が前記第
１の効率値以下になった場合には第２のスイッチ素子を
動作状態とし、以下前記昇圧効率が前記第２の効率値以
下になった場合には第３のスイッチ素子を動作状態とし
・・・、前記昇圧効率が前記第ｎ−１の効率値以下にな
った場合には第ｎのスイッチ素子を動作状態とすること
を特徴とする。また、請求項４に記載の発明にあって
は、請求項３に記載の昇圧回路では、前記各充電側ＭＯ
Ｓスイッチのゲート電極と前記各放電側ＭＯＳスイッチ
のゲート電極とに供給される前記駆動信号を制御するス
イッチ制御手段を具備し、前記スイッチ制御手段は、前
記比較手段が求める昇圧電圧の昇圧効率に応じて第１か
ら第ｎのスイッチ素子の各々の動作状態を制御すること
を特徴とする。また、請求項５に記載の発明にあって
は、入力電圧を昇圧するコンデンサと、前記コンデンサ
に電荷を充電する第１の切換手段と、前記コンデンサか
ら電荷を放電する第２の切換手段と、前記第１および第
２の切換手段に所定のタイミングで駆動信号を供給する
駆動手段とを具備し、前記第１および第２の切換手段の
各々は、充電側ＭＯＳスイッチと放電側ＭＯＳスイッチ
とから構成され互いに並列に接続された第１および第２
のスイッチ素子から構成されることを特徴とする。ま
た、請求項６に記載の発明にあっては、請求項５に記載
の昇圧回路では、前記入力電圧と昇圧電圧と比較する比
較手段と、前記各充電側ＭＯＳスイッチのゲート電極と
前記各放電側ＭＯＳスイッチのゲート電極とに供給され
る前記駆動信号を制御するスイッチ制御手段とを具備
し、前記比較手段が求める昇圧電圧の昇圧効率が９０％
を越える場合に前記スイッチ制御手段は、前記第２のス
イッチ素子を構成する充電側ＭＯＳスイッチと放電側Ｍ
ＯＳスイッチとの何れもオフとし、前記昇圧効率が９０
％以下になった場合には前記第２のスイッチ素子を動作
状態とすることを特徴とする。
【００２３】この発明によれば、入力電圧を昇圧するコ
ンデンサとコンデンサに電荷を充電する第１の切換手段
とコンデンサから電荷を放電する第２の切換手段と第１
および第２の切換手段に所定のタイミングで駆動信号を
供給する駆動手段とから成る昇圧回路において、第１お
よび第２の切換手段の各々を、互いに並列に接続された
第１から第ｎのスイッチ素子から構成する。また、第１
から第ｎのスイッチ素子を、各々充電側ＭＯＳスイッチ
と放電側ＭＯＳスイッチとによって構成する。この場
合、比較手段によって入力電圧と昇圧電圧とを比較し、
比較手段が求める昇圧電圧の昇圧効率が第１の効率値を
越える場合には第１のスイッチ素子以外は充電側ＭＯＳ
スイッチと放電側ＭＯＳスイッチとの何れもオフとし、
昇圧効率が第１の効率値以下になった場合には第２のス
イッチ素子を動作状態とし、以下昇圧効率が第２の効率
値以下になった場合には第３のスイッチ素子を動作状態
とし・・・、昇圧効率が第ｎ−１の効率値以下になった
場合には第ｎのスイッチ素子を動作状態とする。また、
比較手段が求める昇圧電圧の昇圧効率に応じて、スイッ
チ制御手段が第１から第ｎのスイッチ素子の各々の各充
電側ＭＯＳスイッチのゲート電極と各放電側ＭＯＳスイ
ッチのゲート電極とに供給される駆動信号を制御する。
あるいは、入力電圧を昇圧するコンデンサとコンデンサ
に電荷を充電する第１の切換手段とコンデンサから電荷
を放電する第２の切換手段と第１および第２の切換手段
に所定のタイミングで駆動信号を供給する駆動手段とか
ら成る昇圧回路において、第１および第２の切換手段の
各々を、充電側ＭＯＳスイッチと放電側ＭＯＳスイッチ
とから構成され互いに並列に接続された第１および第２
のスイッチ素子から構成する。この場合、比較手段は入
力電圧と昇圧電圧と比較し、比較手段が求める昇圧電圧
の昇圧効率が９０％を越える場合にスイッチ制御手段
は、第２のスイッチ素子を構成する充電側ＭＯＳスイッ
チと放電側ＭＯＳスイッチとの何れもオフとし、昇圧効
率が９０％以下になった場合には第２のスイッチ素子を
動作状態とする。
ンデンサとコンデンサに電荷を充電する第１の切換手段
とコンデンサから電荷を放電する第２の切換手段と第１
および第２の切換手段に所定のタイミングで駆動信号を
供給する駆動手段とから成る昇圧回路において、第１お
よび第２の切換手段の各々を、互いに並列に接続された
第１から第ｎのスイッチ素子から構成する。また、第１
から第ｎのスイッチ素子を、各々充電側ＭＯＳスイッチ
と放電側ＭＯＳスイッチとによって構成する。この場
合、比較手段によって入力電圧と昇圧電圧とを比較し、
比較手段が求める昇圧電圧の昇圧効率が第１の効率値を
越える場合には第１のスイッチ素子以外は充電側ＭＯＳ
スイッチと放電側ＭＯＳスイッチとの何れもオフとし、
昇圧効率が第１の効率値以下になった場合には第２のス
イッチ素子を動作状態とし、以下昇圧効率が第２の効率
値以下になった場合には第３のスイッチ素子を動作状態
とし・・・、昇圧効率が第ｎ−１の効率値以下になった
場合には第ｎのスイッチ素子を動作状態とする。また、
比較手段が求める昇圧電圧の昇圧効率に応じて、スイッ
チ制御手段が第１から第ｎのスイッチ素子の各々の各充
電側ＭＯＳスイッチのゲート電極と各放電側ＭＯＳスイ
ッチのゲート電極とに供給される駆動信号を制御する。
あるいは、入力電圧を昇圧するコンデンサとコンデンサ
に電荷を充電する第１の切換手段とコンデンサから電荷
を放電する第２の切換手段と第１および第２の切換手段
に所定のタイミングで駆動信号を供給する駆動手段とか
ら成る昇圧回路において、第１および第２の切換手段の
各々を、充電側ＭＯＳスイッチと放電側ＭＯＳスイッチ
とから構成され互いに並列に接続された第１および第２
のスイッチ素子から構成する。この場合、比較手段は入
力電圧と昇圧電圧と比較し、比較手段が求める昇圧電圧
の昇圧効率が９０％を越える場合にスイッチ制御手段
は、第２のスイッチ素子を構成する充電側ＭＯＳスイッ
チと放電側ＭＯＳスイッチとの何れもオフとし、昇圧効
率が９０％以下になった場合には第２のスイッチ素子を
動作状態とする。
【００２４】
【発明の実施の形態】Ａ．第１の実施の形態 以下に、本発明について説明する。図１は、本発明の第
１の実施の形態にかかる昇圧回路の構成を示す接続図で
ある。図１においてＰ1は入力電圧ＶREFが供給される入
力端子、Ｐ2は出力電圧が出力される出力端子である。こ
の出力端子Ｐ1は、入力端子Ｐ2の２倍の電圧を出力す
る。
１の実施の形態にかかる昇圧回路の構成を示す接続図で
ある。図１においてＰ1は入力電圧ＶREFが供給される入
力端子、Ｐ2は出力電圧が出力される出力端子である。こ
の出力端子Ｐ1は、入力端子Ｐ2の２倍の電圧を出力す
る。
【００２５】Ｍ１〜Ｍ８は、各々充放電用のＭＯＳスイ
ッチであり、ＭＯＳスイッチＭ１とＭ２、ＭＯＳスイッ
チＭ３とＭ４、ＭＯＳスイッチＭ５とＭ６、そしてＭＯ
ＳスイッチＭ７とＭ８とは、それぞれ並列に接続されて
いる。
ッチであり、ＭＯＳスイッチＭ１とＭ２、ＭＯＳスイッ
チＭ３とＭ４、ＭＯＳスイッチＭ５とＭ６、そしてＭＯ
ＳスイッチＭ７とＭ８とは、それぞれ並列に接続されて
いる。
【００２６】これらＭＯＳスイッチＭ１とＭ２ならびに
ＭＯＳスイッチＭ７とＭ８がオンになることでコンデン
サＣaに充電し、ＭＯＳスイッチＭ３とＭ４ならびにＭＯ
ＳスイッチＭ５とＭ６がオンになることでコンデンサＣ
aから放電する。
ＭＯＳスイッチＭ７とＭ８がオンになることでコンデン
サＣaに充電し、ＭＯＳスイッチＭ３とＭ４ならびにＭＯ
ＳスイッチＭ５とＭ６がオンになることでコンデンサＣ
aから放電する。
【００２７】タイミング生成回路２は、所定のタイミン
グで上述のＭＯＳスイッチＭ１〜Ｍ８のオン／オフを制
御する。比較演算回路１には入力電圧ＶREFと出力電圧
ＶOUTとが入力されて、所望の昇圧電圧が出力されてい
るかを監視する。
グで上述のＭＯＳスイッチＭ１〜Ｍ８のオン／オフを制
御する。比較演算回路１には入力電圧ＶREFと出力電圧
ＶOUTとが入力されて、所望の昇圧電圧が出力されてい
るかを監視する。
【００２８】スイッチ制御回路３は２つのゲート素子、
オアゲートＧ1とアンドゲートＧ2とから構成され、比較
演算回路１の出力に基づいて、タイミング生成回路２か
ら各ＭＯＳスイッチＭ１〜Ｍ８のゲート電極に供給され
る信号を制御する。
オアゲートＧ1とアンドゲートＧ2とから構成され、比較
演算回路１の出力に基づいて、タイミング生成回路２か
ら各ＭＯＳスイッチＭ１〜Ｍ８のゲート電極に供給され
る信号を制御する。
【００２９】このオアゲートＧ1の入力端の一方には、
コンデンサＣaを放電するＭＯＳスイッチＭ４ならびに
Ｍ６のゲート電極に印加される信号ｆ1が入力され、入力
端の他方には比較演算回路１の出力信号が入力される。
コンデンサＣaを放電するＭＯＳスイッチＭ４ならびに
Ｍ６のゲート電極に印加される信号ｆ1が入力され、入力
端の他方には比較演算回路１の出力信号が入力される。
【００３０】またアンドゲートＧ2の入力端の一方に
は、コンデンサＣaに充電するＭＯＳスイッチＭ２なら
びにＭ８のデート電極に印加される信号ｆ2が入力さ
れ、入力端の他方には比較演算回路１の反転出力信号が
入力される。
は、コンデンサＣaに充電するＭＯＳスイッチＭ２なら
びにＭ８のデート電極に印加される信号ｆ2が入力さ
れ、入力端の他方には比較演算回路１の反転出力信号が
入力される。
【００３１】ここで、昇圧効率を９０％以上を設定した
場合の本実施の形態の動作について説明する。この場
合、出力電圧ＶOUTの１／２の電圧と入力電圧ＶREFの９
／１０レベルとを比較して、ＶOUT／２＞９・ＶREF／１
０である場合に、比較演算回路１の出力レベルが“Ｈ
（Ｈigh）”となるように設定する。
場合の本実施の形態の動作について説明する。この場
合、出力電圧ＶOUTの１／２の電圧と入力電圧ＶREFの９
／１０レベルとを比較して、ＶOUT／２＞９・ＶREF／１
０である場合に、比較演算回路１の出力レベルが“Ｈ
（Ｈigh）”となるように設定する。
【００３２】例えば、本実施の形態に負荷が接続されて
いない状況では、電流が出力される必要がない。従って
昇圧電圧も２・ＶREFとなり、昇圧効率も殆ど１００％に
近い値となる。このため、比較演算回路１の出力は
“Ｈ”となる。
いない状況では、電流が出力される必要がない。従って
昇圧電圧も２・ＶREFとなり、昇圧効率も殆ど１００％に
近い値となる。このため、比較演算回路１の出力は
“Ｈ”となる。
【００３３】この時、ＭＯＳスイッチＭ１、Ｍ３、Ｍ５
ならびにＭ７はタイミング生成回路２の出力信号ｆ1、
ｆ2に関らずオフとなる。即ち、タイミング生成回路２
やオアゲートＧ1、アンドゲートＧ2が駆動すべきＭＯＳ
スイッチのゲート数は半分になる。このため、ＭＯＳス
イッチのソース−ドレインの寄生容量Ｃp（上述の式
（２）参照）が半分となるので、消費電流も半分に近い
値となる。
ならびにＭ７はタイミング生成回路２の出力信号ｆ1、
ｆ2に関らずオフとなる。即ち、タイミング生成回路２
やオアゲートＧ1、アンドゲートＧ2が駆動すべきＭＯＳ
スイッチのゲート数は半分になる。このため、ＭＯＳス
イッチのソース−ドレインの寄生容量Ｃp（上述の式
（２）参照）が半分となるので、消費電流も半分に近い
値となる。
【００３４】次に、本実施の形態に負荷が接続された場
合について説明する。出力電流の増加に伴って、ＭＯＳ
スイッチの抵抗の損失等により出力電圧ＶOUTが下が
り、９０％以下の昇圧効率になると、比較演算回路１の
出力が“Ｌ”となる。
合について説明する。出力電流の増加に伴って、ＭＯＳ
スイッチの抵抗の損失等により出力電圧ＶOUTが下が
り、９０％以下の昇圧効率になると、比較演算回路１の
出力が“Ｌ”となる。
【００３５】従って、オアゲートＧ1ならびにアンドゲ
ートＧ2の働きによりタイミング生成回路２の出力信号
ｆ1ならびにｆ2は、直接ＭＯＳスイッチＭ３、Ｍ５ある
いはＭＯＳスイッチＭ１、Ｍ７のゲート電極に印加され
る。このため、ＭＯＳスイッチ全体の抵抗値を下げて電
流駆動能力を増加させるので、電流駆動能力が維持され
る。
ートＧ2の働きによりタイミング生成回路２の出力信号
ｆ1ならびにｆ2は、直接ＭＯＳスイッチＭ３、Ｍ５ある
いはＭＯＳスイッチＭ１、Ｍ７のゲート電極に印加され
る。このため、ＭＯＳスイッチ全体の抵抗値を下げて電
流駆動能力を増加させるので、電流駆動能力が維持され
る。
【００３６】即ち本実施の形態では、昇圧用コンデンサ
を充放電するＭＯＳスイッチを分割して制御し、負荷に
応じて駆動するゲート負荷を変えている。このため、昇
圧回路の動作電流中で大きな割合を占めているゲートの
駆動電流を状況に応じて減らすことが可能である。ま
た、比較演算回路にヒステリシスを持たせることによ
り、上述の切り換えをより安定して行なうことも可能に
なる。
を充放電するＭＯＳスイッチを分割して制御し、負荷に
応じて駆動するゲート負荷を変えている。このため、昇
圧回路の動作電流中で大きな割合を占めているゲートの
駆動電流を状況に応じて減らすことが可能である。ま
た、比較演算回路にヒステリシスを持たせることによ
り、上述の切り換えをより安定して行なうことも可能に
なる。
【００３７】Ｂ．第２の実施の形態 図２は、本発明の第２の実施の形態にかかる昇圧回路の
構成を示す接続図である。上述の第１の実施の形態で
は、２倍昇圧回路においてＭＯＳスイッチを２つに分割
した例を挙げて説明した。本発明は図２に示すようにｎ
倍昇圧回路に適用することも可能であり、スイッチをｍ
分割することも可能である。
構成を示す接続図である。上述の第１の実施の形態で
は、２倍昇圧回路においてＭＯＳスイッチを２つに分割
した例を挙げて説明した。本発明は図２に示すようにｎ
倍昇圧回路に適用することも可能であり、スイッチをｍ
分割することも可能である。
【００３８】ｎ倍昇圧回路では、図２に示すようにｎ−
１個の昇圧用コンデンサが必要で、各コンデンサの両端
の各々に２つの電位を選択するスイッチＳＷaあるいは
ＳＷbが接続された構成となり、２倍昇圧回路が直列に
接続される。
１個の昇圧用コンデンサが必要で、各コンデンサの両端
の各々に２つの電位を選択するスイッチＳＷaあるいは
ＳＷbが接続された構成となり、２倍昇圧回路が直列に
接続される。
【００３９】図３は、スイッチＳＷaおよびスイッチＳ
Ｗbの詳細な構成を示す接続図であり、図３（ａ）はス
イッチＳＷaの構成を示し、図３（ｂ）はスイッチＳＷb
の構成を示している。
Ｗbの詳細な構成を示す接続図であり、図３（ａ）はス
イッチＳＷaの構成を示し、図３（ｂ）はスイッチＳＷb
の構成を示している。
【００４０】図３に示すようにスイッチＳＷaあるいは
ＳＷbは、各々ｍ分割されたＰチャネルＭＯＳトランジ
スタ（ＭＰ１からＭＰm）、あるいはＮチャネルＭＯＳト
ランジスタ（ＭＮ１からＭＮm）から構成されている。
ＳＷbは、各々ｍ分割されたＰチャネルＭＯＳトランジ
スタ（ＭＰ１からＭＰm）、あるいはＮチャネルＭＯＳト
ランジスタ（ＭＮ１からＭＮm）から構成されている。
【００４１】各スイッチＳＷaあるいはＳＷbは、発振回
路５の出力に基づいて駆動される。この駆動タイミング
は、昇圧回路の出力電圧ＶOUTが供給されているｍビット
Ａ／Ｄ（Ａnalog／Ｄigital：アナログ−ディジタル変
換回路）４が、スイッチ制御回路６を介して制御する。
路５の出力に基づいて駆動される。この駆動タイミング
は、昇圧回路の出力電圧ＶOUTが供給されているｍビット
Ａ／Ｄ（Ａnalog／Ｄigital：アナログ−ディジタル変
換回路）４が、スイッチ制御回路６を介して制御する。
【００４２】このように本実施の形態では、負荷駆動に
よる昇圧状況に応じて、昇圧回路を駆動するＭＯＳスイ
ッチの抵抗値と、その駆動ゲート容量を変えることで、
無駄な動作による消費電流やノイズを抑えている。
よる昇圧状況に応じて、昇圧回路を駆動するＭＯＳスイ
ッチの抵抗値と、その駆動ゲート容量を変えることで、
無駄な動作による消費電流やノイズを抑えている。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、入力電圧を昇圧するコンデンサとコンデンサに電荷
を充電する第１の切換手段とコンデンサから電荷を放電
する第２の切換手段と第１および第２の切換手段に所定
のタイミングで駆動信号を供給する駆動手段とから成る
昇圧回路において、第１および第２の切換手段の各々
を、互いに並列に接続された第１から第ｎのスイッチ素
子から構成する。また、第１から第ｎのスイッチ素子
を、各々充電側ＭＯＳスイッチと放電側ＭＯＳスイッチ
とによって構成する。この場合、比較手段によって入力
電圧と昇圧電圧とを比較し、比較手段が求める昇圧電圧
の昇圧効率が第１の効率値を越える場合には第１のスイ
ッチ素子以外は充電側ＭＯＳスイッチと放電側ＭＯＳス
イッチとの何れもオフとし、昇圧効率が第１の効率値以
下になった場合には第２のスイッチ素子を動作状態と
し、以下昇圧効率が第２の効率値以下になった場合には
第３のスイッチ素子を動作状態とし・・・、昇圧効率が
第ｎ−１の効率値以下になった場合には第ｎのスイッチ
素子を動作状態とする。また、比較手段が求める昇圧電
圧の昇圧効率に応じて、スイッチ制御手段が第１から第
ｎのスイッチ素子の各々の各充電側ＭＯＳスイッチのゲ
ート電極と各放電側ＭＯＳスイッチのゲート電極とに供
給される駆動信号を制御するので、動作時の消費電流が
小さい昇圧回路が実現可能であるという効果が得られ
る。あるいは、入力電圧を昇圧するコンデンサとコンデ
ンサに電荷を充電する第１の切換手段とコンデンサから
電荷を放電する第２の切換手段と第１および第２の切換
手段に所定のタイミングで駆動信号を供給する駆動手段
とから成る昇圧回路において、第１および第２の切換手
段の各々を、充電側ＭＯＳスイッチと放電側ＭＯＳスイ
ッチとから構成され互いに並列に接続された第１および
第２のスイッチ素子から構成する。この場合、比較手段
は入力電圧と昇圧電圧と比較し、比較手段が求める昇圧
電圧の昇圧効率が９０％を越える場合にスイッチ制御手
段は、第２のスイッチ素子を構成する充電側ＭＯＳスイ
ッチと放電側ＭＯＳスイッチとの何れもオフとし、昇圧
効率が９０％以下になった場合には第２のスイッチ素子
を動作状態とするので、回路規模が小さく汎用性に富ん
だ昇圧回路が実現可能であるという効果が得られる。
ば、入力電圧を昇圧するコンデンサとコンデンサに電荷
を充電する第１の切換手段とコンデンサから電荷を放電
する第２の切換手段と第１および第２の切換手段に所定
のタイミングで駆動信号を供給する駆動手段とから成る
昇圧回路において、第１および第２の切換手段の各々
を、互いに並列に接続された第１から第ｎのスイッチ素
子から構成する。また、第１から第ｎのスイッチ素子
を、各々充電側ＭＯＳスイッチと放電側ＭＯＳスイッチ
とによって構成する。この場合、比較手段によって入力
電圧と昇圧電圧とを比較し、比較手段が求める昇圧電圧
の昇圧効率が第１の効率値を越える場合には第１のスイ
ッチ素子以外は充電側ＭＯＳスイッチと放電側ＭＯＳス
イッチとの何れもオフとし、昇圧効率が第１の効率値以
下になった場合には第２のスイッチ素子を動作状態と
し、以下昇圧効率が第２の効率値以下になった場合には
第３のスイッチ素子を動作状態とし・・・、昇圧効率が
第ｎ−１の効率値以下になった場合には第ｎのスイッチ
素子を動作状態とする。また、比較手段が求める昇圧電
圧の昇圧効率に応じて、スイッチ制御手段が第１から第
ｎのスイッチ素子の各々の各充電側ＭＯＳスイッチのゲ
ート電極と各放電側ＭＯＳスイッチのゲート電極とに供
給される駆動信号を制御するので、動作時の消費電流が
小さい昇圧回路が実現可能であるという効果が得られ
る。あるいは、入力電圧を昇圧するコンデンサとコンデ
ンサに電荷を充電する第１の切換手段とコンデンサから
電荷を放電する第２の切換手段と第１および第２の切換
手段に所定のタイミングで駆動信号を供給する駆動手段
とから成る昇圧回路において、第１および第２の切換手
段の各々を、充電側ＭＯＳスイッチと放電側ＭＯＳスイ
ッチとから構成され互いに並列に接続された第１および
第２のスイッチ素子から構成する。この場合、比較手段
は入力電圧と昇圧電圧と比較し、比較手段が求める昇圧
電圧の昇圧効率が９０％を越える場合にスイッチ制御手
段は、第２のスイッチ素子を構成する充電側ＭＯＳスイ
ッチと放電側ＭＯＳスイッチとの何れもオフとし、昇圧
効率が９０％以下になった場合には第２のスイッチ素子
を動作状態とするので、回路規模が小さく汎用性に富ん
だ昇圧回路が実現可能であるという効果が得られる。
【００４４】即ち、本発明では従来の回路とは異なり、
昇圧回路の周波数を変えることなく、負荷に応じて昇圧
回路の駆動能力ならびに動作するＭＯＳスイッチの総ゲ
ート容量を変え、消費電流を抑えている。
昇圧回路の周波数を変えることなく、負荷に応じて昇圧
回路の駆動能力ならびに動作するＭＯＳスイッチの総ゲ
ート容量を変え、消費電流を抑えている。
【００４５】また、ＭＯＳスイッチを分割することによ
り実施できるので、従来と変らない規模で実施できる。
さらに、従来のように周波数を変えて消費電流を抑える
必要がなく、既存のタイミング回路に数個のゲートと比
較回路を追加して実施できるので、汎用性が高い。
り実施できるので、従来と変らない規模で実施できる。
さらに、従来のように周波数を変えて消費電流を抑える
必要がなく、既存のタイミング回路に数個のゲートと比
較回路を追加して実施できるので、汎用性が高い。
【図１】 本発明の第１の実施の形態にかかる昇圧回路
の構成を示す接続図である。
の構成を示す接続図である。
【図２】 本発明の第２の実施の形態にかかる昇圧回路
の構成を示す接続図である。
の構成を示す接続図である。
【図３】
【図４】 従来から用いられている昇圧回路の原理を示
す接続図である。
す接続図である。
【図５】 図４に示したような昇圧原理を用いた２倍昇
圧回路の例を示す接続図である。
圧回路の例を示す接続図である。
【図６】 電流能力や周波数を選択することにより消費
電流を抑える昇圧回路の構成例を示す接続図である。
電流を抑える昇圧回路の構成例を示す接続図である。
１ 比較演算回路（比較手段） ２ タイミング発生回路（駆動手段） ３ スイッチ制御回路（スイッチ制御手段） ４ ｍビットＡ／Ｄ（比較手段） ５ 発振回路（駆動手段） ６ スイッチ制御回路（スイッチ制御手段） Ｃa コンデンサ Ｍ１、Ｍ２、Ｍ７、Ｍ８ ＮチャネルＭＯＳスイッチ
（ＭＯＳスイッチ） Ｍ３、Ｍ４、Ｍ５、Ｍ６ ＰチャネルＭＯＳスイッチ
（ＭＯＳスイッチ） ＭＮ ＮチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＭＰ ＰチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＳＷa スイッチ（第２の切換手段） ＳＷb スイッチ（第１の切換手段）
（ＭＯＳスイッチ） Ｍ３、Ｍ４、Ｍ５、Ｍ６ ＰチャネルＭＯＳスイッチ
（ＭＯＳスイッチ） ＭＮ ＮチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＭＰ ＰチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＳＷa スイッチ（第２の切換手段） ＳＷb スイッチ（第１の切換手段）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図５は、従来から用いられている昇圧回路
の原理を示す接続図であり、入力電圧ＶＲＥＦを約２倍
に昇圧した出力電圧ＶＯＵＴを出力する２倍昇圧回路で
ある。図５において、出力端子には昇圧された電位の電
荷を蓄えるコンデンサＣｂが接続されている。一方コン
デンサＣａは、電荷を蓄えて上述のコンデンサＣｂに電
荷を分配する昇圧用のコンデンサである。
の原理を示す接続図であり、入力電圧ＶＲＥＦを約２倍
に昇圧した出力電圧ＶＯＵＴを出力する２倍昇圧回路で
ある。図５において、出力端子には昇圧された電位の電
荷を蓄えるコンデンサＣｂが接続されている。一方コン
デンサＣａは、電荷を蓄えて上述のコンデンサＣｂに電
荷を分配する昇圧用のコンデンサである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】次に、ＳＷ１およびＳＷ２が共に接点ｂ側
に切り換わると、コンデンサＣａの正極側（図５では上
側）はコンデンサＣｂと接続される。このため、コンデ
ンサＣａに蓄えられている電荷Ｑは分配され、コンデン
サＣｂに電荷Ｑの一部Ｑ′が充電される。
に切り換わると、コンデンサＣａの正極側（図５では上
側）はコンデンサＣｂと接続される。このため、コンデ
ンサＣａに蓄えられている電荷Ｑは分配され、コンデン
サＣｂに電荷Ｑの一部Ｑ′が充電される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図６は、図５に示したような昇圧原理を用
いた２倍昇圧回路の例を示す接続図である。この図６
は、図５に示したＳＷ１およびＳＷ２を、各々Ｎチャネ
ルＭＯＳ（Ｍｅｔａ１−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）スイッチＭ７、Ｍ８あるいはＰチャネルＭ
ＯＳスイッチＭ９、Ｍ１０に置き換えた例を示してい
る。
いた２倍昇圧回路の例を示す接続図である。この図６
は、図５に示したＳＷ１およびＳＷ２を、各々Ｎチャネ
ルＭＯＳ（Ｍｅｔａ１−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）スイッチＭ７、Ｍ８あるいはＰチャネルＭ
ＯＳスイッチＭ９、Ｍ１０に置き換えた例を示してい
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明が解決しようとする課題】一方、周辺装置の状況
に応じて、電流能力や周波数を選択することにより、消
費電流を抑える昇圧回路も考えられている。例えば、特
開平５−６４４２９号公報に示されるものがその例であ
り、図７はこのような昇圧回路の例を示す接続図であ
る。この図７に示す例では、昇圧電位に応じて２つの動
作周波数ｆ１あるいはｆ２を選択するとともに、電流駆
動能力を２段階に分けている。
に応じて、電流能力や周波数を選択することにより、消
費電流を抑える昇圧回路も考えられている。例えば、特
開平５−６４４２９号公報に示されるものがその例であ
り、図７はこのような昇圧回路の例を示す接続図であ
る。この図７に示す例では、昇圧電位に応じて２つの動
作周波数ｆ１あるいはｆ２を選択するとともに、電流駆
動能力を２段階に分けている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】図３および図４は、スイッチＳＷａおよび
スイッチＳＷｂの詳細な構成を示す接続図であり、図３
はスイッチＳＷａの構成を示し、図４はスイッチＳＷｂ
の構成を示している。
スイッチＳＷｂの詳細な構成を示す接続図であり、図３
はスイッチＳＷａの構成を示し、図４はスイッチＳＷｂ
の構成を示している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】図３および図４に示すようにスイッチＳＷ
ａあるいはＳＷｂは、各々ｍ分割されたＰチャネルＭＯ
Ｓトランジスタ（ＭＰ１からＭＰｍ）、あるいはＮチャ
ネルＭＯＳトランジスタ（ＭＮ１からＭＮｍ）から構成
されている。
ａあるいはＳＷｂは、各々ｍ分割されたＰチャネルＭＯ
Ｓトランジスタ（ＭＰ１からＭＰｍ）、あるいはＮチャ
ネルＭＯＳトランジスタ（ＭＮ１からＭＮｍ）から構成
されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態にかかる昇圧回路
の構成を示す接続図である。
の構成を示す接続図である。
【図２】 本発明の第２の実施の形態にかかる昇圧回路
の構成を示す接続図である。
の構成を示す接続図である。
【図３】 同実施の形態における、スイッチＳＷａの詳
細な構成を示す接続図である。
細な構成を示す接続図である。
【図４】 同実施の形態における、スイッチＳＷｂの詳
細な構成を示す接続図である。
細な構成を示す接続図である。
【図５】 従来から用いられている昇圧回路の原理を示
す接続図である。
す接続図である。
【図６】 図５に示したような昇圧原理を用いた２倍昇
圧回路の例を示す接続図である。
圧回路の例を示す接続図である。
【図７】 電流能力や周波数を選択することにより消費
電流を抑える昇圧回路の構成例を示す接続図である。
電流を抑える昇圧回路の構成例を示す接続図である。
【符号の説明】 １ 比較演算回路（比較手段） ２ タイミング発生回路（駆動手段） ３ スイッチ制御回路（スイッチ制御手段） ４ ｍビットＡ／Ｄ（比較手段） ５ 発振回路（駆動手段） ６ スイッチ制御回路（スイッチ制御手段） Ｃａ コンデンサ Ｍ１、Ｍ２、Ｍ７、Ｍ８ ＮチャネルＭＯＳスイッチ
（ＭＯＳスイッチ） Ｍ３、Ｍ４、Ｍ５、Ｍ６ ＰチャネルＭＯＳスイッチ
（ＭＯＳスイッチ） ＭＮ ＮチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＭＰ ＰチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＳＷａ スイッチ（第２の切換手段） ＳＷｂ スイッチ（第１の切換手段）
（ＭＯＳスイッチ） Ｍ３、Ｍ４、Ｍ５、Ｍ６ ＰチャネルＭＯＳスイッチ
（ＭＯＳスイッチ） ＭＮ ＮチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＭＰ ＰチャネルＭＯＳスイッチ（ＭＯＳスイッチ） ＳＷａ スイッチ（第２の切換手段） ＳＷｂ スイッチ（第１の切換手段）
Claims (6)
- 【請求項１】 入力電圧を昇圧するコンデンサと、 前記コンデンサに電荷を充電する第１の切換手段と、 前記コンデンサから電荷を放電する第２の切換手段と、
前記第１および第２の切換手段に所定のタイミングで駆
動信号を供給する駆動手段とを具備し、 前記第１および第２の切換手段の各々は、互いに並列に
接続された第１から第ｎ（ｎは２以上の整数）のスイッ
チ素子から構成されることを特徴とする昇圧回路。 - 【請求項２】 第１から第ｎのスイッチ素子は、 各々充電側ＭＯＳスイッチと放電側ＭＯＳスイッチとか
ら構成されることを特徴とする請求項１に記載の昇圧回
路。 - 【請求項３】 前記入力電圧と昇圧電圧と比較する比較
手段を具備し、 前記比較手段が求める昇圧電圧の昇圧効率が第１の効率
値を越える場合には前記第１のスイッチ素子以外は充電
側ＭＯＳスイッチと放電側ＭＯＳスイッチとの何れもオ
フとし、 前記昇圧効率が前記第１の効率値以下になった場合には
第２のスイッチ素子を動作状態とし、 以下前記昇圧効率が前記第２の効率値以下になった場合
には第３のスイッチ素子を動作状態とし・・・、 前記昇圧効率が前記第ｎ−１の効率値以下になった場合
には第ｎのスイッチ素子を動作状態とすることを特徴と
する請求項２に記載の昇圧回路。 - 【請求項４】 前記各充電側ＭＯＳスイッチのゲート電
極と前記各放電側ＭＯＳスイッチのゲート電極とに供給
される前記駆動信号を制御するスイッチ制御手段を具備
し、 前記スイッチ制御手段は、 前記比較手段が求める昇圧電圧の昇圧効率に応じて第１
から第ｎのスイッチ素子の各々の動作状態を制御するこ
とを特徴とする請求項３に記載の昇圧回路。 - 【請求項５】 入力電圧を昇圧するコンデンサと、 前記コンデンサに電荷を充電する第１の切換手段と、 前記コンデンサから電荷を放電する第２の切換手段と、 前記第１および第２の切換手段に所定のタイミングで駆
動信号を供給する駆動手段とを具備し、 前記第１および第２の切換手段の各々は、充電側ＭＯＳ
スイッチと放電側ＭＯＳスイッチとから構成され互いに
並列に接続された第１および第２のスイッチ素子から構
成されることを特徴とする昇圧回路。 - 【請求項６】 前記入力電圧と昇圧電圧と比較する比較
手段と、 前記各充電側ＭＯＳスイッチのゲート電極と前記各放電
側ＭＯＳスイッチのゲート電極とに供給される前記駆動
信号を制御するスイッチ制御手段とを具備し、 前記比較手段が求める昇圧電圧の昇圧効率が９０％を越
える場合に前記スイッチ制御手段は、前記第２のスイッ
チ素子を構成する充電側ＭＯＳスイッチと放電側ＭＯＳ
スイッチとの何れもオフとし、 前記昇圧効率が９０％以下になった場合には前記第２の
スイッチ素子を動作状態とすることを特徴とする請求項
５に記載の昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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