JP7091431B2 - Ｄｃ／ｄｃコンバータ、スイッチング電源装置 - Google Patents

Description

本発明は、スイッチング電源に用いられるソフトスタート回路を含みＤＣ／ＤＣコンバータ、ないしは、スイッチング電源装置に関する。

＜第１の背景技術＞
ソフトスタート回路を有するＤＣ／ＤＣコンバータは、電子機器、ＯＡ（Ｏｆｆｉｃｅ Ａｕｔｏｍａｔｉｏｎ）機器等に用いられる。電子機器等の起動時において、ソフトスタート回路が用いられることにより、ＤＣ／ＤＣコンバータの出力電圧のオーバーシュートが防止され、電子機器等の誤動作が防止される。また、電子機器等の起動時に発生する突入電流が防止される。

特許文献１には、ソフトスタート回路を有する電流モード同期整流方式ＤＣ／ＤＣコンバータが開示されている。ＤＣ／ＤＣコンバータのソフトスタート期間中において、通常時よりも低い発振周波数で起動した後、この発振周波数を徐々に上昇させることにより基準電圧が低いときに生じる出力電圧の揺れを抑制し、出力電圧をより早く安定状態に移行させることが可能である。

特許文献２には、起動時のソフトスタート動作をディジタル制御により行うＤＣ／ＤＣコンバータが開示されている。特許文献２に記載のソフトスタート回路は、分周器、アキュムレータ及びＤＡ（Ｄｅｇｉｔａｌ Ａｎａｌｏｇ）コンバータを含む。分周器は、周波数信号を分周して分周周波数信号を出力する。アキュムレータは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央演算処理装置）から供給される制御信号と分周周波数信号とに基づいて動作する。ＤＡコンバータは、アキュムレータの出力に基づいてソフトスタート用信号を生成する。これにより、回路構成の変更を行うことなく、起動時のソフトスタート動作を行うことが可能である。

特許文献３には、スイッチング方式のＤＣ／ＤＣコンバータの起動時において、カウンタにより基準電圧を階段状に上昇させることにより出力電圧のオーバーシュートを緩和するソフトスタート回路が開示されている。

＜第２の背景技術＞
従来より、スイッチング電源装置の多くは、過電流を検出したときに出力トランジスタのスイッチング動作を強制的に停止させる過電流保護回路を備えている。なお、過電流保護回路の形式としては、一周期毎にスイッチング動作の強制停止と自己復帰を繰り返すパルスバイパルス形式が一般的である。また、出力トランジスタのオン時間を最小値まで短縮しても過電流の抑制が間に合わない出力地絡時（ＧＮＤショート時）には、スイッチング周波数を引き下げてスイッチング動作の強制停止期間を延長することにより、パルスバイパルス形式での過電流抑制機能を高める手法も提案されている。

なお、上記に関連する従来技術の一例としては、特許文献４を挙げることができる。

＜第３の背景技術＞
従来より、誤差電圧とスロープ電圧との比較結果に基づいて出力トランジスタのＰＷＭ［pulse width modulation］制御を行うスイッチング電源装置が種々のアプリケーションで利用されている。なお、負荷が軽い（＝負荷電流が小さい）ほど、誤差電圧が低下して出力トランジスタのオンデューティが低くなる。そこで、従来のスイッチング電源装置には、誤差電圧がスロープ電圧のオフセットレベルよりも低い間、出力トランジスタのスイッチング動作を停止する機能（いわゆる軽負荷モード）を備えたものが存在する。

なお、上記に関連する従来技術の一例としては、特許文献５を挙げることができる。

特開２０１２－１１４９８７号公報 特開２００８－２４５４３１号公報 特開２００６－２８８０５４号公報 国際公開第２０１０／１３４５１６号 特開２０１３－０２１８１６号公報

＜第１の課題＞
特許文献１では、起動時に基準電圧を徐々に増加させ、通常動作時には基準電圧を一定に保つ基準電圧生成部が設けられている。このような基準電圧生成部の回路構成は複雑である。

特許文献２では、分周器により周波数信号を分周することによりオーバーシュートを緩和している。しかし、周波数を切り替える際に、出力電圧のオーバーシュートが発生する。また、分周器を用いるため回路構成が複雑になる。

特許文献３には、カウンタにより基準電圧を階段状に上昇させることにより出力電圧のオーバーシュートを緩和している。しかし、基準電圧を階段状に上昇させるため、少なからずオーバーシュートが発生する。また、カウンタを用いるため回路構成が複雑になる。

そこで、本発明は、回路構成が複雑化することなく起動時における出力電圧のオーバーシュートが十分に抑制されるソフトスタート回路を含むＤＣ／ＤＣコンバータを提供することを目的とする。

＜第２の課題＞
しかしながら、出力電圧がＧＮＤレベルから立ち上がる降圧型のスイッチング電源装置では、上記したスイッチング周波数の切替機能を導入すると、出力電圧の立ち上げ中にスイッチング周波数の切り替わりが生じる。そのため、起動時における出力リップルの増大を招くという課題があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の問題点に鑑み、起動時における出力リップルの増大を招くことなく、パルスバイパルス形式の過電流抑制機能を高めることのできるスイッチング電源装置を提供することを目的とする。

＜第３の課題＞
しかしながら、従来のスイッチング電源装置では、スロープ電圧のオフセットレベルが固定値とされていた。そのため、軽負荷モード切替時における負荷電流の大きさが入出力設定（＝入力電圧と出力電圧との差）に依存してばらつくという課題があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の問題点に鑑み、軽負荷モード切替時における負荷電流のばらつきを低減することのできるスイッチング電源装置を提供することを目的とする。

＜第１の課題を解決するための手段＞
本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータは、高電位端子と第１のノードとの間に接続される第１トランジスタを含む。低電位端子と第１のノードとの間に接続される第２トランジスタを含む。漸次増加するソフトスタート入力電圧を発生するソフトスタート回路を含む。第１のノードの電圧に基づいて出力端子に生成される出力電圧又は出力電圧と一定の関係を有するフィードバック電圧を参照電圧又はソフトスタート入力電圧と比較し、誤差信号を生成するエラーアンプを含む。ソフトスタート入力電圧又はソフトスタート入力電圧と一定の関係を有するソフトスタート出力電圧を受け、ソフトスタート入力電圧又はソフトスタート出力電圧と比例する可変出力電流を生成する可変出力電流生成部を含む。バイアス電流を生成する定電流源を含む。可変出力電流とバイアス電流とを足し合わせたソフトスタート電流に応じ、周波数が直線的に変化する矩形信号を発生する発振部を含む。矩形信号に基づいてスロープ信号を生成するスロープ回路を含む。誤差信号及びスロープ信号に基づいてパルス幅変調信号を生成するＰＷＭコンパレータを含む。パルス幅変調信号に基づいて第１トランジスタ及び第２トランジスタを交互にオンオフする制御回路部を含む。第１トランジスタ及び第２トランジスタがスイッチング動作を行うことにより高電位端子に印加される入力電圧があらかじめ定められた出力電圧に変換され、出力電圧が出力端子から出力される（第１の構成）。

本発明に係るソフトスタート回路を含む別のＤＣ／ＤＣコンバータは、インダクタを介して高電位端子に接続される第１のノードと低電位端子との間に接続される第１トランジスタを含む。第１のノードと出力端子との間に接続される第２トランジスタを含む。漸次増加するソフトスタート入力電圧を発生するソフトスタート回路を含む。出力端子の出力電圧又は出力電圧と一定の関係を有するフィードバック電圧を参照電圧又はソフトスタート入力電圧と比較し、誤差信号を生成するエラーアンプを含む。ソフトスタート入力電圧又はソフトスタート入力電圧と一定の関係を有するソフトスタート出力電圧を受け、ソフトスタート入力電圧又はソフトスタート出力電圧と比例する可変出力電流を生成する可変出力電流生成部を含む。バイアス電流を生成する定電流源を含む。可変出力電流とバイアス電流とを足し合わせたソフトスタート電流に応じ、周波数が直線的に変化する矩形信号を発生する発振部を含む。矩形信号に基づいてスロープ信号を生成するスロープ回路を含む。誤差信号及びスロープ信号に基づいてパルス幅変調信号を生成するＰＷＭコンパレータを含む。パルス幅変調信号に基づいて第１トランジスタ及び第２トランジスタを交互にオンオフする制御回路部を含む。第１トランジスタ及び第２トランジスタがスイッチング動作を行うことにより高電位端子に印加される入力電圧があらかじめ定められた出力電圧に変換され、出力電圧が出力端子から出力される（第２の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータ又は別のＤＣ／ＤＣコンバータにおいて、ソフトスタート入力電圧又はソフトスタート出力電圧が所定のレベルに達するとソフトスタート入力電圧又はソフトスタート出力電圧がクランプされ、その所定のレベルに応じて矩形信号の周波数が所定の値に固定されてもよい（第３の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータ又は別のＤＣ／ＤＣコンバータにおいて、発振部がリングオシレータ又はＣＲ発振器であってもよい（第４の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータは、高電位端子の電圧と第１のノードの電圧とがスロープ回路に印加され、高電位端子の電圧と第１のノードの電圧との電位差から第１トランジスタに流れる電流を検知する電流制御方式であってもよい（第５の構成）。

本発明に係るソフトスタート回路を含む別のＤＣ／ＤＣコンバータは、第１のノードの電圧と低電位端子の電圧とがスロープ回路に印加され、第１のノードの電圧と低電位端子の電圧との電位差から第１トランジスタに流れる電流を検知する電流制御方式であってもよい（第６の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータ又は別のＤＣ／ＤＣコンバータにおいて、第１トランジスタ及び第２トランジスタがＮＭＯＳトランジスタであってもよい（第７の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータ又は別のＤＣ／ＤＣコンバータにおいて、第１トランジスタがＰＭＯＳトランジスタであり、第２トランジスタがＮＭＯＳトランジスタであってもよい（第８の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータ又は別のＤＣ／ＤＣコンバータにおいて、第１トランジスタ及び第２トランジスタがバイポーラトランジスタであってもよい（第９の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータ又は別のＤＣ／ＤＣコンバータは、出力電圧を分圧することによりフィードバック電圧を生成する第１の抵抗及び第２の抵抗をさらに含んでもよい（第１０の構成）。

本発明に係るソフトスタート回路を含むＤＣ／ＤＣコンバータ又は別のＤＣ／ＤＣコンバータにおいて、可変出力電流生成部は、ソフトスタート入力電圧又はソフトスタート出力電圧を受け、カレントミラー入力電流を生成する第３トランジスタと、カレントミラー入力電流をカレントミラー出力電流に変換するカレントミラー回路と、を含み、カレントミラー出力電流を可変出力電流として出力する構成とすればよい（第１１の構成）。

＜第２の課題を解決するための手段＞
また、本明細書中に開示されているスイッチング電源装置は、入力電圧を降圧して出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、スイッチング周波数でオン信号を生成する発振回路と、前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、前記オン信号と前記オフ信号に応じてオン／オフ制御信号を生成するロジック回路と、前記オン／オフ制御信号に応じて前記スイッチ出力段を駆動するドライバ回路と、前記スイッチ出力段に流れる過電流を検出して前記スイッチ出力段のスイッチング動作を強制的に停止させるパルスバイパルス形式の過電流保護回路と、を有し、前記発振回路は、前記出力電圧または前記帰還電圧に応じて前記スイッチング周波数を変化させる機能を備えており、前記スロープ電圧生成回路は、前記スイッチング周波数に応じて前記スロープ電圧の傾きを変化させる機能を備えている構成（第１２の構成）とされている。

なお、上記第１２の構成から成るスイッチング電源装置において、前記発振回路は、前記出力電圧または前記帰還電圧が低いほど前記スイッチング周波数を引き下げ、前記スロープ電圧生成回路は、前記スイッチング周波数が低いほど前記スロープ電圧の傾きを小さくする構成（第１３の構成）にするとよい。

また、上記第１３の構成から成るスイッチング電源装置において、前記発振回路は、周波数固定の基準クロック信号を生成する基準発振回路部と、前記出力電圧または前記帰還電圧に応じた分周比で前記基準クロック信号を分周することにより前記オン信号を生成する分周回路部と、を含む構成（第１４の構成）にするとよい。

また、上記第１４の構成から成るスイッチング電源装置において、前記分周回路部は、前記基準クロック信号を分周して分周クロック信号を生成する分周処理部と、前記出力電圧または前記帰還電圧を監視して選択制御信号を生成する選択制御部と、前記基準クロック信号と前記分周クロック信号のいずれかを前記オン信号として選択する選択処理部と、を含む構成（第１５の構成）にするとよい。

また、上記第１５の構成から成るスイッチング電源装置において、前記分周処理部は、前記基準クロック信号を相異なる分周比で分周することにより複数の分周クロック信号を生成する複数の分周器を含み、前記選択制御部は、前記出力電圧または前記帰還電圧と相異なる複数の閾値電圧とを比較することにより複数の選択制御信号を生成する複数のコンパレータを含み、前記選択処理部は、複数の選択制御信号に応じて前記基準クロック信号ないし前記分周クロック信号の二者択一を繰り返すことにより前記オン信号を出力する複数のマルチプレクサを含む構成（第１６の構成）にするとよい。

また、上記第１５または第１６の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記選択制御信号に応じて前記スロープ電圧の傾きを変化させる構成（第１７の構成）にするとよい。

また、上記第１７の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、カレントミラーを形成する第１トランジスタ及び第２トランジスタと、前記第１トランジスタの第１端に接続された電流源と、前記第１トランジスタの第２端に接続されたキャパシタと、前記キャパシタに並列接続された充放電スイッチと、前記充放電スイッチのオン／オフ制御を行う充放電制御部と、前記第２トランジスタの第１端に流れる電流を前記スロープ電圧に変換する電流／電圧変換部と、前記第２トランジスタの第２端に接続されており前記選択制御信号に応じて抵抗値が変化する可変抵抗と、を含む構成（第１８の構成）にするとよい。

また、上記第１２～第１８いずれかの構成から成るスイッチング電源装置は、前記スイッチング電源装置の起動時に緩やかに上昇するソフトスタート電圧を生成するソフトスタート電圧生成回路をさらに有し、前記誤差増幅回路は、前記帰還電圧及び前記ソフトスタート電圧の低い方と所定の基準電圧との差分に応じて前記誤差電圧を生成する構成（第１９の構成）にするとよい。

また、上記第１２～第１９いずれかの構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記スイッチ出力段に流れる電流の大きさに応じて前記スロープ電圧の傾きを調整する機能をさらに備えている構成（第２０の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１２～第２０いずれかの構成から成るスイッチング電源装置を有する構成（第２１の構成）とされている。

＜第３の課題を解決するための手段＞

本明細書中に開示されているスイッチング電源装置は、出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力段と、前記出力電圧またはこれに応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、所定のスイッチング周波数でオン信号にパルスを生成する発振回路と、前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、前記オン信号と前記オフ信号に応じてオン／オフ制御信号を生成するロジック回路と、前記オン／オフ制御信号に応じて前記スイッチ出力段を駆動するドライバ回路と、を有し、前記スロープ電圧生成回路は、前記誤差電圧の平衡レベルに追従するように前記スロープ電圧のオフセットレベルを調整する構成（第２２の構成）とされている。

なお、上記第２２の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、入出力設定に依ることなく前記誤差電圧の平衡レベルと前記スロープ電圧のオフセットレベルとの差が一定となるように前記スロープ電圧のオフセットレベルを調整する構成（第２３の構成）にするとよい。

また、上記第２３の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記入力電圧と前記出力電圧の双方に応じて前記スロープ電圧のオフセットレベルを調整する構成（第２４の構成）にするとよい。

また、上記第２４の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記入力電圧に対する前記出力電圧の比が低いほど前記スロープ電圧のオフセットレベルを引き下げ、前記入力電圧に対する前記出力電圧の比が大きいほど前記スロープ電圧のオフセットレベルを引き上げる構成（第２５の構成）にするとよい。

また、上記第２２～第２５いずれかの構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記出力トランジスタのオン期間には前記スロープ電圧を所定のリセットレベルから所定の傾きで上昇させ、前記出力トランジスタのオフ期間には前記スロープ電圧を前記オフセットレベルに維持する構成（第２６の構成）にするとよい。

また、上記第２２～第２６いずれかの構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記スイッチ出力段に流れる電流の大きさに応じて前記スロープ電圧の傾きを調整する構成（第２７の構成）にするとよい。

また、上記第２７の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記スイッチ出力段に流れる電流の大きさに応じて前記スロープ電圧のオフセットレベルを調整する構成（第２８の構成）にするとよい。

また、上記第２６の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記リセットレベルから所定の傾きで上昇する第１電圧を生成する第１電圧生成部と、前記オフセットレベルに相当する第２電圧を生成する第２電圧生成部と、前記オン／オフ制御信号に応じて前記第１電圧と前記第２電圧の一方を前記スロープ電圧として出力するマルチプレクサ部と、を含む構成（第２９の構成）にするとよい。

また、上記第２２～第２９いずれかの構成から成るスイッチング電源装置において、前記ロジック回路は、前記オン信号のパルス生成タイミングで前記誤差電圧が前記スロープ電圧を下回っているときに、前記オフ信号を用いて前記オン信号のパルスをマスクすることにより軽負荷モードに移行する構成（第３０の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第２２～第３０いずれかの構成から成るスイッチング電源装置を有する構成（第３１の構成）とされている。

＜第１の効果＞
本発明によれば、回路構成が複雑化することなく起動時における出力電圧のオーバーシュートが十分に抑制されるソフトスタート回路を含むＤＣ／ＤＣコンバータを提供することができる。

＜第２の効果＞
本明細書中に開示されている発明によれば、起動時における出力リップルの増大を招くことなく、パルスバイパルス形式の過電流抑制機能を高めることのできるスイッチング電源装置を提供することが可能となる。また、分周回路部を形成する回路要素を削減することができるので、スイッチング電源装置の小型化やコストダウンにも貢献することが可能である。

＜第３の効果＞
本明細書中に開示されている発明によれば、軽負荷モード切替時における負荷電流のばらつきを低減することのできるスイッチング電源装置を提供することが可能となる。

本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータの回路図である。 本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータにおけるタイミング図である。 本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータにおけるタイミング図である。 本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータにおける発振周波数（ｆｏｓｃ）－ソフトスタート電流（Ｉｏｓｃ）特性を表す図である。 本発明の第２の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータの回路図である。 スイッチング電源装置の基本構成を示す全体ブロック図 ソフトスタート動作の一例を示すタイミングチャート 過電流保護動作の一例を示すタイミングチャート 過電流保護動作の課題を示すタイミングチャート スイッチング電源装置の第１実施例を示す要部ブロック図 過電流保護動作の改善結果を示すタイミングチャート 分周回路部の一構成例を示すブロック図 分周動作の一例を示すタイミングチャート 分周動作の課題を示すタイミングチャート スイッチング電源装置の第２実施例を示す要部ブロック図 スロープ電圧生成回路の一構成例を示す回路図 分周動作とスロープ調整動作の一例を示すタイミングチャート 出力リップルの改善結果を示すタイミングチャート 軽負荷モード移行動作の課題を示すタイミングチャート（低デューティ） 軽負荷モード移行動作の課題を示すタイミングチャート（高デューティ） スロープ電圧生成回路の一構成例を示す要部ブロック図 スロープ電圧の波形図 第１電圧生成部の一構成例を示す要部ブロック図 第２電圧生成部の第１実施例を示す要部ブロック図 調整電流生成部の一構成例を示す回路図 軽負荷モード移行動作の改善を示すタイミングチャート（低デューティ） 軽負荷モード移行動作の改善を示すタイミングチャート（高デューティ） 第２電圧生成部の第２実施例を示す要部ブロック図 パーソナルコンピュータの外観図

＜第１の実施の形態＞
以下、本発明の第１の実施の形態について図面を参照しながら説明する。

図１は、本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータの回路図である。図１のＤＣ／ＤＣコンバータは、同期整流方式降圧型ＤＣ／ＤＣコンバータである。

図１において、ＤＣ／ＤＣコンバータは、制御回路ＤＲＶ、第１トランジスタＱ１、第２トランジスタＱ２、インダクタＬ、キャパシタＣ１、キャパシタＣ２、抵抗Ｒ１～Ｒ３、エラーアンプＥＲＲ、スロープ回路ＳＬＯＰＥ、ＰＷＭコンパレータＰＷＭ、ソフトスタート回路ＳＳ及び発振回路ＯＳＣから構成される。インダクタＬのインダクタンスは、例えば、０．４７μＨから４７μＨである。キャパシタＣ１の容量は、例えば、１０μＦから１０００μＦである。キャパシタＣ２の容量は、例えば、１０００ｐＦから１０ｎＦである。抵抗Ｒ３の抵抗は、例えば、１ｋΩから２００ｋΩである。

なお、第１トランジスタＱ１及び第２トランジスタＱ２は共にＮＭＯＳトランジスタ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）としているが、第１トランジスタＱ１をＰＭＯＳトランジスタ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）、第２トランジスタＱ２をＮＭＯＳトランジスタとしてもよい。また、第１トランジスタＱ１にＮＭＯＳトランジスタが用いられる場合には、電源端子Ｖｂｂ、ダイオードＤｂ及びキャパシタＣｂｓｔを含むブートストラップ回路が用いられる。ブートストラップ回路によって第１トランジスタＱ１を確実にオンさせることができる。キャパシタＣｂｓｔの容量は、例えば、１００ｎＦから１μＦである。さらに、第１トランジスタＱ１及び第２トランジスタＱ２には、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。

制御回路ＤＲＶは、パルス幅変調（ＰＷＭ；Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御により、第１トランジスタＱ１及び第２トランジスタＱ２を相補的にオンオフする。なお、相補的とは、第１トランジスタＱ１及び第２トランジスタＱ２のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点から第１トランジスタＱ１及び第２トランジスタＱ２のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。

発振回路ＯＳＣは、バッファＢｕ、抵抗Ｒｓｓ、第３トランジスタＱ３～第６トランジスタＱ６、定電流源ＣＣ１、定電流源ＣＣ２及び発振部ＯＳＣｒを含む。発振部ＯＳＣｒは、例えば、インバータ又は差動増幅器をリング状に接続したリングオシレータやＣＲ発信器で構成されている。

次に、図１のソフトスタート回路を含むＤＣ／ＤＣコンバータの回路構成及び回路接続について説明する。

制御回路ＤＲＶの第１の出力端子は第１トランジスタＱ１のゲートＧに接続される。制御回路ＤＲＶの第２の出力端子は第２トランジスタＱ２のゲートＧに接続される。第１トランジスタＱ１のドレインＤは電源端子（高電位端子）Ｖｉｎに接続される。第１トランジスタＱ１のソースＳはノードＮ１に接続される。第２トランジスタＱ２のドレインＤはノードＮ１に接続される。第２トランジスタＱ２のソースＳはグランド端子（低電位端子）ＧＮＤに接続される。インダクタＬはノードＮ１とノードＮ２との間に接続される。キャパシタＣ１は、ノードＮ２とグランド端子ＧＮＤとの間に接続される。インダクタＬ及びキャパシタＣ１により平滑回路が構成される。ノードＮ２は出力端子ＯＵＴに接続される。出力端子ＯＵＴには、負荷ＲＬが接続される。負荷ＲＬとしては、例えば、ＣＰＵが接続される。出力端子ＯＵＴに流れる出力電流Ｉｏｕｔは、例えば、０Ａから２０Ａである。電源端子Ｖｉｎの電圧ｖｉｎは、例えば、２．７Ｖから１００Ｖである。出力端子ＯＵＴに出力される出力電圧Ｖｏｕｔは、例えば、０．６Ｖから１００Ｖである。

キャパシタＣｂｓｔは、ノードＮ１と、ダイオードＤｂのカソードとの間に接続される。ダイオードＤｂのアノードは、電源端子Ｖｂｂに接続される。ダイオードＤｂのアノードは、制御回路ＤＲＶの第３の入力端子に接続される。キャパシタＣｂｓｔ、ダイオードＤｂ及び電源端子Ｖｂｂによりブートストラップ回路が構成される。

抵抗Ｒ１は、ノードＮ２とノードＮ３との間に接続される。抵抗Ｒ２は、ノードＮ３とグランド端子ＧＮＤとの間に接続される。抵抗Ｒ１及び抵抗Ｒ２は分圧回路を構成し、出力端子ＯＵＴの出力電圧Ｖｏｕｔを分圧する。エラーアンプＥＲＲの反転入力端子（－）はノードＮ３に接続される。エラーアンプＥＲＲの第１非反転入力端子（＋）には第１参照電圧Ｖｒｅｆ１が印加される。ソフトスタート回路ＳＳの出力端子は第２非反転入力端子（＋）に接続される。エラーアンプＥＲＲの出力端子はＰＷＭコンパレータＰＷＭの反転入力端子（－）に接続される。キャパシタＣ２はエラーアンプＥＲＲの出力端子及び抵抗Ｒ３の一方の端子に接続される。抵抗Ｒ３の他方の出力端子はグランド端子ＧＮＤに接続される。キャパシタＣ２と抵抗Ｒ３との直列接続回路によって位相補償が行われる。位相補償によってＤＣ／ＤＣコンバータの周波数特性が補正され、安定した状態でＤＣ／ＤＣコンバータが作動される。ＰＷＭコンパレータＰＷＭの出力端子は制御回路ＤＲＶの第１の入力端子に接続される。

また、ソフトスタート回路ＳＳの出力端子はバッファＢｕの第１非反転入力端子（＋）に接続される。バッファＢｕの第２非反転入力端子（＋）には、第２参照電圧Ｖｒｅｆ２が印加される。バッファＢｕの出力端子は、第３トランジスタＱ３のベースＢ及びバッファＢｕの反転入力端子（－）に接続される。第３トランジスタＱ３のコレクタＣはグランド端子ＧＮＤに接続される。第３トランジスタＱ３のエミッタＥは、第４トランジスタＱ４のベースＢ及び定電流源ＣＣ１の一方の端子に接続される。抵抗Ｒｓｓは、第４トランジスタＱ４のエミッタＥとグランド端子ＧＮＤとの間に接続される。第４トランジスタのコレクタＣは、第５トランジスタＱ５のドレインＤに接続される。第５トランジスタＱ５のドレインＤは第５トランジスタＱ５のゲートＧに接続される。第５トランジスタＱ５のゲートＧ及び第６トランジスタＱ６のゲートＧは共通に接続される。定電流源ＣＣ１の他方の端子、定電流源ＣＣ２の一方の端子、第５トランジスタＱ５のソースＳ及び第６トランジスタＱ６のソースＳは電源端子Ｖｃｃに接続される。第６トランジスタＱ６のドレインＤはノードＮ４に接続される。第５トランジスタＱ５及び第６トランジスタＱ６によりカレントミラー回路が構成される。定電流源ＣＣ２の一方の端子はノードＮ４に接続される。発振部ＯＳＣｒの入力端子はノードＮ４に接続される。なお、第３トランジスタＱ３及び第４トランジスタＱ４は、バイポーラトランジスタではなく、ＭＯＳトランジスタで構成されてもよい。また、第５トランジスタＱ５及び第６トランジスタＱ６は、ＭＯＳトランジスタではなく、バイポーラトランジスタで構成されてもよい。

発振部ＯＳＣｒの出力端子は制御回路部ＤＲＶの第２の入力端子及びスロープ回路ＳＬＯＰＥの第１入力端子に接続される。スロープ回路ＳＬＯＰＥの出力端子はＰＷＭコンパレータＰＷＭの非反転入力端子（＋）に接続される。

次に、図１のソフトスタート回路を含むＤＣ／ＤＣコンバータの信号の流れ及び回路動作について説明する。

制御回路ＤＲＶは駆動信号Ｓ１及びＳ２を出力する。駆動信号Ｓ１及びＳ２はそれぞれ第１トランジスタＱ１のゲートＧ及び第２トランジスタＱ２のゲートＧに入力される。これにより、第１トランジスタＱ１及び第２トランジスタＱ２が交互にオンオフされ、インダクタＬに電流ＩＬが流れる。電流ＩＬはキャパシタＣ１により平滑され、出力端子ＯＵＴに出力電圧Ｖｏｕｔが発生する。出力端子ＯＵＴに負荷ＲＬが接続されることで出力電流Ｉｏｕｔが出力される。

また、出力端子ＯＵＴの出力電圧Ｖｏｕｔは、抵抗Ｒ１及び抵抗Ｒ２により分圧され、ノードＮ３にフィードバック電圧Ｖｆｂが生成される。エラーアンプＥＲＲは、ソフトスタート入力電圧Ｖｓｓ又は第１参照電圧Ｖｒｅｆ１の低い方とフィードバック電圧Ｖｆｂとを比較し、比較結果に応じた誤差信号Ｖｅｒｒを出力する。フィードバック電圧Ｖｆｂは、例えば、０．６Ｖから２Ｖである。

また、ソフトスタート入力電圧Ｖｓｓは、発振回路ＯＳＣのバッファＢｕの第１非反転入力端子（＋）にも入力される。バッファＢｕは、ソフトスタート入力電圧Ｖｓｓ及び第２参照電圧Ｖｒｅｆ２の低い方とバッファＢｕの反転入力端子（－）に帰還されるソフトスタート出力電圧Ｖｓｓｏとを比較し、比較結果に応じたソフトスタート出力電圧Ｖｓｓｏを出力する。ソフトスタート出力電圧Ｖｓｓｏ、及び定電流源ＣＣ１から生成される定電流Ｉｂｉａｓ１に基づいて第３トランジスタＱ３及び第４トランジスタＱ４が動作し、カレントミラー入力電流Ｉｄ５が生成される。カレントミラー入力電流Ｉｄ５に基づいて、第５トランジスタＱ５及び第６トランジスタＱ６から構成されるカレントミラー回路により、第６トランジスタＱ６のドレインＤにカレントミラー出力電流Ｉｄ６が生成される。また、定電流源ＣＣ２は、定電流Ｉｂｉａｓ２を生成する。カレントミラー出力電流Ｉｄ６及び定電流Ｉｂｉａｓ２からソフトスタート電流Ｉｏｓｃが生成される。ソフトスタート電流Ｉｏｓｃは、例えば、０．１μＡから１０μＡである。なお、定電流源ＣＣ２は必須の構成要件ではない。

ソフトスタート電流Ｉｏｓｃは、発振部ＯＳＣｒを構成する、例えば、リングオシレータに供給される。矩形信号Ｖｏｓｃは、ソフトスタート電流Ｉｏｓｃに基づいて、発振部ＯＳＣｒにより生成され、発振部ＯＳＣｒの出力端子から出力される。ソフトスタート電流Ｉｏｓｃの大きさに応じて発振部ＯＳＣｒで生成される矩形信号Ｖｏｓｃの周波数が決定される。なお、カレントミラー出力電流Ｉｄ６が生成されるまでは、定電流Ｉｂｉａｓ２がソフトスタート電流Ｉｏｓｃとして発振部ＯＳＣｒに入力される。

矩形信号Ｖｏｓｃは、制御回路部ＤＲＶ及びスロープ回路ＳＬＯＰＥの第１入力端子に入力される。また、スロープ回路ＳＬＯＰＥの第２入力端子には、電源端子Ｖｉｎの電圧ｖｉｎが印加される。スロープ回路ＳＬＯＰＥの第３入力端子には、ノードＮ１の電圧Ｖｓｗが印加される。電圧Ｖｉｎと電圧Ｖｓｗとが図示しない抵抗の両端にそれぞれ印加されることにより第１トランジスタＱ１に流れる電流を検知する。スロープ回路ＳＬＯＰＥは、矩形信号Ｖｏｓｃ、電源端子Ｖｉｎの電圧ｖｉｎ及びノードＮ１の電圧Ｖｓｗに基づいてスロープ信号Ｖｓｌを出力する。ＰＷＭコンパレータＰＷＭは、スロープ信号Ｖｓｌと誤差信号Ｖｅｒｒとを比較して、パルス幅変調信号Ｖｐｗｍを出力する。パルス幅変調信号Ｖｐｗｍの論理レベルは、スロープ信号Ｖｓｌのレベルが誤差信号Ｖｅｒｒのレベルを上回ったときにハイレベルＨとなり、スロープ信号Ｖｓｌのレベルが誤差信号Ｖｅｒｒのレベル以下の場合は、ローレベルＬとなる。制御回路ＤＲＶは、パルス幅変調信号Ｖｐｗｍに基づいて第１トランジスタＱ１及び第２トランジスタＱ２のスイッチングを制御する。ＰＷＭコンパレータＰＷＭから出力されるパルス幅変調信号Ｖｐｗｍは、第１トランジスタＱ１に流れる電流の大きさが反映された、いわゆる電流制御方式の出力信号である。

図１のＤＣ／ＤＣコンバータの起動時において、ソフトスタート回路ＳＳから出力されるソフトスタート入力電圧Ｖｓｓは、徐々に増加する。それに伴って、ソフトスタート出力電圧Ｖｓｓｏ、カレントミラー入力電流Ｉｄ５及びカレントミラー出力電流Ｉｄ６も徐々に増加する。それにより、ソフトスタート電流Ｉｏｓｃが徐々に増加する。そのため、矩形信号Ｖｏｓｃの周波数及びスロープ信号Ｖｓｌの周波数が直線的に徐々に増加し、パルス幅変調信号Ｖｐｗｍの周波数が直線的に徐々に増加する。第１トランジスタＱ１及び第２トランジスタＱ２のスイッチング速度が徐々に増加するように制御されるため、出力端子ＯＵＴの出力電圧Ｖｏｕｔが徐々に増加する。その結果、ソフトスタート時の出力電圧Ｖｏｕｔのオーバーシュートが抑制される。

図２は、図１の本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータにおけるタイミング図である。ＤＣ／ＤＣコンバータの回路動作について図２を参照して説明する。

時刻Ｔ１において、図１のＤＣ／ＤＣコンバータが起動すると、参照電圧Ｖｒｅｆ１及び参照電圧Ｖｒｅｆ２がゼロレベルから一定レベルまで上昇する。また、ソフトスタート入力電圧Ｖｓｓは徐々に増加し始める。それに伴って、ソフトスタート出力電圧Ｖｓｓｏ、カレントミラー入力電流Ｉｄ５も緩やかに増加し始める。そのため、発振回路ＯＳＣは、矩形信号Ｖｏｓｃを出力し始める。それにより、制御回路ＤＲＶは、第１トランジスタＱ１及び第２トランジスタＱ２を相補的にオンオフさせ始める。その結果、出力端子ＯＵＴの出力電圧Ｖｏｕｔが徐々に増加し始める。また、フィードバック電圧Ｖｆｂも徐々に増加し始める。エラーアンプＥＲＲは、フィードバック電圧Ｖｆｂとソフトスタート入力電圧Ｖｓｓとを比較し、誤差信号Ｖｅｒｒを徐々に増加させ始める。

時刻Ｔ１から時刻Ｔ２にかけて、ソフトスタート入力電圧Ｖｓｓは緩やかに増加する。それに伴って、ソフトスタート出力電圧Ｖｓｓｏ、カレントミラー入力電流Ｉｄ５も緩やかに増加する。そのため、発振回路ＯＳＣは、直線的に徐々に増加する発振周波数ｆｏｓｃ１の矩形信号Ｖｏｓｃを出力する。それにより、第１トランジスタＱ１及び第２トランジスタＱ２のスイッチング周波数が徐々に増加する。その結果、出力端子ＯＵＴの出力電圧Ｖｏｕｔが緩やかに増加する。また、フィードバック電圧Ｖｆｂも徐々に増加する。エラーアンプＥＲＲは、フィードバック電圧Ｖｆｂとソフトスタート入力電圧Ｖｓｓとを比較し、誤差信号Ｖｅｒｒを徐々に増加さる。なお、従来の分周器を用いたソフトスタート回路の場合、周波数を切り替える際に、フィードバック電圧Ｖｆｂにリプルｒ１、リプルｒ２及びリプルｒ３が発生するため、オーバーシュートｏ１、オーバーシュートｏ２及びオーバーシュートｏ３が発生し得る。

時刻Ｔ２において、ソフトスタート入力電圧Ｖｓｓが参照電圧Ｖｒｅｆ１を上回ると、エラーアンプＥＲＲは、フィードバック電圧Ｖｆｂと参照電圧Ｖｒｅｆ１とを比較し始める。また、バッファ回路Ｂｕにより、ソフトスタート出力電圧ＶｓｓｏがＶｒｅｆ２の値にクランプされ、ソフトスタート出力電圧Ｖｓｓｏの増加が止まる。それにより、カレントミラー入力電流Ｉｄ５の増加が止まる。そのため、矩形信号Ｖｏｓｃの発振周波数ｆｏｓｃの増加が止まり、一定の発振周波数ｆｏｓｃ２の矩形信号Ｖｏｓｃが出力されようになる。その結果、出力電圧Ｖｏｕｔの増加が止まり、出力電圧Ｖｏｕｔが一定になるように第１トランジスタＱ１及び第２トランジスタＱ２のオンオフが制御される。なお、一定の発振周波数ｆｏｓｃ２は、例えば、１００ｋＨｚから１０ＭＨｚである。また、ソフトスタート入力電圧Ｖｓｓが増加し始めてからクランプされるまでのＴ１からＴ２の時間は、例えば、１ｍｓｅｃから１００ｍｓｅｃである。

図３は、図１の本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータにおけるタイミング図である。ＤＣ／ＤＣコンバータの回路動作について図３を参照して説明する。

時刻Ｔ１において、矩形信号ＶｏｓｃがローレベルＬからハイレベルＨに変化すると、駆動信号Ｓ２がハイレベルＨからローレベルＬに変化する。

時刻Ｔ１から時刻Ｔ２において、駆動信号Ｓ２がハイレベルＨからローレベルＬに変化して一定期間後に、駆動信号Ｓ１がローレベルＬからハイレベルＨに変化する。これにより、第１トランジスタＱ１及び第２トランジスタＱ２に貫通電流が流れることが防止される。ここで、駆動信号Ｓ１のローレベルＬ及びハイレベルＨは、電源端子Ｖｉｎの電圧ｖｉｎ及びダイオードＤｂのアノードに供給される電源電圧ｖｂｂの大きさで決定される。駆動信号Ｓ１のローレベルＬは、ブートストラップ回路により、０電位ではなく、電源端子Ｖｉｎの電圧ｖｉｎにほぼ等しい大きさになる。また、駆動信号Ｓ１のハイレベルＨは、ブートストラップ回路により、電源電圧ｖｂｂからダイオードＤｂの順方向電圧Ｖｄｂが降下した電圧が電圧Ｖｉｎに上積みされた大きさとなる。ハイレベルＨは、電源端子Ｖｉｎの電源電圧ｖｉｎよりも、例えば、３Ｖから５Ｖ高い電圧に設定される。また、駆動信号Ｓ１がローレベルＬからハイレベルＨに変化すると電圧ＶｓｗがローレベルＬからハイレベルＨに変化する。また、矩形信号Ｖｏｓｃの立ち上がりに応答してスロープ信号Ｖｓｌが生成される。

時刻Ｔ２において、スロープ信号Ｖｓｌが立ち下がるとパルス幅変調信号Ｖｐｗｍが立ち上がる。それにより、駆動信号Ｓ１がハイレベルＨからローレベルＬに変化する。さらに、電圧ＶｓｗがハイレベルＨからローレベルＬに変化する。

時刻Ｔ２から一定期間後にＶｐｗｍが立ち下がる。また、駆動信号Ｓ１がハイレベルＨからローレベルＬに変化して一定期間後に、駆動信号Ｓ２がローレベルＬからハイレベルＨに変化する。これにより、第１トランジスタＱ１及び第２トランジスタＱ２に貫通電流が流れることが防止される。

時刻Ｔ３及びＴ４、時刻Ｔ５及びＴ６並びに時刻Ｔ７及び時刻Ｔ８においては、時刻Ｔ１及びＴ２と同様に動作する。しかし、時刻Ｔ２から時刻Ｔ３までの時間は、時刻Ｔ４から時刻Ｔ５までの時間より長く、時刻Ｔ４から時刻Ｔ５までの時間は、時刻Ｔ６から時刻Ｔ７までの時間より長い。このように、時刻Ｔ１から時刻Ｔ８にかけて、矩形信号Ｖｏｓｃの発振周波数ｆｏｓｃが直線的に徐々に増加することにより、第１トランジスタＱ１及び第２トランジスタＱ２のスイッチング速度が徐々に増加するため、出力端子ＯＵＴの出力電圧Ｖｏｕｔが徐々に増加する。

図４は、図１の本発明の第１の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータにおける発振周波数（ｆｏｓｃ）－ソフトスタート電流（Ｉｏｓｃ）特性を表す図である。以下、図４において、図１を参照して説明する。

カレントミラー出力電流Ｉｄ６が０のとき、定電流源ＣＣ２の定電流Ｉｂｉａｓ２がソフトスタート電流Ｉｏｓｃとして発振部ＯＳＣｒに入力されるため、発振周波数ｆｏｓｃｓの矩形信号Ｖｏｓｃが発振部ＯＳＣｒから出力される。カレントミラー出力電流Ｉｄ６が増加すると、ソフトスタート電流Ｉｏｓｃが直線的に徐々に増加するため、直線的に徐々に増加する発振周波数ｆｏｓｃ１の矩形信号Ｖｏｓｃが発振部ＯＳＣｒから出力される。その後、ソフトスタート電流Ｉｏｓｃが電流値Ｉｏｓｃ１になると、バッファ回路Ｂｕによりソフトスタート出力電圧Ｖｓｓｏがクランプされ、その結果、カレントミラー出力電流Ｉｄ６の増加が止まり、ソフトスタート電流Ｉｏｓｃの増加が止まる。これにより、矩形信号Ｖｏｓｃの発振周波数ｆｏｓｃの増加が止まる。そのため、一定の発振周波数ｆｏｓｃ２の矩形信号Ｖｏｓｃが発振部ＯＳＣｒから出力される。

以上のように、図１のＤＣ／ＤＣコンバータが起動すると、発振回路ＯＳＣの発振周波数ｆｏｓｃが直線的に徐々に増加するため出力電圧Ｖｏｕｔが緩やかに増加する。そのため、出力電圧Ｖｏｕｔのオーバーシュートが抑制される。また、従来のソフトスタート回路とは異なり、発振回路ＯＳＣの矩形信号Ｖｏｓｃを分周する必要がないため、より出力電圧Ｖｏｕｔのオーバーシュートが抑制される。また、矩形信号Ｖｏｓｃを分周する必要がないため、分周器、コンパレータ等が不要となり、回路構成が簡素化する。

＜第２の実施の形態＞
図５は、本発明の第２の実施の形態に係るソフトスタート回路を含むＤＣ／ＤＣコンバータの回路図である。図５のＤＣ／ＤＣコンバータは、同期整流方式昇圧型ＤＣ／ＤＣコンバータである。

図５において、ＤＣ／ＤＣコンバータは、制御回路ＤＲＶ、第１トランジスタＱ１０、第２トランジスタＱ２０、インダクタＬ１０、キャパシタＣ１０、キャパシタＣ２、抵抗Ｒ１０、抵抗Ｒ２０、抵抗Ｒ３、エラーアンプＥＲＲ、スロープ回路ＳＬＯＰＥ、ＰＷＭコンパレータＰＷＭ、ソフトスタート回路ＳＳ及び発振回路ＯＳＣから構成される。インダクタＬ１０のインダクタンスは、例えば、０．４７μＨから４７μＨである。キャパシタＣ１０の容量は、例えば、１０μＦから１０００μＦである。キャパシタＣ２の容量は、例えば、１０００ｐＦから１０nＦである。抵抗Ｒ３の抵抗は、例えば、１ｋΩから２００ｋΩである。

なお、第１トランジスタＱ１０及び第２トランジスタＱ２０は共にＮＭＯＳトランジスタとしているが、第１トランジスタＱ１０をＰＭＯＳトランジスタ、第２トランジスタＱ２０をＮＭＯＳトランジスタとしてもよい。また、第１トランジスタＱ１０にＮＭＯＳトランジスタが用いられる場合には、キャパシタ及びダイオードを含むブートストラップ回路（図示せず。）が用いられる。ブートストラップ回路によって第１トランジスタＱ１０を確実にオンさせることができる。さらに、第１トランジスタＱ１０及び第２トランジスタＱ２０には、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。

制御回路ＤＲＶは、パルス幅変調制御により、第１トランジスタＱ１０及び第２トランジスタＱ２０を相補的にオンオフする。なお、相補的とは、第１トランジスタＱ１０及び第２トランジスタＱ２０のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点から第１トランジスタＱ１０及び第２トランジスタＱ２０のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。

発振回路ＯＳＣは、バッファＢｕ、抵抗Ｒｓｓ、第３トランジスタＱ３～第６トランジスタＱ６、定電流源ＣＣ１、定電流源ＣＣ２及び発振部ＯＳＣｒを含む。発振部ＯＳＣｒは、例えば、インバータ又は差動増幅器をリング状に接続したリングオシレータやＣＲ発信器で構成されている。

次に、図５のソフトスタート回路を含むＤＣ／ＤＣコンバータの回路構成及び回路接続について説明する。

制御回路ＤＲＶの第１の出力端子は第１トランジスタＱ１０のゲートＧに接続される。制御回路ＤＲＶの第２の出力端子は第２トランジスタＱ２０のゲートＧに接続される。インダクタＬ１０は電源端子（高電位端子）Ｖｉｎ１０とノードＮ１０との間に接続される。第１トランジスタＱ１０のドレインＤはノードＮ１０に接続される。第１トランジスタＱ１０のソースＳはグランド端子（低電位端子）ＧＮＤに接続される。第２トランジスタＱ２０のドレインＤはノードＮ１０に接続される。第２トランジスタＱ２０のソースＳはノードＮ２０に接続される。キャパシタＣ１０は、ノードＮ２０とグランド端子ＧＮＤとの間に接続される。ノードＮ２０は出力端子ＯＵＴに接続される。出力端子ＯＵＴには、負荷ＲＬが接続される。負荷ＲＬとしては、例えば、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）が接続される。

抵抗Ｒ１０は、ノードＮ２０とノードＮ３０との間に接続される。抵抗Ｒ２０は、ノードＮ３０とグランド端子ＧＮＤとの間に接続される。抵抗Ｒ１０及び抵抗Ｒ２０は分圧回路を構成し、出力端子ＯＵＴ１０の出力電圧Ｖｏｕｔ１０を分圧する。エラーアンプＥＲＲの反転入力端子（－）はノードＮ３０に接続される。エラーアンプＥＲＲの第１非反転入力端子（＋）には第１参照電圧Ｖｒｅｆ１が印加される。ソフトスタート回路ＳＳの出力端子は第２非反転入力端子（＋）に接続される。エラーアンプＥＲＲの出力端子はＰＷＭコンパレータＰＷＭの反転入力端子（－）に接続される。キャパシタＣ２はエラーアンプＥＲＲの出力端子及び抵抗Ｒ３の一方の端子に接続される。抵抗Ｒ３の他方の出力端子はグランド端子ＧＮＤに接続される。キャパシタＣ２と抵抗Ｒ３との直列接続回路によって位相補償が行われる。位相補償によってＤＣ／ＤＣコンバータの周波数特性が補正され、安定した状態でＤＣ／ＤＣコンバータが作動される。ＰＷＭコンパレータＰＷＭの出力端子は制御回路ＤＲＶの第１の入力端子に接続される。

また、ソフトスタート回路ＳＳの出力端子はバッファＢｕの第１非反転入力端子（＋）に接続される。バッファＢｕの第２非反転入力端子（＋）には、第２参照電圧Ｖｒｅｆ２が印加される。バッファＢｕの出力端子は、第３トランジスタＱ３のベースＢ及びバッファＢｕの反転入力端子（－）に接続される。第３トランジスタＱ３のコレクタＣはグランド端子ＧＮＤに接続される。第３トランジスタＱ３のエミッタＥは、第４トランジスタＱ４のベースＢ及び定電流源ＣＣ１の一方の端子に接続される。抵抗Ｒｓｓは、第４トランジスタＱ４のエミッタＥとグランド端子ＧＮＤとの間に接続される。第４トランジスタのコレクタＣは、第５トランジスタＱ５のドレインＤに接続される。第５トランジスタＱ５のドレインＤは第５トランジスタＱ５のゲートＧに接続される。第５トランジスタＱ５のゲートＧ及び第６トランジスタＱ６のゲートＧは共通に接続される。定電流源ＣＣ１の他方の端子、定電流源ＣＣ２の一方の端子、第５トランジスタＱ５のソースＳ及び第６トランジスタＱ６のソースＳは電源端子Ｖｃｃに接続される。第６トランジスタＱ６のドレインＤはノードＮ４に接続される。第５トランジスタＱ５及び第６トランジスタＱ６によりカレントミラー回路が構成される。定電流源ＣＣ２の一方の端子はノードＮ４に接続される。発振部ＯＳＣｒの入力端子はノードＮ４に接続される。なお、第３トランジスタＱ３及び第４トランジスタＱ４は、バイポーラトランジスタではなく、ＭＯＳトランジスタで構成されてもよい。また、第５トランジスタＱ５及び第６トランジスタＱ６は、ＭＯＳトランジスタではなく、バイポーラトランジスタで構成されてもよい。

発振部ＯＳＣｒの出力端子は制御回路部ＤＲＶの第２の入力端子及びスロープ回路ＳＬＯＰＥの第１入力端子に接続される。スロープ回路ＳＬＯＰＥの出力端子はＰＷＭコンパレータＰＷＭの非反転入力端子（＋）に接続される。

次に、図５のソフトスタート回路を含むＤＣ／ＤＣコンバータの信号の流れ及び回路動作について説明する。

制御回路ＤＲＶは駆動信号Ｓ１０及びＳ２０を出力する。駆動信号Ｓ１０及びＳ２０はそれぞれ第１トランジスタＱ１０のゲートＧ及び第２トランジスタＱ２０のゲートＧに入力される。これにより、第１トランジスタＱ１０及び第２トランジスタＱ２０が交互にオンオフされ、インダクタＬ１０に電流ＩＬ１０が流れる。電流ＩＬ１０はキャパシタＣ１０により平滑され、出力端子ＯＵＴ１０に出力電圧Ｖｏｕｔ１０が発生する。出力端子ＯＵＴ１０に負荷ＲＬが接続されることで出力電流Ｉｏｕｔ１０が出力される。

また、出力端子ＯＵＴ１０の出力電圧Ｖｏｕｔ１０は、抵抗Ｒ１０及び抵抗Ｒ２０により分圧され、ノードＮ３０にフィードバック電圧Ｖｆｂ１０が生成される。エラーアンプＥＲＲは、ソフトスタート入力電圧Ｖｓｓ又は第１参照電圧Ｖｒｅｆ１の低い方とフィードバック電圧Ｖｆｂ１０とを比較し、比較結果に応じた誤差信号Ｖｅｒｒを出力する。フィードバック電圧Ｖｆｂ１０は、例えば、０．６Ｖから２Ｖである。

また、ソフトスタート入力電圧Ｖｓｓは、発振回路ＯＳＣのバッファＢｕの第１非反転入力端子（＋）にも入力される。バッファＢｕは、ソフトスタート入力電圧Ｖｓｓ及び第２参照電圧Ｖｒｅｆ２の低い方とバッファＢｕの反転入力端子（－）に帰還されるソフトスタート出力電圧Ｖｓｓｏとを比較し、比較結果に応じたソフトスタート出力電圧Ｖｓｓｏを出力する。ソフトスタート出力電圧Ｖｓｓｏ、及び定電流源ＣＣ１から生成される定電流Ｉｂｉａｓ１に基づいて第３トランジスタＱ３及び第４トランジスタＱ４が動作し、カレントミラー入力電流Ｉｄ５が生成される。カレントミラー入力電流Ｉｄ５に基づいて、第５トランジスタＱ５及び第６トランジスタＱ６から構成されるカレントミラー回路により、第６トランジスタＱ６のドレインＤにカレントミラー出力電流Ｉｄ６が生成される。また、定電流源ＣＣ２は、定電流Ｉｂｉａｓ２を生成する。カレントミラー出力電流Ｉｄ６及び定電流Ｉｂｉａｓ２からソフトスタート電流Ｉｏｓｃが生成される。ソフトスタート電流Ｉｏｓｃは、例えば、０．１μＡから１０μＡである。なお、定電流源ＣＣ２は必須の構成要件ではない。

ソフトスタート電流Ｉｏｓｃは、発振部ＯＳＣｒを構成する、例えば、リングオシレータに供給される。矩形信号Ｖｏｓｃは、ソフトスタート電流Ｉｏｓｃに基づいて、発振部ＯＳＣｒにより生成され、発振部ＯＳＣｒの出力端子から出力される。ソフトスタート電流Ｉｏｓｃの大きさに応じて発振部ＯＳＣｒで生成される矩形信号Ｖｏｓｃの周波数が決定される。なお、カレントミラー出力電流Ｉｄ６が生成されるまでは、定電流Ｉｂｉａｓ２がソフトスタート電流Ｉｏｓｃとして発振部ＯＳＣｒに入力される。

矩形信号Ｖｏｓｃは、制御回路部ＤＲＶ及びスロープ回路ＳＬＯＰＥの第１入力端子に入力される。また、スロープ回路ＳＬＯＰＥの第２入力端子には、電源端子Ｖｉｎ１０の電圧ｖｉｎ１０が印加される。スロープ回路ＳＬＯＰＥの第３入力端子には、ノードＮ１０の電圧Ｖｓｗ１０が印加される。電圧Ｖｉｎと電圧Ｖｓｗ１０とが図示しない抵抗の両端にそれぞれ印加されることにより第１トランジスタＱ１０に流れる電流を検知する。スロープ回路ＳＬＯＰＥは、矩形信号Ｖｏｓｃ、電源端子Ｖｉｎ１０の電圧ｖｉｎ１０及びノードＮ１０の電圧Ｖｓｗ１０に基づいてスロープ信号Ｖｓｌを出力する。ＰＷＭコンパレータＰＷＭは、スロープ信号Ｖｓｌと誤差信号Ｖｅｒｒとを比較して、パルス幅変調信号Ｖｐｗｍを出力する。パルス幅変調信号Ｖｐｗｍの論理レベルは、スロープ信号Ｖｓｌのレベルが誤差信号Ｖｅｒｒのレベルを上回ったときにハイレベルＨとなり、スロープ信号Ｖｓｌのレベルが誤差信号Ｖｅｒｒのレベル以下の場合は、ローレベルＬとなる。制御回路ＤＲＶは、パルス幅変調信号Ｖｐｗｍに基づいて第１トランジスタＱ１０及び第２トランジスタＱ２０のスイッチングを制御する。ＰＷＭコンパレータＰＷＭから出力されるパルス幅変調信号Ｖｐｗｍは、第１トランジスタＱ１０に流れる電流の大きさが反映された、いわゆる電流制御方式の出力信号である。

図５のＤＣ／ＤＣコンバータの起動時において、ソフトスタート回路ＳＳから出力されるソフトスタート入力電圧Ｖｓｓは、徐々に増加する。それに伴って、ソフトスタート出力電圧Ｖｓｓｏ、カレントミラー入力電流Ｉｄ５及びカレントミラー出力電流Ｉｄ６も徐々に増加する。それにより、ソフトスタート電流Ｉｏｓｃが徐々に増加する。そのため、矩形信号Ｖｏｓｃの周波数及びスロープ信号Ｖｓｌの周波数が直線的に徐々に増加し、パルス幅変調信号Ｖｐｗｍの周波数が直線的に徐々に増加する。第１トランジスタＱ１０及び第２トランジスタＱ２０のスイッチング速度が徐々に増加するように制御されるため、出力端子ＯＵＴ１０の出力電圧Ｖｏｕｔ１０が徐々に増加する。その結果、ソフトスタート時の出力電圧Ｖｏｕｔ１０のオーバーシュートが抑制される。

以上のように、図５のＤＣ／ＤＣコンバータが起動すると、発振回路ＯＳＣの発振周波数ｆｏｓｃが直線的に徐々に増加するため出力電圧Ｖｏｕｔ１０が緩やかに増加する。そのため、出力電圧Ｖｏｕｔ１０のオーバーシュートが抑制される。また、従来のソフトスタート回路とは異なり、発振回路ＯＳＣの矩形信号Ｖｏｓｃを分周する必要がないため、より出力電圧Ｖｏｕｔ１０のオーバーシュートが抑制される。また、矩形信号Ｖｏｓｃを分周する必要がないため、分周器、コンパレータ等が不要となり、回路構成が簡素化する。

なお、本発明に係る発振回路ＯＳＣ及びソフトスタート回路ＳＳは、昇圧型と降圧型の両方を兼ね備えた昇降圧型ＤＣ／ＤＣコンバータに用いられてもよい。

＜スイッチング電源装置（基本構成）＞
図６は、スイッチング電源装置の基本構成を示す全体ブロック図である。本構成例のスイッチング電源装置１は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型のＤＣ／ＤＣコンバータであり、半導体装置１００と、これに外付けされる種々のディスクリート部品（抵抗Ｒ１～Ｒ３、キャパシタＣ１～Ｃ４、及び、インダクタＬ１）と、を有する。

半導体装置１００は、いわゆるスイッチング電源ＩＣであり、上側トランジスタ１０１Ｈと、下側トランジスタ１０１Ｌと、上側ドライバ回路１０２Ｈと、下側ドライバ回路１０２Ｌと、ロジック回路１０３と、第１レギュレータ回路１０４と、第２レギュレータ回路１０５と、第３レギュレータ回路１０６と、ブートストラップ回路１０７と、基準電圧生成回路１０８と、ソフトスタート電圧生成回路１０９と、誤差増幅回路１１０と、発振回路１１１と、スロープ電圧生成回路１１２と、比較回路１１３と、減電圧保護回路１１４と、温度保護回路１１５と、短絡保護回路１１６と、過電圧保護回路１１７と、過電流保護回路１１８と、を集積化して成る。

また、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ８を有している。外部端子Ｔ１（ブートストラップ端子）は、キャパシタＣ３の第１端に接続されている。キャパシタＣ３の第２端は、外部端子Ｔ８に接続されている。外部端子Ｔ２（電源端子）は、入力電圧Ｖｉｎの入力端とキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。外部端子Ｔ３（イネーブル端子）は、イネーブル信号ＥＮの入力端に接続されている。外部端子Ｔ４（アナログ系接地端子）は、アナログ系接地端ＡＧＮＤに接続されている。外部端子Ｔ５（帰還端子）は、抵抗Ｒ１と抵抗Ｒ２との接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。外部端子Ｔ６（位相補償端子）は、キャパシタＣ４の第１端に接続されている。キャパシタＣ４の第２端は、抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、接地端に接続されている。外部端子Ｔ７（パワー系接地端子）は、パワー系接地端ＰＧＮＤに接続されている。外部端子Ｔ８（スイッチ端子）は、インダクタＬ１の第１端に接続されている。インダクタＬ１の第２端は、出力電圧Ｖｏｕｔの出力端と、キャパシタＣ２の第１端と、抵抗Ｒ１の第１端に接続されている。キャパシタＣ２の第２端は、接地端に接続されている。抵抗Ｒ１の第２端は、抵抗Ｒ２の第１端に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。

続いて、半導体装置１００に集積化された回路ブロック毎の概要を説明する。

上側トランジスタ１０１Ｈは、外部端子Ｔ２と外部端子Ｔ８との間に接続されたＮチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタであり、出力トランジスタとして機能する。上側トランジスタ１０１Ｈのドレインは、外部端子Ｔ２に接続されている。上側トランジスタ１０１Ｈのソースとバックゲートは、いずれも外部端子Ｔ８に接続されている。上側トランジスタ１０１Ｈのゲートは、上側ドライバ回路１０２Ｈの出力端（＝上側ゲート信号ＧＨの出力端）に接続されている。上側トランジスタ１０１Ｈは、上側ゲート信号ＧＨがハイレベルであるときにオンし、上側ゲート信号ＧＨがローレベルであるときにオフする。

下側トランジスタ１０１Ｌは、外部端子Ｔ８と外部端子Ｔ７との間に接続されたＮチャネル型ＭＯＳ電界効果トランジスタであり、同期整流トランジスタとして機能する。下側トランジスタ１０１Ｌのドレインは、外部端子Ｔ８に接続されている。下側トランジスタ１０１Ｌのソースとバックゲートは、いずれも外部端子Ｔ７に接続されている。下側トランジスタ１０１Ｌのゲートは、下側ドライバ回路１０２Ｌの出力端（＝下側ゲート信号ＧＬの出力端）に接続されている。下側トランジスタ１０１Ｌは、下側ゲート信号ＧＬがハイレベルであるときにオンし、下側ゲート信号ＧＬがローレベルであるときにオフする。

上側トランジスタ１０１Ｈと下側トランジスタ１０１Ｌを相補的にオン／オフさせることにより、外部端子Ｔ８には矩形波状のスイッチ電圧Ｖｓｗ（ハイレベル：Ｖｉｎ、ローレベル：ＰＧＮＤ）が現れる。このスイッチ電圧ＶｓｗをインダクタＬ１とキャパシタＣ２で平滑することにより、出力電圧Ｖｏｕｔが生成される。

このように、本構成例のスイッチング電源装置１では、上側トランジスタ１０１Ｈ、下側トランジスタ１０１Ｌ、インダクタＬ１、及び、キャパシタＣ２を用いることにより、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成するスイッチ出力段が形成されている。

なお、上側トランジスタ１０１Ｈと下側トランジスタ１０１Ｌは、半導体装置１００に外付けすることも可能である。その場合には、上側ゲート信号ＧＨと下側ゲート信号ＧＬをそれぞれ外部出力するための外部端子が必要となる。また、上側トランジスタ１０１Ｈとして、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いることも可能である。その場合には、ブートストラップ回路１０７が不要となる。また、上側トランジスタ１０１Ｈや下側トランジスタ１０１Ｌとして、ＩＧＢＴ［insulated gate bipolar transistor］などを用いることも可能である。

また、スイッチ出力段の整流方式としては、下側トランジスタ１０１Ｌを用いた同期整流方式に代えて、ダイオード整流方式を採用することも可能である。その場合、下側トランジスタ１０１Ｌと置き換えられるダイオードについては、カソードを外部端子Ｔ８に接続し、アノードを外部端子Ｔ７に接続すればよい。

上側ドライバ回路１０２Ｈは、上側オン／オフ制御信号ＳＨの電流能力を高めて上側ゲート信号ＧＨ（ハイレベル：Ｖｂ、ローレベル：Ｖｓｗ）を生成することにより、スイッチ出力段の上側トランジスタ１０１Ｈを駆動する。

下側ドライバ回路１０２Ｌは、下側オン／オフ制御信号ＳＬの電流能力を高めて下側ゲート信号ＧＬ（ハイレベル：Ｖｒｅｇ、ローレベル：ＰＧＮＤ）を生成することにより、スイッチ出力段の下側トランジスタ１０１Ｌを駆動する。

ロジック回路１０３は、上側トランジスタ１０１Ｈと下側トランジスタ１０１Ｌを相補的に駆動すべく、オン信号Ｓ１とオフ信号Ｓ２に応じて上側オン／オフ制御信号ＳＨと下側オン／オフ制御信号ＳＬを生成する。具体的に述べると、ロジック回路１０３は、オン信号Ｓ１のパルスエッジを受けて、上側オン／オフ制御信号ＳＨをハイレベルとし、下側オン／オフ制御信号ＳＬをローレベルとする。逆に、ロジック回路１０３は、オフ信号Ｓ２のパルスエッジを受けて、上側オン／オフ制御信号ＳＨをローレベルとし、下側オン／オフ制御信号ＳＬをハイレベルとする。

なお、ロジック回路１０３は、スイッチ出力段に過大な貫通電流が流れないように、上側オン／オフ制御信号ＳＨと下側オン／オフ制御信号ＳＬの論理切替タイミングを僅かにずらして、上側トランジスタ１０１Ｈと下側トランジスタ１０１Ｌの同時オフ期間（いわゆるデッドタイム）を設ける機能を備えている。

また、ロジック回路１０３は、異常保護信号ＳＰに応じてスイッチ出力段のスイッチング動作を強制的に停止させる機能（＝上側オン／オフ制御信号ＳＨと下側オン／オフ制御信号ＳＬを共にローレベルとする機能）も備えている。

第１レギュレータ回路１０４は、入力電圧Ｖｉｎから第１定電圧Ｖｐｒｅｇ生成するプリレギュレータに相当する。なお、第１レギュレータ回路１０４は、外部端子Ｔ３を介して入力されるイネーブル信号ＥＮに応じてその出力動作が許可／禁止される。具体的に述べると、第１レギュレータ回路１０４の出力動作は、イネーブル信号ＥＮがハイレベルであるときに許可され、イネーブル信号ＥＮがローレベルであるときに禁止される。

第２レギュレータ回路１０５は、第１定電圧Ｖｐｒｅｇから第２定電圧Ｖｒｅｇを生成するメインレギュレータに相当する。このように、プリレギュレータとメインレギュレータの２段構成とすることにより、入力変動の影響を受けにくい第２定電圧Ｖｒｅｇを生成することが可能となる。

第３レギュレータ回路１０６は、入力電圧Ｖｉｎから第３定電圧Ｖｂｒｅｇを生成するブートストラップ用レギュレータに相当する。

ブートストラップ回路１０７は、先述のキャパシタＣ３と半導体装置１００に内蔵されているダイオードＤ１を用いてブースト電圧Ｖｂを生成し、これを上側ドライバ回路１０２Ｈに供給する。なお、ダイオードＤ１のアノードは、第３レギュレータ回路１０６の出力端（＝第３定電圧Ｖｂｒｅｇの出力端）に接続されている。また、ダイオードＤ１のカソードは、外部端子Ｔ１（＝ブースト電圧Ｖｂの印加端）に接続されている。

ブートストラップ回路１０７の動作について簡単に説明する。外部端子Ｔ８に現れるスイッチ電圧Ｖｓｗがローレベル（ＰＧＮＤ＝０Ｖ）であるときには、ダイオードＤ１が順バイアスとなるので、第３定電圧Ｖｂｒｅｇを用いたキャパシタＣ３の充電が行われる。このとき、ブースト電圧Ｖｂは、第３定電圧ＶｂｒｅｇからダイオードＤ１の順方向降下電圧Ｖｆを差し引いた電圧値（＝Ｖｂｒｅｇ－Ｖｆ）となる。

一方、スイッチ電圧Ｖｓｗがローレベル（０Ｖ）からハイレベル（Ｖｉｎ）に立ち上がると、キャパシタＣ３の電荷保存則により、ブースト電圧Ｖｂもスイッチ電圧Ｖｓｗの上昇分だけ引き上げられる。すなわち、ブースト電圧Ｖｂは、入力電圧ＶｉｎにキャパシタＣ３の両端間電圧（Ｖｂｒｅｇ－Ｖｆ）を足し合わせた高電圧（＝Ｖｉｎ＋Ｖｂｒｅｇ－Ｖｆ）となる。

このようなブースト電圧Ｖｂを上側ドライバ回路１０２Ｈに供給すれば、上側ゲート信号ＧＨのハイレベルを入力電圧Ｖｉｎよりも高めることができるので、上側トランジスタ１０１Ｈをオンすることが可能となる。

基準電圧生成回路１０８は、第１レギュレータ回路１０４の出力端（＝第１定電圧Ｖｐｒｅｇの出力端）と接地端との間に直列接続された抵抗Ｒ４及びＲ５を含み、互いの接続ノードから基準電圧Ｖｒｅｆ（＝第１定電圧Ｖｐｒｅｇの分圧電圧に相当）を出力する。

ソフトスタート電圧生成回路１０９は、スイッチング電源装置１の起動時に緩やかに上昇するソフトスタート電圧Ｖｓｓを生成する。なお、ソフトスタート電圧生成回路１０９は、異常保護信号ＳＰに応じてソフトスタート電圧Ｖｓｓを初期値（０Ｖ）にリセットする機能も備えている。

誤差増幅回路１１０は、第１非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと第２非反転入力端（＋）に入力されるソフトスタート電圧Ｖｓｓのより低い方と、反転入力端（－）に印加される帰還電圧Ｖｆｂとの差分に応じて誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも高いときに低下する。なお、誤差増幅回路１１０の出力端には、外部端子Ｔ６を介して位相補償回路（キャパシタＣ４と抵抗Ｒ３）が接続されている。

発振回路１１１は、第１定電圧Ｖｐｒｅｇの供給を受けて動作し、スイッチング周波数ｆｓｗで矩形波状のオン信号Ｓ１を生成する。

スロープ電圧生成回路１１２は、オン信号Ｓ１に同期してスロープ波状（三角波状や鋸波状など）のスロープ電圧Ｖ２を生成する。なお、スロープ電圧生成回路１１２は、スイッチ出力段に流れるインダクタ電流ＩＬの大きさに応じて、スロープ電圧Ｖ２の傾きを調整する機能（＝スロープ補償機能）を備えている。このような構成とすることにより、いわゆるカレントモード制御を行うことができるので、スイッチング電源装置１の負荷応答性を高めることが可能となる。

比較回路１１３は、反転入力端（－）に印加される誤差電圧Ｖ１と非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較してオフ信号Ｓ２を生成する。オフ信号Ｓ２は、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも高いときにローレベルとなり、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも低いときにハイレベルとなる。

減電圧保護回路１１４は、第１定電圧Ｖｐｒｅｇを監視して減電圧異常を検出する。

温度保護回路１１５は、第１定電圧Ｖｐｒｅｇの供給を受けて動作し、半導体装置１００の接合温度Ｔｊを監視して温度異常を検出する。

短絡保護回路１１６は、第２定電圧Ｖｒｅｇの供給を受けて動作し、例えば帰還電圧Ｖｆｂを監視して短絡異常（例えば出力電圧Ｖｏｕｔの出力端が接地端ないしはこれに準ずる低電位端に短絡した地絡状態）を検出する。

過電圧保護回路１１７は、第２定電圧Ｖｒｅｇの供給を受けて動作し、例えば帰還電圧Ｖｆｂを監視して過電圧異常を検出する。

過電流保護回路１１８は、第２定電圧Ｖｒｅｇの供給を受けて動作し、例えばスイッチ電圧Ｖｓｗを監視してスイッチ出力段に流れる過電流を検出する。過電流保護回路１１８の形式としては、一周期毎にスイッチング動作の強制停止と自己復帰を繰り返すパルスバイパルス形式が採用されている。

＜ソフトスタート動作＞
図７は、ソフトスタート動作の一例を示すタイミングチャートであり、上から順番に、オン信号Ｓ１、帰還電圧Ｖｆｂ（実線）、ソフトスタート電圧Ｖｓｓ（破線）、基準電圧Ｖｒｅｆ（一点鎖線）、誤差電圧Ｖ１（破線）、スロープ電圧Ｖ２（実線）、オフ信号Ｓ２、及び、スイッチ電圧Ｖｓｗが描写されている。

オン信号Ｓ１がハイレベルに立ち上がると、上側トランジスタ１０１Ｈがオンし、下側トランジスタ１０１Ｌがオフするので、スイッチ電圧Ｖｓｗがハイレベルとなる。また、このとき、スロープ電圧Ｖ２が所定の傾きを持って初期値から上昇し始める。

その後、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高くなると、オフ信号Ｓ２がハイレベルに立ち上がる。その結果、上側トランジスタ１０１Ｈがオフし、下側トランジスタ１０１Ｌがオンするので、スイッチ電圧Ｖｓｗがローレベルとなる。また、このとき、スロープ電圧Ｖ２が初期値にリセットされる。

ところで、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングは、誤差電圧Ｖ１が高いほど遅くなる。従って、上側トランジスタ１０１Ｈのオン期間Ｔｏｎが長くなり、延いては、上側トランジスタ１０１ＨのオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）が大きくなる。

逆に、誤差電圧Ｖ１が低いほどスロープ電圧Ｖ２との交差タイミングが早くなる。従って、上側トランジスタ１０１Ｈのオン期間Ｔｏｎが短くなり、延いては、上側トランジスタ１０１ＨのオンデューティＤｏｎが小さくなる。

このように、スイッチング電源装置１では、誤差電圧Ｖ１に応じて上側トランジスタ１０１ＨのオンデューティＤｏｎを決定することにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。

なお、ソフトスタート電圧Ｖｓｓは、スイッチング電源装置１の起動後、０Ｖから緩やかに立ち上がり、最終的に基準電圧Ｖｒｅｆよりも高い電圧値まで上昇する。また、先にも述べた通り、誤差増幅回路１１０は、基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方と帰還電圧Ｖｆｂとの差分に応じて誤差電圧Ｖ１を生成する。従って、スイッチング電源装置１の起動後、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆを下回っている期間（＝ソフトスタート期間）には、帰還電圧Ｖｆｂとソフトスタート電圧Ｖｓｓとの差分に応じた誤差電圧Ｖ１が生成される。

このようにして生成される誤差電圧Ｖ１は、ソフトスタート電圧Ｖｓｓの上昇に伴い、０Ｖ近傍から緩やかに高くなっていく。従って、上側トランジスタ１０１ＨのオンデューティＤｏｎもその最小値から徐々に大きくなっていくので、キャパシタＣ２や負荷への突入電流を防止することが可能となる。

＜過電流保護動作＞
図８は、過電流保護動作の一例を示すタイミングチャートであり、上から順に、上側オン／オフ制御信号ＳＨとインダクタ電流ＩＬ（実線：過電流保護あり、破線：過電流保護なし）が描写されている。

本図で示したように、過電流保護回路１１８は、例えばインダクタ電流ＩＬが所定の閾値電流Ｉｔｈよりも大きくなったときに、スイッチ出力段のスイッチング動作を強制停止させることにより、インダクタ電流ＩＬが閾値電流Ｉｔｈを上回らないように制限する。

特に、パルスバイパルス形式の過電流保護回路１１８では、スイッチング周期Ｔ毎にスイッチング動作の強制停止と自己復帰が繰り返される。すなわち、ある周期中に過電流が検出されてスイッチ出力段のスイッチング動作が強制停止されたとしても、次周期ではスイッチ出力段のスイッチング動作が自己復帰（再開）される。従って、負荷変動などにより一時的に過電流保護が掛かってしまった場合でも、出力動作を再開することができる。

図９は、過電流保護動作の課題を示すタイミングチャートであり、上から順に、上側オン／オフ制御信号ＳＨとインダクタ電流ＩＬが描写されている。本図では、例えば、入力電圧Ｖｉｎが高いアプリケーションにおいて、出力電圧Ｖｏｕｔの出力端が低インピーダンスの経路を介して地絡したときの挙動が示されている。

このような出力地絡が生じた場合、スイッチング動作の強制停止と自己復帰（再開）を繰り返すパルスバイパルス形式の過電流保護回路１１８では、各スイッチング周期Ｔ毎のオン時間Ｔｏｎを最小限（＝最小オン期間Ｔｏｎ（ｍｉｎ））まで短縮してもなお、過電流の制限（＝強制オフ期間におけるインダクタ電流ＩＬの低減）が間に合わなくなり、インダクタ電流ＩＬが上昇し続けてスイッチ出力段の破壊に至るおそれがあった。

＜スイッチング電源装置（第１実施例）＞
図１０は、スイッチング電源装置１の第１実施例を示す要部ブロック図である。本実施例は、先の基本構成（図６）をベースとしつつ、発振回路１１１に改良を加えた構成とされている。より具体的に述べると、第１実施例のスイッチング電源装置１において、発振回路１１１は、基準発振回路部１１１Ａと分周回路部１１１Ｂを含む。

基準発振回路部１１１Ａは、固定周波数ｆ０の基準クロック信号Ｓ０を生成する。

分周回路部１１１Ｂは、帰還電圧Ｖｆｂに応じた分周比ｎで基準クロック信号Ｓ０を分周することによりオン信号Ｓ１を生成する。なお、出力電圧Ｖｏｕｔが分周回路部１１１Ｂの入力ダイナミックレンジに収まっている場合には、帰還電圧Ｖｆｂに代えて出力電圧Ｖｏｕｔを直接入力しても構わない。

このように、発振回路１１１は、帰還電圧Ｖｆｂに応じてオン信号Ｓ１のスイッチング周波数ｆｓｗ（＝ｆ０／ｎ）を変化させる機能を備えている。より具体的に述べると、発振回路１１１は、帰還電圧Ｖｆｂが所定の閾値電圧よりも低いときに、スイッチング周波数ｆｓｗを引き下げる構成とされている。

図１１は、過電流保護動作の改善結果を示すタイミングチャートであり、上から順に、上側オン／オフ制御信号ＳＨとインダクタ電流ＩＬ（実線：ｆｓｗ可変、破線：ｆｓｗ固定）が描写されている。なお、本図では、先出の図９と同じく、例えば、入力電圧Ｖｉｎが高いアプリケーションにおいて、出力電圧Ｖｏｕｔの出力端が低インピーダンスの経路を介して地絡したときの挙動が示されている。

本図で示したように、出力地絡が生じて帰還電圧Ｖｆｂが所定の閾値電圧を下回ったときには、スイッチング周波数ｆｓｗを引き下げてスイッチング動作の強制停止期間を延長することにより、パルスバイパルス形式での過電流抑制機能を高めることが可能となる。

図１２は、分周回路部１１８Ｂの一構成例を示すブロック図である。本構成例の分周回路部１１８Ｂは、分周処理部Ｂ１０と、選択制御部Ｂ２０と、選択処理部Ｂ３０を含む。

分周処理部Ｂ１０は、分周器Ｂ１１～Ｂ１３を含み、基準クロック信号Ｓ０を相異なる分周比で分周することにより、複数の分周クロック信号Ｓ０ｄ２、Ｓ０ｄ４、Ｓ０ｄ８を生成する。より具体的に述べると、分周器Ｂ１１は、基準クロック信号Ｓ０を２分周することにより、分周クロック信号Ｓ０ｄ２を生成する。分周器Ｂ１２は、基準クロック信号Ｓ０を４分周することにより、分周クロック信号Ｓ０ｄ４を生成する。分周器Ｂ１３は、基準クロック信号Ｓ０を８分周することにより、分周クロック信号Ｓ０ｄ８を生成する。

選択制御部Ｂ２０は、コンパレータＢ２１～Ｂ２３を含み、帰還電圧Ｖｆｂ（ないしは出力電圧Ｖｏｕｔ）と相異なる閾値電圧Ｖｔｈ１～Ｖｔｈ３（ただしＶｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３）とを比較することにより、選択制御信号ＳＥＬ１～ＳＥＬ３を生成する。

コンパレータＢ２１は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと反転入力端（－）に入力される閾値電圧Ｖｔｈ１とを比較して選択制御信号ＳＥＬ１を生成する。選択制御信号ＳＥＬ１は、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも低いときにローレベルとなり、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも高いときにハイレベルとなる。

コンパレータＢ２２は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと反転入力端（－）に入力される閾値電圧Ｖｔｈ２とを比較して選択制御信号ＳＥＬ２を生成する。選択制御信号ＳＥＬ２は、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ２よりも低いときにローレベルとなり、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ２よりも高いときにハイレベルとなる。

コンパレータＢ２３は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと反転入力端（－）に入力される閾値電圧Ｖｔｈ３とを比較して選択制御信号ＳＥＬ３を生成する。選択制御信号ＳＥＬ３は、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ３よりも低いときにローレベルとなり、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ３よりも高いときにハイレベルとなる。

選択処理部Ｂ３０は、マルチプレクサＢ３１～Ｂ３３を含み、基準クロック信号Ｓ０と分周クロック信号Ｓ０ｄ２、Ｓ０ｄ４、Ｓ０ｄ８の二者択一を繰り返すことにより、最終的なオン信号Ｓ１を選択する。

マルチプレクサＢ３１は、選択制御信号ＳＥＬ１がハイレベルであるときに分周クロック信号Ｓ０ｄ４を選択出力し、選択制御信号ＳＥＬ１がローレベルであるときに分周クロック信号Ｓ０ｄ８を選択出力する。

マルチプレクサＢ３２は、選択制御信号ＳＥＬ２がハイレベルであるときに分周クロック信号Ｓ０ｄ２を選択出力し、選択制御信号ＳＥＬ２がローレベルであるときにマルチプレクサＢ３１の出力信号（Ｓ０ｄ４またはＳ０ｄ８）を選択出力する。

マルチプレクサＢ３３は、選択制御信号ＳＥＬ３がハイレベルであるときに基準クロック信号Ｓ０を選択出力し、選択制御信号ＳＥＬ３がローレベルであるときにマルチプレクサＢ３２の出力信号（Ｓ０ｄ２、Ｓ０ｄ４、または、Ｓ０ｄ８）を選択出力する。

図１３は、分周動作の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ、選択制御信号ＳＥＬ１～ＳＥＬ３、及び、オン信号Ｓ１が描写されている。

帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも低いときには、選択制御信号ＳＥＬ１～ＳＥＬ３がいずれもローレベルとなる。従って、オン信号Ｓ１としては、分周クロック信号Ｓ０ｄ８が出力される。

帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも高く閾値電圧Ｖｔｈ２よりも低いときには、選択制御信号ＳＥＬ１がハイレベルとなり、選択制御信号ＳＥＬ２及びＳＥＬ３がローレベルとなる。従って、オン信号Ｓ１としては、分周クロック信号Ｓ０ｄ４が出力される。

帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ２よりも高く閾値電圧Ｖｔｈ３よりも低いときには、選択制御信号ＳＥＬ１及びＳＥＬ２がハイレベルとなり、選択制御信号ＳＥＬ３がローレベルとなる。従って、オン信号Ｓ１としては、分周クロック信号Ｓ０ｄ２が出力される。

帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ３よりも高いときには、選択制御信号ＳＥＬ１～ＳＥＬ３がいずれもハイレベルとなる。従って、オン信号Ｓ１としては、基準クロック信号Ｓ０が出力される。

このように、発振回路１１１は、帰還電圧Ｖｆｂ（延いては出力電圧Ｖｏｕｔ）が低いほど、オン信号Ｓ１のスイッチング周波数ｆｓｗ（＝ｆ０／ｎ）を引き下げていく機能を備えている。

図１４は、分周動作の課題を示すタイミングチャートであり、上から順に、半導体装置１００の起動時（ソフトスタート期間）におけるオン信号Ｓ１、誤差電圧Ｖ１（破線）、スロープ電圧Ｖ２（実線）、スイッチ電圧Ｖｓｗ、及び、出力電圧Ｖｏｕｔの挙動が描写されている。

なお、先の図７で示したように、ソフトスタート期間には、本来、オンデューティＤｏｎが徐々に増大していくが、本図の例では、図示及び説明を簡単とするために、オンデューティＤｏｎが基本的には一定値（ここではＤｏｎ＝５０％）に固定されているものと仮定して説明する。

オン信号Ｓ１のスイッチング周波数ｆｓｗが固定であれば、誤差電圧Ｖ１もそのスイッチング周波数ｆｓｗに応じた電圧値に落ち着く。本図の例に即して述べると、ｆｓｗ＝ｆ０／ｎ（ただしｎ＝１、２、４、８）であるときには、Ｖ１＝Ｖ１（ｎ）（＝Ｖ１（１）×ｎ）となる。その結果、オンデューティＤｏｎが所望値（５０％）に維持される。

ここで、オン信号Ｓ１のスイッチング周波数ｆｓｗをｆ０／ｉからｆ０／ｊ（ただしｉ≠ｊ）に切り替えた場合を考える。この場合、誤差電圧Ｖ１が瞬間的にＶ１（ｉ）からＶ１（ｊ）に切り替わってくれるのであれば、オンデューティＤｏｎが所望値から外れることなく一定に保たれるので、特段の問題は生じない。

しかしながら、誤差増幅回路１１０の利得や位相補償を鑑みると、誤差電圧Ｖ１が瞬時にＶ１（ｉ）からＶ１（ｊ）に切り替わることはあり得ず、本図で示したように、所定の遷移期間を経て緩やかにＶ１（ｉ）からＶ１（ｊ）に切り替わる。

その結果、スイッチング周波数ｆｓｗの切替タイミングでは、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが本来よりも遅れ、オンデューティＤｏｎが不必要に大きくなるので、出力リップル（＝出力電圧Ｖｏｕｔのリップル成分）が増大してしまう（図中のハッチング領域を参照）。

なお、スイッチング周波数ｆｓｗの変化量が大きいほど、これに伴う誤差電圧Ｖ１の変化量が大きくなるので、オンデューティＤｏｎの増大量が大きくなり、延いては、より大きな出力リップルが発生してしまう。そのため、出力リップルを抑制する手法の一つとしては、本実施形態でも採用しているように、スイッチング周波数ｆｓｗの切替回数（すなわち基準クロック信号Ｓ０の分周回数）を増やして、スイッチング周波数ｆｓｗの切替タイミング毎に生じる誤差電圧Ｖ１の変化量を低減することが考えられる。

しかしながら、スイッチング周波数ｆｓｗを４段階（８分周、４分周、２分周、分周なし）に切り替える本実施形態においても、出力リップルの発生を完全に抑制することは難しい。また、回路規模の増大（分周器の増設）を鑑みると、スイッチング周波数ｆｓｗの切替回数を際限なく増やすことも現実的ではない。

以下では、上記の考察を踏まえ、スイッチング周波数ｆｓｗの切替回数を不要に増大させることなく、出力リップルを効果的に抑制することのできる新技術について提案する。

＜第２実施例＞
図１５は、スイッチング電源装置１の第２実施例を示す要部ブロック図である。本実施例は、先の基本構成（図６）及び第１実施例（図１０、図１２）をベースとしつつ、発振回路１１１（特にその分周回路部１１１Ｂ）とスロープ電圧生成回路１１２に改良を加えた構成とされている。

より具体的に述べると、第２実施例のスイッチング電源装置１において、分周回路部１１１Ｂは、スイッチング周波数ｆｓｗの切替回数を４回（８分周、４分周、２分周、分周なし）から３回（４分周、２分周、分周なし）に減らすとともに、選択制御信号ＳＥＬ１及びＳＥＬ２をスロープ電圧生成回路１１２に出力する構成とされている。

上記の構成変更に伴い、分周回路部１１１Ｂでは、図１２の分周器Ｂ１３とコンパレータＢ２３が割愛されるとともに、マルチプレクサＢ３１～Ｂ３３に代えてマルチプレクサＢ３４及びＢ３５が設けられている。

マルチプレクサＢ３４は、選択制御信号ＳＥＬ１がハイレベルであるときに分周クロック信号Ｓ０ｄ２を選択出力し、選択制御信号ＳＥＬ１がローレベルであるときに分周クロック信号Ｓ０ｄ４を選択出力する。

マルチプレクサＢ３５は、選択制御信号ＳＥＬ２がハイレベルであるときに基準クロック信号Ｓ０を選択出力し、選択制御信号ＳＥＬ２がローレベルであるときにマルチプレクサＢ３４の出力信号（Ｓ０ｄ２またはＳ０ｄ４）を選択出力する。

また第２実施例のスイッチング電源装置１において、スロープ電圧生成回路１１２は、選択制御信号ＳＥＬ１及びＳＥＬ２に応じてスロープ電圧Ｖ２の傾きを変化させる構成とされている。

図１６は、スロープ電圧生成回路１１２の一構成例を示す回路図である。本構成例のスロープ電圧生成回路１１２は、電流源１１２ｘと、充放電制御部１１２ｙと、電流／電圧変換部１１２ｚと、抵抗Ｒａ～Ｒｃと、キャパシタＣａと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ～Ｎｅと、を含む。なお、スロープ電圧生成回路１１２は、上記の回路要素以外にも、スロープ補償機能を実現するための回路要素を含むが、説明の便宜上、本図ではその描写が割愛されている。

トランジスタＮａ及びＮｂは、カレントミラーを形成するトランジスタ対（第１トランジスタと第２トランジスタ）に相当する。すなわち、トランジスタＮａのゲートとトランジスタＮｂのゲートは、いずれもトランジスタＮａのドレインに接続されている。

電流源１１２ｘは、電源端とトランジスタＮａのドレインとの間に接続されており、所定の第１電流Ｉ１を生成する。

キャパシタＣａ（容量値：Ｃ）は、トランジスタＮａのソースと接地端との間に接続されており、第１電流Ｉ１を用いて充放電される。

トランジスタＮｃは、キャパシタＣａに並列接続された充放電スイッチに相当する。トランジスタＮｃがオフされているときには、キャパシタＣａが第１電流Ｉ１を用いて充電される。一方、トランジスタＮｃがオンされているときには、キャパシタＣａの両端間が短絡されるので、キャパシタＣａが放電される。

充放電制御部１１２ｙは、スイッチ出力段のスイッチング動作に同期して、トランジスタＮｃのオン／オフ制御を行う。例えば、充放電制御部１１２ｙは、オン信号Ｓ１のパルスエッジを受けてトランジスタＮｃをオフし、オフ信号Ｓ２のパルスエッジを受けてトランジスタＮｃをオンする構成にするとよい。或いは、充放電制御部１１２ｙは、上側オン／オフ制御信号ＳＨの立上りエッジを受けてトランジスタＮｃをオフし、上側オン／オフ制御信号ＳＨの立下りエッジを受けてトランジスタＮｃをオンする構成としてもよい。

電流／電圧変換部１１２ｚは、トランジスタＮｂのドレインに流れる第２電流Ｉ２をスロープ電圧Ｖ２に変換する。

抵抗Ｒａ（抵抗値：Ｒ）の第１端は、トランジスタＮｂのソースに接続されている。抵抗Ｒａの第２端は、抵抗Ｒｂ（抵抗値：Ｒ）の第１端に接続されている。抵抗Ｒｂの第２端は、抵抗Ｒｃ（抵抗値：２Ｒ）の第１端に接続されている。抵抗Ｒｃの第２端は、接地端に接続されている。

トランジスタＮｄは、抵抗Ｒｂに対して並列に接続されており、選択制御信号ＳＥＬ２に応じてオン／オフされる。より具体的に述べると、トランジスタＮｄは、選択制御信号ＳＥＬ２がハイレベルであるときにオンし、選択制御信号ＳＥＬ２がローレベルであるときにオフする。

トランジスタＮｅは、抵抗Ｒｃに対して並列に接続されており、選択制御信号ＳＥＬ１に応じてオン／オフされる。より具体的に述べると、トランジスタＮｅは、選択制御信号ＳＥＬ１がハイレベルであるときにオンし、選択制御信号ＳＥＬ１がローレベルであるときにオフする。

すなわち、抵抗Ｒａ～ＲｃとトランジスタＮｄ及びＮｅは、選択制御信号ＳＥＬ１及びＳＥＬ２に応じて可変抵抗値Ｒｖが変化する可変抵抗として機能する。より具体的に述べると、選択制御信号ＳＥＬ１及びＳＥＬ２がいずれもローレベルであるときには、Ｒｖ＝４Ｒ（＝Ｒ＋Ｒ＋２Ｒ）となる。一方、選択制御信号ＳＥＬ１がハイレベルで選択制御信号ＳＥＬ２がローレベルであるときには、Ｒｖ＝２Ｒ（＝Ｒ＋Ｒ）となる。また、選択制御信号ＳＥＬ１及びＳＥＬ２がいずれもハイレベルであるときには、Ｒｖ＝Ｒとなる。

図１７は、分周動作とスロープ調整動作の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ、選択制御信号ＳＥＬ１及びＳＥＬ２、オン信号Ｓ１、及び、可変抵抗値Ｒｖが描写されている。

帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも低いときには、選択制御信号ＳＥＬ１及びＳＥＬ２がいずれもローレベルとなる。従って、オン信号Ｓ１としては、分周クロック信号Ｓ０ｄ４（周波数：ｆ０／４）が出力される。また、このとき、スロープ電圧生成回路１１２の可変抵抗値Ｒｖは４Ｒとなるので、第２電流Ｉ２の電流値は、充電時間ｔの関数として、次の（１）式で算出される（ただしα＝Ｉ１／（Ｒ×Ｃ））。

Ｉ２＝｛Ｉ１／（４Ｒ×Ｃ）｝×ｔ＝（α／４）×ｔ …（１）

帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ１よりも高く閾値電圧Ｖｔｈ２よりも低いときには、選択制御信号ＳＥＬ１がハイレベルとなり、選択制御信号ＳＥＬ２がローレベルとなる。従って、オン信号Ｓ１としては、分周クロック信号Ｓ０ｄ２（周波数：ｆ０／２）が出力される。また、このとき、スロープ電圧生成回路１１２の可変抵抗値Ｒｖは２Ｒとなるので、第２電流Ｉ２の電流値は、充電時間ｔの関数として、次の（２）式で算出される。

Ｉ２＝｛Ｉ１／（２Ｒ×Ｃ）｝×ｔ＝（α／２）×ｔ …（２）

帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ２よりも高いときには、選択制御信号ＳＥＬ１及びＳＥＬ２がいずれもハイレベルとなる。従って、オン信号Ｓ１としては、基準クロック信号Ｓ０（周波数：ｆ０）が出力される。また、このとき、スロープ電圧生成回路１１２の可変抵抗値ＲｖはＲとなるので、第２電流Ｉ２の電流値は、充電時間ｔの関数として、次の（３）式で算出される。

Ｉ２＝｛Ｉ１／（Ｒ×Ｃ）｝×ｔ＝α×ｔ …（３）

このように、第２実施例のスイッチング電源装置１では、オン信号Ｓ１のスイッチング周波数ｆｓｗが低いほど、第２電流Ｉ２の傾きが小さくなる。より具体的に述べると、スイッチング周波数ｆｓｗを１／ｎに引き下げた場合には、第２電流Ｉ２の傾きが１／ｎとなり、延いては、スロープ電圧Ｖ２の傾きが１／ｎとなる。

図１８は、出力リップルの改善結果を示すタイミングチャートであり、上から順番に、半導体装置１００の起動時（ソフトスタート期間）におけるオン信号Ｓ１、誤差電圧Ｖ１（破線）、スロープ電圧Ｖ２（実線）、スイッチ電圧Ｖｓｗ、及び、出力電圧Ｖｏｕｔの挙動が描写されている。なお、本図の例においても、先の図１４と同様、オンデューティＤｏｎが基本的に一定値（Ｄｏｎ＝５０％）に固定されているものと仮定して説明する。

本図で示すように、分周なし時（ｆｓｗ＝ｆ０）におけるスロープ電圧Ｖ２の傾きを１とした場合、２分周時（ｆｓｗ＝ｆ０／２）におけるスロープ電圧Ｖ２の傾きは１／２となり、４分周時（ｆｓｗ＝ｆ０／４）におけるスロープ電圧Ｖ２の傾きは１／４となる。

このように、スイッチング周波数ｆｓｗに応じてスロープ電圧Ｖ２の傾きを調整することにより、帰還電圧Ｖｆｂに応じてスイッチング周波数ｆｓｗを切り替えた場合でも、誤差電圧Ｖ１を分周なし時（ｆｓｗ＝ｆ０）の電圧値Ｖ１（１）に維持することができる。その結果、スイッチング周波数ｆｓｗの切替タイミングにおいて、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが本来よりも遅れるという不具合はもはや生じなくなる。

従って、スイッチング周波数ｆｓｗの切替タイミングにおいて、オンデューティＤｏｎが所望値から外れることなく一定に保たれるので、出力リップルの発生を回避することが可能となり、延いては、スムーズなソフトスタート動作を実現することが可能となる。

また、第２実施例のスイッチング電源装置１であれば、スイッチング周波数ｆｓｗの切替回数（すなわち基準クロック信号Ｓ０の分周回数）を減らしても、出力リップルを適切に抑制することができる。従って、分周回路部１１１Ｂを形成する回路要素（分周器やコンパレータなど）を削減することができるので、スイッチング電源装置１（延いては、これを搭載する電子機器）の小型化やコストダウンにも貢献することが可能となる。

＜軽負荷モード＞
図１９及び図２０は、それぞれ、軽負荷モード移行動作の課題を示すタイミングチャートであり、負荷電流Ｉｌｏａｄ（破線）及びインダクタ電流ＩＬ（実線）、誤差電圧Ｖ１（破線）及びスロープ電圧Ｖ２（実線）、及び、スイッチ電圧Ｖｓｗが描写されている。

なお、図１９には、入力電圧Ｖｉｎを大きく引き下げなければ、所望の出力電圧Ｖｏｕｔを生成することができない第１入出力設定（例えばＶｉｎ＝２４Ｖ、Ｖｏｕｔ＝１Ｖ）での挙動が描写されている。一方、図２０には、入力電圧Ｖｉｎをそれほど引き下げなくても、所望の出力電圧Ｖｏｕｔを生成することができる第２入出力設定（例えばＶｉｎ＝７Ｖ、Ｖｏｕｔ＝５Ｖ）での挙動が描写されている。

図１９で示す通り、第１入出力設定では、誤差電圧Ｖ１の平衡レベルＶ１（１）が低くなり、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが早くなる。従って、上側トランジスタ１０１ＨのオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）が低くなる（図１９の時刻ｔ１１～ｔ１３を参照）。

一方、図２０で示す通り、第２入出力設定では、誤差電圧Ｖ１の平衡レベルＶ１（２）が高くなり、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが遅くなる。従って、上側トランジスタ１０１ＨのオンデューティＤｏｎが高くなる（図２０の時刻ｔ２１～ｔ２３を参照）。

また、第１入出力設定と第２入出力設定のいずれにおいても、負荷が軽い（＝負荷電流Ｉｌｏａｄが小さい）ほど、誤差電圧Ｖ１が低下して上側トランジスタ１０１Ｈのオンデューティが低くなる（図１９の時刻ｔ１３～ｔ１４、ないしは、図２０の時刻ｔ２３～ｔ２７を参照）。

ここで、先出のロジック回路１０３には、負荷電流Ｉｌｏａｄが閾値電流Ｉｔｈを下回ると、スイッチ出力段の動作を一時的に停止させて軽負荷時の効率を高める機能（いわゆる軽負荷モード）が具備されている。

より具体的に述べると、ロジック回路１０３は、オン信号Ｓ１のパルス生成タイミングにおいて、誤差電圧Ｖ１がスロープ電圧Ｖ２を下回っているとき（Ｓ２＝Ｈ）に、オフ信号Ｓ２を用いてオン信号Ｓ１のパルスをマスクすることにより軽負荷モードに移行する。

例えば、図１９で示すように、第１入出力設定では、時刻ｔｘで誤差電圧Ｖ１がスロープ電圧Ｖ２のオフセットレベルＶ２ｏｆｓを下回ったことに伴い、時刻ｔｘ以降におけるスイッチ出力段の動作が一時的に停止されている（図１９の時刻ｔｘ～ｔ１８を参照）。

一方、図２０で示すように、第２入出力設定では、時刻ｔｙで誤差電圧Ｖ１がスロープ電圧Ｖ２のオフセットレベルＶ２ｏｆｓを下回ったことに伴い、時刻ｔｙ以降におけるスイッチ出力段の動作が一時的に停止されている（図２０の時刻ｔｙ～ｔ２８を参照）。

なお、軽負荷モードに移行すれば、上側トランジスタ１０１Ｈと下側トランジスタ１０１Ｌがいずれもオフされた状態となるので、スイッチング電源装置１における不要な電力消費を抑えることができる。

ただし、スロープ電圧のオフセットレベルＶ２ｏｆｓが固定値である場合には、入出力設定に依存して、誤差電圧Ｖ１の平衡レベルＶ１（＊）とスロープ電圧Ｖ２のオフセットレベルＶ２ｏｆｓとの電圧差ΔＶ（＊）が大きくばらつき、延いては、出力平衡時における負荷電流Ｉｌｏａｄ（＊）と軽負荷モード移行時の閾値電流Ｉｔｈ（＊）との電流差ΔＩ（＊）が大きくばらついてしまう（ただし、＊＝１または２であり、より具体的には、図１９のΔＶ（１）と図２０のΔＶ（２）、ないしは、図１９のΔＩ（１）と図２０のΔＩ（２）とを比較参照）。そこで、以下では、上記の不具合を解消するための改善策について提案する。

＜スロープ電圧生成回路＞
図２１は、スロープ電圧生成回路１１２の一構成例を示す要部ブロック図である。本構成例のスロープ電圧生成回路１１２は、第１電圧生成部１１２Ａと、第２電圧生成部１１２Ｂと、マルチプレクサ部１１２Ｃと、を含む。

第１電圧生成部１１２Ａは、所定のリセットレベルＶ２ＡＣ（０）から所定の傾きで上昇する第１電圧Ｖ２ＡＣを生成する。なお、第１電圧生成部１１２Ａは、スイッチ出力段に流れるインダクタ電流ＩＬの大きさに応じて、第１電圧Ｖ２ＡＣの傾きを調整する機能（＝スロープ補償機能）を備えている。

第２電圧生成部１１２Ｂは、スロープ電圧Ｖ２のオフセットレベルに相当する第２電圧Ｖ２ＤＣを生成する。なお、第２電圧生成部１１２Ｂは、誤差電圧Ｖ１の平衡レベルに追従するように第２電圧Ｖ２ＤＣを調整する機能を備えている。

マルチプレクサ部１１２Ｃは、上側オン／オフ制御信号ＳＨに応じて第１電圧Ｖ２ＡＣと第２電圧Ｖ２ＤＣの一方をスロープ電圧Ｖ２として出力する。より具体的に述べると、マルチプレクサ部１１２Ｃは、上側オン／オフ制御信号ＳＨがハイレベルであるときに第１電圧Ｖ２ＡＣをスロープ電圧Ｖ２として出力し、上側オン／オフ制御信号ＳＨがローレベルであるときに第２電圧Ｖ２ＤＣをスロープ電圧Ｖ２として出力する。

図２２は、図２１のスロープ電圧生成回路１１２で生成されるスロープ電圧Ｖ２の波形図である。なお、破線は誤差電圧Ｖ１、実線はスロープ電圧Ｖ２、一点鎖線は第１電圧Ｖ２ＡＣ、二点鎖線は第２電圧Ｖ２ＤＣをそれぞれ示している。

先に説明したマルチプレクサ部１１２Ｃの切替動作により、上側トランジスタ１０１Ｈのオン期間ＯＮ（＝上側オン／オフ制御信号ＳＨのハイレベル期間）には、スロープ電圧Ｖ２として第１電圧Ｖ２ＡＣが出力される。一方、上側トランジスタ１０１Ｈのオフ期間ＯＦＦ（＝上側オン／オフ制御信号ＳＨのローレベル期間）には、スロープ電圧Ｖ２として第２電圧Ｖ２ＤＣが出力される。

従って、上側トランジスタ１０１Ｈのオン期間ＯＮには、スロープ電圧Ｖ２がリセットレベルＶ２ＡＣ（０）から所定の傾きで上昇され、上側トランジスタ１０１Ｈのオフ期間ＯＦＦには、スロープ電圧Ｖ２がオフセットレベル（第２電圧Ｖ２ＤＣ）に維持される。

なお、スロープ電圧Ｖ２のオフセットレベル（＝第２電圧Ｖ２ＤＣ）は、入出力設定に応じて変動する誤差電圧Ｖ１の平衡レベルに対して、電圧差ΔＶが常に一定となるように調整される。この点については、後ほど詳細に説明する。

＜第１電圧生成部＞
図２３は、第１電圧生成部１１２Ａの一構成例を示す要部ブロック図である。本構成例の第１電圧生成部１１２Ａは、ランプ電流生成部Ａ１と、センス電流生成部Ａ２と、加算部Ａ３と、抵抗Ａ４（抵抗値：ＲＡ４）と、を含む。

ランプ電流生成部Ａ１は、上側トランジスタ１０１Ｈのオン期間ＯＮにおいて、一定の傾きで増大するランプ電流ＩＡ１を生成する。

センス電流生成部Ａ２は、スイッチ出力段に流れるインダクタ電流ＩＬの大きさに応じたセンス電流ＩＡ２を生成する。インダクタ電流ＩＬが大きいほどセンス電流ＩＡ２も大きくなり、逆に、インダクタ電流ＩＬが小さいほどセンス電流ＩＡ２も小さくなる。

加算部Ａ３は、ランプ電流ＩＡ１とセンス電流ＩＡ２とを足し合わせることにより、加算電流ＩＡ３（＝ＩＡ１＋ＩＡ２）を生成する。

抵抗Ａ４は、加算電流ＩＡ３を第１電圧Ｖ２ＡＣ（＝ＩＡ３×ＲＡ４）に変換する電流／電圧変換素子として機能する。

本構成例の第１電圧生成部１１２Ａにおいて、第１電圧Ｖ２ＡＣは、所定の傾きを持つランプ波形（＝ＩＡ１×ＲＡ４）とインダクタ電流ＩＬの大きさに応じたセンス波形（＝ＩＡ２×ＲＡ４）とを足し合わせた電圧波形となる。従って、第１電圧Ｖ２ＡＣは、インダクタ電流ＩＬが大きいほど高くなり、インダクタ電流ＩＬが小さいほど低くなる。

すなわち、インダクタ電流ＩＬが大きいほど、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが早くなり、オンデューティＤｏｎが低くなるので、インダクタ電流ＩＬを引き下げる方向に帰還が掛かる。逆に、インダクタ電流ＩＬが小さいほど、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが遅くなり、オンデューティＤｏｎが高くなるので、インダクタ電流ＩＬを引き上げる方向に帰還が掛かる。このようなカレントモード制御により、スイッチング電源装置１の負荷応答性を高めることが可能となる。

＜第２電圧生成部（第１実施例）＞
図２４は、第２電圧生成部１１２Ｂの第１実施例を示す要部ブロック図である。本実施例の第２電圧生成部１１２Ｂは、基準電流生成部Ｂ１と、調整電流生成部Ｂ２と、加算部Ｂ３と、抵抗Ｂ４と、を含む。

基準電流生成部Ｂ１は、一定の電流値を持つ基準電流ＩＢ１を生成する。

調整電流生成部Ａ２は、スロープ電圧Ｖ２のオフセットレベルを調整するための調整電流ＩＢ２を生成する。

加算部Ａ３は、基準電流ＩＢ１と調整電流ＩＢ２とを足し合わせることにより、加算電流ＩＢ３（＝ＩＢ１＋ＩＢ２）を生成する。

抵抗Ｂ４は、加算電流ＩＢ３を第２電圧Ｖ２ＤＣ（＝ＩＢ３×ＲＢ４）に変換する電流／電圧変換素子として機能する。

本実施形態の第２電圧生成部１１２Ｂにおいて、第２電圧Ｖ２ＤＣは、電圧値固定の基準電圧（＝ＩＢ１×ＲＢ４）と電圧値可変の調整電圧（＝ＩＢ２×ＲＢ４）を足し合わせた電圧値となる。従って、スロープ電圧Ｖ２のオフセットレベル（＝第２電圧Ｖ２ＤＣ）は、調整電流ＩＢ２が大きいほど高くなり、調整電流ＩＢ２が小さいほど低くなる。

＜調整電流生成部＞
図２５は、調整電流生成部Ｂ２の一構成例を示す回路図である。本構成例の調整電流生成部Ｂ２は、ｎｐｎ型バイポーラトランジスタＱ１～Ｑ６と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、電流源ＣＳ１～ＣＳ４と、を含む。

トランジスタＱ１のコレクタ、トランジスタＱ２のコレクタ、トランジスタＱ５のコレクタ、及び、トランジスタＱ６のコレクタは、いずれも、第２定電圧Ｖｒｅｇの印加端に接続されている。トランジスタＱ１のベースとトランジスタＱ６のベースは、いずれも、バイアス電圧 Ｖｂｉａｓの印加端に接続されている。トランジスタＱ２のベースとトランジスタＱ４のコレクタは、いずれも、トランジスタＱ１のエミッタに接続されている。トランジスタＱ５のベースは、トランジスタＱ６のエミッタに接続されている。トランジスタＱ３のベースは、トランジスタＱ２のエミッタに接続されている。トランジスタＱ４のベースは、トランジスタＱ５のエミッタに接続されている。トランジスタＱ３のエミッタとトランジスタＱ４のエミッタは、互いに接続されている。

電流源ＣＳ１は、トランジスタＱ２のエミッタと接地端との間に接続されており、第１電流ＩＶｉｎを生成する。第１電流ＩＶｉｎは、入力電圧Ｖｉｎ（ないしはその標準値）に応じた電流値を持つ。具体的には、入力電圧Ｖｉｎが高いほど第１電流ＩＶｉｎが大きくなり、入力電圧Ｖｉｎが低いほど第１電流ＩＶｉｎが小さくなる。

電流源ＣＳ２は、トランジスタＱ３及びＱ４のエミッタと接地端との間に接続されており、所定の第２電流Ｉｄｒｖを生成する。

電流源ＣＳ３は、トランジスタＱ５のエミッタと接地端との間に接続されており、所定の第３電流Ｉｒｅｆを生成する。

電流源ＣＳ４は、トランジスタＱ６のエミッタと接地端との間に接続されており、第４電流ＩＶｏｕｔを生成する。第４電流ＩＶｏｕｔは、出力電圧Ｖｏｕｔ（ないしはその標準値）に応じた電流値を持つ。具体的には、出力電圧Ｖｏｕｔが高いほど第４電流ＩＶｏｕｔが大きくなり、出力電圧Ｖｏｕｔが低いほど第４電流ＩＶｏｕｔが小さくなる。

トランジスタＰ１のソースとトランジスタＰ２のソースは、いずれも、第２定電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ１のゲートとトランジスタＰ２のゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、トランジスタＱ３のコレクタに接続されている。トランジスタＰ２のドレインは、調整電流ＩＢ２の出力端に接続されている。

本構成例の調整電流生成部Ｂ２において、トランジスタＱ１～Ｑ６のベース・エミッタ間電圧Ｖｂｅがいずれも等しいと仮定した場合、調整電流ＩＢ２は、次の（１）式で表すことができる。

ＩＢ２＝Ｉｒｅｆ×（ＩＶｏｕｔ／ＩＶｉｎ） … （１）

上記（１）式から分かるように、第２電圧生成部１１２Ｂでは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの双方（すなわち入出力設定）に応じて調整電流ＩＢ２の大きさを変化させることにより、第２電圧Ｖ２ＤＣの調整が行われる。

より具体的に述べると、入力電圧Ｖｉｎが高いほど調整電流ＩＢ２が小さくなるので、第２電圧Ｖ２ＤＣが低くなる。逆に、入力電圧Ｖｉｎが低いほど調整電流ＩＢ２が大きくなるので、第２電圧Ｖ２ＤＣが高くなる。また、出力電圧Ｖｏｕｔが低いほど調整電流ＩＢ２が小さくなるので、第２電圧Ｖ２ＤＣが低くなる。逆に、出力電圧Ｖｏｕｔが高いほど調整電流ＩＢ２が大きくなるので、第２電圧Ｖ２ＤＣが高くなる。

以上をまとめると、スロープ電圧生成回路１１２では、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）が低いほど、スロープ電圧Ｖ２のオフセットレベル（＝Ｖ２ＤＣ）が引き下げられ、逆に、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比が大きいほど、スロープ電圧Ｖ２のオフセットレベルが引き上げられることになる。

言い換えると、オンデューティＤｏｎが低くなる入出力設定では、スロープ電圧Ｖ２のオフセットレベルが引き下げられ、逆に、オンデューティＤｏｎが高くなる入出力設定では、スロープ電圧Ｖ２のオフセットレベルが引き上げられることになる。

図２６と図２６は、それぞれ軽負荷モード移行動作の改善を示すタイミングチャートであり、負荷電流Ｉｌｏａｄ（破線）及びインダクタ電流ＩＬ（実線）、誤差電圧Ｖ１（破線）及びスロープ電圧Ｖ２（実線）、並びに、スイッチ電圧Ｖｓｗが描写されている。

なお、図２６には、先の図１９と同様、入力電圧Ｖｉｎを大きく引き下げなければ所望の出力電圧Ｖｏｕｔを生成することができない第１入出力設定（例えばＶｉｎ＝２４Ｖ、Ｖｏｕｔ＝１Ｖ）での挙動が描写されている。一方、図２７には、先の図２０と同様、入力電圧Ｖｉｎをそれほど引き下げなくても所望の出力電圧Ｖｏｕｔを生成することができる第２入出力設定（例えばＶｉｎ＝７Ｖ、Ｖｏｕｔ＝５Ｖ）での挙動が描写されている。

両図から分かるように、スロープ生成回路１１２では、先述のオフセット調整機能により、誤差電圧Ｖ１の平衡レベルＶ１（＊）に追従するように、第２電圧Ｖ２ＤＣ（＊）が調整される。より具体的に述べると、入出力設定に依ることなく、誤差電圧Ｖ１の平衡レベルＶ１（＊）とスロープ電圧Ｖ２のオフセットレベル（＝第２電圧Ｖ２ＤＣ（＊））との電圧差ΔＶが一定となるように、第２電圧Ｖ２ＤＣ（＊）が自動的に調整される。

例えば図２６で示す通り、第１入出力設定では、時刻ｔａで誤差電圧Ｖ１がスロープ電圧Ｖ２のオフセットレベルＶ２ＤＣ（１）を下回ったことに伴い、時刻ｔａ以降におけるスイッチ出力段の動作が一時的に停止されている（図２６の時刻ｔａ～ｔ３８を参照）。

一方、図２７で示す通り、第２入出力設定では、時刻ｔｂで誤差電圧Ｖ１がスロープ電圧Ｖ２のオフセットレベルＶ２ＤＣ（２）を下回ったことに伴い、時刻ｔｂ以降におけるスイッチ出力段の動作が一時的に停止されている（図２７の時刻ｔｂ～ｔ４８を参照）。

このように、誤差電圧Ｖ１の平衡レベルＶ１（＊）に追従するように第２電圧Ｖ２ＤＣ（＊）を調整する構成であれば、入出力設定に依ることなく、出力平衡時における負荷電流Ｉｌｏａｄ（＊）と軽負荷モード移行時の閾値電流Ｉｔｈ（＊）との電流差ΔＩを一定値に維持することができる。従って、スイッチング電源装置１の効率を高めたり、ＥＭＩ［electro magnetic interference］対策を容易に行うことが可能となる。

＜第２電圧生成部（第２実施例）＞
図２８は、第２電圧生成部１１２Ｂの第２実施形態を示す要部ブロック図である。本実施形態は、先の第１実施例（図２４）をベースとしつつ、第２調整電流生成部Ｂ５と、第２加算部Ｂ６を追加した点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２４と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

第２調整電流生成部Ｂ５は、インダクタ電流ＩＬの大きさに応じてスロープ電圧Ｖ２のオフセットレベルを調整するための第２調整電流ＩＢ５を生成する。なお、インダクタ電流ＩＬが大きいほど第２調整電流ＩＢ５も大きくなり、逆に、インダクタ電流ＩＬが小さいほど第２調整電流ＩＢ５も小さくなる。

第２加算部Ｂ６は、調整電流ＩＢ２と第２調整電流ＩＢ５を足し合わせることにより、加算調整電流ＩＢ６（＝ＩＢ２＋ＩＢ５）を生成し、これを加算部Ｂ３に出力する。従って、加算部Ｂ３で生成される加算電圧ＩＢ３は、基準電流ＩＢ１と加算調整電流ＩＢ６とを足し合わせた電流値（＝ＩＢ１＋ＩＢ６＝ＩＢ１＋ＩＢ２＋ＩＢ５）となる。

本実施例の第２電圧生成部１１２Ｂによれば、誤差電圧Ｖ１の平衡レベルのばらつきをキャンセルするだけでなく、ＩＬ×Ｒｏｎのばらつき（ただしＲｏｎは上側トランジスタ１０１Ｈのオン抵抗値）についてもキャンセルすることができる。従って、カレントモード制御を行うスイッチング電源装置１においても、入出力設定に依ることなく、出力平衡時における負荷電流Ｉｌｏａｄ（＊）と軽負荷モード移行時の閾値電流Ｉｔｈ（＊）との電流差ΔＩを一定値に維持することができる（先出の図２６及び図２７を比較参照）。

＜電子機器への適用＞
図２９は、パーソナルコンピュータの外観図である。パーソナルコンピュータＸは、これまでに説明してきたスイッチング電源装置１の適用対象となる電子機器の一例である。ただし、スイッチング電源装置１の適用対象はこれに限定されるものではなく、その他の電子機器にも適用することが可能である。

＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、ＯＡ［office automation］機器、二次側電源、アダプタ機器、ないしは、通信機器などに利用することが可能である。

Ｂｕ バッファ
Ｃ１，Ｃ２，Ｃ１０，Ｃｂｓｔ キャパシタ
ＣＣ１，ＣＣ２ 定電流源
Ｄｂ ダイオード
ＤＲＶ 制御回路
ＥＲＲ エラーアンプ
ＧＮＤ グランド（低電位端子）
Ｌ，Ｌ１０ インダクタ
Ｎ１～Ｎ４，Ｎ１０～Ｎ３０ ノード
ＯＳＣ 発振回路
ＯＳＣｒ 発振部
ＯＵＴ，ＯＵＴ１０ 出力端子
ＰＷＭ ＰＷＭコンパレータ
Ｑ１～Ｑ６，Ｑ１０，Ｑ２０ トランジスタ
Ｒ１～Ｒ３，Ｒｓｓ，Ｒ１０，Ｒ２０ 抵抗
ＲＬ 負荷
ＳＬＯＰＥ スロープ回路
ＳＳ ソフトスタート回路
Ｖｉｎ，Ｖｂｂ，Ｖｃｃ，Ｖｉｎ１０ 電源（高電位端子）
１ スイッチング電源装置
１００ 半導体装置（スイッチング電源ＩＣ）
１０１Ｈ 上側トランジスタ（出力トランジスタ）
１０１Ｌ 下側トランジスタ（同期整流トランジスタ）
１０２Ｈ 上側ドライバ回路
１０２Ｌ 下側ドライバ回路
１０３ ロジック回路
１０４ 第１レギュレータ回路
１０５ 第２レギュレータ回路
１０６ 第３レギュレータ回路
１０７ ブートストラップ回路
１０８ 基準電圧生成回路
１０９ ソフトスタート電圧生成回路
１１０ 誤差増幅回路
１１１ 発振回路
１１１Ａ 基準発振回路部
１１１Ｂ 分周回路部
Ｂ１０ 分周処理部
Ｂ１１～Ｂ１３ 分周器
Ｂ２０ 選択制御部
Ｂ２１～Ｂ２３ コンパレータ
Ｂ３０ 選択処理部
Ｂ３１～Ｂ３５ マルチプレクサ
１１２ スロープ電圧生成回路
１１２ｘ 電流源
１１２ｙ 充放電制御部
１１２ｚ 電流／電圧変換部
１１２Ａ 第１電圧生成部
Ａ１ ランプ電流生成部
Ａ２ センス電流生成部
Ａ３ 加算部
Ａ４ 抵抗
１１２Ｂ 第２電圧生成部
Ｂ１ 基準電流生成部
Ｂ２ 調整電流生成部
Ｂ３ 加算部
Ｂ４ 抵抗
Ｂ５ 第２調整電流生成部
Ｂ６ 第２加算部
１１２Ｃ マルチプレクサ部
１１３ 比較回路
１１４ 減電圧保護回路
１１５ 温度保護回路
１１６ 短絡保護回路
１１７ 過電圧保護回路
１１８ 過電流保護回路
Ｔ１～Ｔ８ 外部端子
Ｒ１～Ｒ５、Ｒａ～Ｒｃ 抵抗
Ｃ１～Ｃ４、Ｃａ キャパシタ
Ｌ１ インダクタ
Ｄ１ ダイオード
Ｎａ～Ｎｅ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｑ１～Ｑ６ ｎｐｎ型バイポーラトランジスタ
Ｐ１、Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＣＳ１～ＣＳ４ 電流源
Ｘ パーソナルコンピュータ

Claims (10)

1. 出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力段と、
   前記出力電圧またはこれに応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、
   所定のスイッチング周波数でオン信号にパルスを生成する発振回路と、
   前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、
   前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、
   前記オン信号と前記オフ信号に応じてオン／オフ制御信号を生成するロジック回路と、
   前記オン／オフ制御信号に応じて前記スイッチ出力段を駆動するドライバ回路と、
   を有し、
   前記スロープ電圧生成回路は、前記誤差電圧の平衡レベルに追従するように前記スロープ電圧のオフセットレベルを調整することを特徴とするスイッチング電源装置。
2. 前記スロープ電圧生成回路は、入出力設定に依ることなく前記誤差電圧の平衡レベルと前記スロープ電圧のオフセットレベルとの差が一定となるように前記スロープ電圧のオフセットレベルを調整することを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記スロープ電圧生成回路は、前記入力電圧と前記出力電圧の双方に応じて前記スロープ電圧のオフセットレベルを調整することを特徴とする請求項２に記載のスイッチング電源装置。
4. 前記スロープ電圧生成回路は、前記入力電圧に対する前記出力電圧の比が低いほど前記スロープ電圧のオフセットレベルを引き下げ、前記入力電圧に対する前記出力電圧の比が大きいほど前記スロープ電圧のオフセットレベルを引き上げることを特徴とする請求項３に記載のスイッチング電源装置。
5. 前記スロープ電圧生成回路は、前記出力トランジスタのオン期間には前記スロープ電圧を所定のリセットレベルから所定の傾きで上昇させ、前記出力トランジスタのオフ期間には前記スロープ電圧を前記オフセットレベルに維持することを特徴とする請求項１～請求項４のいずれか一項に記載のスイッチング電源装置。
6. 前記スロープ電圧生成回路は、前記スイッチ出力段に流れる電流の大きさに応じて前記スロープ電圧の傾きを調整することを特徴とする請求項１～請求項５のいずれか一項に記載のスイッチング電源装置。
7. 前記スロープ電圧生成回路は、前記スイッチ出力段に流れる電流の大きさに応じて前記スロープ電圧のオフセットレベルを調整することを特徴とする請求項６に記載のスイッチング電源装置。
8. 前記スロープ電圧生成回路は、
   前記リセットレベルから所定の傾きで上昇する第１電圧を生成する第１電圧生成部と、
   前記オフセットレベルに相当する第２電圧を生成する第２電圧生成部と、
   前記オン／オフ制御信号に応じて前記第１電圧と前記第２電圧の一方を前記スロープ電圧として出力するマルチプレクサ部と、
   を含むことを特徴とする請求項５に記載のスイッチング電源装置。
9. 前記ロジック回路は、前記オン信号のパルス生成タイミングで前記誤差電圧が前記スロープ電圧を下回っているときに、前記オフ信号を用いて前記オン信号のパルスをマスクすることにより軽負荷モードに移行することを特徴とする請求項１～請求項８のいずれか一項に記載のスイッチング電源装置。
10. 請求項１～請求項９のいずれか一項に記載のスイッチング電源装置を有することを特徴とする電子機器。

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