JP7041555B2 - スイッチング電源及びその地絡検出方法 - Google Patents

Description

本発明は、スイッチング電源及びその地絡検出方法に関し、特にスイッチング電源の出力端子または帰還端子が接地電位に短絡した場合に、出力トランジスタに流れる電流の増大を抑制するスイッチング電源及びその地絡検出方法に関する。

スイッチング電源は、入力電圧をこれとは異なる出力電圧に降圧または昇圧する電力変換装置であり、その制御主体となる半導体装置（いわゆる電源制御ＩＣ）により、出力トランジスタを動作させることで降圧動作または昇圧動作が行われる。その際、スイッチング電源は、負荷を駆動する出力トランジスタを例えばＰＷＭ［pulse width modulation］信号を用いて駆動する。そのため、スイッチング電源は、一般的にリニア電源と比べて電力変換効率が高く。システムの消費電力を低減させることができる。しかし、スイッチング電源の出力端子などにおいて地絡等の不具合が生じた場合、スイッチング電源の出力トランジスタに流れる電流が増大し、出力トランジスタが劣化するという恐れがある。

例えば、特許文献１には、スイッチング電源における負荷電流制限方法が開示されている。なお、特許文献１に記載のスイッチング電源では、短絡保護信号生成回路が設けられている。出力電圧が基準電圧を下回った場合に負荷短絡が生じたと判断され、短絡保護信号生成回路から出力された短絡保護信号によりスイッチング素子がオフされ、負荷電流を停止することで、半導体装置の保護を行う。

また、例えば、特許文献２には、インバータにおける負荷電流制限方法が開示されている。なお、特許文献２に記載のインバータでは、第１保護回路と第２保護回路が設けられている。第１保護回路はインバータでの回路の異常を検出し、所定の異常検出時間の間、過電流、過電圧、地絡、天絡などの回路異常が持続すると、インバータのスイッチング制御を停止する。第２保護回路は、インバータの出力電圧に応じた帰還電圧をモニタし、帰還電圧が所定のしきい値電圧より低いとき、基準電圧を低下せしめるとともに、異常検出時間を短く設定する。

特開２０１１－１６７０１３号公報 特許第４６２７３２０号公報

しかしながら、特許文献１のスイッチング電源における負荷電流制限方法では、回路異常を検出してから負荷電流を停止するまでには遅延時間が発生する。実際に負荷電流が停止するのは、スイッチング素子がオフしてから遅延時間が経過した後である。この手法では、回路異常が発生しても、所定の期間が経過する間、すなわち、マスク期間の間は、スイッチング素子が動作し続け、デバイスに負荷をかけてしまうという不具合が生じる。

特許文献２のインバータは、所定の異常検出時間を検出すること、第１保護回路と第２保護回路を用意しなければならないこと、さらには、基準電圧を低下させるなどの制御を行うために回路構成がやや複雑になることなど、改善の余地があった。

本発明は、上記各特許文献に存在する不具合を解消するために、比較的簡便な回路構成によって、スイッチング端子や帰還端子の地絡状態を迅速かつ適確に検出することができるスイッチング電源を提供することを目的とする。

本発明の一態様のスイッチング電源は、出力トランジスタと同期整流半導体素子をオン／オフしてインダクタを駆動することにより入力電圧から出力電圧を生成するスイッチング手段と、前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、ソフトスタート電圧を生成するソフトスタート回路と、前記誤差電圧と前記ソフトスタート電圧とを比較してパルス幅変調信号を生成するＰＷＭ［pulse width modulation］コンパレータと、前記パルス幅変調信号の入力を受けて前記スイッチング手段の駆動信号を生成する駆動回路と、前記ソフトスタート電圧と前記帰還電圧とを所定のオフセット電圧をもたせて比較するオフセットコンパレータと、を有し、前記ソフトスタート電圧をＶｓｓとし、前記帰還電圧をＶｆｂとし、前記オフセット電圧をΔＶとすると、Ｖｓｓ≧（Ｖｆｂ＋ΔＶ）が成立したとき、前記オフセットコンパレータから出力されるオフセット検出信号に基づき、前記駆動回路を介して前記出力トランジスタをオフさせる。

さらに、本発明の別の態様のスイッチング電源は、前記帰還電圧と第２参照電圧とを比較して第１地絡出力信号を出力する地絡検出回路と、前記オフセット検出信号と前記第１地絡出力信号とを論理積演算する論理積回路と、をさらに有し、前記論理積回路から出力されるショート保護制御信号により、前記駆動回路を介して前記出力トランジスタをオフさせる。

さらに、本発明の別の態様のスイッチング電源は、前記帰還電圧と第２参照電圧とを比較して第１地絡出力信号を出力する地絡検出回路と、前記ソフトスタート電圧が前記第１参照電圧に達した後に前記帰還電圧を検出して地絡検出信号を出力する地絡検出手段と、前記地絡検出信号と前記オフセット検出信号のいずれか一方を選択して第２地絡出力信号を出力する保護信号選択回路と、前記第１地絡出力信号及び前記第２地絡出力信号が第１入力端子及び第２入力端子にそれぞれ印加される論理積回路と、を有し、前記論理積回路から出力されるショート保護制御信号により、前記駆動回路を介して前記出力トランジスタをオフさせる。

さらに、本発明の別の態様のスイッチング電源において、前記オフセット電圧は、前記第１参照電圧よりも小さく設定される。

さらに、本発明の別の態様のスイッチング電源において、前記オフセット電圧をΔＶとし、前記ソフトスタート電圧の最大値をＶｍａｘとし、前記第１参照電圧をＶｒｅｆ１とすると、ΔＶ＞（Ｖｍａｘ－Ｖｒｅｆ１）が成立している。

さらに、本発明の別の態様のスイッチング電源において、前記オフセットコンパレータの入力段は差動増幅器を含み、前記差動増幅器の差動対トランジスタの一方にオフセット抵抗を接続し、前記オフセット抵抗によって前記オフセット電圧が設定される。

さらに、本発明の別の態様のスイッチング電源において、前記差動対トランジスタはそれぞれＭＯＳトランジスタまたはバイポーラトランジスタで構成される。

さらに、本発明の別の態様のスイッチング電源は、前記差動対トランジスタが第１ＭＯＳトランジスタと第２ＭＯＳトランジスタで構成されており、前記第１ＭＯＳトランジスタのソースには第１オフセット抵抗が、前記第２ＭＯＳトランジスタのソースには前記第１オフセット抵抗の抵抗値とは異なる抵抗値を有する第２オフセット抵抗が接続される。

さらに、本発明の別の態様のスイッチング電源は、前記差動対トランジスタが第１ＭＯＳトランジスタと第２ＭＯＳトランジスタで構成されており、前記第１ＭＯＳトランジスタのゲート・ソース間の閾値電圧と、前記第２ＭＯＳトランジスタのゲート・ソース間電圧が異ならせて設定される。

さらに、本発明の別の態様のスイッチング電源は、前記差動対トランジスタが第１バイポーラトランジスタと第２バイポーラトランジスタで構成されており、前記第１バイポーラトランジスタのエミッタには第１オフセット抵抗が、前記第２バイポーラトランジスタのエミッタには前記第１オフセット抵抗の抵抗値とは異なる抵抗値を有する第２オフセット抵抗が接続される。

さらに、本発明の別の態様のスイッチング電源は、前記差動対トランジスタが第１バイポーラトランジスタと第２バイポーラトランジスタで構成されており、前記第１バイポーラトランジスタのベース・エミッタ間順方向電圧と、前記第２バイポーラトランジスタのベース・エミッタ間順方向電圧が異ならせて設定される。

さらに、本発明の別の態様のスイッチング電源において、前記第１オフセット抵抗または第２オフセット抵抗のいずれか一方は、抵抗値が実質的に０Ωに設定される。

さらに、本発明の別の態様のスイッチング電源において、前記エラーアンプの入力側には非反転入力端子である第１入力端子及び第２入力端子と、反転入力端子である第３入力端子が用意され、前記第１入力端子には前記ソフトスタート電圧が、前記第２入力端子には前記第１参照電圧が、前記第３入力端子には前記帰還電圧がそれぞれ印加される。

さらに、本発明の別の態様のスイッチング電源において、前記第２参照電圧は、前記第１参照電圧よりも低い電位に設定される。

さらに、本発明の別の態様のスイッチング電源において、前記保護信号選択回路は、前記地絡検出信号、および、前記ソフトスタート電圧を立ち上げるイネーブル信号の２つの信号がそれぞれ印加される２入力ラッチ回路と、前記２入力ラッチ回路の出力に応じて前記地絡検出信号または前記オフセット検出信号のいずれか一方を選択して出力するセレクタとを有する。

さらに、本発明の別の態様のスイッチング電源において、前記２入力ラッチ回路は、否定論理積回路または否定論理和回路を含む。

さらに、本発明の別の態様のスイッチング電源は、前記オフセット検出信号が発生するまでの間、地絡発生の検出がマスクされる。

さらに、本発明の別の態様のスイッチング電源は、前記第２地絡出力信号が発生するまでの間、地絡発生の検出がマスクされる。

本発明に係るスイッチング電源の地絡検出方法の一態様は、イネーブル信号が投入された後に、最初に地絡が発生した際には、前記地絡検出信号が発生するまでの地絡検出時間ｔｘ１の間、地絡検出がマスクされ、前記イネーブル信号の投入が持続した状態で、前記最初の地絡が開放された後に、２回目の地絡が発生した際には、前記オフセット検出信号が発生するまでの地絡検出時間ｔｘ２の間、地絡検出がマスクされる。

さらに、本発明の別の態様のスイッチング電源は、監視対象端子の地絡検出を行う地絡検出回路を有し、初回の地絡発生時には、第１時間に亘って前記地絡検出回路の出力をマスクし、２回目以降の地絡発生時には、前記第１時間よりも短い第２時間に亘って前記地絡検出回路の出力をマスクする。

本発明の別の態様のスイッチング電源の地絡検出方法において、前記時間ｔｘ２と前記時間ｔｘ１との間には、ｔｘ２≦ｔｘ１の関係が成立する。

本発明にかかるスイッチング電源は、帰還電圧の大きさをソフトスタート電圧とオフセット電圧を用いて検出することにより、スイッチング電源の出力端子または帰還端子の地絡状態を迅速かつ適確に検出して、出力トランジスタに過大電流が流れるという不具合を排除することができる。

本発明を降圧型スイッチング電源に適用したときの第１の実施形態を示す回路構成図である。 図１に係るスイッチング電源のオフセットコンパレータに与えるオフセット電圧とソフトスタート電圧との大きさとの関係が適正に与えられた場合のタイミングチャートである。 図１に係るスイッチング電源のオフセットコンパレータに与えるオフセット電圧とソフトスタート電圧との大きさとの関係が適正に与えられなかった場合のタイミングチャートである。 図１に係るスイッチング電源が地絡しているときのタイミングチャートである。 本発明を降圧型スイッチング電源に適用したときの第２の実施形態を示す回路構成図である。 図４に係るスイッチング電源の通常動作において、オフセットコンパレータに与えられるオフセット電圧とソフトスタート電圧の大小関係が適性に与えられた場合のタイミングチャートである。 図４に係るスイッチング電源の通常動作において、オフセットコンパレータに与えられるオフセット電圧とソフトスタート電圧の大小関係を適正な範囲から逸脱させた場合のタイミングチャートである。 図４に係るスイッチング電源が地絡しているときのタイミングチャートである。 本発明を降圧型スイッチング電源に適用したときの第３の実施形態を示す回路構成図である。 図７に係るスイッチング電源が通常動作しているときのタイミングチャートである。 図７に係るスイッチング電源が地絡しているときのタイミングチャートである。 図７に係るスイッチング電源が地絡しているときの１つの地絡検出方法を説明するタイミングチャートである。 図７のスイッチング電源に採用される地絡制御回路１３の具体的な回路接続を示す回路図である。 図１、図４、図７に示したオフセットコンパレータ５の具体的な回路図である。 図１２とは別のオフセットコンパレータ５の具体的な回路図である。

（第１の実施形態）
図１は、本発明を降圧型のスイッチング電源に適用した第１の実施形態を示す回路構成図である。以下に、本発明の実施形態について図面を参照して説明する。本構成例のスイッチング電源１は、入力端子ＶＩＮに供給される入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを出力端子ＶＯＵＴに出力する、よく知られた降圧型のスイッチング電源を構成する。

スイッチング電源１は、出力トランジスタ２（本図の例ではｐチャネル型のトランジスタ）、同期整流半導体素子３（本図ではｎチャネル型のトランジスタ）、ソフトスタート回路４、オフセットコンパレータ５、エラーアンプ６、発振回路７、加算手段８、ＰＷＭコンパレータ９及び駆動回路１０、並びに、インバータ２０を備える。出力トランジスタ２は、スイッチング素子として、同期整流半導体素子３は、同期整流用トランジスタとして、それぞれ用意されている。出力トランジスタ２と同期整流半導体素子３は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成するためにオン／オフされるスイッチング手段を構成する。同期整流半導体素子は、トランジスタではなく、ダイオードに置き換えてもよい。

さらに、スイッチング電源１に用意された複数の外部端子（ＶＩＮ、ＳＷ、ＰＧＮＤ、ＡＧＮＤ、ＲＴ、ＣＯＭＰ、ＳＳ、及びＦＢ）には、種々の外部電圧ないしは外付け素子（入力電圧Ｖｉｎ、インダクタＬ、キャパシタＣ１～Ｃ３、抵抗Ｒ１～Ｒ４及び接地電位ＧＮＤ）が接続されている。スイッチング電源１は、これらの外部端子及び外付け素子によって入力電圧Ｖｉｎを降圧する。

入力電圧Ｖｉｎが印加される入力端子ＶＩＮは、出力トランジスタ２のソースに接続される。出力トランジスタ２のドレインは、スイッチング端子ＳＷ及び同期整流半導体素子３のドレインに接続される。同期整流半導体素子３のソースは、接地端子ＰＧＮＤを介して接地電位ＧＮＤに接続されている。接地電位ＧＮＤに接続される接地端子ＰＧＮＤには大電流が流れる同期整流半導体素子３のソースのみが接続されている。接地端子ＰＧＮＤとは別に用意された接地端子ＡＧＮＤには、比較的小電流が流れる回路部が接続されている。接地端子ＡＧＮＤは、接地電位ＧＮＤに接続される。こうした回路構成によって、小電流が流れる回路部の動作が、同期整流半導体素子３側に流れる大電流によって不具合を生じないようにしている。

インダクタＬの一端は、スイッチング端子ＳＷに接続されている。なお、スイッチング端子ＳＷには、入力電圧Ｖｉｎと接地電位ＧＮＤとの間でパルス駆動される矩形波状のスイッチング電圧Ｖｓｗが現れる。インダクタＬの他端は、出力端子ＶＯＵＴ及びキャパシタＣ３の一端に接続されている。キャパシタＣ３の他端は、接地電位ＧＮＤに接続されている。キャパシタＣ３は、インダクタＬに蓄積された電磁エネルギーを平滑する。

出力端子ＶＯＵＴと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１及びＲ２は、帰還電圧生成回路として動作する。抵抗Ｒ１及びＲ２は、互いの接続ノードに帰還電圧Ｖｆｂを出力する。帰還電圧Ｖｆｂは、帰還端子ＦＢを介して、オフセットコンパレータ５の反転入力端子（－）及びエラーアンプ６の反転入力端子（－）にそれぞれ印加される。

ソフトスタート回路４は、例えば、抵抗、キャパシタＣ２及びスイッチング素子で構成されており、三角波状、または、のこぎり波状のソフトスタート電圧Ｖｓｓを生成する。ソフトスタート回路４の一部であるキャパシタＣ２は、ソフトスタート端子ＳＳに外部接続されている。キャパシタＣ２の一端はソフトスタート端子ＳＳに、その他端は接地電位ＧＮＤにそれぞれ接続されている。キャパシタＣ２の容量値を選ぶことで、ソフトスタート電圧Ｖｓｓの三角波状の振幅値やその傾きを調整することができる。

ソフトスタート回路４は、スイッチング電源１の起動と共に、ソフトスタート端子ＳＳに接続されるキャパシタＣ２の充電を開始させる。キャパシタＣ２に充電された電圧は、ソフトスタート端子ＳＳを介してソフトスタート回路４に入力され、ソフトスタート電圧Ｖｓｓとして出力される。ソフトスタート電圧Ｖｓｓの最大振幅値、傾きの設定は、キャパシタＣ２の容量値やキャパシタＣ２を充電する定電流値や抵抗値を適宜選ぶことで行われる。この様なソフトスタート回路４により、スイッチング電源１の起動時には、穏やかに上昇するソフトスタート電圧Ｖｓｓを用いて、それに追従する帰還電圧Ｖｆｂの出力帰還制御が行われるので、出力電圧ＶｏｕｔのオーバーシュートやキャパシタＣ３への突入電流を未然に防止することが可能となる。ソフトスタート回路４は、例えば過電流保護信号ＯＣＰによりリセットされる。例えば、地絡状態すなわちスイッチング端子ＳＷまたは帰還端子ＦＢが接地電位ＧＮＤに接触した状態となり、出力トランジスタ２に過大電流が流れた場合には、ソフトスタート電圧ＶｓｓをローレベルＬになるようにリセットする。

オフセットコンパレータ５は、例えば、反転入力端（－）に入力されるソフトスタート電圧Ｖｓｓ（本図ではＶｓｓ－ΔＶ）と、非反転入力端（＋）に入力される帰還電圧Ｖｆｂとを比較し、その比較結果に応じてハイレベル（“Ｈ”）またはローレベル（“Ｌ”）のオフセット検出信号ＳＳＨをインバータ２０を介して出力する。オフセット検出信号ＳＳＨは、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの電位差（＝Ｖｓｓ－Ｖｆｂ）が所定のオフセット電圧ΔＶ（例えば３００ｍＶ）よりも大きい場合には例えばハイレベル（“Ｈ”）を、電位差（＝Ｖｓｓ－Ｖｆｂ）がオフセット電圧ΔＶより小さい場合にはローレベル（“Ｌ”）を後段の駆動回路１０に出力する。帰還電圧Ｖｆｂは、例えば０．６Ｖ～５Ｖである。なお、オフセット電圧ΔＶは、オフセットコンパレータ５の外部で設定されてもよいが、本発明の一例では、オフセットコンパレータ５の内部で設定している。なお、オフセットコンパレータ５の内部回路及びその回路動作については後述する。

エラーアンプ６は、帰還電圧Ｖｆｂソフトスタート電圧Ｖｓｓを第１参照電圧Ｖｒｅｆ１のいずれか低い方と比較し、その比較結果に応じた誤差信号Ｖｅｒｒを出力する。エラーアンプ６の第１非反転入力端子（＋）にはソフトスタート電圧Ｖｓｓ、第２非反転入力端子（＋）には第１参照電圧Ｖｒｅｆ１、反転入力端子（－）には帰還電圧Ｖｆｂがそれぞれ印加される。エラーアンプ６は、各入力端子に入力された信号、電圧に応じて出力される誤差信号Ｖｅｒｒを、ＰＷＭコンパレータ９の反転入力端子（－）に出力する。

エラーアンプ６の出力とＰＷＭコンパレータ９の反転入力端子（－）との間を結ぶ信号経路には、位相補償端子ＣＯＭＰが用意される。位相補償端子ＣＯＭＰと接地電位ＧＮＤとの間には、抵抗Ｒ４及びキャパシタＣ１が直列に接続されている。

位相補償端子ＣＯＭＰ及び接地電位ＧＮＤ間に直列接続された抵抗Ｒ４及びキャパシタＣ１は、位相補償回路として構成されている。抵抗Ｒ４及びキャパシタＣ１は、エラーアンプ６のゲイン（電圧利得）と周波数特性を設定する。このような位相補償回路によってスイッチング電源１の周波数特性が補正される。

発振回路７は、例えばよく知られたＣＲ発振器や、インバータまたは差動増幅器をリング状に接続したリングオシレータで構成されている。発振回路７は、クロック信号ＣＬＫとランプ信号Ｖｒａｍｐを生成する。クロック信号ＣＬＫは、後段の駆動回路１０にセット信号Ｓｓｅｔとして供給される。ランプ信号Ｖｒａｍｐは、クロック信号ＣＬＫに基づき生成され、後段のＰＷＭコンパレータ９に供給されるスロープ信号Ｖｓｌｏｐｅを生成するための元信号となる。なお、クロック信号ＣＬＫ及びランプ信号Ｖｒａｍｐの発振周波数は、外付け端子ＲＴと接地端との間に接続された抵抗Ｒ３の抵抗値を調整することにより任意に設定することが可能である。

加算手段８は、ランプ信号Ｖｒａｍｐと、信号線ｃｕｒｒを介して印加されるスイッチング電流Ｉｓｗに応じた電圧成分とを加算することにより、スロープ信号Ｖｓｌｏｐｅを生成してＰＷＭコンパレータ９の非反転入力端子（＋）に出力する。加算手段８から出力されるスロープ信号Ｖｓｌｏｐｅは、出力トランジスタ２に流れるスイッチング電流Ｉｓｗに応じた電圧成分が加味されたものとなり、スイッチング電源１を電流モード制御方式で作動させている。

ＰＷＭコンパレータ９は、例えば、非反転入力端（＋）に入力されるスロープ信号Ｖｓｌｏｐｅと、反転入力端（－）に入力される誤差信号Ｖｅｒｒとを比較し、その比較結果に応じたリセット信号Ｓｒｅｓｅｔを後段の駆動回路１０に出力する。

駆動回路１０は、セット信号Ｓｓｅｔ、リセット信号Ｓｒｅｓｅｔ及びオフセット検出信号ＳＳＨを受け、出力トランジスタ２を駆動するｐＭＯＳゲート信号Ｇｐ及び同期整流半導体素子３を駆動するｎＭＯＳゲート信号Ｇｎをそれぞれ出力する。ｐＭＯＳゲート信号Ｇｐは出力トランジスタ２のゲートに、ｎＭＯＳゲート信号Ｇｎは同期整流半導体素子３のゲートにそれぞれ供給されている。

駆動回路１０は、ｐＭＯＳゲート信号Ｇｐ及びｎＭＯＳゲート信号Ｇｎにより、出力トランジスタ２及び同期整流半導体素子３を相補的にオン／オフする。駆動回路１０の内部には図示しない、例えばＲＳフリップフロップが用意されており、このＲＳフリップフロップのセット端子には発振回路７で生成されるセット信号Ｓｓｅｔが、リセット端子にはＰＷＭコンパレータ９から出力されるリセット信号Ｓｒｅｓｅｔがそれぞれ印加される。

このような構成の降圧型のスイッチング電源１の動作について以下に説明する。降圧モードにおけるスイッチング電源１は、出力トランジスタ２がオン状態で同期整流半導体素子３がオフ状態である場合、入力端子ＶＩＮからインダクタＬを介してキャパシタＣ３に電流が流れ、磁気エネルギーが蓄えられる。逆に、出力トランジスタ２がオフ状態で同期整流半導体素子３がオン状態である場合、同期整流半導体素子３とインダクタＬを介してキャパシタＣ３に電流が流れることにより、インダクタＬに蓄えられていた磁気エネルギーが放出される。このような動作により、入力電圧Ｖｉｎが降圧され、出力端子ＯＵＴから出力電圧Ｖｏｕｔが出力される。抵抗Ｒ１と抵抗Ｒ２は、出力端子ＶＯＵＴから出力される出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成し、帰還端子ＦＢに送出する。

駆動回路１０は、オフセットコンパレータ５（より正確にはインバータ２０）から出力されるオフセット検出信号ＳＳＨを受け、後段の出力トランジスタ２及び同期整流半導体素子３に過大電流が流れるという不具合を抑制するよう作用する。すなわち、オフセット検出信号ＳＳＨが例えばハイレベル（“Ｈ”）のとき、出力トランジスタ２の動作を強制的にオフすることで、スイッチング電源１の動作を停止する。なお、オフセット検出信号ＳＳＨがローレベル（“Ｌ”）のときは、駆動回路１０は、前述の通り、ｐＭＯＳゲート信号ＧｐとｎＭＯＳゲート信号Ｇｎを出力し、出力トランジスタ２及び同期整流半導体素子３を相補的にオン／オフする。

駆動回路１０には、出力トランジスタ２から同期整流半導体素子３に向かって流れる過大な貫通電流を防止するため、ｐＭＯＳゲート信号Ｇｐがハイレベル（“Ｈ”）となり、ｎＭＯＳゲート信号Ｇｎがローレベル（“Ｌ”）となる区間、いわゆるデッドタイムが設けられている。デッドタイムの区間、出力トランジスタ２及び同期整流半導体素子３は共にオフ状態となり、貫通電流の電流経路を阻止する。

以上述べたように、図１のスイッチング電源１は、帰還電圧Ｖｆｂとソフトスタート電圧Ｖｓｓとの電位差がオフセット電圧ΔＶに達した場合に、オフセット検出信号ＳＳＨを駆動回路１０に供給し、駆動回路１０によって出力トランジスタ２及び同期整流半導体素子３に過大電流が流れるという不具合を排除するというものである。

図２Ａは、図１に係るスイッチング電源１が通常動作しているときのタイミングチャートである。本書でスイッチング電源１の“通常動作”とは、地絡事故が発生していない状態での回路動作をいう。また、“地絡”とは、スイッチング端子ＳＷまたは帰還端子ＦＢが接地電位ＧＮＤに接触した状態をいう。ただし、図示していないが、ソフトスタート電圧Ｖｓｓにフィードバック電圧Ｖｆｂが安定して追従せずに、所定の電位差が開いてしまった場合も“地絡”として取り扱うものとする。

図２Ａにおいて、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において一定の傾きで緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、時刻ｔ２～ｔ３においても時刻ｔ１～ｔ２と同じ傾きで上昇する。ソフトスタート電圧Ｖｓｓは、時刻ｔ３で最大値Ｖｍａｘに達する。最大値Ｖｍａｘと第１参照電圧Ｖｒｅｆ１との差分電圧を示すマージン電圧Ｖｍｒは、オフセット電圧ΔＶよりも小さくなるように設定されている（Ｖｍｒ＜ΔＶ）。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの上昇及び下降にそれぞれ追従する。帰還電圧Ｖｆｂは、時刻ｔ１～ｔ２の区間、一定の傾きで上昇する。時刻ｔ２で帰還電圧Ｖｆｂが第１参照電圧Ｖｒｅｆ１に到達すると、時刻ｔ２～ｔ３の区間は、帰還電圧Ｖｆｂが第１参照電圧Ｖｒｅｆ１と同電位に維持される。従って、帰還電圧Ｖｆｂの上限値は、第１参照電圧Ｖｒｅｆ１に基づき設定される。こうした条件設定は、後述する他の実施形態でも同じである。

オフセット検出信号ＳＳＨは、オフセットコンパレータ５（より正確にはインバータ２０）から出力される。オフセット検出信号ＳＳＨは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）を超えた場合、すなわち、Ｖｓｓ＞（Ｖｆｂ＋ΔＶ）の場合には例えばハイレベルＨを、超えていない場合、すなわち、Ｖｓｓ＜（Ｖｆｂ＋ΔＶ）の場合にはローレベルＬをそれぞれ出力する。図２Ａに示したオフセット検出信号ＳＳＨは、時刻ｔ１～ｔ３の区間において、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）を超えていない状態、すなわち、ローレベルＬであることを示している。従って、図１に示したスイッチング電源１のスイッチング端子ＳＷに地絡が生じていない通常状態では、オフセット検出信号ＳＳＨは常時ローレベルＬである。

図２Ｂは、図２Ａと同様にスイッチング電源１が通常動作しているときのタイミングチャートである。図２Ｂが図２Ａと異なるのは、マージン電圧Ｖｍｒとオフセット電圧ΔＶとの大小関係が逆転していることである。すなわち、ソフトスタート電圧Ｖｓｓとオフセット電圧ΔＶとの大小関係がＶｍｒ＞ΔＶに設定された場合を示す。こうした条件下では図２Ａとは異なる振る舞いとなる。

図２Ｂにおいて、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において一定の傾きで緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、時刻ｔ２～ｔ３においても時刻ｔ１～ｔ２と同じ傾きで上昇する。ソフトスタート電圧Ｖｓｓは、時刻ｔ３でローレベルＬにリセットされる。ソフトスタート電圧ＶｓｓがローレベルＬにリセットされるのは、後述する不所望な擬似地絡におけるオフセット検出信号ＳＳＨによって、ソフトスタート回路４にリセットが掛けられるからである。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの上昇及び下降にそれぞれ追従する。帰還電圧Ｖｆｂは、時刻ｔ２で第１参照電圧Ｖｒｅｆ１に達すると、時刻ｔ３まで第１参照電圧Ｖｒｅｆ１と同電位に維持され、時刻ｔ３ではソフトスタート電圧Ｖｓｓに追従してローレベルＬに立ち下がる。

オフセット検出信号ＳＳＨは、時刻ｔ１,ｔ２ではローレベルＬであるが、時刻ｔ３で瞬間的にスパイク状のハイレベルＨが表われる。これは、時刻ｔ３でソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）を超えた結果、オフセットコンパレータ５の回路動作が反転するからである。通常動作では、本来、オフセット検出信号ＳＳＨは、ローレベルＬであるはずであるが、Ｖｍｒ＞ΔＶに設定された場合には、地絡が発生したときと同様に、ハイレベルＨの電圧であるスパイク状のオフセット検出信号ＳＳＨが発生する。

以上述べたように、マージン電圧Ｖｍｒとオフセット電圧ΔＶとの大小関係をＶｍｒ＞ΔＶに設定すると、地絡発生とは区別ができない擬似地絡が発生するという不具合が生じる。従って、図１のスイッチング電源１では、マージン電圧Ｖｍｒとオフセット電圧Δとの大小関係は、Ｖｍｒ＜ΔＶになるように設定することが要求される。

図３は、図１に係るスイッチング電源１のスイッチング端子ＳＷまたは帰還端子ＦＢが接地電位ＧＮＤに接触した状態（いわゆる地絡が発生した状態）を想定したときのタイミングチャートを示す。地絡が発生するタイミングを予測することはできないが、説明の便宜上、地絡の発生タイミングを、次の３つに分けてそれぞれ説明する。

図３の状態（Ａ）は、スイッチング電源１が起動する前の段階で既に地絡が発生している状態を想定したものである（以下、地絡状態（Ａ）と記す）。

地絡状態（Ａ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において、緩やかに一定の傾きで上昇する。ソフトスタート電圧Ｖｓｓは、第１参照電圧Ｖｒｅｆ１の電位まで達することはなく、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂ（０Ｖ）にオフセット電圧ΔＶを加えた電位、すなわち、オフセット電圧ΔＶに達した時刻ｔ２で、ローレベルＬにリセットされる。

地絡状態（Ａ）において、帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に関わらず、時刻ｔ１～ｔ２の区間でローレベルＬとなる。なぜならば、ソフトスタート電圧Ｖｓｓが立ち上がる時刻ｔ１よりも前から既に地絡が発生しているという想定下では、帰還端子ＦＢに電圧が生じていないからである。

地絡状態（Ａ）において、オフセット検出信号ＳＳＨは、時刻ｔ１ではローレベルＬである。オフセット検出信号ＳＳＨには、時刻ｔ２で、瞬間的にスパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位よりも高くなり、オフセットコンパレータ５の出力がローレベルＬからハイレベルＨに遷移するからである。

図３の状態（Ｂ）は、スイッチング電源１が起動時（時刻ｔ１以前）では地絡を発生していないが、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に到達する前の時刻ｔ２で地絡を発生した状態を想定したものである（以下、地絡状態（Ｂ）と称する）。

地絡状態（Ｂ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において一定の傾きで上昇する。時刻ｔ２で地絡が発生すると、ソフトスタート電圧Ｖｓｓは、瞬間的にローレベルＬにリセットされる。これは、地絡が発生すると、出力トランジスタ２に過大電流が流れ、図示しない過電流保護回路から出力される過電流検出信号ＯＣＰにより、ソフトスタート回路４にリセットが掛けられるからである。

地絡状態（Ｂ）において、帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に追従し、時刻ｔ１～ｔ２の区間では一定の傾きで緩やかに上昇するが、時刻ｔ２で発生した地絡に伴い、ローレベルＬとなる。

地絡状態（Ｂ）において、オフセット検出信号ＳＳＨは、時刻ｔ１ではローレベルＬである。時刻ｔ２での地絡発生に伴い、オフセット検出信号ＳＳＨには、時刻ｔ２で瞬間的にスパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが、帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位よりも高くなり、オフセットコンパレータ５の出力がローレベルＬからハイレベルＨに遷移するからである。

図３の状態（Ｃ）は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１を超えて、さらにマージン電圧Ｖｍｒを超えるも、オフセット電圧ΔＶに達する前に地絡が発生した状態を想定したものである（以下、地絡状態（Ｃ）と称する）。

地絡状態（Ｃ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ３において、一定の傾きで緩やかに上昇し、地絡が発生した時刻ｔ３でローレベルＬにリセットされる。

地絡状態（Ｃ）において、帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に追従し、時刻ｔ１～ｔ２の区間では一定の傾きで上昇し、時刻ｔ２で第１参照電圧Ｖｒｅｆ１に達すると、時刻ｔ２～ｔ３の区間では第１参照電圧Ｖｒｅｆ１と同電位に維持されるが、時刻ｔ３で発生した地絡に伴い、ローレベルＬとなる。

地絡状態（Ｃ）において、オフセット検出信号ＳＳＨは、時刻ｔ１～ｔ２の区間はローレベルＬであり、地絡発生の時刻ｔ３において、オフセット検出信号ＳＳＨには、瞬間的にスパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位よりも高くなり、オフセットコンパレータ５の出力がローレベルＬからハイレベルＨに遷移するからである。なお、ソフトスタート電圧Ｖｓｓは、時刻ｔ２で帰還電圧Ｖｆｂと同電位となった後も上昇を続けるので、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの電位差（Ｖｓｓ－Ｖｆｂ）が開いていくが、時刻ｔ２～ｔ３では、オフセット電圧ΔＶを超えるまでには至っていないので、オフセット検出信号ＳＳＨは、ローレベルＬのままである。

次に、オフセット電圧ΔＶの適正値について考察する。オフセット電圧ΔＶが小さ過ぎると、ノイズ耐性が下がるので、誤動作を生じやすくなる。一方、オフセット電圧ΔＶが小さい方が、地絡の発生からこれを検知するまでの時間を短縮することができるので、安全性を高めることができる。このようなトレードオフを鑑み、オフセット電圧ΔＶについては、例えば、１０ｍＶ＜ΔＶ＜Ｖｒｅｆ／３＜Ｖｒｅｆ（＝０．８Ｖ）となるように、設定することが望ましい。

（第２の実施形態）
図４は、本発明を適用した降圧型スイッチング電源の第２の実施形態を示す回路構成図である。第２の実施形態は、前述の第１の実施形態に存在する不具合を克服するために用意されている。第２の実施形態に係るスイッチング電源１００は、図１に示したスイッチング電源１に地絡検出回路１１及び論理積回路１２を追加した点で異なる。その他の回路構成は同じである。ここでは、図４が図１と異なる回路構成について説明する。

図４において、地絡検出回路１１は、例えばコンパレータで構成され、その反転入力端子（－）には帰還電圧Ｖｆｂが、非反転入力端子（＋）には第２参照電圧Ｖｒｅｆ２がそれぞれ印加される。論理積回路１２は、オフセットコンパレータ５（より正確にはインバータ２０）から出力されるオフセット検出信号ＳＳＨと、地絡検出回路１１から出力される第１地絡検出信号Ｖｓ１を受けて、ショート保護制御信号Ｖｓｃｐを駆動回路１０に出力する。地絡検出回路１１は、従前からよく採用される地絡検出手段であり、帰還電圧Ｖｆｂを第２参照電圧Ｖｒｅｆ２と比較し、ソフトスタート電圧Ｖｓｓの起動後の所定時間経過後における帰還電圧Ｖｆｂが所定の電位に達していない場合には、地絡が発生していると判定する方式である。

地絡検出回路１１では、帰還電圧Ｖｆｂを第２参照電圧Ｖｒｅｆ２と比較し、その比較結果に応じてハイレベル（“Ｈ”）またはローレベル（“Ｌ”）の第１地絡出力信号Ｖｓ１を出力する。すなわち、第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２より小さい場合にはハイレベル（“Ｈ”）を、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２より大きい場合はローレベル（“Ｌ”）を論理積回路１２にそれぞれ出力する。

論理積回路１２は、入力されるオフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１の２つの信号を論理積演算する回路であり、その演算結果をショート保護制御信号Ｖｓｃｐとして出力する。入力されるオフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１が共にハイレベル（“Ｈ”）のとき、地絡制御信号Ｖｓｃｐはハイレベル（“Ｈ”）を後段の駆動回路１０に出力する。入力されたオフセット検出信号ＳＳＨと第１地絡検出信号Ｖｓのどちらか一方がローレベル（“Ｌ”）、またはオフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１が共にローレベル（“Ｌ”）のとき、ショート保護制御信号Ｖｓｃｐはローレベル（“Ｌ”）を後段の駆動回路１０に出力する。

駆動回路１０は、論理積回路１２からのショート保護制御信号Ｖｓｃｐを受け、出力トランジスタ２ないしは同期整流半導体素子３に、所定以上の電流（過大電流）が流れるという不具合を防止するいわゆるショート保護回路の回路動作を行う。すなわち、第１地絡検出信号Ｖｓ１がハイレベル（“Ｈ”）のとき、スイッチング電源１の回路動作を停止させる。なお、ショート保護制御信号Ｖｓｃｐがローレベル（“Ｌ”）のときは、駆動回路１０は、前述の通り、ｐＭＯＳゲート信号Ｇｐ及びｎＭＯＳゲート信号Ｇｎを出力し、出力トランジスタ２及び同期整流半導体素子３を相補的にオン／オフさせるという、通常の回路動作制御を行う。

図５Ａは、図４に係るスイッチング電源１００が通常動作しているときのタイミングチャートである。図５Ａは、オフセット電圧ΔＶがマージン電圧Ｖｍｒに比べて大きく設定された場合（ΔＶ＞Ｖｍｒ）である。こうした条件は前述の図２Ａと同じである。

本書での通常動作とは、地絡事故が発生していない回路動作をいう。また、地絡とは、スイッチング端子ＳＷまたは帰還端子ＦＢが接地電位ＧＮＤに接触した状態をいう。

図５Ａにおいて、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ４において、一定の傾きで緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、時刻ｔ４において、第１参照電圧Ｖｒｅｆ１にマージン電圧Ｖｍｒを加えた大きさの最大値Ｖｍａｘに達する。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの上昇及び下降にそれぞれ追従する。帰還電圧Ｖｆｂは、時刻ｔ１～ｔ３の区間は一定の傾きで緩やかに上昇する。帰還電圧Ｖｆｂは、時刻ｔ２で第２参照電圧Ｖｒｅｆ２を超え、時刻ｔ３で第１参照電圧Ｖｒｅｆ１に達すると、時刻ｔ４までの区間、第１参照電圧Ｖｒｅｆ１と同電位に維持される。

オフセット検出信号ＳＳＨは、オフセットコンパレータ５（より正確にはインバータ２０）から出力される。オフセット検出信号ＳＳＨは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）を超えたとき、すなわち、Ｖｓｓ＞（Ｖｆｂ＋ΔＶ）であるときハイレベルＨを、超えていない場合、すなわち、Ｖｓｓ＜（Ｖｆｂ＋ΔＶ）にはローレベルＬをそれぞれ出力する。なお、前にも説明したように、帰還電圧Ｖｆｂの上限は第１参照電圧Ｖｒｅｆ１で制約される。

図５Ａに示したオフセット検出信号ＳＳＨは、時刻ｔ１～ｔ４の区間において、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）を超えていない状態、すなわち、ローレベルＬになることを示している。

第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２との比較により地絡検出回路１１から出力される。第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも低い場合にはハイレベルＨとなり、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも高い場合にはローレベルＬとなる。従って、第１地絡出力信号Ｖｓ１は、時刻ｔ１～ｔ２の区間にはハイレベルＨとなり、時刻ｔ２～ｔ４の区間にはローレベルＬとなる。

ショート保護制御信号Ｖｓｃｐは、オフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１とを論理積演算して生成される。ショート保護制御信号Ｖｓｃｐは、時刻ｔ１～ｔ４の全区間においてローレベルＬを出力する。ショート保護制御信号ＶｓｃｐがローレベルＬであるとき、駆動回路１０の制御に何ら影響を与えないので、駆動回路１０は、出力トランジスタ２及び同期整流半導体素子３を相補的にオン／オフさせるという通常の回路動作制御を行う。

図５Ｂは、図５Ａと同様に、図４に係るスイッチング電源１００が通常動作を行っているとき、すなわち、地絡が発生していないときのタイミングチャートである。図５Ｂは、図５Ａとは異なり、マージン電圧Ｖｍｒとオフセット電圧ΔＶとの大小関係が、Ｖｍｒ＞ΔＶに設定された場合を想定している。すなわち、ソフトスタート電圧Ｖｓｓの最大値Ｖｍａｘが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位よりも大きく設定された場合である（Ｖｍａｘ＞（Ｖｆｂ＋ΔＶ））。こうした状態は、前述の図２Ｂに好ましくない例として示している。

図５Ｂにおいて、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において一定の傾きをもって緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、時刻ｔ２～ｔ５においても、時刻ｔ１～ｔ２と同じ傾きで上昇する。なお、ソフトスタート電圧Ｖｓｓは、時刻ｔ３で第１参照電圧Ｖｒｅｆ１と同じ電位に、時刻ｔ４で第１参照電圧Ｖｒｅｆ１にオフセット電圧ΔＶを加えた電位（＝Ｖｒｅｆ１＋ΔＶ）にそれぞれ達し、時刻ｔ５で最大値Ｖｍａｘに達する。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの上昇及び下降の振る舞いにそれぞれ追随する。帰還電圧Ｖｆｂは、時刻ｔ１で上昇し始め、時刻ｔ２で第２参照電圧Ｖｒｅｆ２に達する。また、帰還電圧Ｖｆｂは、時刻ｔ３で第１参照電圧Ｖｒｅｆ１に達すると、以後、その電位は時刻ｔ４を越え時刻ｔ５まで維持される。

オフセット検出信号ＳＳＨは、オフセットコンパレータ５（より正確にはインバータ２０）から出力される。オフセット検出信号ＳＳＨは、時刻ｔ１～ｔ４の区間はローレベルＬであり、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位を超える時刻ｔ４以降ではハイレベルＨとなる。こうした論理レベルの遷移は、前述の図５Ａでは発生しなかった振る舞いとなる。

第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２とを地絡検出回路１１で比較した結果出力される。第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも低い場合にはハイレベルＨとなり、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも高い場合にはローレベルＬとなる。従って、第１地絡出力信号Ｖｓ１は、時刻ｔ２以前にはハイレベルＨとなるが、時刻ｔ２以後はローレベルＬとなる。第２参照電圧Ｖｒｅｆ２は、第１参照電圧Ｖｒｅｆ１よりも低い電位に設定されている。これにより、第１地絡出力信号Ｖｓ１の出力タイミングを早め、かつ、オフセット検出信号ＳＳＨが発生するタイミングとの間に時間なマージンをもたせることができ、論理積回路１２での論理積演算を適確に行うことができる。

ショート保護制御信号Ｖｓｃｐは、オフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１とを論理積回路１２で論理積演算して生成される。ショート保護制御信号Ｖｓｃｐは、時刻ｔ１～ｔ５の区間においてローレベルＬを出力する。ショート保護制御信号ＶｓｃｐがローレベルＬであるとき、駆動回路１０の制御に何ら影響を与えないので、駆動回路１０は、出力トランジスタ２及び同期整流半導体素子３を相補的にオン／オフさせるという通常の回路動作制御を行う。

図５Ｂは、図１のスイッチング電源１では好ましくない条件とされた、マージン電圧Ｖｍｒとオフセット電圧ΔＶとの大小関係をＶｍｒ＞ΔＶにあえて想定した場合を示した。こうした条件下であっても図４のスイッチング電源１００では、図１のスイッチング電源１とは異なり、本来の適正な回路動作を行うことができる。

図６は、図４に係るスイッチング電源１００のスイッチング端子ＳＷまたは帰還端子ＦＢが接地電位ＧＮＤに接触した状態（いわゆる地絡が発生した状態）を想定したタイミングチャートである。こうした地絡の状態を、大きく次の３つの状態（Ａ）～（Ｃ）に分けて、図４を参照しながら説明する。

図６の状態（Ａ）は、スイッチング電源１００が起動する前の段階で既に地絡が発生している状態を想定したものである（以下、地絡状態（Ａ）と記す）。

地絡状態（Ａ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において一定の傾きで緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、オフセット電圧ΔＶに達したタイミングの時刻ｔ２でローレベルＬにリセットされる。このリセットは、過電流保護信号ＯＣＰによって行われる。

地絡状態（Ａ）において、帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に関わらず、時刻ｔ１～ｔ２の区間においてローレベルＬとなる。なぜならば、ソフトスタート電圧Ｖｓｓが立ち上がる前から既に地絡が発生しているので、帰還端子ＦＢに電圧が生じていないからである。

地絡状態（Ａ）において、オフセット検出信号ＳＳＨは、時刻ｔ１ではローレベルＬである。時刻ｔ２で、オフセット検出信号ＳＳＨには、瞬間的にスパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位よりも高くなり、オフセットコンパレータ５の出力がローレベルＬからハイレベルＨに反転するからである。

第１地絡出力信号Ｖｓ１は、時刻ｔ１～ｔ２の区間ハイレベルＨを維持する。これは、第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２との比較に基づき出力されるが、地絡によって帰還電圧Ｖｆｂは常時ローレベルＬであり、地絡検出回路１１の非反転入力端子（＋）に印加される第２参照電圧Ｖｒｅｆ２が帰還電圧Ｖｆｂよりも常時高くなっているからである。

地絡状態（Ａ）において、ショート保護制御信号Ｖｓｃｐは、論理積回路１２においてオフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１との論理積演算により生成される。ショート保護制御信号Ｖｓｃｐは、時刻ｔ１ではローレベルＬであり、時刻ｔ２でスパイク状のハイレベルＨが出力される。スパイク状のハイレベルＨが出力される間、駆動回路１０は、出力トランジスタ２及び同期整流半導体素子３をオフさせる。

図６の状態（Ｂ）は、スイッチング電源１が起動時（時刻ｔ１以前）では地絡が発生していなかったが、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に到達する前の時刻ｔ３で地絡が発生した状態を想定したものである（以下、地絡状態（Ｂ）と称する）。

地絡状態（Ｂ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ３において一定の傾きで上昇する。時刻ｔ３で地絡が発生すると、ソフトスタート電圧Ｖｓｓは、過電流保護信号ＯＣＰによりローレベルＬにリセットされる。

地絡状態（Ｂ）において、帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に追従し、時刻ｔ１～ｔ２の区間は一定の傾きで上昇するが、時刻ｔ３で発生した地絡に伴い、ローレベルにリセットされる。

地絡状態（Ｂ）において、オフセット検出信号ＳＳＨは、時刻ｔ１～ｔ２ではローレベルＬである。時刻ｔ３での地絡発生に伴い、オフセット検出信号ＳＳＨには、瞬間的にスパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位よりも高くとなり、オフセットコンパレータ５の出力がローレベルＬからハイレベルＨに遷移するからである。

地絡状態（Ｂ）において、第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２との比較が地絡検出回路１１で行われる結果出力される。第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも低い場合にはハイレベルＨとなり、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも高い場合にはローレベルＬとなる。従って、第１地絡出力信号Ｖｓ１は、時刻ｔ２～ｔ３の区間はローレベルＬとなるが、時刻ｔ１以前と、時刻ｔ３以降はハイレベルＨとなる。

ショート保護制御信号Ｖｓｃｐは、オフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１とを論理積回路１２で論理積演算して生成される。ショート保護制御信号Ｖｓｃｐは、時刻ｔ１～ｔ２の区間においてローレベルＬを出力する。時刻ｔ３に至るとオフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１が共にハイレベルＨとなるタイミングが存在するので、ショート保護制御信号Ｖｓｃｐにスパイク状のハイレベルＨが出力される。ショート保護制御信号Ｖｓｐｎｉスパイク状のハイレベルＨが出力される間、駆動回路１０は、出力トランジスタ２及び同期整流半導体素子３をオフさせる。

図６の状態（Ｃ）は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１を超えた後に地絡が発生した状態を想定したものである（以下、地絡状態（Ｃ）と称する）。

地絡状態（Ｃ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ４において一定の傾きで緩やかに上昇し、地絡が発生した時刻ｔ４でローレベルＬにリセットされる。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に追従し、時刻ｔ１～ｔ３の区間は一定の傾きで上昇し、時刻ｔ３～ｔ４の区間で第１参照電圧Ｖｒｅｆ１と同電位に維持される。帰還電圧Ｖｆｂの上限は、第１参照電圧Ｖｒｅｆ１によって設定される。

オフセット検出信号ＳＳＨは、時刻ｔ１～ｔ３の区間はローレベルＬであり、地絡発生の時刻ｔ４において、オフセット検出信号ＳＳＨには、瞬間的にスパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位よりも高くなり、オフセットコンパレータ５の出力がローレベルＬからハイレベルＨに反転するからである。なお、ソフトスタート電圧Ｖｓｓは、時刻ｔ３で帰還電圧Ｖｆｂ（＝第１参照電圧Ｖｒｅｆ１）に達した後も上昇を続けるので、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの電位差（＝Ｖｓｓ－Ｖｆｂ）が開いていくが、時刻ｔ３～ｔ４では、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂ（＝第１参照電圧Ｖｒｅｆ１）にオフセット電圧ΔＶを加えた電位（Ｖｒｅｆ１＋ΔＶ）を超えるまでには至っていないので、オフセット検出信号ＳＳＨは、ローレベルＬのままである。

地絡状態（Ｃ）において、第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも低いときにハイレベルＨとなり、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも高いときにローレベルＬとなる。従って、第１地絡出力信号Ｖｓ１は、時刻ｔ２～ｔ４の区間はローレベルＬとなるが、時刻ｔ２以前と、時刻ｔ４以降はハイレベルＨとなる。

ショート保護制御信号Ｖｓｃｐは、時刻ｔ１～ｔ３の区間においてローレベルＬを出力する。時刻ｔ４に至るとオフセット検出信号ＳＳＨと第１地絡出力信号Ｖｓ１が共にハイレベルＨとなるタイミングが存在するので、ショート保護制御信号Ｖｓｃｐにスパイク状のハイレベルＨが出力される。スパイク状のハイレベルＨが出力される間、駆動回路１０は、出力トランジスタ２及び同期整流半導体素子３をオフさせる。

以上では、図４のスイッチング電源１００の地絡状態を想定し、図６の状態（Ａ）～状態（Ｃ）を用いて説明した。いずれにしても地絡が発生した場合には、ソフトスタート電圧Ｖｓｓがオフセット電圧ΔＶを超えるまでは、地絡の検出は実行されないということである。これは、図４（第２の実施形態）だけではなく、前述の図１（第１の実施形態）についても同じことが言える。

（第３の実施形態）
図７は、本発明を降圧型のスイッチング電源に適用した第３の実施形態を示す回路構成図である。図７は、新たに保護信号選択回路１３を設けているという点で、図４に示した第２の実施形態とは異なる。また、ソフトスタート回路４側か地絡検出信号ＳＳＨ１を保護信号選択回路１３に入力していることでも異なる。さらに、保護信号選択回路１３から取り出した第２地絡出力信号Ｖｓ２を論理積回路１２の一方の入力端子に入力した点でも異なる。その他の回路構成は同じである。図７が図４と異なる回路構成について、以下説明する。

保護信号選択回路１３は、マルチプレクサの役割を有し、ソフトスタート回路４から出力される信号を地絡検出信号ＳＳＨ１とし、オフセットコンパレータ５の出力をオフセット検出信号ＳＳＨ２とし、これら２つの信号を各別に２つの入力側で受け、どちらか一方を選択し、その出力側から後段の論理積回路１２に第２地絡出力信号Ｖｓ２を出力する。保護信号選択回路１３にマルチプレクサの役割をもたせる理由については後述する。

地絡検出信号ＳＳＨ１は、図１及び図４にそれぞれ示した第１の実施形態及び第２の実施形態では採用しなかった信号である。すなわち、地絡検出信号ＳＳＨ１は、オフセットコンパレータ５側から取り出す信号ではなく、ソフトスタート回路４側から取り出している。地絡検出信号ＳＳＨ１は、地絡発生のタイミングに関わらず、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達したときに、ローレベルＬからハイレベルＨに遷移する信号である。

論理積回路１２は、第１地絡出力信号Ｖｓ１と、保護信号選択回路１３の出力である第２地絡出力信号Ｖｓ２の入力を受け、ショート保護制御信号Ｖｓｃｐを後段の駆動回路１０に出力する。

第１地絡出力信号Ｖｓ１は、前述のとおり帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２とを比較して地絡状態の有無を検出する信号である。

なお、本図中の破線で囲まれたソフトスタート回路４、オフセットコンパレータ５、及び、保護信号選択回路１３は、第２地絡出力信号Ｖｓ２を生成する地絡出力信号生成部１４として機能する。

図８は、図７に係るスイッチング電源１０００が通常動作しているときのタイミングチャートである。

図８において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ４において一定の傾きで緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、時刻ｔ３で第１参照電圧Ｖｒｅｆ１に達し、時刻ｔ４で最大値Ｖｍａｘに達する。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの上昇及び下降にそれぞれ追従する。帰還電圧Ｖｆｂは、時刻ｔ１～ｔ２の区間、一定の傾きで緩やかに上昇する。時刻ｔ３で第１参照電圧Ｖｒｅｆ１に達すると、時刻ｔ４までの区間、第１参照電圧Ｖｒｅｆ１と同電位に維持される。

地絡検出信号ＳＳＨ１は、ソフトスタート回路４から出力される。地絡検出信号ＳＳＨ１は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達するタイミングである時刻ｔ３でローレベルＬからハイレベルＨに遷移する。従って、第２地絡出力信号Ｖｓ２として地絡検出信号ＳＳＨ１が選択出力される場合には、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達するまで、第１地絡出力信号Ｖｓ１がマスクされることになる。すなわち、地絡検出信号ＳＳＨ１は、地絡検出回路１１の地絡検出結果を所定期間に亘ってマスクするためのマスク信号として理解することができる。

図８に示したオフセット検出反転信号ＳＳＨ２ｉは、オフセットコンパレータ５（より正確にはインバータ２０）から出力されるオフセット検出信号ＳＳＨ２の論理反転信号であり、保護信号選択回路１３の内部で生成される（詳細は後述）。すなわち、オフセット検出反転信号ＳＳＨ２ｉは、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの比較結果信号を論理反転させた信号である。オフセット検出反転信号ＳＳＨ２ｉは、オフセット電圧ΔＶとマージン電圧Ｖｍｒとの大小関係がΔＶ＞Ｖｍｒに設定されているならば、スイッチング電源１０００の通常動作時において、時刻に関わらずローレベルＬとなる。

第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２とを比較した結果出力される。第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも低い場合にはハイレベルＨとなり、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも高い場合にはローレベルＬとなる。従って、第１地絡出力信号Ｖｓ１は、時刻ｔ１～ｔ２の区間はハイレベルＨとなるが、時刻ｔ２～ｔ４の区間はローレベルＬとなる。

第２地絡出力信号Ｖｓ２は、保護信号選択回路１３で選択されたオフセット検出反転信号ＳＳＨ２ｉと同じとなる。したがって、第２地絡出力信号Ｖｓ２は、時刻に関わらず常時ローレベルＬとなる。

ショート保護制御信号Ｖｓｃｐは、第１地絡出力信号Ｖｓ１と第２地絡出力信号Ｖｓ２とを論理積演算して生成される。ショート保護制御信号Ｖｓｃｐは、時刻ｔ１～ｔ４の全区間においてローレベルＬを出力する。ショート保護制御信号ＶｓｃｐがローレベルＬである場合は、駆動回路１０の制御に何ら影響を与えないので、駆動回路１０は、出力トランジスタ２及び同期整流半導体素子３を相補的にオン／オフさせるという通常の回路動作制御を行う。

図９は、図７に係るスイッチング電源１０００のスイッチング端子ＳＷまたは帰還端子ＦＢが接地電位ＧＮＤに接触した状態（いわゆる地絡の発生した状態）を想定した場合のタイミングチャートである。こうした地絡の状態を、大きく次の３つの状態に分け、図７を参照しながら説明する。

図９の状態（Ａ）は、スイッチング電源１００を起動する前の段階で既に地絡が発生している状態を想定したものである（以下、地絡状態（Ａ）と記す）。

地絡状態（Ａ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において一定の傾きで緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、オフセット電圧ΔＶに達する時刻ｔ２でローレベルＬにリセットされる。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に関わらず、時刻ｔ１～ｔ２の区間でローレベルＬとなる。なぜならば、ソフトスタート電圧Ｖｓｓが立ち上がる前から既に地絡が発生しているので、帰還端子ＦＢに電圧が生じていないからである。

地絡検出信号ＳＳＨ１は、時刻ｔ１～ｔ２ではローレベルＬである。これは、地絡検出信号ＳＳＨ１は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１を超えたときにソフトスタート回路４からハイレベルＨを発生するようにしているからである。地絡検出信号ＳＳＨ１を第２地絡出力信号Ｖｓ２として用いる場合には、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達するまでの間、第１地絡出力信号Ｖｓ１を用いた地絡検出機能はマスクされることになる。

オフセット検出反転信号ＳＳＨ２ｉは、時刻ｔ１ではローレベルＬである。オフセット検出反転信号ＳＳＨ２ｉには、時刻ｔ２で、スパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）よりも高くなり、オフセットコンパレータ５の出力であるオフセット検出信号ＳＳＨ２がハイレベルＨからローレベルＬに遷移したからである。

第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２とを比較した結果出力される。第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも低い場合にはハイレベルＨとなり、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも高い場合にはローレベルＬとなる。従って、第１地絡出力信号Ｖｓ１は、常にハイレベルＨとなる。なぜなら、地絡によって帰還電圧Ｖｆｂは常時ローレベルＬであり、第２参照電圧Ｖｒｅｆ２が帰還電圧Ｖｆｂよりも常時高くなっているからである。

第２地絡出力信号Ｖｓ２は、保護信号選択回路１３で選択されたオフセット検出反転信号ＳＳＨ２ｉと同じとなる。したがって、第２地絡出力信号Ｖｓ２には、時刻ｔ２でスパイク状のハイレベルＨが出力される。

ショート保護制御信号Ｖｓｃｐは、論理積回路１２において、第１地絡出力信号Ｖｓ１と第２地絡出力信号Ｖｓ２との論理積演算によって出力される。ショート保護制御信号Ｖｓｃｐは、時刻ｔ１ではローレベルＬであり、時刻ｔ２でスパイク状のハイレベルＨが出力される。ショート保護制御信号Ｖｓｃｐにスパイク状のハイレベルＨが出力される間、駆動回路１０は、出力トランジスタ２及び同期整流半導体素子３をオフさせて、これらに過大電流が流れるという不具合を排除する。

図９の状態（Ｂ）は、スイッチング電源１が起動時（時刻ｔ１以前）では地絡が発生していなかったが、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に到達する前の時刻ｔ３で地絡が発生した状態を想定したものである（以下、地絡状態（Ｂ）と称する）。

地絡状態（Ｂ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ２において一定の傾きで緩やかに上昇する。時刻ｔ３で地絡が発生すると、ソフトスタート電圧Ｖｓｓは、瞬間的にローレベルＬにリセットされる。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に追従し、時刻ｔ１～ｔ２の区間は一定の傾きで上昇するが、時刻ｔ３で発生した地絡に伴い、ローレベルＬにリセットされる。

地絡検出信号ＳＳＨ１は、時刻ｔ１～ｔ３の全区間でローレベルＬである。前述のとおり、地絡検出信号ＳＳＨ１は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達するとハイレベルＨに立ち上がるが、本図の例では、時刻ｔ３においてもソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達していないので、地絡検出信号ＳＳＨ１がハイレベルＨに立ち上がることはない。

オフセット検出反転信号ＳＳＨ２ｉは、時刻ｔ２まではローレベルＬである。オフセット検出反転信号ＳＳＨ２ｉには、時刻ｔ３で、瞬間的にスパイク状のハイレベルＨが出力される。これは、時刻ｔ３で地絡が発生したことにより、帰還電圧Ｖｆｂが接地電位またはその近傍値まで低下し、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）よりも高くなった結果、オフセットコンパレータ５の出力であるオフセット検出信号ＳＳＨ２がハイレベルＨからローレベルＬに遷移したからである。

第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２とを比較した結果出力される。第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも低い場合にはハイレベルＨとなり、帰還電圧Ｖｆｂが第２参照電圧Ｖｒｅｆ２よりも高い場合にはローレベルＬとなる。従って、第１地絡出力信号Ｖｓ１は、時刻ｔ２～ｔ３の区間はローレベルＬとなるが、時刻ｔ１ではハイレベルＨとなる。

第２地絡出力信号Ｖｓ２は、時刻ｔ１～ｔ２の区間ローレベルＬを維持し、時刻ｔ３でスパイク状のハイレベルＨが発生する。第２検出信号Ｖｓ２は、保護信号選択回路１３でオフセット検出反転信号ＳＳＨ２ｉが選択されたものであるので、これら両者の信号は同じとなる。

ショート保護制御信号Ｖｓｃｐは、第１地絡出力信号Ｖｓ１と第２地絡出力信号Ｖｓ２とを論理積回路１２で論理積演算して出力される。ショート保護制御信号ＶｓｃｐにハイレベルＨが出力されるタイミングは、結果的には、オフセット検出反転信号ＳＳＨ２ｉにハイレベルＬが出力されるタイミングと同じとなる。

図９の状態（Ｃ）は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１を超えた後に、地絡が発生した状態を想定したものである（以下、地絡状態（Ｃ）と称する）。

地絡状態（Ｃ）において、ソフトスタート電圧Ｖｓｓは、時刻ｔ１～ｔ４において一定の傾きで緩やかに上昇し、地絡が発生した時刻ｔ４でローレベルＬにリセットされる。

帰還電圧Ｖｆｂは、ソフトスタート電圧Ｖｓｓの電位に追従し、時刻ｔ１～ｔ３の区間では、一定の傾きで緩やかに上昇し、時刻ｔ３～ｔ４の区間では、第１参照電圧Ｖｒｅｆ１と同電位に維持される。帰還電圧Ｖｆｂの上限は、第１参照電圧Ｖｒｅｆ１によって設定される。

地絡検出信号ＳＳＨ１は、時刻ｔ１～ｔ３の区間はローレベルＬであり、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１を上回る時刻ｔ３において、ハイレベルＨに立ち上がる。その後、地絡検出信号ＳＳＨ１は、ソフトスタート電圧Ｖｓｓがリセットされる時刻ｔ４までハイレベルＨに維持される。

オフセット検出反転信号ＳＳＨ２ｉは、時刻ｔ１～ｔ３ではローレベルＬである。オフセット検出反転信号ＳＳＨ２ｉには、時刻ｔ４で、スパイク状のハイレベルＨが出力される。これは、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）よりも高くなり、オフセットコンパレータ５の出力であるオフセット検出信号ＳＳＨ２がハイレベルＨからローレベルＬに遷移したからである。ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位（Ｖｆｂ＋ΔＶ）よりも高くなる時刻ｔ４で地絡が発生したとの想定であるので、このようになる。

第１地絡出力信号Ｖｓ１は、時刻ｔ１ではハイレベルＨであるが、時刻ｔ２～ｔ４の区間はローレベルＬとなる。第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２との比較により出力され、Ｖｆｂ＞Ｖｒｅｆ２のときはローレベルＬとなり、Ｖｆｂ＜Ｖｒｅｆ２のときはハイレベルＨとなる。

第２地絡出力信号Ｖｓ２は、時刻ｔ１～ｔ３ではローレベルＬであり、時刻ｔ４でスパイク状のハイレベルＨが出力され、結果的には、オフセット検出反転信号ＳＳＨ２ｉと同じになる。これは、保護信号選択回路１３で第２地絡出力信号Ｖｓ２としてオフセット検出反転信号ＳＳＨ２ｉが選択されているからである。

ショート保護制御信号Ｖｓｃｐは、第１地絡出力信号Ｖｓ１と第２地絡出力信号Ｖｓ２とを論理積演算して生成される。したがって、結果的には、ショート保護制御信号Ｖｓｃｐは、第２地絡出力信号Ｖｓ２と同じとなり、時刻ｔ１～ｔ３でローレベルＬとなるが、時刻ｔ４でスパイク状のハイレベルＨが出力される。このように、ショート保護制御信号Ｖｓｃｐには、時刻ｔ４でスパイク状のハイレベルＨが出力され、結果的には、オフセット検出反転信号ＳＳＨ２ｉと同じとなる。ショート保護制御信号Ｖｓｃｐにスパイク状のハイレベルＨが発生すると、スパイク状のハイレベルＨが発生している間、駆動回路１０を介して出力トランジスタ２、同期整流半導体素子３を強制的にオフさせる。

図９では、図７に示した本発明の第３の実施形態において、地絡が３つのタイミングで発生したとの想定下で説明した。いずれにしても第３の実施の形態においても、第１の実施の形態及び第２の実施の形態と同様に、地絡の検出は、帰還電圧Ｖｆｂとソフトスタート電圧Ｖｓｓとの比較を行い、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位に達したときに地絡検出の信号を発生させる。

さて、この種のスイッチング電源において、地絡検出は比較的多用されている。たとえば、図７に示した地絡検出回路１１もその１つである。地絡検出回路１１は、帰還電圧Ｖｆｂを第２参照電圧Ｖｒｅｆ２と比較する。地絡が発生すると、帰還電圧ＶｆｂはローレベルＬとなるので、その電圧が所定の電圧以下であれば、地絡発生と判定することができる。また、図７のソフトスタート回路４から出力される地絡検出信号ＳＳＨ１を用いて地絡検出のマスクを行うこともできる。このような第１の地絡検出方式（＝地絡検出信号ＳＳＨ１を用いて地絡検出のマスクを行う方式）に、第２の地絡検出方式（＝オフセット検出信号ＳＳＨ２を用いて地絡検出のマスクを行う方式）を組み合わせた構成については、後述の図１０を用いて説明する。

第１の地絡検出方式については、これまで簡単に述べてきたが、ここで整理すると次のとおりである。すなわち、第１の地絡検出方式では、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達するまでの比較的長い時間に亘り、地絡検出がマスクされる。換言すれば、スイッチング電源が活性化されていても、地絡発生の知らせはソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達するまでの間マスクされるので、地絡に対する制御は行われないことになる。こうした第１の地絡検出方式のメリットは、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達したタイミングで地絡保護が行われるので、スイッチング電源の出力電圧が比較的安定した状態となり、出力電圧の変動や揺らぎが小さいので、負荷に与える影響を緩和することができる。一方、デメリットとしては、比較的長い時間、出力トランジスタ２に過大電流が流れてしまうので、出力トランジスタ２の劣化が加速されるということである。こうした第１の地絡検出方式のメリットを本発明の一実施の形態に取り入れたのが、図７の変形例を示す図１０の回路構成である。

図１０は、図７に示す保護信号選択回路１３の具体的な回路構成を示す回路図であり、また、図７に示した第３の実施形態の変形例でもある。図１０に示す保護信号選択回路１３は、端的にいうと、スイッチング電源１０００が起動されたとき、例えば、イネーブル信号ＶｅｎがローレベルＬからハイレベルＨに投入された後、最初の地絡発生の検出は、第１の地絡検出方式、すなわち、図７に示した地絡検出信号ＳＳＨ１を第２地絡出力信号Ｖｓ１として用いて地絡の検出を行い、イネーブル信号Ｖｅｎが有効な状態でその後に発生する地絡の検出には、図１、図４、及び、図７で説明したオフセット電圧ΔＶを用いる第２の地絡検出方式に切替えるというものである。換言すれば、図１０に示した保護信号選択回路１３は、第１の地絡検出方式と第２の地絡検出方式とを切替えるために好適な回路構成の一例である。

保護信号選択回路１３は、インバータ２１,２２、論理和回路２３,２４、否定論理積回路２５,２６、及び、セレクタ２７を有する。セレクタ２７は、選択信号Ｖｓｅに応じて第１入力信号Ｖａ及び第２入力信号Ｖｂのいずれか１つを選択して、論理積回路１２に第２地絡出力信号Ｖｓ２として出力する。

ラッチ回路ＲＡは、地絡検出信号ＳＳＨ１を処理するために用意されており、オフセット電圧ΔＶをもって地絡を検出するオフセット検出信号ＳＳＨ２は、処理の対象から外される。ラッチ回路ＲＡは、否定論理積回路２５，２６及びインバータ２２で構成されている。ラッチ回路ＲＡは、よく知られた２入力ＮＡＮＤゲートＲ－Ｓラッチ回路である。ラッチ回路ＲＡの一方の入力としてイネーブル信号Ｖｅｎが印加され、他方の入力として地絡検出信号ＳＳＨ１がインバータ２２を介して印加される。イネーブル信号Ｖｅｎは、スイッチング電源１０００を起動するときに用いられるものである。ラッチ回路ＲＡの出力信号は、否定論理積回路２６の出力端子からラッチ出力Ｖｒａとして出力され、論理和回路２４の一方の入力端子に印加される。なお、ラッチ回路ＲＡは、否定論理積回路ではなく、否定論理和回路と必要に応じてインバータで組み合わせて構成してもよい。

論理和回路２４の他方の入力端子には、第２地絡検出信号ＳＳＨ２が印加される。論理和回路２４では、ラッチ出力Ｖｒａと第２地絡検出信号ＳＳＨ２との論理和演算を行い、その演算結果をセレクタ２７の選択信号Ｖｓｅとして出力する。

論理和回路２３の一方の入力端子には、第１地絡検出信号ＳＳＨ１が印加される。論理和回路２３の他方の入力端子には、第２地絡検出信号ＳＳＨ２がインバータ２１を介して第２地絡検出反転信号ＳＳＨ２ｉとして印加される。論理和回路２３は、第１地絡検出信号ＳＳＨ１と第２地絡検出反転信号ＳＳＨ２ｉとの論理和演算を行い、第２入力信号Ｖｂとして出力する。

図１１は、図１０の主なノードに表われる各種信号のタイミングチャートである。図１１には、区間Ｘ１（時刻ｔ１～ｔ３）、区間Ｘ２（時刻ｔ４～ｔ５）、並びに、区間Ｘ３（時刻ｔ６～ｔ７）の３つの区間を示している。イネーブル信号Ｖｅｎが投入された後、最初に地絡が発生した区間Ｘ１では、第１の地絡検出方式が採用され、イネーブル信号Ｖｅｎが投入された状態で、地絡の２回目、３回目をそれぞれ示す区間Ｘ２及び区間Ｘ３では、本発明のオフセット電圧ΔＶを用いる第２の地絡検出方式が採用される。なお、区間Ｘ１では、時刻ｔ１に至る前に既に地絡が発生していたと想定している。さらに、区間Ｘ１から区間Ｘ２に至る時刻ｔ３～ｔ４の間に地絡が一旦開放され、時刻ｔ４の前で再度地絡が発生したと想定している。ここで“開放”とは、地絡発生後、その地絡状態が何らかの事象の変化で一旦解除されて通常の回路動作にある状態を指している。さらに。区間Ｘ２から区間Ｘ３に至る時刻ｔ５～ｔ６の間において、区間Ｘ２で発生していた地絡が一旦開放された後、時刻ｔ６の前で再々度地絡が発生したと想定している。

次に、区間Ｘ１、区間Ｘ２、及び、区間Ｘ３に示したタイミングチャートについて説明する。図１１の区間Ｘ１において、イネーブル信号Ｖｅｎは、時刻ｔ１でローレベルＬからハイレベルＨに切り替えられる。イネーブル信号ＶｅｎがハイレベルＨでスイッチング電源１０００全体が活性状態となる。イネーブル信号Ｖｅｎは、時刻ｔ１～ｔ７の間、ハイレベルＨが維持されている。

ソフトスタート電圧Ｖｓｓは、イネーブル信号Ｖｅｎに追随して時刻ｔ１より緩やかに上昇し、時刻ｔ２ではオフセット電圧ΔＶと同じ電位に達し、時刻ｔ３では第１参照電圧Ｖｒｅｆ１に達する。時刻ｔ１～ｔ３までを時間ｔｘ１で表す。時間ｔｘ１は、地絡発生後に地絡を知らせる信号が発生するまでの時間に相当する。

帰還電圧Ｖｆｂは、時刻ｔ１に至る前から既に地絡が発生しているので、時刻ｔ１～ｔ３の全区間に亘りローレベルＬとなる。

地絡検出信号ＳＳＨ１（Ｖａ）は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達したタイミングでハイレベルＨとなるので、時刻ｔ３でスパイク状のハイレベルＨが発生する。地絡検出信号ＳＳＨ１（Ｖａ）は、第１の地絡検出方式による地絡検出を行うために用意される。

オフセット検出信号ＳＳＨ２は、時刻ｔ１～ｔ２はハイレベルＨとなり、時刻ｔ２～ｔ３はローレベルＬとなり、時刻ｔ３以降はハイレベルＨとなる。

オフセット検出反転信号ＳＳＨｉは、オフセット検出信号ＳＳＨ２の反転信号である。

第２入力信号Ｖｂは、地絡検出信号ＳＳＨ１とオフセット検出反転信号ＳＳＨ２ｉとの論理和演算で生成される。

ラッチ出力Ｖｒａは、イネーブル信号Ｖｅｎと地絡検出信号ＳＳＨ１の反転信号で生成される。ラッチ出力Ｖｒａは、時刻ｔ１～ｔ３の区間、ハイレベルＨとなる。

選択信号Ｖｓｅは、ラッチ出力Ｖｒａとオフセット検出反転信号ＳＳＨ２ｉとの論理和演算で生成される。

第２地絡出力信号Ｖｓ２としては、セレクタ２７で地絡検出信号ＳＳＨ１が選択され、時刻ｔ３でスパイク状のハイレベルＨが出力される。

第１地絡出力信号Ｖｓ１は、時刻ｔ１～ｔ３の区間、ハイレベルＨとなる。

ショート保護制御信号Ｖｓｃｐは、第１地絡出力信号Ｖｓ１と第２地絡出力信号Ｖｓ２との論理積演算で生成される。時刻ｔ１～ｔ２ではローレベルＬとなるが、時刻ｔ３でスパイク状のハイレベルＨが発生する。スパイク状のハイレベルＨが地絡発生を知らせる信号である。時刻ｔ３は、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に達するタイミングである。したがって、地絡発生は時刻ｔ３の前の時刻ｔ１以前に既に発生しているが、地絡発生を知らせるタイミングは、イネーブル信号Ｖｅｎが投入され、かつ、ソフトスタート電圧Ｖｓｓが立ち上がる時刻ｔ１から地絡検出時間ｔｘ１が経過したタイミングとなる。すなわち、時間ｔｘ１の間、地絡検出がマスクされる。

図１１の区間Ｘ２，Ｘ３は、区間Ｘ１で発生した地絡が開放され、イネーブル信号Ｖｅｎが投入された状態において、それぞれ２回目及び３回目の地絡が発生したと想定した場合のタイミングチャートを示す。

区間Ｘ２において、ソフトスタート電圧Ｖｓｓは、時刻ｔ４からｔ５において緩やかに上昇する。ソフトスタート電圧Ｖｓｓは、オフセット電圧ΔＶと同電位に達したタイミングでローレベルＬにリセットされる。

帰還電圧Ｖｆｂは、時刻ｔ４に至る前から既に地絡が発生しているとの想定下であるので、時刻ｔ４～ｔ５の区間に亘り、ローレベルＬとなる。

地絡検出信号ＳＳＨ１は、全区間に亘りローレベルＬである。なぜならば、地絡検出信号ＳＳＨ１は、ソフトスタートＶｓｓが第１参照電圧Ｖｒｅｆ１に達して初めてハイレベルＨとなるものであり、ソフトスタート電圧Ｖｓｓが第１参照電圧Ｖｒｅｆ１に至る前に、ソフトスタート電圧Ｖｓｓがオフセット電圧ΔＶに達する時刻ｔ２で、ソフトスタート電圧ＶｓｓがローレベルＬにリセットされているからである。

第１入力信号Ｖａは、同一信号ライン上に表れる地絡検出信号ＳＳＨ１と同じである。

オフセット検出信号ＳＳＨ２は、ソフトスタート電圧Ｖｓｓがオフセット電圧ΔＶに達する時刻ｔ５で、ハイレベルＨからローレベルＬに遷移する。すなわち、オフセット検出信号ＳＳＨ２には、時刻ｔ５において、スパイク状のローレベルＬが発生する。

オフセット検出反転信号ＳＳＨ２ｉはオフセット検出信号ＳＳＨ２の反転信号である。

第２入力信号Ｖｂは、地絡検出信号ＳＳＨ１とオフセット検出反転信号ＳＳＨ２ｉとの論理和演算で生成される。第２入力信号Ｖｂには、時刻ｔ５でスパイク状のハイレベルが発生する。

ラッチ出力Ｖｒａは、イネーブル信号Ｖｅｎと否定論理積回路２５の一方の入力端子に印加される地絡検出信号ＳＳＨ１で生成され、時刻ｔ４～ｔ５の区間において、ローレベルＬとなる。

選択信号Ｖｓｅは、ラッチ出力Ｖｒａとオフセット検出反転信号ＳＳＨ２ｉとの論理和演算で生成され、時刻ｔ５でスパイク状のハイレベルが発生する。

第２地絡検出信号Ｖｓ２は、セレクタ２７で第２入力信号Ｖｂが選択されて出力され、時刻ｔ５でスパイク状のハイレベルＨが出力される。

第１地絡出力信号Ｖｓ１は、帰還電圧Ｖｆｂと第２参照電圧Ｖｒｅｆ２とが地絡検出回路１１で比較され生成される。地絡状態では帰還電圧ＶｆｂはローレベルＬであり、常時第２参照電圧Ｖｒｅｆ２が高くなり、時刻に関わらず常にハイレベルＨを維持する。

ショート保護制御信号Ｖｓｃｐは、第１地絡出力信号Ｖｓ１と第２地絡出力信号Ｖｓ２との論理積演算で生成される。したがって、時刻ｔ４ではローレベルＬ、時刻ｔ５ではスパイク状のハイレベルＨが発生する。時刻ｔ５で発生したスパイク状のハイレベルＨによって駆動回路１０を制御する。そのとき、駆動回路１０は、出力トランジスタ２、半導体整流素子３に過大電流が流れるという不具合を排除する。

図１１の区間Ｘ３は、区間Ｘ２で発生した２回目の地絡が開放されて、その後３回目の地絡が発生した状態を想定したタイミングチャートを示す。実質的に区間Ｘ２と同じであり、オフセット電圧ΔＶを用いる地絡の検出が行われる。区間Ｘ３での時刻ｔ６、ｔ７はそれぞれ区間Ｘ２での時刻ｔ４及びｔ５に置き換え、さらに地絡検出時間ｔｘ３をｔｘ２に置き換えることができるので、詳細な説明は割愛する。

なお、図１１の最下段には、スイッチング端子ＳＷの端子電圧（すなわち出力トランジスタ２のオン／オフ状態）が示されている。本図から明らかなように、第２実施形態のスイッチング電源１０００において、２回目以降の地絡発生時における地絡検出時間ｔｘ２及びｔｘ３は、初回の地絡発生時における地絡検出時間ｔｘ１よりも短く設定されている（ｔｘ１≧ｔｘ２，ｔｘ３）。なお、地絡検出時間ｔｘ１～ｔｘ３は、それぞれ、出力トランジスタ２のスイッチング時間として理解することも可能である。

図１０に示す保護信号選択回路１３を図７に示すスイッチング電源１０００に採用した場合の回路動作と地絡検出方式について図１１を用いて説明した。

本発明に係るスイッチング電源を要約すると次のとおりである。すなわち、図１、図４に示すスイッチング電源１、スイッチング電源１００では、地絡検出に際してソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとを比較するにあたり、オフセット電圧ΔＶが介在される。一方、図７に示すスイッチング電源１０００では、図１、図４と同様にオフセット電圧ΔＶを介在させる方式のみを用いて地絡検出を行う方式（Ｘ）と、オフセット電圧ΔＶを介在させない方式とオフセット電圧ΔＶを介在させる方式とを組み合わせて地絡検出を行う方式（Ｙ）を併用することができる。

図１２は、図１、図４、及び、図７に示すオフセットコンパレータ５の詳細な回路構成を示す一例である。オフセットコンパレータ５は、定電流源１５、カレントミラー回路１６、差動増幅器１７、シュミットトリガーインバータ１８、インバータ１９、及び、ｎＭＯＳトランジスタｎ３から構成されている。

定電流源１５は、カレントミラー回路１６を動作させる定電流ｉ１を生成する。カレントミラー回路を構成するｐＭＯＳトランジスタｐ１～ｐ３の各ソースは、入力電圧Ｖｃｃに接続されている。定電流源１５の一端は、ｐＭＯＳトランジスタｐ１のドレイン及びｐＭＯＳトランジスタｐ１～ｐ３のゲートに接続されており、他端は接地電位ＧＮＤに接続されている。ｐＭＯＳトランジスタｐ２のドレインは、ｐＭＯＳトランジスタｐ４のソース及びオフセット抵抗Ｒｏｆの一端に接続されている。オフセット抵抗Ｒｏｆの他端は、ｐＭＯＳトランジスタｐ５のドレインに接続されている。ｐＭＯＳトランジスタｐ４のゲートにはソフトスタート電圧Ｖｓｓ、ｐＭＯＳトランジスタｐ５のゲートには帰還電圧Ｖｆｂがそれぞれ印加される。

オフセットコンパレータ５の入力段に用意される差動増幅器１７は、差動対トランジスタとして、ｐＭＯＳトランジスタｐ４とｐＭＯＳトランジスタｐ５とを有する。ｐＭＯＳトランジスタｐ４のゲートとｐＭＯＳトランジスタｐ５のゲートとの間には、オフセット電圧ΔＶが与えられている。ｐＭＯＳトランジスタｐ４のドレインは、ｎＭＯＳトランジスタｎ１のドレイン、ｎＭＯＳトランジスタｎ１のゲート、及び、ｎＭＯＳトランジスタｎ２のゲートに接続されている。ｐＭＯＳトランジスタｐ５のドレインは、ｎＭＯＳトランジスタｎ２のドレイン及びｎＭＯＳトランジスタｎ３のゲートに接続されている。ｎＭＯＳトランジスタｎ１～ｎ３の各ソースは、接地電位ＧＮＤに接続されている。ｐＭＯＳトランジスタｐ３のドレイン（＝折り返し電流ｉ３の出力端）とｎＭＯＳトランジスタｎ３のドレインは互いに接続されており、互いの接続ノードはシュミットトリガーインバータ１６の入力に接続されている。シュミットトリガーインバータ１８の出力はインバータ１９を介して出力される。

差動増幅器１７は、差動対トランジスタであるｐＭＯＳトランジスタｐ４及びｐ５、オフセット抵抗Ｒｏｆ、ｎＭＯＳトランジスタｎ１及びｎ２により構成されている。差動増幅器１７は、反転入力端子（－）に印加されるソフトスタート電圧Ｖｓｓと非反転入力端子（＋）に印加される帰還電圧Ｖｆｂとの差分電圧を増幅し、増幅電圧Ｖｅａを出力する。増幅電圧Ｖｅａは、オフセット抵抗Ｒｏｆにより調節され、増幅電圧Ｖｅａに応じて、ｎＭＯＳトランジスタｎ３はオン／オフを繰り返すスイッチとして動作する。

図１２において、ｐＭＯＳトランジスタｐ４とｐ５が同じサイズであるとき、両トランジスタのソース・ゲート間の閾値電圧は同じになる。ｐＭＯＳトランジスタｐ４とｐ５の閾値電圧をそれぞれＶＴ４，ＶＴ５とすると、ＶＴ４＝ＶＴ５に設定されている。こうした条件下では、差動増幅器１７の回路動作バランスはとれている。すなわち、回路動作バランスがとれているときは、仮にオフセット抵抗Ｒｏｆがなければ、両トランジスタのゲート電圧が等しいとき、両トランジスタに流れる電流は等しくなる。しかし、オフセット抵抗Ｒｏｆによって２つのｐＭＯＳトランジスタｐ４及びｐ５に流れる電流を偏倚させることができる。オフセット電圧ΔＶは、定電流ｉ１とオフセット抵抗Ｒｏｆの抵抗値ｒｏｆとの積で決定され、オフセット電圧ΔＶは、ΔＶ＝ｉ１×ｒｏｆとして表される。オフセット抵抗Ｒｏｆは、ｐＭＯＳトランジスタｐ４のソース側ではなく、ドレイン側に挿入するようにしてもよい。また、ソフトスタート電圧Ｖｓｓが優勢となるには、帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電位を超えなければならない。ソフトスタート電圧Ｖｓｓ、帰還電圧ｖｆｂ、及び、ソフトスタート電圧ΔＶとの関係において、Ｖｓｓ＞（Ｖｆｂ＋ΔＶ）となっているとき、ソフトスタート電圧Ｖｓｓがゲートに印加されるｐＭＯＳトランジスタｐ４はオフ状態となり、帰還電圧Ｖｆｂが印加されるｐＭＯＳトランジスタｐ５はオン状態となる。ｐＭＯＳトランジスタｐ５がオン状態となると、ｎＭＯＳトランジスタｎ３がオンとなり、ノードＮ１の電位はローレベルＬとなり、オフセット検出信号ＳＳＨ２はローレベルＬとなる。

一方、Ｖｓｓ＜（Ｖｆｂ＋ΔＶ）であるとき、ソフトスタート電圧Ｖｓｓがゲートに印加されるｐＭＯＳトランジスタｐ４はオン状態となり、帰還電圧Ｖｆｂが印加されるｐＭＯＳトランジスタｐ５はオフ状態となる。ｐＭＯＳトランジスタｐ５がオフ状態となると、ｎＭＯＳトランジスタｎ３がオフとなり、ノードＮ１の電位はハイレベルＨとなり、オフセット検出信号ＳＳＨ２はハイレベルＨとなる。

図１、図４、及び、図７には、オフセット電圧ΔＶは、オフセットコンパレータ５の外部で設定されるように示したが、本図で示したように、オフセットコンパレータ５の内部で設定しても構わない。

なお、ノードＮ１の電位（ＶＮ１）は、ｎＭＯＳトランジスタｎ３のスイッチング動作によりチャタリングと呼ばれる揺らぎを生じる。シュミットトリガーインバータ１８は、こうした揺らぎの影響を排除するために用意されている。また、インバータ１９は、信号の極性反転や波形整形のために用意されたものである。いずれにしてもシュミットトリガーインバータ１８、インバータ１９は設計事項の１つであり、必ずしも必要とはしない。

図１３は、図１２に示すオフセットコンパレータ５とは別の具体的な回路構成を示す。図１２に示すオフセットコンパレータ５は、図１２のものとは、オフセット抵抗Ｒｏｆを採用していないこと、ｐＭＯＳトランジスタｐ４，ｐ５が、ｐＭＯＳトランジスタｍ４，ｍ５に置き換わっていること、さらに、ｐＭＯＳトランジスタｍ４とｍ５の閾値電圧をそれぞれＶＴ４,ＶＴ５とすると、ＶＴ４＞ＶＴ５に選ばれている点で相違する。その他の回路部は同じである。差動対トランジスタであるｐＭＯＳトランジスタｍ４及びｍ５の閾値電圧の大小関係は、オフセットコンパレータ５の回路構成に応じて適宜設定される。

図１３のオフセットコンパレータ５において、ｐＭＯＳトランジスタｍ４，ｍ５の閾値電圧を互いに異ならせるには、例えば、ｐＭＯＳトランジスタｍ４，ｍ５のゲート幅やゲート長を調節して簡単に設定することができる。なお、閾値電圧を異ならせるには、ゲート幅やゲート長を調節するのではなく、同一サイズのＭＯＳトランジスタを複数個並列に接続し、この並列に接続するＭＯＳトランジスタの数を異ならせて行うこともできる。

図１２、図１３では、オフセットコンパレータ５の一部である差動増幅器１７の回路動作点を平衡させずに偏倚させるための具体的な回路構成を示した。しかし、オフセットコンパレータ５は、図１２、図１３の回路構成に限定されない。例えば、差動増幅器１７はｐＭＯＳトランジスタｐ４とｐ５（またはｍ４とｍ５）で構成したが、ｎＭＯＳトランジスタで構成してもよい。

ｎＭＯＳトランジスタで差動増幅器を構成した場合には、オフセット抵抗は帰還電圧Ｖｆｂが印加されるＭＯＳトランジスタではなく、ソフトスタート電圧Ｖｓｓが印加されるＭＯＳトランジスタ側となることもありうる。また、図１２では、オフセット抵抗Ｒｏｆは、ゲートに帰還電圧Ｖｆｂが印加されるｐＭＯＳトランジスタｐ５のソースのみに設けたが、オフセット抵抗Ｒｏｆと異なる抵抗値を有する別のオフセット抵抗を、実質的な抵抗値が０Ωであるものを含め、ｐＭＯＳトランジスタｐ４のソース側に設けてもよい。また、差動増幅器１７は、ｎＭＯＳやｐＭＯＳではなく、ＰＮＰ型やＮＰＮ型のバイポーラトランジスタで構成することもできる。

差動増幅器１７を一対のバイポーラトランジスタで構成する場合には、オフセット抵抗は、ＰＮＰ型であってもＮＰＮ型であっても少なくともエミッタ側に接続される、また、こうしたオフセット抵抗を用いずにバイポーラトランジスタのベース・エミッタ間の順方向電圧を互いに異ならせてオフセット電圧をもたせるようにしてもよい。

また、オフセットコンパレータ５の実質的な出力であるノードＮ１に結合されたｎＭＯＳトランジスタｎ３のゲートをｐＭＯＳトランジスタｐ５（またはｍ５）及びｎＭＯＳトランジスタｎ２の共通ドレインではなく、ｐＭＯＳトランジスタｐ４（またはｍ４）のドレイン側に接続するようにしてもよい。本発明に適用されるオフセットコンパレータ５の回路構成は、当業者には多くの回路構成が比較的容易に想到できるであろう。いずれにしても、本発明に適用されるオフセットコンパレータ５は、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂの一方にオフセット電圧ΔＶが与えられ、ソフトスタート電圧Ｖｓｓが、帰還電圧Ｖｆｂにオフセット電圧ΔＶを加えた電圧値を超えたときに、オフセットコンパレータ５の回路動作を反転させ、反転された時に地絡が発生したとして判定し、後段の駆動回路１０を介してスイッチング手段を構成するｐＭＯＳトランジスタｐ２をオフさせ、過大電流が継続して流れるという不具合を抑制するものである。

以上、本発明の一実施の形態は、降圧型のスイッチング電源について述べたが、昇圧型や昇降圧型のスイッチング電源にも適用することができる。

本発明に係るスイッチング電源は、比較的簡便な回路構成で迅速かつ確実に地絡の検出を行えるので、その産業上の利用価値は高い。

１，１００，１０００ スイッチング電源
２ 出力トランジスタ（ｐＭＯＳトランジスタ）
３ 同期整流半導体素子（ｎＭＯＳトランジスタ）
４ ソフトスタート回路
５ オフセットコンパレータ
６ エラーアンプ
７ 発振回路
８ 加算手段
９ ＰＷＭコンパレータ
１０ 駆動回路
１１ 地絡検出回路
１２ 論理積回路
１３ 保護信号選択回路
１４ 地絡出力信号生成部
１５ 定電流源
１６ カレントミラー回路
１７ 差動増幅器
１８ シュミットトリガーインバータ
１９,２０,２１，２２ インバータ
２３,２４ 論理和回路
２５,２６ 否定論理積回路
２７ セレクタ
Ｃ１～Ｃ３ キャパシタ
ＣＯＭＰ 位相補償端子
ＦＢ 帰還端子
ＧＮＤ 接地電位
Ｇｎ ｎＭＯＳゲート信号
Ｇｐ ｐＭＯＳゲート信号
ｉ１ 定電流
ｉ３ 折り返し電流
Ｉｓｗ スイッチング電流
Ｌ インダクタ
ｍ４，ｍ５ ｐＭＯＳトランジスタ
ｎ１～ｎ３ ｎＭＯＳトランジスタ
ＯＣＰ 過電流保護信号
ｐ１～ｐ５ ｐＭＯＳトランジスタ
ＰＧＮＤ，ＡＧＮＤ 接地電位
Ｒ１～Ｒ４ 抵抗
Ｒｏｆ オフセット抵抗
ＲＴ 外付け端子
ＳＳ ソフトスタート端子
Ｓｓｅｔ セット信号
Ｓｒｅｓｅｔ リセット信号
ＳＳＨ オフセット検出信号
ＳＳＨ１ 地絡検出信号
ＳＳＨ２ オフセット検出信号
ＳＳＨ２ｉ オフセット検出反転信号
ＳＷ スイッチング端子
Ｖａ 第１入力信号
Ｖｂ 第２入力信号
Ｖｆｂ 帰還電圧
Ｖｅｒｒ 誤差信号
Ｖｉｎ 入力電圧
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
Ｖｏｕｔ 出力電圧
Ｖｒｅｆ１ 第１参照電圧
Ｖｒｅｆ２ 第２参照電圧
Ｖｒａｍｐ ランプ信号
Ｖｓ１ 第１地絡出力信号
Ｖｓ２ 第２地絡出力信号
Ｖｓｃｐ ショート保護制御信号
Ｖｓｅ 選択信号
Ｖｓｌｏｐｅ スロープ信号
Ｖｓｓ ソフトスタート電圧
Ｖｓｗ スイッチング電圧

Claims (21)

1. 出力トランジスタと同期整流半導体素子をオン／オフしてインダクタを駆動することにより入力電圧から出力電圧を生成するスイッチング手段と、
   前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、
   ソフトスタート電圧を生成するソフトスタート回路と、
   前記誤差電圧と前記ソフトスタート電圧とを比較してパルス幅変調信号を生成するＰＷＭ［pulse width modulation］コンパレータと、
   前記パルス幅変調信号の入力を受けて前記スイッチング手段の駆動信号を生成する駆動回路と、
   前記ソフトスタート電圧と前記帰還電圧とを所定のオフセット電圧をもたせて比較するオフセットコンパレータと、を有し、
   前記ソフトスタート電圧をＶｓｓとし、前記帰還電圧をＶｆｂとし、前記オフセット電圧をΔＶとすると、Ｖｓｓ≧（Ｖｆｂ＋ΔＶ）が成立したとき、前記オフセットコンパレータから出力されるオフセット検出信号に基づき、前記駆動回路を介して前記出力トランジスタをオフさせるスイッチング電源であって、
   前記帰還電圧と第２参照電圧を比較して第１地絡出力信号を出力する地絡検出回路と、
   前記オフセット検出信号と前記第１地絡出力信号とを論理積演算する論理積回路と、をさらに有し、
   前記論理積回路から出力されるショート保護制御信号により、前記駆動回路を介して前記出力トランジスタをオフさせるスイッチング電源。
2. 出力トランジスタと同期整流半導体素子をオン／オフしてインダクタを駆動することにより入力電圧から出力電圧を生成するスイッチング手段と、
   前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、
   ソフトスタート電圧を生成するソフトスタート回路と、
   前記誤差電圧と前記ソフトスタート電圧とを比較してパルス幅変調信号を生成するＰＷＭ［pulse width modulation］コンパレータと、
   前記パルス幅変調信号の入力を受けて前記スイッチング手段の駆動信号を生成する駆動回路と、
   前記ソフトスタート電圧と前記帰還電圧とを所定のオフセット電圧をもたせて比較するオフセットコンパレータと、を有し、
   前記ソフトスタート電圧をＶｓｓとし、前記帰還電圧をＶｆｂとし、前記オフセット電圧をΔＶとすると、Ｖｓｓ≧（Ｖｆｂ＋ΔＶ）が成立したとき、前記オフセットコンパレータから出力されるオフセット検出信号に基づき、前記駆動回路を介して前記出力トランジスタをオフさせるスイッチング電源であって、
   前記帰還電圧と第２参照電圧を比較して第１地絡出力信号を出力する地絡検出回路と、
   前記ソフトスタート電圧が前記第１参照電圧に達した後に前記帰還電圧を検出して地絡検出信号を出力するする地絡検出手段と、
   前記地絡検出信号と前記オフセット検出信号のいずれか一方を選択して第２地絡出力信号を出力する保護信号選択回路と、
   前記第１地絡出力信号及び前記第２地絡出力信号が第１入力端子及び第２入力端子にそれぞれ印加される論理積回路と、を備え、
   前記論理積回路から出力されるショート保護制御信号により、前記駆動回路を介して前記出力トランジスタをオフさせるスイッチング電源。
3. 前記オフセット電圧は、前記第１参照電圧よりも小さく設定される請求項１又は２に記載のスイッチング電源。
4. 前記オフセット電圧をΔＶとし、前記ソフトスタート電圧の最大値をＶｍａｘとし、前記第１参照電圧をＶｒｅｆ１とすると、ΔＶ＞（Ｖｍａｘ－Ｖｒｅｆ１）が成立している請求項３に記載のスイッチング電源。
5. 前記オフセットコンパレータの入力段は差動増幅器を含み、前記差動増幅器の差動対トランジスタの一方にオフセット抵抗を接続し、前記オフセット抵抗によって前記オフセット電圧が設定される請求項１又は２に記載のスイッチング電源。
6. 前記差動対トランジスタはそれぞれＭＯＳトランジスタまたはバイポーラトランジスタで構成される請求項５に記載のスイッチング電源。
7. 前記差動対トランジスタが第１ＭＯＳトランジスタと第２ＭＯＳトランジスタで構成されており、前記第１ＭＯＳトランジスタのソースには第１オフセット抵抗が、前記第２ＭＯＳトランジスタのソースには前記第１オフセット抵抗の抵抗値とは異なる抵抗値を有する第２オフセット抵抗が接続される請求項６に記載のスイッチング電源。
8. 前記差動対トランジスタが第１ＭＯＳトランジスタと第２ＭＯＳトランジスタで構成されており、前記第１ＭＯＳトランジスタのゲート・ソース間の閾値電圧と、前記第２ＭＯＳトランジスタのゲート・ソース間の閾値電圧が異なる値に設定される請求項６に記載のスイッチング電源。
9. 前記差動対トランジスタが第１バイポーラトランジスタと第２バイポーラトランジスタで構成されており、前記第１バイポーラトランジスタのエミッタには第１オフセット抵抗が、前記第２バイポーラトランジスタのエミッタには前記第１オフセット抵抗の抵抗値とは異なる抵抗値を有する第２オフセット抵抗が接続される請求項６に記載のスイッチング電源。
10. 前記差動対トランジスタが第１バイポーラトランジスタと第２バイポーラトランジスタで構成されており、前記第１バイポーラトランジスタのベース・エミッタ間順方向電圧と前記第２バイポーラトランジスタのベース・エミッタ間順方向電圧が異なる値に設定される請求項６に記載のスイッチング電源。
11. 前記第１オフセット抵抗または前記第２オフセット抵抗のいずれか一方の抵抗値は、実質的に０Ωに設定される請求項７又は９に記載のスイッチング電源。
12. 前記エラーアンプの入力側には、非反転入力端子である第１入力端子及び第２入力端子と、反転入力端子である第３入力端子が用意されており、前記第１入力端子には前記ソフトスタート電圧が、前記第２入力端子には前記第１参照電圧が、前記第３入力端子には前記帰還電圧がそれぞれ印加される請求項１～１１のいずれか一項に記載のスイッチング電源。
13. 前記第２参照電圧は、前記第１参照電圧よりも低い電位に設定される請求項１又は２に記載のスイッチング電源。
14. 前記保護信号選択回路は、前記地絡検出信号、および、前記ソフトスタート電圧を立ち上げるイネーブル信号の２つの信号がそれぞれ印加される２入力ラッチ回路と、
    前記２入力ラッチ回路の出力に応じて前記地絡検出信号または前記オフセット検出信号のいずれか一方を選択して出力するセレクタと、
    を有する請求項２に記載のスイッチング電源。
15. 前記２入力ラッチ回路は、否定論理積回路または否定論理和回路で構成される請求項１４に記載のスイッチング電源。
16. 前記オフセット検出信号が発生するまでの間、地絡発生の検出がマスクされる請求項１に記載のスイッチング電源。
17. 出力トランジスタと同期整流半導体素子をオン／オフしてインダクタを駆動することにより入力電圧から出力電圧を生成するスイッチング手段と、
    前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧との差分に応じた誤差電圧を生成するエラーアンプと、
    ソフトスタート電圧を生成するソフトスタート回路と、
    前記誤差電圧と前記ソフトスタート電圧とを比較してパルス幅変調信号を生成するＰＷＭ［pulse width modulation］コンパレータと、
    前記パルス幅変調信号の入力を受けて前記スイッチング手段の駆動信号を生成する駆動回路と、
    前記ソフトスタート電圧と前記帰還電圧とを所定のオフセット電圧をもたせて比較するオフセットコンパレータと、を有し、
    前記ソフトスタート電圧をＶｓｓとし、前記帰還電圧をＶｆｂとし、前記オフセット電圧をΔＶとすると、Ｖｓｓ≧（Ｖｆｂ＋ΔＶ）が成立したとき、前記オフセットコンパレータから出力されるオフセット検出信号に基づき、前記駆動回路を介して前記出力トランジスタをオフさせるスイッチング電源であって、
    前記オフセット検出信号が発生するまでの間、地絡発生の検出がマスクされるスイッチング電源。
18. 前記第２地絡出力信号が発生するまでの間、地絡発生の検出がマスクされる請求項２に記載のスイッチング電源。
19. 請求項２に記載のスイッチング電源を用いた地絡検出方法であって、
    イネーブル信号が投入された後、最初に地絡が発生した際には、前記地絡検出信号が発生するまでの地絡検出時間ｔｘ１の間、地絡検出がマスクされ、前記イネーブル信号の投入が持続した状態で、前記最初の地絡が開放された後、２回目の地絡が発生した際には、前記オフセット検出信号が発生するまでの地絡検出時間ｔｘ２の間、地絡検出がマスクされる地絡検出方法。
20. 前記地絡検出時間ｔｘ２と前記地絡検出時間ｔｘ１とは、ｔｘ２≦ｔｘ１の関係が成り立つ請求項１９に記載の地絡検出方法。
21. 監視対象端子の地絡検出を行う地絡検出回路を有し、初回の地絡発生時には、第１時間に亘って前記地絡検出回路の出力をマスクし、２回目以降の地絡発生時には、前記第１時間よりも短い第２時間に亘って前記地絡検出回路の出力をマスクするスイッチング電源。

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