JP5764231B2 - 電子回路 - Google Patents
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- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Description
2 スイッチ駆動回路
3 出力回路
4 平滑回路
5 分圧回路
6 異常保護回路
11 誤差増幅器
12 直流電圧源
13 PWMコンパレータ
14 発振回路
14a、14b、14c pnp型バイポーラトランジスタ
14d npn型バイポーラトランジスタ
14e、14f 外部端子
14g 抵抗
14h キャパシタ
14i、14j pnp型バイポーラトランジスタ
14k スイッチ
14l スイッチ制御部
14m クロック信号生成部
15 Dフリップフロップ
16 論理積演算器(AND)
21 上側制御部
21a インバータ(INV)
21b 論理積演算器(AND)
21c、21d 否定論理積演算器(NAND)
21e 論理積演算器(AND)
22 上側ドライバ部
23 上側モニタ部
23a コンパレータ
23b 直流電圧源
24 インバータ
25 下側制御部
25a、25b、25c 否定論理積演算器(NAND)
25d 否定論理和演算器(NOR)
26 下側ドライバ部
27 下側モニタ部
27a コンパレータ
27b 直流電圧源
31 Nチャネル型電界効果トランジスタ(出力トランジスタ)
32 Nチャネル型電界効果トランジスタ(同期整流トランジスタ)
41 ショットキーダイオード
42 インダクタ
43 キャパシタ
51、52 抵抗
61 スイッチ
62 抵抗
63 コンパレータ
64 直流電圧源
64a 抵抗(外付け)
64b 定電流源
64c 外部端子
65 コンパレータ
66 直流電圧源
67 タイマラッチ回路
67a 否定論理和演算器(NOR)
67b タイマ制御回路
67c 定電流源
67d スイッチ
67e キャパシタ
67f コンパレータ
67g 直流電圧源
68 端子異常保護回路
68a pnp型バイポーラトランジスタ
68b 抵抗
68c npn型バイポーラトランジスタ
68d コンパレータ
68e コンパレータ
68f 直流電圧源
69 発振異常保護回路
69a 異常電流検知部
69b、69c 異常電圧検知部
69d pnp型バイポーラトランジスタ
N1、N2 npn型バイポーラトランジスタ
R1、R2、R3 抵抗
CMP1、CMP2 コンパレータ
E1、E2 直流電圧源
Claims (4)
- 外付け素子によって発振周波数が設定される発振回路と、
一端に所定の電圧が印加され、前記発振回路の発振周波数に応じたスイッチング周波数でスイッチング駆動されることにより、他端から自身のスイッチング駆動に応じたパルス状のスイッチ電圧が引き出されるスイッチ素子と、
前記発振周波数が所定の制限範囲を外れているときに前記スイッチ素子のスイッチング駆動を停止させる発振異常保護回路と、
を有して成る電子回路であって、
前記発振回路は、前記外付け素子として抵抗とキャパシタを含み、前記抵抗の一端に所定の電圧を印加して生成される基準電流を用いて前記キャパシタの充放電を行い、前記キャパシタの端子電圧を発振信号として出力するものであり、
前記発振異常保護回路は、
前記基準電流またはこれに応じたモニタ電流を監視し、その監視結果に基づいて第1発振異常保護信号を生成する異常電流検知部と、
前記抵抗の端子電圧を監視し、その監視結果に基づいて第2発振異常保護信号を生成する第1異常電圧検知部と、
前記キャパシタの端子電圧を監視し、その監視結果に基づいて第3発振異常保護信号を生成する第2異常電圧検知部と、
を含み、
前記第1異常電圧検知部と前記第2異常電圧検知部は、同様の構成であることを特徴とする電子回路。 - 前記第1異常電圧検知部は、
ベースまたはゲートが前記抵抗の端子電圧の印加端に接続されて、エミッタまたはソースが接地端に接続されて、コレクタまたはドレインが前記第2発振異常保護信号の出力端に接続された第1トランジスタと、
第1端が電源端に接続されて第2端が前記第2発振異常保護信号の出力端に接続された第1抵抗と、
を含み、
前記第2異常電圧検知部は、
ベースまたはゲートが前記キャパシタの端子電圧の印加端に接続されて、エミッタまたはソースが接地端に接続されて、コレクタまたはドレインが前記第3発振異常保護信号の出力端に接続された第2トランジスタと、
第1端が電源端に接続されて第2端が前記第3発振異常保護信号の出力端に接続された第2抵抗と、
を含むことを特徴とする請求項1に記載の電子回路。 - 前記第1異常電圧検知部は、第1入力端が前記抵抗の端子電圧の印加端に接続されて、第2入力端が閾値電圧の印加端に接続されて、出力端が前記第2発振異常保護信号の出力端に接続された第1コンパレータを含み、
前記第2異常電圧検知部は、第1入力端が前記キャパシタの端子電圧の印加端に接続されて、第2入力端が閾値電圧の印加端に接続されて、出力端が前記第3発振異常保護信号の出力端に接続された第2コンパレータを含む、
ことを特徴とする請求項1に記載の電子回路。 - 前記発振回路は、
前記抵抗を外部接続するための第1外部端子と、
前記キャパシタを外部接続するための第2外部端子と、
一定のバイアス電圧を前記第1外部端子に印加するトランジスタと、
前記抵抗に流れる前記基準電流に応じた第1ミラー電流、第2ミラー電流、及び、前記モニタ電流を生成する第1カレントミラーと、
前記第2ミラー電流よりも大きい第3ミラー電流を生成する第2カレントミラーと、
前記キャパシタの端子電圧と所定の上限電圧及び下限電圧との比較結果に応じて前記第2カレントミラーの動作可否を切り替えるスイッチ制御部と、
前記キャパシタの端子電圧から前記スイッチング周波数を定めるためのクロック信号を生成するクロック信号生成部と、
を含み、
前記キャパシタは、前記第2カレントミラーの停止期間中には前記第1ミラー電流により充電され、前記第2カレントミラーの動作期間中には前記第1ミラー電流と前記第3ミラーとの差電流により放電されることを特徴とする請求項1〜請求項3のいずれか一項に記載の電子回路。
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