JP6072585B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

特許文献１では、ＤＣ／ＤＣコンバータに用いられるコンパレータのシュリンク技術が提案されている。

特開２０１０−２２６８３３号公報

しかしながら、特許文献１の従来技術は、あくまで、電流モード制御方式のＤＣ／ＤＣコンバータにおいて、コストアップの要因となる電流検出用差動アンプが不要なＰＷＭコンパレータを提供するものであり、様々な用途に供されるコンパレータのシュリンクやプリドライバの高速化を広く実現し得るものではなかった。

本発明は、本願の発明者により見出された上記の問題点に鑑み、コンパレータのシュリンクやプリドライバの高速化を図った半導体装置を提供することを目的とする。

上記目的を達成するために、本明細書中に開示された半導体装置は、上側電圧とこれよりも低い下側電圧との間で動作するコンパレータと、前記上側電圧と前記下側電圧との電圧差が前記コンパレータの素子耐圧よりも低くなるように前記上側電圧から前記下側電圧を生成する下側電圧生成部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記下側電圧生成部は、前記上側電圧を引き下げてクランプ電圧を生成するクランプ部と、前記クランプ電圧の入力を受けて前記下側電圧を出力するＰ型トランジスタとを含む構成（第２の構成）にするとよい。

また、上記第２の構成から成る半導体装置において、前記下側電圧生成部は、前記上側電圧の印加端から前記クランプ部または前記コンパレータを介して接地電圧の印加端に流れる駆動電流を生成する電流源と、前記下側電圧よりも低い電源電圧の入力を受けて前記電流源への印加電圧をバイアスするＮ型トランジスタと、を含む構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、前記Ｐ型トランジスタと前記Ｎ型トランジスタは、前記上側電圧と前記接地電圧との電圧差に耐え得る素子耐圧を持つ構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る半導体装置は、出力トランジスタをオン／オフして入力電圧から出力電圧を生成する電源回路を有し、前記電源回路は、前記コンパレータを用いて前記出力トランジスタの一端に現れるスイッチ電圧を監視することにより電流検出信号を生成する電流検出部を含み、前記電流検出部は、前記入力電圧を基準として所定の閾値電圧を生成する閾値電圧生成部と、前記出力トランジスタのオン時には前記スイッチ電圧と一致して前記出力トランジスタのオフ時には前記入力電圧と一致するモニタ電圧を生成するモニタ電圧生成部と、を含み、前記コンパレータは、前記上側電圧として前記入力電圧の印加を受けており、前記モニタ電圧と前記閾値電圧とを比較して前記電流検出信号を生成する構成（第５の構成）にするとよい。

また、上記第５の構成から成る半導体装置において、前記閾値電圧生成部は、前記出力トランジスタと同一プロセスで形成されたトランジスタ抵抗を用いて前記閾値電圧を生成する構成（第６の構成）にするとよい。

また、上記第５または第６の構成から成る半導体装置において、前記電源回路は、前記出力トランジスタのオン／オフ制御信号を生成する制御部と、前記オン／オフ制御信号の入力を受けて前記出力トランジスタのゲート電圧を生成するプリドライバと、を含み、前記プリドライバは、前記オン／オフ制御信号の印加端と前記ゲート電圧の印加端との間に直列接続された複数のインバータと、前記出力トランジスタのゲート電圧を放電する放電スイッチと、前記出力トランジスタをオフする際に前記放電スイッチをオンさせる放電制御部と、を含む構成（第７の構成）にするとよい。

また、上記第７の構成から成る半導体装置において、前記放電制御部は、前記ゲート電圧の供給を受けて動作し、前記オン／オフ制御信号ないし各インバータの出力信号が前記出力トランジスタをオフする際の論理レベルとなったときに前記放電スイッチをオンさせる構成（第８の構成）にするとよい。

また、上記第７または第８の構成から成る半導体装置において、前記複数のインバータは、後段ほど電流供給能力が高い構成（第９の構成）にするとよい。

また、上記第５〜第９の構成から成る半導体装置は、モータを駆動するモータ駆動回路をさらに有する構成（第１０の構成）にするとよい。

また、本明細書中に開示された磁気ディスク記憶装置は、プラッタと、前記プラッタに対してデータを読み書きする磁気ヘッドと、その先端に前記磁気ヘッドを担持するスイングアームと、前記プラッタを回転させるスピンドルモータと、前記スイングアームを円弧運動させるボイスコイルモータと、装置各部に出力電圧を供給すると共に前記スピンドルモータ及び前記ボイスコイルモータを駆動する上記第１０の構成から成る半導体装置と、を有する構成（第１１の構成）とされている。

また、本明細書中に開示された電子機器は、上記第１１の構成から成る磁気ディスク記憶装置を有する構成（第１２の構成）とされている。

本発明によれば、コンパレータのシュリンクやプリドライバの高速化を図った半導体装置を提供することが可能となる。

モータ駆動装置の一構成例を示すブロック図 電源回路１０の一構成例を示す回路図 過電流検出部１８の一構成例を示す回路図 過電流検出動作の一例を示すタイミングチャート コンパレータ１８１と下側電圧生成部１８６の一構成例を示す回路図 閾値電圧生成部１８２の一構成例を示す回路図 プリドライバ１２Ｈの一構成例を示す回路図 ゲート電圧ＧＨ１の放電動作を示すタイミングチャート モータ駆動装置を備えたハードディスクドライブの一構成例を示す斜視図 ハードディスクドライブを搭載したパソコンの一構成例を示す外観図

＜モータ駆動装置（半導体装置）＞
図１は、モータ駆動装置の一構成例を示すブロック図である。本構成例のモータ駆動装置１は、出力トランジスタ（図１では不図示）をオン／オフして入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する電源回路１０（いわゆるスイッチングレギュレータ）と、モータ２を駆動するモータ駆動回路２０と、を集積化した半導体装置である。

例えば、モータ駆動装置１をハードディスクドライブに搭載する場合、電源回路１０で生成される出力電圧Ｖｏｕｔは、マイコン（ＳｏＣ［system-on-a-chip］）、メモリ（ＤＲＡＭ［dynamic random access memory］）、ないしは、磁気ヘッドなどに供給される。また、モータ駆動回路２０により、スピンドルモータやボイスコイルモータの駆動制御が行われる。

なお、ハードディスクドライブの各部において、複数の出力電圧Ｖｏｕｔが必要である場合には、モータ駆動装置１に複数チャンネルの電源回路１０を設ければよい。その際、各チャンネルの回路方式は任意（スイッチングレギュレータ、ＬＤＯ［low drop out］レギュレータ、チャージポンプなど）である。

このように、電源回路１０とモータ駆動回路２０の双方を１パッケージに集積化したモータ駆動装置１であれば、アプリケーションの部品点数削減、サイズ縮小、ないしは、コストダウンを図ることが可能となる。

＜電源回路＞
図２は、電源回路１０の一構成例を示す回路図である。本構成例の電源回路１０は、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１１Ｈ及び１１Ｌと、プリドライバ１２Ｈ及び１２Ｌと、制御部１３と、インダクタ１４と、キャパシタ１５及び１６と、ダイオード１７と、過電流検出部１８と、を有して成り、入力電圧Ｖｉｎ（例えば１７Ｖ）から所望の出力電圧Ｖｏｕｔ（例えば４．５Ｖ）を生成する降圧型スイッチングレギュレータである。

なお、上記構成要素のうち、インダクタ１４と、キャパシタ１５及び１６は、半導体装置１の外部に外付けされるディスクリート部品である。また、上記構成要素のほかにも、電源回路１０には、種々の異常保護機能部（減電圧保護部、温度異常保護部、及び、過電圧保護部など）を設けることも任意である。

トランジスタ１１Ｈ及び１１Ｌは、入力電圧Ｖｉｎの印加端と接地端との間に直列接続された一対のスイッチ素子（出力トランジスタ及び同期整流トランジスタ）であり、これらを相補的にオン／オフすることにより入力電圧Ｖｉｎからパルス状のスイッチ電圧Ｖｓｗが生成される。なお、スイッチ電圧Ｖｓｗのハイレベルはほぼ入力電圧Ｖｉｎとなり、ローレベルはほぼ接地電圧ＧＮＤとなる。両素子の接続関係についてより具体的に述べると、トランジスタ１１Ｈのドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタ１１Ｈのソースとトランジスタ１１Ｌのドレインは、いずれもスイッチ電圧Ｖｓｗの印加端に接続されている。トランジスタ１１Ｌのソースは接地端に接続されている。

なお、本明細書中で用いられている「相補的」という文言は、トランジスタ１１Ｈ及び１１Ｌのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１１Ｈ及び１１Ｌのオン／オフ遷移タイミングに遅延が与えられている場合（同時オフ期間（いわゆるデッドタイム）が設けられている場合）も含む。

プリドライバ１２Ｈは、制御部１３からオン／オフ制御信号ＧＨ０の入力を受けてトランジスタ１１Ｈのゲート電圧ＧＨ１を生成する。また、プリドライバ１２Ｌは、制御部１３からオン／オフ制御信号ＧＬ０の入力を受けてトランジスタ１１Ｌのゲート電圧ＧＬ１を生成する。なお、プリドライバ１２Ｈの上側電源端は、ブースト電圧Ｖｂｓｔの印加端に接続されている。また、プリドライバ１２Ｈの下側電源端は、スイッチ電圧Ｖｓｗの印加端に接続されている。従って、トランジスタ１１Ｈに与えられるゲート電圧ＧＨ１は、そのハイレベルがブースト電圧Ｖｂｓｔとなり、そのローレベルがスイッチ電圧Ｖｓｗとなる。一方、プリドライバ１２Ｌの上側電源端は、定電圧Ｖｒｅｇ（例えば５Ｖ）の印加端に接続されている。また、プリドライバ１２Ｌの下側電源端は、接地端に接続されている。従って、トランジスタ１１Ｌに与えられるゲート電圧ＧＬ１は、そのハイレベルが定電圧Ｖｒｅｇとなり、そのローレベルが接地電圧となる。

制御部１３は、電源電圧Ｖｃｃ（例えば５Ｖ）の入力を受けて動作し、出力電圧Ｖｏｕｔ（ないしはその分圧電圧）が目標値と一致するように、オン／オフ制御信号ＧＨ０及びＧＬ０を生成する。なお、制御部１３の制御方式については、周知技術（線形制御方式、非線形制御方式、電流モード帰還制御方式など）を適用すれば足りるので、詳細な説明は割愛する。

インダクタ１４の第１端は、スイッチ電圧Ｖｓｗの印加端に接続されている。インダクタ１４の第２端は、出力電圧Ｖｏｕｔの印加端に接続されている。

キャパシタ１５の第１端は、出力電圧Ｖｏｕｔの印加端に接続されている。キャパシタ１５の第２端は、接地端に接続されている。

キャパシタ１６の第１端は、ブースト電圧Ｖｂｓｔの印加端に接続されている。キャパシタ１６の第２端は、スイッチ電圧Ｖｓｗの印加端に接続されている。

ダイオード１７のアノードは、定電圧Ｖｒｅｇの印加端に接続されている。ダイオード１７のカソードは、ブースト電圧Ｖｂｓｔの印加端に接続されている。

なお、上記のトランジスタ１１Ｌ、インダクタ１４、及び、キャパシタ１５は、スイッチ電圧Ｖｓｗを整流及び平滑して所望の出力電圧Ｖｏｕｔを生成する整流平滑回路として機能する。なお、同期整流用のトランジスタ１１Ｌに代えて整流用のダイオードを用いることも可能である。

また、上記のキャパシタ１６とダイオード１７は、スイッチ電圧Ｖｓｗよりもキャパシタ１６の両端間に蓄えられた充電電圧分だけ高いブースト電圧Ｖｂｓｔ（＝Ｖｓｗ＋Ｖｒｅｇ−Ｖｆ、ただし、Ｖｆはダイオード１７の順方向降下電圧）を生成するブートストラップ回路として機能する。

過電流検出部１８は、スイッチ電圧Ｖｓｗを監視することにより、トランジスタ１１Ｈに流れるインダクタ電流ＩＬが過電流状態であるか否かを示す過電流検出信号Ｓ１を生成し、これを制御部１３に出力する。制御部１３は、過電流検出信号Ｓ１に応じて過電流時の保護動作（例えば出力シャットダウン制御）を行う。

＜過電流検出部＞
図３は、過電流検出部１８の一構成例を示す回路図である。本構成例の過電流検出部１８は、コンパレータ１８１と、閾値電圧生成部１８２と、モニタ電圧生成部１８３と、レベルシフタ１８４と、下側電圧生成部１８５と、を含む。

コンパレータ１８１は、上側電源端に印加される上側電圧ＶＨと下側電源端に印加される下側電圧ＶＬ（ただし０＜ＶＬ＜ＶＨ）との間で動作し、反転入力端（−）に印加されるモニタ電圧Ｖｍｏｎと非反転入力端（＋）に印加される閾値電圧Ｖｔｈとを比較して比較信号Ｓ０を生成する。比較信号Ｓ０は、モニタ電圧Ｖｍｏｎが閾値電圧Ｖｔｈよりも高いときにローレベル（＝ＶＬ：正常時の論理レベル）となり、モニタ電圧Ｖｍｏｎが閾値電圧Ｖｔｈよりも低いときにハイレベル（＝ＶＨ：異常時の論理レベル）となる。なお、コンパレータ１８１には、上側電圧ＶＨとして入力電圧Ｖｉｎが印加されている。

閾値電圧生成部１８２は、入力電圧Ｖｉｎを基準として所定の閾値電圧Ｖｔｈ（＝Ｖｉｎ−ＲｏｎＨ×Ｉｌｉｍｉｔ、ただし、ＲｏｎＨはトランジスタ１１Ｈのオン抵抗値（固定値）、Ｉｌｉｍｉｔはインダクタ電流ＩＬの過電流検出値（固定値））を生成する。

モニタ電圧生成部１８３は、スイッチ１８３ａと抵抗１８３ｂを含み、トランジスタ１１Ｈのオン時にはスイッチ電圧Ｖｓｗと一致してトランジスタ１１Ｈのオフ時には入力電圧Ｖｉｎと一致するモニタ電圧Ｖｍｏｎを生成し、これをコンパレータ１８１の反転入力端（−）に印加する。スイッチ１８３ａは、スイッチ電圧Ｖｓｗの印加端とコンパレータ１８１の反転入力端（−）との間に接続されている。抵抗１８３ｂは、入力電圧Ｖｉｎの印加端とコンパレータ１８１の反転入力端（−）との間に接続されている。トランジスタ１１Ｈのオン時にはスイッチ１８３ａもオンとなり、モニタ電圧Ｖｍｏｎがスイッチ電圧Ｖｓｗと一致する。一方、トランジスタ１１Ｈのオフ時にはスイッチ１８３ａもオフとなり、モニタ電圧Ｖｍｏｎが抵抗１８３ｂを介して入力電圧Ｖｉｎにプルアップされる。

レベルシフタ１８４は、入力電圧Ｖｉｎと電源電圧Ｖｃｃの入力を受けて動作し、制御部１３の入力ダイナミックレンジに適合していないパルス振幅を持つ比較信号Ｓ０（ハイレベル：ＶＨ、ローレベル：ＶＬ）を、制御部１３の入力ダイナミックレンジに適合したパルス振幅を持つ過電流検出信号Ｓ１（ハイレベル：Ｖｃｃ、ローレベル：ＧＮＤ）にレベルシフトして出力する。

下側電圧生成部１８５は、上側電圧ＶＨと下側電圧ＶＬとの電圧差がコンパレータ１８１の素子耐圧よりも低くなるように、上側電圧ＶＨから下側電圧ＶＬを生成する。仮に、上側電圧ＶＨとして入力電圧Ｖｉｎ（＝１７Ｖ）を印加し、下側電圧ＶＬとして接地電圧ＧＮＤ（＝０Ｖ）を印加する場合には、コンパレータ１８１を高耐圧素子（例えば耐圧２０Ｖ）で形成しなければならず、その回路サイズが非常に大きくなってしまう。一方、接地電圧ＧＮＤよりも高い下側電圧ＶＬ（例えばＶＬ＝ＶＨ−５Ｖ）を印加する場合であれば、コンパレータ１８１を低耐圧素子（例えば耐圧５．５Ｖ）で形成することができるので、その回路サイズをシュリンクすることが可能となる。また、コンパレータ１８１を低電圧駆動することができるので、コンパレータ１８１の消費電力低減にも繋がる。

図４は、過電流検出動作の一例を示すタイミングチャートであり、上から順に、スイッチ電圧Ｖｓｗ及びモニタ電圧Ｖｍｏｎ、過電流検出信号Ｓ１、並びに、トランジスタ１１Ｈに流れるインダクタ電流ＩＬが描写されている。

トランジスタ１１Ｈのオン時に得られるモニタ電圧Ｖｍｏｎ（＝スイッチ電圧Ｖｓｗのハイレベル）は、トランジスタ１１Ｈに流れるインダクタ電流ＩＬが大きいほど低くなる（Ｖｍｏｎ＝Ｖｉｎ−ＩＬ×ＲｏｎＨ）。インダクタ電流ＩＬが過電流検出値Ｉｌｉｍｉｔよりも小さいときには、モニタ電圧Ｖｍｏｎが閾値電圧Ｖｔｈよりも高くなるので、過電流検出信号Ｓ１がローレベル（正常時の論理レベル）となる。一方、インダクタ電流ＩＬが過電流検出値Ｉｌｉｍｉｔよりも大きいときには、モニタ電圧Ｖｍｏｎが閾値電圧Ｖｔｈよりも高くなるので、過電流検出信号Ｓ１がハイレベル（異常時の論理レベル）となる。従って、過電流検出信号Ｓ１の論理レベルを監視することにより、インダクタ電流ＩＬが過電流状態であるか否かを判定することが可能となる。

＜下側電圧生成部＞
図５は、コンパレータ１８１と下側電圧生成部１８６の一構成例を示す回路図である。本構成例のコンパレータ１８１は、モニタ電圧Ｖｍｏｎと閾値電圧Ｖｔｈとを比較するコンパレータ段ＣＭＰ１と、コンパレータ段ＣＭＰ１の出力端に直列接続されたインバータ段ＩＮＶ１及びＩＮＶ２と、を含む。また、本構成例の下側電圧生成部１８６は、クランプ部ＣＬＰと、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１及びＰ１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１〜Ｎ１３と、電流源ＣＳ１１及びＣＳ１２と、スイッチＳＷ１と、を含む。

クランプ部ＣＬＰは、第１端に印加される上側電圧ＶＨ（＝入力電圧Ｖｉｎ）を引き下げて第２端からクランプ電圧Ｖ１１を出力する。本構成例のクランプ部ＣＬＰは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１３と、抵抗Ｒ１１及びＲ１２と、を含む。トランジスタＰ１３のソースは、上側電圧ＶＨの印加端に接続されている。トランジスタＰ１３のドレインは、クランプ電圧Ｖ１１の印加端に接続されている。トランジスタＰ１３のゲートは、抵抗Ｒ１１を介してソースに接続される一方、抵抗Ｒ１２を介してドレインにも接続されている。このような構成を採用することにより、抵抗Ｒ１１及びＲ１２の各抵抗値と、クランプ部ＣＬＰに流れる駆動電流Ｉ１１とに応じたクランプ電圧Ｖ１１を生成することができる。ただし、クランプ部ＣＬＰの構成はこれに限定されるものではなく、例えば、ツェナダイオードを用いてクランプ電圧Ｖ１１を生成する構成としてもよい。

トランジスタＰ１１のソースは、コンパレータ段ＣＭＰ１とインバータ段ＩＮＶ１及びＩＮＶ２の各下側電源端にそれぞれ接続されている。トランジスタＰ１２のソースは、コンパレータ段ＣＭＰ１の駆動電流端に接続されている。トランジスタＰ１１及びＰ１２のゲートは、いずれもクランプ電圧Ｖ１１の印加端に接続されている。これらのトランジスタＰ１１及びＰ１２は、それぞれ、クランプ電圧Ｖ１１の入力を受けて下側電圧ＶＬ（＝Ｖ１１＋Ｖｔｈ）を出力するＰ型トランジスタ（Ｐ型ソースフォロワトランジスタ）に相当する。なお、トランジスタＰ１１及びＰ１２は、それぞれ、上側電圧ＶＨと接地電圧ＧＮＤとの電圧差に耐え得る素子耐圧を持った高耐圧素子（例えば耐圧２０Ｖ）である。

トランジスタＮ１１のドレインは、クランプ電圧Ｖ１１の印加端に接続されている。トランジスタＮ１２のドレインは、トランジスタＰ１２のドレインに接続されている。トランジスタＮ１３のドレインは、トランジスタＰ１１のドレインに接続されている。トランジスタＮ１１〜Ｎ１３のゲートは、いずれも電源電圧Ｖｃｃ（＜ＶＬ）の印加端に接続されている。これらのトランジスタＮ１１〜Ｎ１３は、電源電圧Ｖｃｃの入力を受けて各々のソース電圧を固定値（＝Ｖｃｃ−Ｖｔｈ）にバイアスするＮ型トランジスタ（Ｎ型ソースフォロワトランジスタ）に相当する。なお、トランジスタＮ１１〜Ｎ１３は、それぞれ上側電圧ＶＨと接地電圧ＧＮＤとの電圧差に耐え得る素子耐圧を持った高耐圧素子（例えば耐圧２０Ｖ）である。

電流源ＣＳ１１は、トランジスタＮ１１のソースと接地端との間に接続されており、上側電圧ＶＨの印加端からクランプ部ＣＬＰを介して接地端に流れる駆動電流Ｉ１１を生成する。なお、電流源ＣＳ１１は、イネーブル信号ＥＮに応じて駆動電流Ｉ１１の生成可否が制御される。

電流源ＣＳ１２は、トランジスタＮ１２のソースと接地端との間に接続されており、上側電圧ＶＨの印加端からコンパレータ段ＣＭＰ１を介して接地端に流れる駆動電流Ｉ１２を生成する。なお、電流源ＣＳ１２は、イネーブル信号ＥＮに応じて駆動電流Ｉ１２の生成可否が制御される。

スイッチＳＷ１は、トランジスタＮ１３のソースと接地端との間に接続されており、イネーブル信号ＥＮに応じてオン／オフ制御される。

なお、トランジスタＮ１１〜Ｎ１３の働きにより、電流源ＣＳ１１及びＣＳ１２とスイッチＳＷ１の各両端間電圧は、いずれも電源電圧Ｖｃｃよりも低くバイアスされている。従って、各々の回路は低耐圧素子（例えば耐圧５．５Ｖ）で形成することができる。

本構成例の下側電圧生成部１８５によれば、最小限の高耐圧素子を用いて、上側電圧ＶＨから下側電圧ＶＬを生成することが可能となる。

＜閾値電圧生成部＞
図６は、閾値電圧生成部１８２の一構成例を示す回路図である。本構成例の閾値電圧生成部１８２は、抵抗Ｒ２１〜Ｒ２３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１と、電流源ＣＳ２１と、オペアンプＡＭＰ１と、を含む。

電流源ＣＳ２１の第１端は、電源電圧Ｖｃｃの印加端に接続されている。電流源ＣＳ２１の第２端は、抵抗Ｒ２１の第１端に接続されている。抵抗Ｒ２１の第２端は、接地端に接続されている。オペアンプＡＭＰ１の非反転入力端（＋）は、抵抗Ｒ２１の第１端に接続されている。オペアンプＡＭＰ１の反転入力端（−）は、抵抗Ｒ２２の第１端に接続されている。オペアンプＡＭＰ１の出力端は、トランジスタＮ２１のゲートに接続されている。トランジスタＮ２１のソースは、抵抗Ｒ２２の第１端に接続されている。抵抗Ｒ２２の第２端は、接地端に接続されている。トランジスタＮ２１のドレインは、閾値電圧Ｖｔｈの印加端として、コンパレータ１８１の非反転入力端（＋）に接続されている。抵抗Ｒ２３の第１端は、入力電圧Ｖｉｎの印加端に接続されている。抵抗Ｒ２３の第２端は、トランジスタＮ２１のドレインに接続されている。

電流源ＣＳ２１で生成された電流Ｉ２１は、抵抗Ｒ２１を介して接地端に流れる。これにより、抵抗Ｒ２１の第１端には、電流Ｉ２１に応じた電圧Ｖ２１（＝Ｉ２１×Ｒ２１）が生成される。オペアンプＡＭＰ１は、非反転入力端（＋）と反転入力端（−）との間に電圧差がなくなるようにトランジスタＮ２１のゲート電圧を生成する。これにより、抵抗Ｒ２２の第１端に電圧Ｖ２１が印加されるので、抵抗Ｒ２２には、電圧Ｖ２１に応じた電流Ｉ２２（＝Ｖ２１／Ｒ２２＝Ｉ２１×（Ｒ２１／Ｒ２２））が流れる。電流Ｉ２２は、入力電圧Ｖｉｎの印加端から抵抗Ｒ２３を介して流れる。これにより、抵抗Ｒ２３の第２端には、電流Ｉ２２に応じた閾値電圧Ｖｔｈ（＝Ｖｉｎ−Ｉ２２×Ｒ２３＝Ｖｉｎ−Ｉ２１×（Ｒ２１／Ｒ２２）×Ｒ２３）が生成される。従って、抵抗Ｒ２１〜Ｒ２３の抵抗値が固定である場合には、電流Ｉ２１に応じた閾値電圧Ｖｔｈが生成されることになる。

ここで、抵抗Ｒ２１としては、トランジスタ１１Ｈと同一プロセスで形成されたトランジスタ抵抗を用いることが望ましい。このような構成とすることにより、トランジスタ１１Ｈと抵抗Ｒ２１の抵抗値が互いに同一の温度特性を持つので、モニタ電圧Ｖｍｏｎと閾値電圧Ｖｔｈも互いに同一の温度特性を持って変動するようになる。従って、周囲温度に応じたモニタ電圧Ｖｍｏｎの変動を閾値電圧Ｖｔｈの変動によって相殺することができるので、比較信号Ｓ０（延いては過電流検出信号Ｓ１）の精度を高めることが可能となる。

＜プリドライバ＞
図７は、プリドライバ１２Ｈの一構成例を示す回路図である。本構成例のプリドライバ１２Ｈは、インバータ１２１〜１２４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２５と、放電制御部１２６と、を含む。

インバータ１２１〜１２４は、オン／オフ制御信号ＧＨ０の印加端とゲート電圧ＧＨ１の印加端との間に直列接続されている。インバータ１２１は、オン／オフ制御信号ＧＨ０の論理レベルを反転させて第１反転電圧Ｖａを生成する。インバータ１２２は、第１反転電圧Ｖａの論理レベルを反転させて第２反転電圧Ｖｂを生成する。インバータ１２３は、第２反転電圧Ｖｂの論理レベルを反転させて第３反転電圧Ｖｃを生成する。インバータ１２４は、第３反転電圧ＶＣの論理レベルを反転させて最終的なゲート電圧ＧＨ１を生成する。なお、奇数回の論理反転で生成される第１反転電圧Ｖａと第３反転電圧Ｖｃは、オン／オフ制御信号ＧＨ０と逆の論理レベルとなる。一方、偶数回の論理反転で生成される第２反転電圧Ｖｂと最終的なゲート電圧ＧＨ１は、オン／オフ制御信号ＧＨ０と同一の論理レベルとなる。

なお、インバータ１２１〜１２４は、各々の上側電源端がいずれもブースト電圧Ｖｂｓｔの印加端に接続されており、各々の下側電源端がいずれもスイッチ電圧Ｖｓｗの印加端に接続されている。従って、各反転電圧Ｖａ〜Ｖｃとゲート電圧ＧＨ１は、各々のハイレベルがブースト電圧Ｖｂｓｔとなり、各々のローレベルがスイッチ電圧Ｖｓｗとなる。

また、インバータ１２１〜１２４は、回路記号のサイズで表現したように、後段ほど電流供給能力が高くなるように設計されている。このような構成であれば、トランジスタ１１Ｈのゲートに付随する寄生キャパシタを素早く充放電することができるので、ゲート電圧ＧＨ１のセトリング時間を短縮することができる。ただし、インバータの段数やサイズを大きくするほど、プリドライバ１２Ｈの伝達遅延時間（オン／オフ制御信号ＧＨ０の論理レベルが切り替えられてからゲート電圧ＧＨ１の論理レベルが切り替わるまでの所要時間）が大きくなる。例えば、過電流検出時の出力シャットダウンに際して、トランジスタ１１Ｈをオフするタイミングが遅れると、その分だけ長く過電流が流れ続けてしまう。そのため、プリドライバ１２Ｈの伝達遅延時間は、できるだけ短い方が望ましい。

トランジスタ１２５のドレインは、トランジスタ１１Ｈのゲートに接続されている。トランジスタ１２５のソースは、スイッチ電圧Ｖｓｗの印加端に接続されている。トランジスタ１２５のゲートは、放電制御部１２６の出力端（放電制御電圧Ｖｄの印加端）に接続されている。なお、トランジスタ１２５は、トランジスタ１１Ｈのゲート電圧ＧＨ１を放電する放電スイッチとして機能する。

放電制御部１２６は、トランジスタ１１Ｈをオフする際にトランジスタ１２５をオンさせるための回路部であり、Ｐチャネル型ＭＯＳ電界効果トランジスタ１２６ａと、抵抗１２６ｂと、を含む。トランジスタ１２６ａのソースは、トランジスタ１１Ｈのゲートに接続されている。トランジスタ１２６ａのドレインは、トランジスタ１２５のゲートに接続されている。トランジスタ１２６ａのゲートは、インバータ１２２の出力端に接続されている。抵抗１２６ｂの第１端は、トランジスタ１２５のゲートに接続されている。抵抗１２６ｂの第２端は、スイッチ電圧Ｖｓｗの印加端に接続されている。

図８は、ゲート電圧ＧＨ１の放電動作を示すタイミングチャートであり、上から順に、オン／オフ制御信号ＧＨ０、第２反転信号Ｖｂ、放電制御電圧Ｖｄ、及び、ゲート電圧ＧＨ１が描写されている。

トランジスタ１１Ｈをオフする際に、オン／オフ制御信号ＧＨ０がハイレベルからローレベルに立ち下がると、第２反転信号Ｖｂもハイレベルからローレベルに立ち下がる。なお、インバータ１２１及び１２２の伝達遅延時間は、ほぼ無視することができる。

第２反転信号Ｖｂがローレベルに立ち下がった時点では、インバータ１２１〜１２４の伝達遅延時間により、ゲート電圧ＧＨ１がハイレベルに維持されたままとなっている。従って、トランジスタ１２６ａのゲート・ソース間には、トランジスタ１２６ａのオンスレッショルド電圧よりも大きい電圧差が生じるので、トランジスタ１２６ａがオンとなる。

トランジスタ１２６ａがオンすると、放電制御電圧Ｖｄがゲート電圧ＧＨ１まで引き上げられて、トランジスタ１２５がオンとなる。その結果、トランジスタ１１Ｈのゲートとソースがショートされるので、トランジスタ１１Ｈのゲート電圧ＧＨ１は、インバータ１２１〜１２４を介した信号伝達を待つことなく、トランジスタ１２５の放電能力に応じた速度で低下し始める。

なお、ゲート電圧ＧＨ１が低下してくると、放電制御電圧Ｖｄもそれに伴って低下するので、トランジスタ１２５及び１２６ａはやがてオフとなる。ただし、その頃には、インバータ１２１〜１２４を介して、オン／オフ制御信号ＧＨ０がトランジスタ１１Ｈのゲートまで伝達されるので、最終段のインバータ１２４によりゲート電圧ＧＨ１がローレベルに固定される。

上記したように、放電制御部１２６は、ゲート電圧ＧＨ１の供給を受けて動作し、第２反転信号Ｖｂ（延いてはオン／オフ制御信号ＧＨ０）がトランジスタ１１Ｈをオフする際の論理レベルとなったときにトランジスタ１２５をオンさせる。このような構成とすることにより、プリドライバ１２Ｈの伝達遅延時間を見かけの上で短縮することができる。従って、例えば、過電流検出時の出力シャットダウンに際して、トランジスタ１１Ｈを速やかにオフすることができるので、過電流を遅滞なく遮断することが可能となる。

＜ハードディスクドライブへの適用＞
図９は、モータ駆動装置１を搭載したハードディスクドライブの一構成例を示す斜視図（トップカバーを外した状態）である。本構成例のハードディスクドライブＹは、磁気ディスク記憶装置の一種であり、プラッタＹ１と、磁気ヘッドＹ２と、スイングアームＹ３と、ランプ機構Ｙ４と、ヘッドアンプＹ５と、スピンドルモータＹ６と、ボイスコイルモータＹ７と、ラッチ機構Ｙ８と、インタフェイスコネクタＹ９と、ジャンパスイッチＹ１０と、を有する。

プラッタＹ１は、アルミニウム基板やガラス基板の表面上に磁性層を積層して形成された磁気ディスクである。１台のハードディスクドライブＹには、１枚〜４枚程度のプラッタＹ１が内蔵される。

磁気ヘッドＹ２は、プラッタＹ１に対してデータを読み書きする。

スイングアームＹ３は、その先端に磁気ヘッドＹ２を担持する。

ランプ機構Ｙ４は、プラッタＹ１の非回転時における磁気ヘッドＹ２の退避先であり、プラッタＹ１の最外周よりもさらに外側に設けられている。

ヘッドアンプＹ５は、磁気ヘッドＹ２で得られた再生信号を増幅する。

スピンドルモータＹ６は、プラッタＹ１を一定の回転数（４２００ｒｐｍ、５４００ｒｐｍ、７２００ｒｐｍ、１００００ｒｐｍ、１５０００ｒｐｍなど）で回転させる。

ボイスコイルモータＹ７は、スイングアームＹ３を円弧運動させることにより磁気ヘッドＹ２をプラッタＹ１の半径方向に移動させる。

ラッチ機構Ｙ８は、ハードディスクドライブＹが停止している間、スイングアームＹ３を固定する。

インターフェイスコネクタＹ９は、パソコンなどのマザーボードに実装されるホストインターフェイス回路とケーブルで接続される。

ジャンパスイッチＹ１０は、１台のパソコンに複数のハードディスクドライブを接続する際、ジャンパピンを用いてハードディスクドライブＹの機器設定（マスタ／スレーブなど）を行うためのスイッチである。

なお、図９では描写されていないが、ハードディスクドライブＹには、各種の電子回路を実装したプリント基板が設けられており、図１のモータ駆動装置１は、スピンドルモータＹ６やボイスコイルモータＹ７を駆動するための手段として、上記のプリント基板上に実装されている。

＜デスクトップパソコンへの適用＞
図１０は、ハードディスクドライブを搭載したデスクトップパソコンの一構成例を示す外観図である。本構成例のデスクトップパソコンＸは、本体ケースＸ１０と、液晶モニタＸ２０と、キーボードＸ３０と、マウスＸ４０と、を有する。

本体ケースＸ１０は、中央演算処理装置Ｘ１１、メモリＸ１２、光学ドライブＸ１３、及び、ハードディスクドライブＸ１４などを収納する。

中央演算処理装置Ｘ１１は、ハードディスクドライブＸ１４に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、デスクトップパソコンＸの動作を統括的に制御する。

メモリＸ１２は、中央演算処理装置Ｘ１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。

光学ドライブＸ１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［compact disc］、ＤＶＤ［digital versatile disc］、及び、ＢＤ［Blu-ray（登録商標） disc］などを挙げることができる。

ハードディスクドライブＸ１４（図９のハードディスクドライブＹに相当）は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大容量補助記憶装置の一つである。

液晶モニタＸ２０は、中央演算処理装置Ｘ１１からの指示に基づいて映像を出力する。

キーボードＸ３０及びマウスＸ４０は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。

＜その他の変形例＞
なお、上記実施形態では、モータ駆動装置を搭載したアプリケーションの一例として、ハードディスクドライブを挙げたが、モータ駆動装置は、ハードディスクドライブ以外のアプリケーションに搭載することも可能である。

また、上記実施形態では、ハードディスクドライブを搭載した電子機器の一例として、デスクトップパソコンを挙げたが、ハードディスクドライブは、デスクトップパソコン以外の電子機器（ノートパソコン、タブレットパソコン、ハードディスクレコーダ、オーディオプレーヤ、ゲーム機など）にも搭載することが可能である。

また、本明細書中に開示されている発明は、モータ駆動装置に限らず、種々の半導体装置に集積化されるコンパレータのシュリンクやプリドライバの高速化を図るために、広く利用することが可能である。

このように、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で、種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、電源回路に用いられるコンパレータのシュリンクやプリドライバの高速化を図るために利用することが可能である。

１ モータ駆動装置（半導体装置）
２ モータ
１０ 電源回路
１１Ｈ、１１Ｌ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２Ｈ、１２Ｌ プリドライバ
１２１〜１２４ インバータ
１２５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２６ 放電制御部
１２６ａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１２６ｂ 抵抗
１３ 制御部
１４ インダクタ
１５、１６ キャパシタ
１７ ダイオード
１８ 過電流検出部
１８１ コンパレータ
１８２ 閾値電圧生成部
１８３ モニタ電圧生成部
１８３ａ スイッチ
１８３ｂ 抵抗
１８４ レベルシフタ
１８５ 下側電圧生成部
ＣＭＰ１ コンパレータ段
ＩＮＶ１、ＩＮＶ２ インバータ段
Ｒ１１、Ｒ１２、Ｒ２１〜Ｒ２３ 抵抗
Ｐ１１〜Ｐ１３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１〜Ｎ１３、Ｎ２１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＣＬＰ クランプ部
ＣＳ１１、ＣＳ１２、ＣＳ２１ 電流源
ＳＷ１ スイッチ
ＡＭＰ１ オペアンプ
Ｘ デスクトップパソコン
Ｘ１０ 本体ケース
Ｘ１１ 中央演算処理装置
Ｘ１２ メモリ
Ｘ１３ 光学ドライブ
Ｘ１４ ハードディスクドライブ
Ｘ２０ 液晶モニタ
Ｘ３０ キーボード
Ｘ４０ マウス
Ｙ ハードディスクドライブ
Ｙ１ プラッタ（磁気ディスク）
Ｙ２ 磁気ヘッド
Ｙ３ スイングアーム
Ｙ４ ランプ機構
Ｙ５ ヘッドアンプ
Ｙ６ スピンドルモータ
Ｙ７ ボイスコイルモータ
Ｙ８ ラッチ機構
Ｙ９ インタフェイスコネクタ
Ｙ１０ ジャンパスイッチ

Claims (14)

1. 上側電圧とこれよりも低い下側電圧との間で動作するコンパレータと、
   前記上側電圧と前記下側電圧との電圧差が前記コンパレータの素子耐圧よりも低くなるように前記上側電圧から前記下側電圧を生成する下側電圧生成部と、
   を有し、
   前記下側電圧生成部は、前記上側電圧を引き下げてクランプ電圧を生成するクランプ部を含むことを特徴とする半導体装置。
2. 前記下側電圧生成部は、
   前記上側電圧の印加端から前記クランプ部を介して接地電圧の印加端に流れる駆動電流を生成する第一の電流源を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記下側電圧生成部は、
   前記クランプ電圧の入力を受けて前記下側電圧を出力する第一のＰ型トランジスタを含み、
   前記クランプ部は、
   前記上側電圧の印加端と前記クランプ電圧の出力端との間に接続される第二のＰ型トランジスタと、
   前記上側電圧の印加端と前記クランプ電圧の出力端との間に直列に接続される第一及び第二の抵抗とを含み、
   前記第二のＰ型トランジスタのゲートは、前記第一及び第二の抵抗の接続点の電圧を受けることを特徴とする請求項２に記載の半導体装置。
4. 前記下側電圧生成部は、
   前記下側電圧よりも低い電源電圧の入力を受けて前記第一の電流源への印加電圧をバイアスする第一のＮ型トランジスタを含むことを特徴とする請求項３に記載の半導体装置。
5. 前記第一のＰ型トランジスタと前記第一のＮ型トランジスタは、前記上側電圧と前記接地電圧との電圧差に耐え得る素子耐圧を持つことを特徴とする請求項４に記載の半導体装置。
6. 前記上側電圧の印加端から前記コンパレータを介して前記接地電圧の印加端に流れる駆動電流を生成する第二の電流源と、
   前記下側電圧よりも低い前記電源電圧の入力を受けて前記第二の電流源への印加電圧をバイアスする第二のＮ型トランジスタとを含み、
   前記第二のＮ型トランジスタは、前記上側電圧と前記接地電圧との電圧差に耐え得る素子耐圧を持つことを特徴とする請求項５に記載の半導体装置。
7. 出力トランジスタをオン／オフして入力電圧から出力電圧を生成する電源回路を有し、
   前記電源回路は、前記コンパレータを用いて前記出力トランジスタの一端に現れるスイッチ電圧を監視することにより電流検出信号を生成する電流検出部を含み、
   前記電流検出部は、
   前記入力電圧を基準として所定の閾値電圧を生成する閾値電圧生成部と、
   前記出力トランジスタのオン時には前記スイッチ電圧と一致して前記出力トランジスタのオフ時には前記入力電圧と一致するモニタ電圧を生成するモニタ電圧生成部と、
   を含み、
   前記コンパレータは、前記上側電圧として前記入力電圧の印加を受けており、前記モニタ電圧と前記閾値電圧とを比較して前記電流検出信号を生成することを特徴とする請求項１〜請求項６のいずれか一項に記載の半導体装置。
8. 前記閾値電圧生成部は、前記出力トランジスタと同一プロセスで形成されたトランジスタ抵抗を用いて前記閾値電圧を生成することを特徴とする請求項７に記載の半導体装置。
9. 前記電源回路は、
   前記出力トランジスタのオン／オフ制御信号を生成する制御部と、
   前記オン／オフ制御信号の入力を受けて前記出力トランジスタのゲート電圧を生成するプリドライバと、
   を含み、
   前記プリドライバは、
   前記オン／オフ制御信号の印加端と前記ゲート電圧の印加端との間に直列接続された複数のインバータと、
   前記出力トランジスタのゲート電圧を放電する放電スイッチと、
   前記出力トランジスタをオフする際に前記放電スイッチをオンさせる放電制御部と、
   を含むことを特徴とする請求項７または請求項８に記載の半導体装置。
10. 前記放電制御部は、前記ゲート電圧の供給を受けて動作し、前記オン／オフ制御信号ないし各インバータの出力信号が前記出力トランジスタをオフする際の論理レベルとなったときに前記放電スイッチをオンさせることを特徴とする請求項９に記載の半導体装置。
11. 前記複数のインバータは、後段ほど電流供給能力が高いことを特徴とする請求項９または請求項１０に記載の半導体装置。
12. モータを駆動するモータ駆動回路をさらに有することを特徴とする請求項７〜請求項１１のいずれか一項に記載の半導体装置。
13. プラッタと、
    前記プラッタに対してデータを読み書きする磁気ヘッドと、
    その先端に前記磁気ヘッドを担持するスイングアームと、
    前記プラッタを回転させるスピンドルモータと、
    前記スイングアームを円弧運動させるボイスコイルモータと、
    装置各部に出力電圧を供給すると共に前記スピンドルモータ及び前記ボイスコイルモータを駆動する請求項１２に記載の半導体装置と、
    を有することを特徴とする磁気ディスク記憶装置。
14. 請求項１３に記載の磁気ディスク記憶装置を有することを特徴とする電子機器。

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