JP5618733B2 - 半導体装置及びこれを用いたスイッチングレギュレータ - Google Patents

半導体装置及びこれを用いたスイッチングレギュレータ Download PDF

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Description

本発明は、出力トランジスタのスイッチング駆動制御を行う半導体装置、及び、これを用いたスイッチングレギュレータに関するものである。
図１１は、スイッチングレギュレータの一従来例を示す回路ブロック図である。図１１に示したように、本従来例のスイッチングレギュレータでは、出力トランジスタとして、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ２０１ａが用いられており、このトランジスタ２０１ａをオンさせるためには、入力電圧Ｖｉｎよりも高いゲート電圧が必要であった。そこで、本従来例のスイッチングレギュレータには、ブートストラップ回路（ダイオード２０３と容量Ｃ２）が設けられており、トランジスタ２０１ａのゲート電圧を生成するドライバ２０２ａには、スイッチ端子ＳＷに現れるスイッチ電圧Ｖｓｗよりも容量Ｃ２の充電電圧分（定電圧Ｖｒｅｇからダイオード２０３の順方向降下電圧Ｖｆを差し引いた電圧分）だけ高いブースト電圧Ｖｂｓｔが供給されていた。
なお、スイッチングレギュレータに関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
特開２００９−１０８１１５号公報 特開平１０−１４２１７号公報
図１２は、ブートストラップ動作の一従来例を示す波形図である。なお、図１２中の実線はスイッチ電圧Ｖｓｗを示しており、破線はブースト電圧Ｖｂｓｔを示している。
通常動作時には、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に、定電圧Ｖｒｅｇ（例えば５Ｖ）以上の電位差が生じることはないので、ドライバ２０２ａを高耐圧設計する必要はない。
しかしながら、例えば、ブートストラップ端子ＢＳＴと入力端子ＶＩＮとの間がショートした場合、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間には、入力電圧Ｖｉｎに相当する電位差（例えば１２Ｖ）が生じるため、この時点でドライバ２０２ａの破壊を生じるおそれがあった。また、この時点でドライバ２０２ａの破壊を免れたとしても、トランジスタ２０１ａがオンされた時点で、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間には、ブートストラップ動作により入力電圧Ｖｉｎの約２倍に相当する電位差（例えば２４Ｖ）が生じるため、ドライバ２０２ａを高耐圧設計しておかない限り、ドライバ２０２ａの破壊を免れることはできなかった。このように、ドライバ２０２ａの破壊が生じると、トランジスタ２０１ａを正常にオン／オフさせることができなくなるため、最悪の場合には、発煙や発火に至るおそれもあった。
なお、入力電圧Ｖｉｎの２倍に相当する電位差にも耐え得るように、ドライバ２０２ａを高耐圧設計すると、ドライバ２０２ａの占有面積が非常に大きくなってしまうため、スイッチング電源ＩＣ２００の大型化やコストアップを招くという問題があった。
本発明は、上記の問題点に鑑み、装置の大型化やコストアップを抑えつつ、装置全体としての高耐圧化を実現することが可能な半導体装置、及び、これを用いたスイッチングレギュレータを提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、ドレインまたはコレクタに入力電圧が印加され、ソースまたはエミッタから自身のスイッチング駆動に応じたパルス状のスイッチ電圧が引き出されるＮチャネル型またはｎｐｎ型の出力トランジスタと；前記スイッチ電圧よりも所定電位分だけ嵩上げされたブースト電圧を生成するブートストラップ回路と；前記ブースト電圧の供給を受けてスイッチング駆動信号を生成し、これを前記出力トランジスタのゲートまたはベースに供給する内部回路と；前記スイッチ電圧と前記ブースト電圧との電位差を監視して過電圧検出信号を生成する過電圧保護回路と；前記過電圧検出信号に応じて前記ブースト電圧の印加端と前記内部回路との間を導通／遮断するスイッチ素子と；を有する構成（第１の構成）とされている。
なお、上記第１の構成から成る半導体装置において、前記スイッチ素子は、前記スイッチ電圧と前記ブースト電圧との間に前記入力電圧の２倍に相当する電位差が生じても破壊されることのない高耐圧素子である構成（第２の構成）にするとよい。
また、上記第１または第２の構成から成る半導体装置にて、前記ブートストラップ回路は、アノードが定電圧の印加端に接続され、カソードが前記スイッチ素子を介して前記ブースト電圧の印加端に接続されたダイオードを有する構成（第３の構成）にするとよい。
また、上記第１〜第３いずれかの構成から成る半導体装置において、前記過電圧保護回路は、ソースまたはエミッタが前記ブースト電圧の印加端に接続され、ドレインまたはコレクタが前記スイッチ素子のオン／オフ制御端に接続されたＰチャネル型またはｐｎｐ型のトランジスタと；アノードが前記スイッチ電圧の印加端に接続された第１ツェナダイオードと；前記スイッチ素子のオン／オフ制御端と前記スイッチ電圧の印加端との間に接続された第１抵抗と；前記トランジスタのゲートまたはベースと前記第１ツェナダイオードのカソードとの間に接続された第２抵抗と；前記第１ツェナダイオードのカソードと前記ブースト電圧の印加端との間に接続された第３抵抗と；を有する構成（第４の構成）にするとよい。
また、上記第４の構成から成る半導体装置において、前記過電圧保護回路は、さらに、アノードが前記トランジスタのゲート又はベースに接続された第２ツェナダイオードと；前記第２ツェナダイオードのカソードと前記ブースト電圧の印加端との間に接続された第４抵抗と；を有する構成（第５の構成）にするとよい。
また、上記第１〜第５いずれかの構成から成る半導体装置は、前記スイッチ電圧の印加端と接地電圧の印加端との間に接続され、前記出力トランジスタと相補的にスイッチング駆動される同期整流トランジスタを有する構成（第６の構成）にするとよい。
また、上記第１〜第６いずれかの構成から成る半導体装置は、前記過電圧保護回路による過電圧保護動作が所定時間に亘って繰り返し継続されたときに、前記半導体装置の動作を強制的に停止させるシャットダウン回路を有する構成（第７の構成）にするとよい。
また、上記第７の構成から成る半導体装置において、前記シャットダウン回路は、前記スイッチ電圧と前記ブースト電圧との電位差を監視するレベルシフト回路と、前記レベルシフト回路からの入力信号を監視し、その論理レベルが所定期間に亘って断続的にハイレベルとローレベルを繰り返しているとき、シャットダウン信号を異常時の論理レベルとして前記半導体装置の動作を強制的に停止させるタイマラッチ回路と、を含む構成（第８の構成）にするとよい。
また、上記第１〜第８いずれかの構成から成る半導体装置において、前記内部回路は、所定の開閉制御信号に基づいて前記スイッチング駆動信号を生成するレベルシフタ及びドライバである構成（第９の構成）にするとよい。
また、上記第９の構成から成る半導体装置は、前記スイッチ電圧を整流・平滑して得られる出力電圧に応じた帰還電圧と所定の目標電圧との差分を増幅して誤差電圧を生成する誤差増幅器と；所定周波数のクロック信号を生成する発振器と；前記クロック信号に基づいて三角波形、ランプ波形、ないしは、鋸波形のスロープ電圧を生成するスロープ電圧生成回路と；前記誤差電圧と前記スロープ電圧とを比較してパルス幅変調信号を生成するＰＷＭコンパレータと；前記クロック信号と前記パルス幅変調信号に基づいて前記開閉制御信号を生成する駆動制御回路と；を有する構成（第１０の構成）にするとよい。
また、本発明に係るスイッチングレギュレータは、上記第１０の構成から成る半導体装置と；前記スイッチ電圧を整流・平滑して所望の出力電圧を生成する整流・平滑回路と；前記出力電圧に応じた前記帰還電圧を生成する帰還電圧生成回路と；前記スイッチ電圧の印加端と前記ブースト電圧の印加端との間に接続され、前記ブートストラップ回路を形成する容量と；を有する構成（第１１の構成）とされている。
本発明に係る半導体装置であれば、装置の大型化やコストアップを抑えつつ、装置全体としての高耐圧化を実現することができるので、延いては、これを用いたスイッチングレギュレータの小型化やコストダウンに貢献することが可能となる。
スイッチングレギュレータの第１実施形態を示すブロック図 ソフトスタート制御回路６の一構成例を示す回路図 過電圧保護回路１９の一構成例を示す回路図 過電圧保護動作を説明するためのタイミングチャート スイッチングレギュレータの第２実施形態を示すブロック図 スイッチングレギュレータの第３実施形態を示すブロック図 ＰＷＭ／ＰＦＭ併用のメリットを説明するためのテーブル スイッチングレギュレータの第４実施形態を示すブロック図 電流／電圧変換回路２５の一構成例を示す回路図 誤差電圧Ｖｅｒｒのプルアップ動作を説明するためタイミングチャート スイッチングレギュレータの一従来例を示す回路ブロック図 ブートストラップ動作の一従来例を示す波形図 シャットダウン回路２８の一構成例を示す回路図
以下では、ブートストラップ方式の降圧型スイッチングレギュレータに本発明を適用した構成を例に挙げて、詳細な説明を行う。
（第１実施形態）
図１は、スイッチングレギュレータの第１実施形態を示す回路ブロック図である。本図に示したように、第１実施形態のスイッチングレギュレータは、スイッチング電源ＩＣ１００のほか、外付けのインダクタＬ１、ダイオードＤ１、抵抗Ｒ１〜Ｒ３、及び、容量Ｃ１〜Ｃ５を有して成り、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチングレギュレータ（チョッパ型レギュレータ）である。
スイッチング電源ＩＣ１００は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１ａ及び１ｂと、ドライバ２ａ及び２ｂと、レベルシフタ３ａ及び３ｂと、駆動制御回路４と、誤差増幅器５と、ソフトスタート制御回路６と、ｐｎｐ型バイポーラトランジスタ７と、スロープ電圧生成回路８と、ＰＷＭ［Pulse Width Modulation］コンパレータ９と、基準電圧生成回路１０と、発振器１１と、抵抗１２ａ及び１２ｂと、ブースト用定電圧生成回路１３と、ダイオード１４と、低電圧ロックアウト回路１５と、サーマルシャットダウン回路１６と、入力バイアス電流生成回路１７と、過電流保護回路１８と、過電圧保護回路１９と、Ｐチャネル型ＭＯＳ電界効果トランジスタ２０と、を有する。
また、スイッチング電源ＩＣ１００は、外部との電気的な接続手段として、イネーブル端子ＥＮと、帰還端子ＦＢと、位相補償端子ＣＰと、ソフトスタート端子ＳＳと、ブートストラップ端子ＢＳＴと、入力端子ＶＩＮと、スイッチ端子ＳＷと、グランド端子ＧＮＤと、を有する。
スイッチング電源ＩＣ１００の外部において、入力端子ＶＩＮは、入力電圧Ｖｉｎ（例えば１２Ｖ）の印加端に接続される一方、容量Ｃ１を介して接地端にも接続されている。スイッチ端子ＳＷは、ダイオードＤ１のカソードとインダクタＬ１の一端にそれぞれ接続されている。ダイオードＤ１のアノードは、接地端に接続されている。インダクタＬ１の他端は、出力電圧Ｖｏｕｔの引出端に接続される一方、容量Ｃ３の一端と抵抗Ｒ１の一端にもそれぞれ接続されている。容量Ｃ３の他端は、接地端に接続されている。抵抗Ｒ１の他端は、抵抗Ｒ２を介して接地端に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続ノードは、帰還電圧Ｖｆｂの引出端として、帰還端子ＦＢに接続されている。スイッチ端子ＳＷとブートストラップ端子ＢＳＴとの間には、容量Ｃ２が接続されている。イネーブル端子ＥＮは、スイッチング電源ＩＣ１００の駆動可否を制御するためのイネーブル信号が印加される端子である。位相補償端子ＣＰは、容量Ｃ４及び抵抗Ｒ３を介して接地端に接続されている。ソフトスタート端子ＳＳは、容量Ｃ５を介して接地端に接続されている。
なお、上記のインダクタＬ１、ダイオードＤ１、及び、容量Ｃ３は、スイッチ端子ＳＷから引き出されるスイッチ電圧Ｖｓｗを整流・平滑して所望の出力電圧Ｖｏｕｔを生成する整流・平滑回路として機能する。また、上記の抵抗Ｒ１、Ｒ２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路（抵抗分圧回路）として機能する。また、上記の容量Ｃ２は、スイッチング電源ＩＣ１００に内蔵される後述のダイオード１４とともに、ブートストラップ回路を形成する。
次に、スイッチング電源ＩＣ１００の内部構成について説明する。
トランジスタ１ａ、１ｂは、入力端子ＶＩＮ（入力電圧Ｖｉｎの印加端）とグランド端子ＧＮＤとの間に直列接続された一対のスイッチ素子であり、これらを相補的にスイッチング駆動することにより、入力電圧Ｖｉｎからパルス状のスイッチ電圧Ｖｓｗが生成される。なお、トランジスタ１ａは、大きなスイッチ電流Ｉｓｗを流すための大型の出力トランジスタ（パワートランジスタ）であり、トランジスタ１ｂは、軽負荷時（電流不連続モード時）に発生するリンギングノイズをグランド端子ＧＮＤに逃がすための小型の同期整流トランジスタである。両素子の接続関係についてより具体的に述べると、トランジスタ１ａのドレインは、入力端子ＶＩＮに接続されている。トランジスタ１ａのソース及びバックゲートは、スイッチ端子ＳＷに接続されている。トランジスタ１ｂのドレインは、スイッチ端子ＳＷに接続されている。トランジスタ１ｂのソース及びバックゲートは、グランド端子ＧＮＤに接続されている。
なお、本明細書中で用いられている「相補的」という文言は、トランジスタ１ａ、１ｂのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１ａ、１ｂのオン／オフ遷移タイミングに所定の遅延が与えられている場合も含む。
ドライバ２ａ、２ｂは、それぞれ、レベルシフタ３ａ、３ｂの出力信号に基づいて、トランジスタ１ａ、１ｂのゲート電圧（スイッチング駆動信号）を生成する。なお、ドライバ２ａの上側電源端は、ダイオード１４のカソードとトランジスタ２０のドレインとの接続ノード（駆動電圧Ｖｘの印加端）に接続されている。ドライバ２ａの下側電源端とドライバ２ｂの上側電源端は、いずれも、スイッチ端子ＳＷに接続されている。ドライバ２ｂの下側電源端は、グランド端子ＧＮＤに接続されている。なお、トランジスタ１ａに与えられるゲート電圧のハイレベルは駆動電圧Ｖｘとなり、ローレベルは接地電圧となる。また、トランジスタ１ｂに与えられるゲート電圧のハイレベルは入力電圧Ｖｉｎとなり、ローレベルは接地電圧となる。
レベルシフタ３ａ、３ｂは、それぞれ、駆動制御回路４から入力される開閉制御信号の電圧レベルを引き上げてドライバ２ａ、２ｂに供給する。なお、レベルシフタ３ａの上側電源端は、ダイオード１４のカソードとトランジスタ２０のドレインとの接続ノード（駆動電圧Ｖｘの印加担）に接続されている。レベルシフタ３ａの下側電源端とレベルシフタ３ｂの上側電源端は、いずれもスイッチ端子ＳＷに接続されている。レベルシフタ３ｂの下側電源端は、グランド端子ＧＮＤに接続されている。
駆動制御回路４は、クロック信号ＣＬＫとパルス幅変調信号ＰＷＭに基づいて、トランジスタ１ａ、１ｂの開閉制御信号を生成するロジック回路である。
誤差増幅器５は、帰還電圧Ｖｆｂと所定の目標電圧Ｖｔｇとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。接続関係について述べると、誤差増幅器５の反転入力端（−）は、帰還端子ＦＢに接続されており、帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの実際値に相当）が印加されている。誤差増幅器５の非反転入力端（＋）は、抵抗１２ａと抵抗１２ｂとの接続ノードに接続されており、所定の目標電圧Ｖｔｇ（出力電圧Ｖｏｕｔの目標設定値に相当）が印加されている。
ソフトスタート制御回路６は、図２に例示した回路構成から成り、スイッチングレギュレータの起動とともに、抵抗６ａを介してソフトスタート端子ＳＳに接続される容量Ｃ５の充電を開始し、トランジスタ７の導通度を制御することにより、誤差電圧Ｖｅｒｒを所定のソフトスタート電圧Ｖｓｓ（容量Ｃ５の充電電圧＋トランジスタ７のベース・エミッタ間電圧）にクランプする。このようなソフトスタート制御により、起動時における容量Ｃ３への充電電流に制限をかけながら、緩やかに出力電圧Ｖｏｕｔが立ち上がるため、出力電圧Ｖｏｕｔのオーバーシュートや、負荷への突入電流を未然に防止することが可能となる。なお、誤差電圧Ｖｅｒｒがソフトスタート電圧Ｖｓｓよりも低下した時点で、トランジスタ７が非動作状態となるので、ソフトスタート制御は終了される。
トランジスタ７は、ソフトスタート制御回路６の指示に基づき、スイッチングレギュレータの起動時に、誤差電圧Ｖｅｒｒをソフトスタート電圧Ｖｓｓにクランプする。接続関係について具体的に述べると、トランジスタ７のエミッタは、誤差増幅器５の出力端に接続されている。トランジスタ７のコレクタは、グランド端子ＧＮＤに接続されている。トランジスタ７のベースは、ソフトスタート制御回路６を介して、ソフトスタート端子ＳＳに接続されている。
スロープ電圧生成回路８は、発振器１１で生成されるクロック信号ＣＬＫに基づいて、三角波形、ランプ波形、ないしは、鋸波形のスロープ電圧Ｖｓｌｏｐｅを生成し、これをＰＷＭコンパレータ９に送出する。
ＰＷＭコンパレータ９は、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅとを比較することで、スイッチングデューティを決定するためのパルス幅変調信号ＰＷＭを生成し、これを駆動制御回路４に送出する。ただし、スイッチングデューティの上限は、回路内部で定められる最大デューティに制限されるものであって、１００％となることはない。接続関係について具体的に述べると、ＰＷＭコンパレータ９の非反転入力端（＋）は、スロープ電圧生成回路８の出力端に接続されている。ＰＷＭコンパレータ９の反転入力端（−）は、誤差増幅器５の出力端と位相補償端子ＣＰにそれぞれ接続されている。
基準電圧生成回路１０は、入力電圧Ｖｉｎから基準電圧Ｖｒｅｆ（例えば４．１Ｖ）を生成し、内部駆動電圧としてスイッチング電源ＩＣ１００の各部に供給する。
発振器１１は、基準電圧Ｖｒｅｆの供給を受けて、所定周波数を有する矩形波状のクロック信号ＣＬＫを生成し、これを駆動制御回路４とスロープ電圧生成回路８に供給する。
抵抗１２ａ及び１２ｂは、基準電圧Ｖｒｅｆを分圧することで、所望の目標電圧Ｖｔｇを生成し、これを誤差増幅器５の非反転入力端（＋）に印加する。接続関係について具体的に述べると、抵抗１２ａ及び１２ｂは、基準電圧生成回路１０の出力端（基準電圧Ｖｒｅｆの印加端）とグランド端子ＧＮＤとの間に直列接続されており、互いの接続ノードが誤差増幅器５の非反転入力端（＋）に接続されている。
ブースト用定電圧生成回路１３は、入力電圧Ｖｉｎから所定の定電圧Ｖｒｅｇ（例えば５Ｖ）を生成する。
ダイオード１４は、定電圧生成回路１３の出力端（定電圧Ｖｒｅｇの出力端）とブートストラップ端子ＢＳＴとの間に接続され、容量Ｃ２とともにブートストラップ回路を構成する素子であり、そのカソードからは、ドライバ２ａ及びレベルシフタ３ａの駆動電圧Ｖｘが引き出される。なお、後述の過電圧保護動作が発動されておらず、トランジスタ２０がオンされている場合、駆動電圧Ｖｘは、ブートストラップ端子ＢＳＴに現れるブースト電圧Ｖｂｓｔ（スイッチ電圧Ｖｓｗよりも容量Ｃ２の充電電圧分（定電圧Ｖｒｅｇからダイオード１４の順方向降下電圧Ｖｆを差し引いた電圧分）だけ高い電圧値）と一致する。一方、後述の過電圧保護動作が発動され、トランジスタ２０がオフされた場合、駆動電圧Ｖｘは、定電圧Ｖｒｅｇからダイオード１４の順方向降下電圧Ｖｆを差し引いた電圧値となる。これについては、後ほど図面を交えながら詳細に説明する。
低電圧ロックアウト回路１５は、基準電圧Ｖｒｅｆの供給を受けて動作し、入力電圧Ｖｉｎの異常な低下を検出したときに、スイッチング電源ＩＣ１００をシャットダウンする異常保護手段である。
サーマルシャットダウン回路１６は、基準電圧Ｖｒｅｆの供給を受けて動作し、監視対象温度（スイッチング電源ＩＣ１００のジャンクション温度）が所定の閾値（例えば、１７５℃）に達したときに、スイッチング電源ＩＣ１００をシャットダウンする異常保護手段である。
入力バイアス電流生成回路１７は、基準電圧Ｖｒｅｆの供給を受けて動作し、誤差増幅器５の入力バイアス電流を生成する。
過電流保護回路１８は、入力電圧Ｖｉｎの供給を受けて動作し、出力トランジスタ１ａのオン時に流れるスイッチ電流Ｉｓｗを監視して、過電流検出信号ＯＣＰを生成する。なお、過電流検出信号ＯＣＰは、駆動制御回路４及びソフトスタート制御回路６のリセット信号として用いられる。具体的に述べると、過電流保護回路１８において、スイッチ電流Ｉｓｗが過電流状態であると判定された場合、駆動制御回路４は、トランジスタ１ａ及び１ｂのスイッチング動作を停止し、ソフトスタート制御回路６は、トランジスタ６ｂ（図２を参照）をオンとして、容量Ｃ５のディスチャージを行う。
過電圧保護回路１９は、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙ（＝Ｖｂｓｔ−Ｖｓｗ、容量Ｃ２の充電電圧に相当）を監視して、過電圧検出信号ＯＶＰを生成する。なお、過電圧検出信号ＯＶＰは、トランジスタ２０のゲート信号として用いられる。
トランジスタ２０は、過電圧検出信号ＯＶＰに応じてブートストラップ端子ＢＳＴと内部回路（ドライバ２ａ及びレベルシフタ３ａの上側電源端）との間を導通／遮断するスイッチ素子である。接続関係について具体的に述べると、トランジスタ２０のドレインは、ダイオード１４のカソードに接続されている。トランジスタ２０のソース及びバックゲートは、ブートストラップ端子ＢＳＴに接続されている。トランジスタ２０のゲートは、過電圧保護回路１９の出力端（過電圧検出信号ＯＶＰの出力端）に接続されている。なお、トランジスタ２０としては、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に、入力電圧Ｖｉｎの２倍に相当する電位差（例えば２４Ｖ）が生じても破壊されることのない高耐圧素子（例えば３０Ｖ耐圧素子）を用いる必要がある。
以下では、まず、上記構成から成るスイッチングレギュレータのブートストラップ動作について説明する。トランジスタ１ａがオフとされて、スイッチ端子ＳＷに現れるスイッチ電圧Ｖｓｗがローレベル（０Ｖ）になっているときには、ブースト用定電圧生成回路１３からダイオード１４及び容量Ｃ２を介する経路で電流が流れるため、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に接続された容量Ｃ２に電荷が充電される。このとき、ブートストラップ端子ＢＳＴに現れるブースト電圧Ｖｂｓｔ（すなわち、容量Ｃ２の充電電圧）は、定電圧Ｖｒｅｇからダイオード１４の順方向降下電圧Ｖｆを差し引いた電圧値（Ｖｒｅｇ−Ｖｆ）となる。
一方、容量Ｃ２に電荷が充電されている状態で、トランジスタ１ａがオンとされて、スイッチ電圧Ｖｓｗがローレベル（０Ｖ）からハイレベル（Ｖｉｎ）に立ち上げられると、ブースト電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗのハイレベル（Ｖｉｎ）よりもさらに容量Ｃ２の充電電圧分（Ｖｒｅｇ−Ｖｆ）だけ高い電圧値（Ｖｉｎ＋（Ｖｒｅｇ−Ｖｆ））まで引き上げられる。従って、このようなブースト電圧Ｖｂｓｔをドライバ２ａ及びレベルシフタ３ａの駆動電圧Ｖｘとして供給することにより、トランジスタ１ａのオン／オフ駆動を行うことが可能となる。
次に、上記構成から成るスイッチングレギュレータの出力帰還動作について説明する。
スイッチング電源ＩＣ１００において、誤差増幅器５は、帰還電圧Ｖｆｂと目標電圧ＶＴｇとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。ＰＷＭコンパレータ９は、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅを比較してパルス幅変調信号ＰＷＭを生成する。このとき、パルス幅変調信号ＰＷＭの論理は、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｏｐｅよりも高電位であればローレベルとなり、その逆であればハイレベルとなる。すなわち、誤差電圧Ｖｅｒｒが高電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるローレベル期間が長くなり、逆に、誤差電圧Ｖｅｒｒが低電位であるほど、パルス幅変調信号ＰＷＭの一周期に占めるローレベル期間が短くなる。
駆動制御回路４は、クロック信号ＣＬＫとパルス幅変調信号ＰＷＭに基づき、トランジスタ１ａ、１ｂの同時オンを防止しつつ、パルス幅変調信号ＰＷＭのローレベル期間にはトランジスタ１ａをオンとし、トランジスタ１ｂをオフとするように、逆に、パルス幅変調信号ＰＷＭのハイレベル期間には、トランジスタ１ａをオフとし、トランジスタ１ｂをオンとするように、トランジスタ１ａ、１ｂの開閉制御信号を生成する。
上記の出力帰還制御により、トランジスタ１ａは、帰還電圧Ｖｆｂが目標電圧Ｖｔｇと一致するように、言い換えれば、出力電圧Ｖｏｕｔが所望の目標設定値と一致するようにスイッチング制御されることになる。
また、トランジスタ１ａとは相補的にトランジスタ１ｂの開閉制御が行われるので、軽負荷時や無負荷時にスイッチ電流Ｉｓｗが低下して、スイッチ電圧Ｖｓｗにリンギングノイズが生じる状態（いわゆる電流不連続モード）に陥った場合でも、そのリンギングノイズをトランジスタ１ｂ経由でグランド端子ＧＮＤに逃がすことが可能となる。すなわち、トランジスタ１ａのオフ時には、トランジスタ１ｂを介してスイッチ電圧Ｖｓｗをローレベル（０Ｖ）まで引き下げ、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に接続された容量Ｃ２を十分に充電することができるので、続くトランジスタ１ａのオン時には、ブースト電圧Ｖｂｓｔを所望の電圧レベル（入力電圧Ｖｉｎよりも高い電圧レベル）まで確実に引き上げることが可能となり、延いては、トランジスタ１ａの誤動作（オン不能）を回避して、安定した降圧動作を実現することが可能となる。
次に、誤差増幅器５の位相補償方法について説明する。スイッチングレギュレータのレスポンス速度と安定性は、ゲインが１となる周波数Ｆｃによって決定される。この周波数Ｆｃは、位相補償端子ＣＰ（誤差増幅器５の出力端）に外部接続された抵抗Ｒ３の抵抗値によって調整することができる。周波数Ｆｃを高くすることで、スイッチングレギュレータのレスポンス速度を高めることができるが、安定性（位相マージン）が悪くなり、発振のおそれが高まる。逆に、周波数Ｆｃを低く設定し過ぎると、十分なレスポンス速度を得ることができなくなる。また、位相補償によって安定性を確保するためには、出力段のＬＣ共振によって生じる位相遅れを、零点による位相進みによりキャンセルすることが必要である。零点による位相進みは、位相補償端子ＣＰに外部接続された容量Ｃ４と抵抗Ｒ３によって調整することができる。このとき、容量Ｃ４の容量値は、零点による位相進みがＬＣ共振周波数の３分の１程度となるように決定することが望ましい。なお、スイッチングレギュレータにおいて、負帰還が帰るフィードバック系の安定条件は、ゲインが１（０ｄＢ）のときの位相遅れが１５０°以下（すなわち、位相マージン３０°以上）となる。
次に、過電圧保護回路１９の構成及び動作について、図３及び図４を参照しながら詳細に説明する。図３は、過電圧保護回路１９の一構成例を示す回路図であり、図４は、過電圧保護動作を説明するためのタイミングチャートである。なお、図４の上段には、スイッチ電圧Ｖｓｗ、ブースト電圧Ｖｂｓｔ、及び、駆動電圧Ｖｘの各電圧波形が描写されており、図４の下段には、トランジスタ２０のオン／オフ状態が描写されている。
図３に示すように、本構成例の過電圧保護回路１９は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１９ａと、ツェナダイオード１９ｂ及び１９ｃと、抵抗１９ｄ〜１９ｇと、を有する。トランジスタ１９ａのソース及びバックゲートは、ブートストラップ端子ＢＳＴに接続されている。トランジスタ１９ａのドレインは、抵抗１９ｄを介してスイッチ端子ＳＷに接続される一方、過電圧検出信号ＯＶＰの出力端として、トランジスタ２０のゲートにも接続されている。トランジスタ１９ａのゲートは、ツェナダイオード１９ｃのアノードに接続される一方、抵抗１９ｅを介して、ツェナダイオード１９ｂのカソードにも接続されている。ツェナダイオード１９ｃのカソードは、抵抗１９ｇを介してブートストラップ端子ＢＳＴに接続されている。ツェナダイオード１９ｂのカソードは、抵抗１９ｆを介して、ブートストラップ端子ＢＳＴに接続されている。ツェナダイオード１９ｂのアノードは、スイッチ端子ＳＷに接続されている。
上記構成から成る過電圧保護回路１９において、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが正常値（Ｖｒｅｇ−Ｖｆ、ないし、その近傍値）である場合、トランジスタ１９ａのゲート・ソース間電圧（抵抗１９ｆの両端間電圧）がトランジスタ１９ａのオンスレッショルド電圧を上回ることはなく、トランジスタ１９ａは、オフ状態となる。その結果、トランジスタ２０のゲートは、抵抗１９ｄを介してスイッチ端子ＳＷに接続され、トランジスタ２０のゲート・ソース間には、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙと同電圧が印加される。従って、トランジスタ２０は常にオン状態となり、ドライバ２ａ及びレベルシフタ３ａの上側電源端に供給される駆動電圧Ｖｘは、ブースト電圧Ｖｂｓｔと一致する。
一方、例えば、入力端子ＶＩＮとブートストラップ端子ＢＳＴとの間がショートして、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが過電圧状態となった場合、トランジスタ１９ａのゲート・ソース間電圧（抵抗１９ｆの両端間電圧）がトランジスタ１９ａのオンスレッショルド電圧を上回り、トランジスタ１９ａがオン状態となる。その結果、トランジスタ２０のゲートは、トランジスタ１９ａを介してブートストラップ端子ＢＳＴに接続され、トランジスタ２０のゲート・ソース間がショートされる。従って、トランジスタ２０はオフ状態となり、ドライバ２ａ及びレベルシフタ３ａの上側電源端に供給される駆動電圧Ｖｘは、ブースト電圧Ｖｂｓｔに依らず、定電圧Ｖｒｅｇからダイオード１４の順方向降下電圧Ｖｆを差し引いた電圧値に固定される。
このように、ブートストラップ端子ＢＳＴから内部回路（ドライバ２ａ及びレベルシフタ３ａ）への給電経路上に、過電圧保護用のトランジスタ２０（高耐圧スイッチ）を接続しておき、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子電圧Ｖｙが過電圧状態となったときに、トランジスタ２０をオフさせる構成であれば、内部回路の素子耐圧を不要に高める必要がなくなるので、内部回路（ドライバ２ａ及びレベルシフタ３ａ）の占有面積を縮小して、スイッチング電源ＩＣ１００の小型化やコストダウンを実現することが可能となる。
なお、トランジスタ２０のゲート・ソース間には、入力電圧Ｖｉｎの２倍に相当する電位差（例えば２４Ｖ）が生じるため、トランジスタ２０としては素子サイズの大きい高耐圧素子を用いる必要があるが、内部回路（ドライバ２ａ及びレベルシフタ３ａ）を高耐圧設計せずに済むので、スイッチング電源ＩＣ１００全体として、チップサイズのシュリンクに貢献することができる。
また、トランジスタ１９ａのゲート・ソース間電圧は、ツェナダイオード１９ｂによって所定のツェナ電圧（例えば５Ｖ）にクランプされているので、トランジスタ１９ａとして高耐圧素子を用いる必要はなく、過電圧防止回路１９を追加しても、スイッチング電源ＣＩ１００全体として、チップサイズのシュリンク効果が損なわれることはない。
（第２実施形態）
ところで、図１１に示した従来例のスイッチングレギュレータ（ブートストラップ形式を採用したＢＵＣＫコンバータ）は、トランジスタ２０１ａとは相補的に、スイッチ端子ＳＷとグランド端子ＧＮＤとの間に接続されたトランジスタ２０１ｂの開閉制御を行う構成とされていた。
確かに、上記の従来構成であれば、軽負荷時や無負荷時にスイッチ電流Ｉｓｗが低下してスイッチ電圧Ｖｓｗにリンギングノイズが生じる状態（いわゆる電流不連続モード）に陥った場合でも、そのリンギングノイズをトランジスタ２０１ｂ経由でグランド端子ＧＮＤに逃がすことができる。すなわち、トランジスタ２０１ａのオフ時には、トランジスタ２０１ｂを介してスイッチ電圧Ｖｓｗをローレベル（０Ｖ）まで引き下げて、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に接続された容量Ｃ２を十分に充電することができるので、続くトランジスタ２０１ａのオン時には、ブースト電圧Ｖｂｓｔを所望の電圧レベル（入力電圧Ｖｉｎよりも高い電圧レベル）まで確実に引き上げることが可能となり、延いては、トランジスタ２０１ａの誤動作（オン不能）を回避して、安定した降圧動作を実現することが可能となる。
しかしながら、上記の従来構成では、トランジスタ２０１ａをオフする度にスイッチ端子ＳＷの電荷をグランド端子ＧＮＤに捨てていたため、軽負荷時の効率に問題があった。また、上記従来構成では、トランジスタ２０１ａとトランジスタ２０１ｂの同時オンを避けるために、適切なタイミング制御を行う必要があり、駆動制御回路２０４の回路設計が複雑になるという問題もあった。
第２実施形態の技術的特徴は、上記の問題点に鑑み、簡易な構成でありながら、軽負荷時におけるスイッチング動作の安定性向上と変換効率の向上を両立することが可能なスイッチングレギュレータを提供することを目的とする。
図５は、スイッチングレギュレータの第２実施形態を示すブロック図である。なお、先述の第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態に特有の構成要素について重点的な説明を行う。
第２実施形態のスイッチングレギュレータでは、スイッチ端子ＳＷとグランド端子ＧＮＤとの間に接続されたＮチャネル型ＭＯＳ電界効果トランジスタ１ｂを取り除き、代わりに、スイッチ端子ＳＷと入力端子ＶＩＮとの間に接続されたＰチャネル型ＭＯＳ電界効果トランジスタ１ｃを設けた点に特徴を有している。
言い換えれば、第２実施形態のスイッチングレギュレータは、入力端子ＶＩＮとスイッチ端子ＳＷとの間に接続される出力トランジスタとして、Ｎチャネル型ＭＯＳ電界効果トランジスタ１ａと、Ｐチャネル型ＭＯＳ電界効果トランジスタ１ｃとを並列に設けた構成であると言える。
具体的な接続関係を述べると、トランジスタ１ｃのドレインは、スイッチ端子ＳＷに接続されている。トランジスタ１ｃのソース及びバックゲートは、入力端子ＶＩＮに接続されている。トランジスタ１ｃのゲートは、ドライバ２ｂの出力端に接続されている。
上記構成から成るスイッチングレギュレータにおいて、トランジスタ１ａがオンされているときにはトランジスタ１ｃもオンされ、逆に、トランジスタ１ａがオフされているときにはトランジスタ１ｃもオフされる。従って、スイッチ端子ＳＷからＩＣ外部に出力されるスイッチ電流Ｉｓｗは、トランジスタ１ａに流れる第１スイッチ電流Ｉｓｗ１とトランジスタ１ｃに流れる第２スイッチ電流Ｉｓｗ２を足し合わせた電流となる。
ただし、トランジスタ１ｃは、軽負荷時に小さな第２スイッチ電流Ｉｓｗ２を流すことができれば足りるため、その素子サイズは、トランジスタ１ａより小さい素子サイズ（例えば、第２実施形態で取り除かれたトランジスタ１ｂと同程度）に設計されている。従って、通常動作時（重負荷時）には、トランジスタ１ａに流れる第１スイッチ電流Ｉｓｗ１がトランジスタ１ｃに流れる第２スイッチ電流Ｉｓｗ２よりも支配的となる。
このような構成とすることにより、軽負荷時や無負荷時にスイッチ電流Ｉｓｗが低下してスイッチ電圧Ｖｓｗにリンギングノイズが生じる状態（いわゆる電流不連続モード）に陥り、トランジスタ１ａをオンさせることができなくなった場合であっても、トランジスタ１ｃについては何ら支障なくオンさせることができるので、第２スイッチ電流Ｉｓｗを出力して、出力電圧Ｖｏｕｔを所望値に維持することが可能となる。
また、トランジスタ１ｂを取り除いたことにより、トランジスタ１ａをオフする度に、スイッチ端子ＳＷの電荷をグランド端子ＧＮＤに捨てることがなくなるので、軽負荷時の効率を向上させることが可能となり、延いては、軽負荷モード（パルススキップ機能やＰＦＭへの切り替え機能など）を実装したセットにも、好適に利用することが可能となる。
また、第２実施形態のスイッチングレギュレータであれば、トランジスタ１ａとトランジスタ１ｃの同時オンを避ける必要はなく、また、トランジスタ１ａとトランジスタ１ｃのオン／オフタイミングが多少ずれたとしても、その動作には全く支障がないので、駆動制御回路２０４の回路設計を容易とすることが可能となる。
（第３実施形態）
ところで、図１１に示した従来例のスイッチングレギュレータでは、負荷が変動したときに、まず出力電圧Ｖｏｕｔの変動が誤差増幅器２０５で捉えられ、誤差電圧Ｖｅｒｒの上昇に伴ってパルス幅変調信号ＰＷＭのデューティが広がることにより、出力電圧Ｖｏｕｔが目標値に維持されていた。
確かに、上記の従来構成でも、負荷の変動が比較的緩やかであれば、出力電圧Ｖｏｕｔの変動を小さく抑えることが可能である。
しかしながら、上記の従来構成では、出力電圧Ｖｏｕｔの変動を誤差増幅器２０５で捉えてからＰＷＭ方式の出力帰還制御が行われていたので、負荷応答速度が遅く、負荷の急変時には、出力電圧Ｖｏｕｔが大きく変動してしまうという問題があった。なお、負荷応答速度を高めるためには、出力帰還制御の動作周波数を上げなければならず、その背反事象として、変換効率の悪化を招くという問題があった。
また、ＰＦＭ［Pulse Frequency Modulation］方式（コンパレータ方式）の出力帰還制御を行うスイッチングレギュレータは、負荷応答速度が速いが、（１）定常時におけるリップル電圧が大きい、（２）出力コンデンサとして高価なＯＳコンデンサなどを使用しなければならない、（３）出力帰還制御の動作周波数が負荷に応じて変動するため、ＥＭＩ［Electro-Magnetic Interference］対策が難しい、という様々な問題を有していた。
第３実施形態の技術的特徴は、上記の問題点に鑑み、高速な負荷応答特性と定常時の低リップル特性を同時に実現することが可能なスイッチングレギュレータを提供することを目的とする。
図６は、スイッチングレギュレータの第３実施形態を示すブロック図である。なお、先述の第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態に特有の構成要素について重点的な説明を行う。
第３実施形態のスイッチングレギュレータにおいて、スイッチング電源ＩＣ１００は、オン用コンパレータ２１と、オフ用コンパレータ２２と、論理和演算器２３と、論理積演算器２４と、をさらに有する。
オン用コンパレータ２１とオフ用コンパレータ２２の反転入力端（−）は、いずれも帰還端子ＦＢに接続されている。オン用コンパレータ２１の非反転入力端（＋）は、第１基準電圧Ｖｒｅｆ１（出力電圧Ｖｏｕｔの下限設定値に相当）の印加端に接続されている。オフ用コンパレータ２２の非反転入力端（＋）は、第２基準電圧Ｖｒｅｆ２（出力電圧Ｖｏｕｔの上限設定値に相当）の印加端に接続されている。なお、目標電圧Ｖｔｇ、第１基準電圧Ｖｒｅｆ１、及び、第２基準電圧Ｖｒｅｆ２の間には、Ｖｒｅｆ１＜Ｖｔｇ＜Ｖｒｅｆ２という関係が成立する。
論理和演算器２３の第１入力端は、駆動制御回路４の出力端（Ｑ）に接続されている。論理和演算器２３の第２入力端は、オン用コンパレータ２１の出力端に接続されている。論理積演算器２４の第１入力端は、論理和演算器２３の出力端に接続されている。論理積演算器２４の第２入力端は、オフ用コンパレータ２２の出力端に接続されている。論理積演算器２４の出力端は、レベルシフタ３ａの入力端に接続されている。
上記構成から成るスイッチングレギュレータにおいて、負荷の急変により出力電圧Ｖｏｕｔが急低下して、帰還電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１を下回った場合、オン用コンパレータ２１の出力信号がローレベルからハイレベルに立ち上がり、論理和演算器２３の出力信号は、駆動制御回路４から出力される開閉制御信号に依ることなく、ハイレベルに固定される。なお、当然のことながら、このとき帰還電圧Ｖｆｂは第２基準電圧Ｖｒｅｆ１も下回っているため、オフ用コンパレータ２２の出力信号は、必ずハイレベルに立ち上がっている。従って、トランジスタ１ａに入力されるゲート電圧がハイレベルとなり、トランジスタ１ａが強制的にオンされる。その結果、出力電圧Ｖｏｕｔは遅滞なく上昇に転じるので、出力電圧Ｖｏｕｔがその下限設定値を大きく下回ることはない。
一方、上記構成から成るスイッチングレギュレータにおいて、負荷の急変により出力電圧Ｖｏｕｔが急上昇して、帰還電圧Ｖｆｂが第２基準電圧Ｖｒｅｆ２を上回った場合、オフ用コンパレータ２２の出力信号がハイレベルからローレベルに立ち下がり、論理積演算器２４の出力信号は、論理和演算器２３の出力信号に依ることなく、ローレベルに固定される。従って、トランジスタ１ａに入力されるゲート電圧がローレベルとなり、トランジスタ１ａが強制的にオフされる。その結果、出力電圧Ｖｏｕｔは遅滞なく低下に転じるので、出力電圧Ｖｏｕｔがその上限設定値を大きく上回ることはない。
また、上記構成から成るスイッチングレギュレータにおいて、負荷の急変が生じておらず、帰還電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１よりも高く、第２基準電圧Ｖｒｅｆ２よりも低い電圧範囲に収まっている場合、オン用コンパレータ２１の出力信号はローレベルとなり、オフ用コンパレータ２２の出力信号はハイレベルとなる。その結果、論理和演算器２３及び論理積演算器２４の出力信号は、いずれも駆動制御回路４の出力信号と一致するので、トランジスタ１ａは、駆動制御回路４から出力される開閉制御信号に応じてＰＷＭ方式によりスイッチング制御され、出力電圧Ｖｏｕｔがその目標設定値に維持される。
すなわち、第３実施形態のスイッチングレギュレータでは、帰還電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１よりも高く、第２基準電圧Ｖｒｅｆ２よりも低い電圧範囲に収まっている場合、従前の通りにＰＷＭ方式によるスイッチング制御が行われ、帰還電圧Ｖｆｂが上記の電圧範囲に収まっていなければ、オン用コンパレータ２１とオフ用コンパレータ２２を用いたＰＦＭ方式（コンパレータ方式）によるスイッチング制御が行われる。
このような構成とすることにより、ＰＷＭ方式のメリットはそのままに、ＰＦＭ方式のメリットを享受することができるので、高速な負荷応答特性と定常時の低リップル特性を同時に実現することが可能となる。
図７は、ＰＷＭ／ＰＦＭ併用のメリットを説明するためのテーブルである。図７に示した通り、第３実施形態のスイッチングレギュレータであれば、ＰＷＭ／ＰＦＭ併用方式を採用したことにより、（１）定常時におけるリップル電圧が小さい、（２）出力コンデンサとして安価なセラミックコンデンサなどを使用することができる、（３）出力帰還制御の動作周波数が負荷に依らず固定となるため、ＥＭＩ対策が容易である、（４）負荷応答速度が速い、という様々なメリットを享受することが可能となる。
（第４実施形態）
ところで、先にも述べたように、図１１に示した従来例のスイッチングレギュレータでは、負荷が変動したときにまず出力電圧Ｖｏｕｔの変動が誤差増幅器２０５で捉えられ、誤差電圧Ｖｅｒｒの上昇に伴ってパルス幅変調信号ＰＷＭのデューティが広がることにより、出力電圧Ｖｏｕｔが目標値に維持されていた。なお、誤差増幅器２０５の出力端には位相補償用の抵抗Ｒ３と容量Ｃ４が接続されており、負荷応答速度は誤差増幅器２０５の出力帯域に制限されていた。
確かに、上記の従来構成でも、負荷の変動が比較的緩やかであれば、出力電圧Ｖｏｕｔの変動を小さく抑えることが可能である。
しかしながら、上記の従来構成では、出力電圧Ｖｏｕｔの変動を誤差増幅器２０５で捉えてからＰＷＭ方式の出力帰還制御が行われていたので、負荷応答速度が遅く、負荷の急変時には、出力電圧Ｖｏｕｔが大きく変動してしまうという問題があった。なお、負荷応答速度を高めるためには、出力帰還制御の動作周波数を上げなければならず、その背反事象として、変換効率の悪化を招くという問題があった。また、上記の従来構成では、負荷応答速度の向上と出力帰還制御の安定性向上がトレードオフの関係にあるため、出力帰還制御の安定性を維持したまま、誤差増幅器２０５の出力帯域を高めて、負荷応答速度を向上することには、自ずと限界が生じていた。
第４実施形態の技術的特徴は、上記の問題点に鑑み、負荷応答速度の向上と出力帰還制御の安定性向上を同時に実現することが可能なスイッチングレギュレータを提供することを目的とする。
図８は、スイッチングレギュレータの第４実施形態を示すブロック図である。なお、先述の第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第４実施形態に特有の構成要素について重点的な説明を行う。
第４実施形態のスイッチングレギュレータにおいて、スイッチング電源ＩＣ１００は、電流／電圧変換回路２５と、微分回路２６と、スイッチ２７と、をさらに有する。
電流／電圧変換回路２５は、スイッチ端子ＳＷに流れるスイッチ電流Ｉｓｗを電圧信号Ｖ１に変換する。なお、電流／電圧変換回路２５の回路構成については後ほど詳述する。
微分回路２６は、抵抗、容量、及び、オペアンプを有し、電圧信号Ｖ１に応じた微分電圧信号Ｖ２を生成する。なお、微分電圧信号Ｖ２は、スイッチ２７のオン／オフ制御信号として用いられる。
スイッチ２７は、誤差増幅器５の出力端と基準電圧Ｖｒｅｆの印加端の間に接続され、微分電圧信号Ｖ２に応じてオン／オフ制御される。
図９は、電流／電圧変換回路２５の一構成例を示す回路図である。本構成例の電流／電圧変換回路２５は、ｐｎｐ型バイポーラトランジスタ２５ａ及び２５ｂと、スイッチ２５ｃと、定電流源２５ｄと、抵抗２５ｅ〜２５ｇと、を有する。
トランジスタ２５ａのエミッタは、スイッチ２５ｃを介してスイッチ端子ＳＷに接続される一方、抵抗２５ｅを介して入力電圧Ｖｉｎの印加端（入力端子ＶＩＮ）にも接続されている。トランジスタ２５ｂのエミッタは、抵抗２５ｆ（抵抗値：Ｒｆ）を介して入力電圧Ｖｉｎの印加端（入力端子ＶＩＮ）に接続されている。トランジスタ２５ａ及び２５ｂのベースは、いずれも、トランジスタ２５ａのコレクタに接続されている。トランジスタ２５ａのコレクタは、定電流源２５ｄを介して接地端子ＧＮＤに接続されている。トランジスタ２５ｂのコレクタは、電圧信号Ｖ１の出力端として、微分回路２６（図８を参照）の入力端に接続される一方、抵抗２５ｇ（抵抗値：Ｒｇ）を介して接地端子ＧＮＤにも接続されている。
図１０は、誤差電圧Ｖｅｒｒのプルアップ動作を説明するためタイミングチャートであり、上から順に、出力電流Ｉｏｕｔ、スイッチ電流Ｉｓｗ、トランジスタ２５ａのエミッタ電圧Ｖａ、トランジスタ２５ｂのエミッタ電圧Ｖｂ、スイッチ電圧Ｖｓｗ、トランジスタ２５ｂのコレクタ電流Ｉｂ、電圧信号Ｖ１、及び、微分電圧信号Ｖ２が示されている。
図９の電流／電圧変換回路２５において、スイッチ２５ｃは、トランジスタ１ａがオンされているときにオンとされ、オフされているときにオフとされる。従って、トランジスタ２５ａのエミッタ電圧Ｖａは、トランジスタ１ａのオン時にはスイッチ電圧Ｖｓｗと一致し、トランジスタ１ａのオフ時には、入力電圧Ｖｉｎとなる。
ここで、トランジスタ１ａのオン時に得られるスイッチ電圧Ｖｓｗ（すなわち、トランジスタ２５ａのエミッタ電圧Ｖａ）は、入力電圧Ｖｉｎから、トランジスタ１ａに流れるスイッチ電流Ｉｓｗとトランジスタ１ａのオン抵抗Ｒｏｎの積算値ΔＶ（＝Ｉｓｗ×Ｒｏｎ）を差し引いた電圧値（＝Ｖｉｎ−ΔＶ＝Ｖｉｎ−（Ｉｓｗ×Ｒｏｎ））となるので、トランジスタ１ａのオン抵抗Ｒｏｎを一定値とみなせば、その電圧値はスイッチ電流Ｉｓｗが大きいほど低下することになる。
また、トランジスタ２５ａのコレクタ電流Ｉａは、定電流源２５ｄによって所定値に維持されていることから、トランジスタ２５ａのエミッタ電圧Ｖａが変動することに伴い、トランジスタ２５ｂのエミッタには、トランジスタ２５ａのエミッタ電圧Ｖａと同一のエミッタ電圧Ｖｂが生じる。
その結果、トランジスタ２５ｂのコレクタ電流Ｉｂは、トランジスタ２５ｂのエミッタ電圧Ｖｂと抵抗２５ｆの抵抗値Ｒｆによって定まる電流値（＝（Ｖｉｎ−Ｖｂ）／Ｒｆ＝（Ｖｉｎ−Ｖａ）／Ｒｆ）となる。
すなわち、トランジスタ２５ｂのコレクタ電流Ｉｂは、トランジスタ１ａのオフ時（Ｖａ＝Ｖｉｎ）にはゼロとなり、トランジスタ１ａのオン時（Ｖａ＝Ｖｉｎ−（Ｉｓｗ×Ｒｏｎ））には、スイッチ電流Ｉｓｗに応じた電流値（＝Ｉｓｗ×Ｒｏｎ／Ｒｆ）となる。
また、トランジスタ２５ｂのコレクタから引き出される電圧信号Ｖ１は、トランジスタ２５ｂのコレクタ電流Ｉｂと抵抗２５ｇの抵抗値Ｒｇによって定まる電圧値（＝Ｉｂ×Ｒｇ＝｛（Ｖｉｎ−Ｖａ）／Ｒｆ｝×Ｒｇ）となる。
すなわち、電圧信号Ｖ１は、トランジスタ１ａのオフ時（Ｖａ＝Ｖｉｎ）にはゼロとなり、トランジスタ１ａのオン時（Ｖａ＝Ｖｉｎ−（Ｉｓｗ×Ｒｏｎ））には、スイッチ電流Ｉｓｗに応じた電圧値（＝（Ｉｓｗ×Ｒｏｎ／Ｒｆ）×Ｒｇ）となる。
このように、スイッチ電流Ｉｓｗの検出手段として、トランジスタ１ａのオン抵抗を利用し、トランジスタ１ａのオン時に得られるスイッチ電圧Ｖｓｗ（＝Ｖｉｎ−（Ｉｓｗ×Ｒｏｎ））を監視して、スイッチ電流Ｉｓｗに応じた電圧信号Ｖ１を生成する構成であれば、スイッチ電流Ｉｓｗの検出手段として、スイッチ電流Ｉｓｗが流れる電流経路上に、別途のセンス抵抗を挿入する必要がないため、コストダウンや出力効率の向上を実現することが可能となる。
なお、上記の電圧信号Ｖ１を微分して得られる微分電圧信号Ｖ２は、電圧信号Ｖ１の立上がりエッジ／立下がりエッジ毎に、電圧信号Ｖ１の電圧値に応じた微分波形を生じる。
負荷の急変が生じていないときには、スイッチ電流Ｉｓｗの電流値が小さく、電圧信号Ｖ１の電圧値が低いため、微分電圧信号Ｖ２の電圧値がスイッチ２７のオンスレッショルド電圧Ｖｔｈ（ｏｎ）に達することはなく、スイッチ２７はオフ状態に維持される。従って、誤差増幅器５の出力端が基準電圧Ｖｒｅｆの印加端にプルアップされることはなく、帰還電圧Ｖｆｂに応じた通常通りの出力帰還制御が行われる。
一方、負荷が急変してスイッチ電流Ｉｓｗが急激に大きくなり、電圧信号Ｖ１の電圧値が急激に高まったときには、微分電圧信号Ｖ２の電圧値がスイッチ２７のオンスレッショルド電圧Ｖｔｈ（ｏｎ）を上回り、スイッチ２７がオン状態に遷移される。その結果、誤差電圧器５の出力端が基準電圧Ｖｒｅｆの印加端にプルアップされ、帰還電圧Ｖｆｂに応じた出力帰還制御を待つことなく、誤差電圧Ｖｅｒｒが意図的に高められる。
すなわち、第４実施形態のスイッチングレギュレータは、誤差増幅器５を介する出力帰還経路に加えて、高速応答用の補助帰還経路（電流／電圧変換回路２５、微分回路２６、及び、スイッチ２７）を有しており、負荷急変時にのみ、上記高速応答用の補助帰還経路を用いて、誤差増幅器５の動作スピードを補助する構成とされている。
このような構成とすることにより、誤差増幅器５を介する出力帰還経路の動作周波数を不要に高める必要がなくなるので、変換効率の悪化や出力帰還制御の不安定化を招くことなく、負荷応答速度を十分に高めることが可能となる。
なお、高速応答用の補助帰還経路としては、スイッチ電流Ｉｓｗを検出して微分電圧信号Ｖ２を生成する構成のほかにも、出力電流Ｉｏｕｔや出力電圧Ｖｏｕｔを検出して微分電圧信号Ｖ２を生成する構成が考えられる。
（その他の変形例）
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、Ｎチャネル型ＭＯＳ電界効果トランジスタをｎｐｎ型バイポーラトランジスタに置き換えることや、Ｐチャネル型ＭＯＳ電界効果トランジスタをｐｎｐ型バイポーラトランジスタに置き換えることは任意である。このような置換を行う場合、ＭＯＳ電界効果トランジスタのゲート、ドレイン、ソースがそれぞれバイポーラトランジスタのベース、コレクタ、エミッタに対応するように接続を行えばよい。
また、先出の図３で示した過電圧保護回路１９と共に、過電圧保護動作が所定時間に亘って繰り返し継続されたときに、スイッチング電源ＩＣ１００（より具体的には、誤差増幅器５、スロープ電圧生成回路８、ＰＷＭコンパレータ９、駆動制御回路４、レベルシフタ３ａ及び３ｂ、並びに、ドライバ２ａ及び２ｂ）の動作を強制的に停止させるシャットダウン回路２８を設けることも有用である。
図１３は、シャットダウン回路２８の一構成例を示す回路図である。本構成例のシャットダウン回路２８は、レベルシフト回路２９と、タイマラッチ回路３０と、を含む。
レベルシフト回路２９は、Ｐチャネル型ＭＯＳ電界効果トランジスタ２９ａと、抵抗２９ｂと、ツェナダイオード２９ｃと、を含む。トランジスタ２９ａのソース及びバックゲートは、ブートストラップ端子ＢＳＴに接続されている。トランジスタ２９ａのドレインは、抵抗２９ｂの第１端、ツェナダイオード２９ｃのカソード、及び、タイマラッチ回路３０の入力端にそれぞれ接続されている。トランジスタ２９ａのゲートは、トランジスタ１９ａのゲートに接続されている。抵抗２９ｂの第２端とツェナダイオード２９ｃのアノードは、いずれも接地端に接続されている。
上記構成から成るレベルシフト回路２９において、トランジスタ２９ａは、過電圧保護回路１９に含まれるトランジスタ１９ａと同様のオン／オフ挙動を示す。すなわち、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが正常状態である場合には、トランジスタ２９ａがオフ状態となり、タイマラッチ回路３０への入力信号がローレベルとなる。一方、端子間電圧Ｖｙが過電圧状態となった場合には、トランジスタ２９ａがオン状態となり、タイマラッチ回路３０への入力信号がハイレベルとなる。ただし、このときのハイレベル電位は、ツェナダイオード２９ｃによって所定値（例えば５Ｖ）にクランプされる。
タイマラッチ回路３０は、レベルシフト回路２９からの入力信号を監視し、その論理レベルが所定期間に亘って断続的にハイレベルとローレベルを繰り返しているとき、すなわち、端子間電圧Ｖｙが過電圧状態となった後、過電圧保護動作によって端子間電圧Ｖｙが一旦正常状態に復帰したものの、過電圧の発生原因が根本的に解消されていないために、端子間電圧Ｖｙが再び過電圧状態に戻るという悪循環に陥り、過電圧保護動作が所定期間に亘って繰り返し継続されているとき、シャットダウン信号ＳＴＤを異常時の論理レベル（例えばハイレベル）としてスイッチング電源ＩＣ１００の動作を強制的に停止させる。
このようなシャットダウン回路２８を有する構成であれば、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧が正常状態と過電圧状態との間で揺れ動き、トランジスタ１９ａのオン／オフが繰り返されるような状態が所定時間に亘って継続した場合、これを検知してスイッチング電源ＩＣ１００の動作を強制的に停止させることが可能となる。
また、上記の説明では、第１〜第４実施形態を個別に採用した構成を例に挙げて説明を行ったが、これらの実施形態を重複的に採用しても構わない。
本発明は、例えば、液晶ディスプレイ、プラズマディスプレイ、パソコン用電源（ＤＤＲ［Double-Data-Rate］メモリ用電源など）、ＤＶＤ［Digital Versatile Disc］プレーヤ／レコーダなどの電源装置として広く一般的に用いられるスイッチングレギュレータの性能を高める上で有用な技術である。
１００ スイッチング電源ＩＣ
１ａ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力用）
１ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ（リンギングノイズ放電用）
１ｃ Ｐチャネル型ＭＯＳ電界効果トランジスタ（軽負荷用）
２ａ、２ｂ ドライバ
３ａ、３ｂ レベルシフタ
４ 駆動制御回路
５ 誤差増幅器
６ ソフトスタート制御回路
６ａ 抵抗（Ｃ５充電用）
６ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｃ５放電用）
７ ｐｎｐ型バイポーラトランジスタ
８ スロープ電圧生成回路
９ ＰＷＭコンパレータ
１０ 基準電圧生成回路
１１ 発振器
１２ａ、１２ｂ 抵抗
１３ ブースト用定電圧生成回路
１４ ダイオード
１５ 低電圧ロックアウト回路
１６ サーマルシャットダウン回路
１７ 入力バイアス電流生成回路
１８ 過電流保護回路
１９ 過電圧保護回路
１９ａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１９ｂ、１９ｃ ツェナダイオード
１９ｄ〜１９ｇ 抵抗
２０ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２１ オン用コンパレータ
２２ オフ用コンパレータ
２３ 論理和演算器
２４ 論理積演算器
２５ 電流／電圧変換回路
２５ａ、２５ｂ ｐｎｐ型バイポーラトランジスタ
２５ｃ スイッチ
２５ｄ 定電流源
２５ｅ〜２５ｇ 抵抗
２６ 微分回路
２７ スイッチ
２８ シャットダウン回路
２９ レベルシフト回路
２９ａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２９ｂ 抵抗
２９ｃ ツェナダイオード
３０ タイマラッチ回路
Ｌ１ インダクタ
Ｄ１ ダイオード
Ｒ１〜Ｒ３ 抵抗
Ｃ１〜Ｃ５ 容量
ＥＮ イネーブル端子
ＦＢ 帰還端子
ＣＰ 位相補償端子
ＳＳ ソフトスタート端子
ＢＳＴ ブートストラップ端子
ＶＩＮ 入力端子
ＳＷ スイッチ端子
ＧＮＤ グランド端子

Claims (11)

  1. ドレインまたはコレクタに入力電圧が印加され、ソースまたはエミッタから自身のスイッチング駆動に応じたパルス状のスイッチ電圧が引き出されるＮチャネル型またはｎｐｎ型の出力トランジスタと；
    前記スイッチ電圧よりも所定電位分だけ嵩上げされたブースト電圧を生成するブートストラップ回路と；
    前記ブースト電圧の供給を受けてスイッチング駆動信号を生成し、これを前記出力トランジスタのゲートまたはベースに供給する内部回路と；
    前記スイッチ電圧と前記ブースト電圧との電位差を監視して過電圧検出信号を生成する過電圧保護回路と；
    前記過電圧検出信号に応じて前記ブースト電圧の印加端と前記内部回路との間を導通／遮断するスイッチ素子と；
    を有することを特徴とする半導体装置。
  2. 前記スイッチ素子は、前記スイッチ電圧と前記ブースト電圧との間に前記入力電圧の２倍に相当する電位差が生じても破壊されることのない高耐圧素子であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ブートストラップ回路は、
    アノードが定電圧の印加端に接続され、カソードが前記スイッチ素子を介して前記ブースト電圧の印加端に接続されたダイオードを有することを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記過電圧保護回路は、
    ソースまたはエミッタが前記ブースト電圧の印加端に接続され、ドレインまたはコレクタが前記スイッチ素子のオン／オフ制御端に接続されたＰチャネル型またはｐｎｐ型のトランジスタと；
    アノードが前記スイッチ電圧の印加端に接続された第１ツェナダイオードと；
    前記スイッチ素子のオン／オフ制御端と前記スイッチ電圧の印加端との間に接続された第１抵抗と；
    前記トランジスタのゲートまたはベースと前記第１ツェナダイオードのカソードとの間に接続された第２抵抗と；
    前記第１ツェナダイオードのカソードと前記ブースト電圧の印加端との間に接続された第３抵抗と；
    を有することを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
  5. 前記過電圧保護回路は、さらに、
    アノードが前記トランジスタのゲートまたはベースに接続された第２ツェナダイオードと；
    前記第２ツェナダイオードのカソードと前記ブースト電圧の印加端との間に接続された第４抵抗と；
    を有することを特徴とする請求項４に記載の半導体装置。
  6. 前記スイッチ電圧の印加端と接地電圧の印加端との間に接続され、前記出力トランジスタと相補的にスイッチング駆動される同期整流トランジスタを有することを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
  7. 前記過電圧保護回路による過電圧保護動作が所定時間に亘って繰り返し継続されたときに、前記半導体装置の動作を強制的に停止させるシャットダウン回路を有することを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置。
  8. 前記シャットダウン回路は、
    前記スイッチ電圧と前記ブースト電圧との電位差を監視するレベルシフト回路と、
    前記レベルシフト回路からの入力信号を監視し、その論理レベルが所定期間に亘って断続的にハイレベルとローレベルを繰り返しているとき、シャットダウン信号を異常時の論理レベルとして前記半導体装置の動作を強制的に停止させるタイマラッチ回路と、
    を含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記内部回路は、所定の開閉制御信号に基づいて前記スイッチング駆動信号を生成するレベルシフタ及びドライバであることを特徴とする請求項１〜請求項８のいずれかに記載の半導体装置。
  10. 前記スイッチ電圧を整流・平滑して得られる出力電圧に応じた帰還電圧と所定の目標電圧との差分を増幅して誤差電圧を生成する誤差増幅器と；
    所定周波数のクロック信号を生成する発振器と；
    前記クロック信号に基づいて三角波形、ランプ波形、ないしは、鋸波形のスロープ電圧を生成するスロープ電圧生成回路と；
    前記誤差電圧と前記スロープ電圧とを比較してパルス幅変調信号を生成するＰＷＭコンパレータと；
    前記クロック信号と前記パルス幅変調信号に基づいて前記開閉制御信号を生成する駆動制御回路と；
    を有することを特徴とする請求項９に記載の半導体装置。
  11. 請求項１０に記載の半導体装置と；
    前記スイッチ電圧を整流・平滑して所望の出力電圧を生成する整流・平滑回路と；
    前記出力電圧に応じた前記帰還電圧を生成する帰還電圧生成回路と；
    前記スイッチ電圧の印加端と前記ブースト電圧の印加端との間に接続され、前記ブートストラップ回路を形成する容量と；
    を有することを特徴とするスイッチングレギュレータ。
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