WO2018025901A1 - スイッチングレギュレータ - Google Patents

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voltage
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slope
switching
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慎吾 橋口
立石　哲夫
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ローム株式会社
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    • H03F2200/351—Pulse width modulation being used in an amplifying circuit

Definitions

  • the present invention relates to a power supply device, and more particularly to a switching regulator.
  • switching regulators are widely used to supply appropriate voltages to electronic circuits used inside.
  • the switching regulator has a switching regulator control circuit that generates a switching signal for controlling on / off of the switching element.
  • a PWM control method is widely used (for example, see Patent Document 1).
  • the latch unit is set by the clock signal, reset by the PWM [Pulse Width Modulation] signal, which is the comparison result between the error signal and the slope voltage, and the switching signal is output from the latch unit.
  • the conventional PWM regulator switching regulator control circuit has a problem that the minimum pulse width of the switching signal output from the latch unit, that is, the minimum on-time cannot be sufficiently shortened. Therefore, a step-down switching regulator having a conventional PWM control switching regulator control circuit cannot sufficiently increase the maximum value of the input voltage range in which the input voltage can be stepped down to the target value of the output voltage. It was.
  • an object of the present invention is to provide a PWM control switching regulator control circuit capable of shortening the minimum on-time, a switching regulator including the same, and a vehicle.
  • the switching regulator control circuit disclosed in this specification includes a slope voltage generation unit that generates a slope voltage based on a clock signal having a predetermined frequency, and a difference between a voltage corresponding to the output voltage of the switching regulator and a reference voltage.
  • An error amplifier that generates a corresponding error signal
  • a first comparator that compares the slope voltage with the error signal
  • a latch unit that is set based on the clock signal and is reset by an output signal of the first comparator, The timing at which the latch unit is set is delayed with respect to the timing at which the slope of the slope voltage starts (first configuration).
  • the switching regulator control circuit having the first configuration includes a delay unit that inputs the clock signal, and an output signal of the delay unit is supplied to a set terminal of the latch unit (second configuration). There may be.
  • the delay unit may be a second comparator that compares the clock signal with a predetermined voltage (third configuration).
  • the predetermined voltage may be the error signal (fourth configuration).
  • the predetermined voltage may be a constant voltage (fifth configuration).
  • the slope voltage generator receives a detection result of a current detector that detects a current flowing through an inductor provided in the switching regulator, and the slope voltage May be a configuration (sixth configuration) in which the voltage corresponds to the detection result of the current detection unit.
  • one of the first inversion timing at which the clock signal is inverted from a low level to a high level and the second inversion timing at which the clock signal is inverted from a high level to a low level may be employed in which the latch unit is set and the slope of the slope voltage starts at the other of the first inversion timing and the second inversion timing.
  • a switching regulator disclosed in the present specification includes a switching regulator control circuit having any one of the first to seventh configurations and a switching element that is turned on / off by the switching regulator control circuit (eighth). Configuration).
  • the vehicle disclosed in the present specification has a configuration (a ninth configuration) including the switching regulator having the eighth configuration and a battery for supplying power to the switching regulator.
  • the minimum pulse width of the switching signal that is, the minimum on-time can be shortened.
  • FIG. 1 and FIG. 2 are time charts showing modified examples of the operation of the switching regulator.
  • External view showing an example of the configuration of a vehicle equipped with in-vehicle equipment FIG. 2 is a time chart showing another modification of the operation of the switching regulator of FIG.
  • FIG. 1 is a diagram illustrating a configuration of a first embodiment of a switching regulator.
  • the switching regulator 101 according to the first embodiment is a step-down switching regulator, and includes a semiconductor integrated circuit package P11, MOS transistors Q1 and Q2, an inductor L1, an output capacitor C1, an output resistor R0, and a voltage dividing resistor. R1 and R2 and a current detection resistor Ra are provided.
  • the MOS transistor Q1 is an N-channel MOS transistor, and is an example of a switch that conducts / cuts off a current path from the input voltage application terminal to which the input voltage VIN is applied to one end of the inductor L1.
  • the drain of the MOS transistor Q1 is connected to the input voltage application terminal to which the input voltage VIN is applied.
  • the source of the MOS transistor Q1 is connected to one end of the inductor L1 and the drain of the MOS transistor Q2.
  • the MOS transistor Q2 is an N-channel MOS transistor, and is an example of a switch that conducts / cuts off a current path from the ground end to one end of the inductor L1. As described above, the drain of the MOS transistor Q2 is connected to one end of the inductor L1 and the source of the MOS transistor Q1. The source of the MOS transistor Q2 is connected to the ground terminal. A diode may be used in place of the MOS transistor Q2.
  • the other end of the inductor L1 is connected to an output voltage application terminal to which an output voltage VOUT is applied via a current detection resistor Ra.
  • the output capacitor C1 is a smoothing capacitor for reducing the ripple of the output voltage VOUT .
  • the output voltage VOUT is phase compensated by a phase compensation circuit constituted by the output capacitor C1 and the output resistor R0.
  • Dividing resistors R1 and R2 generates a feedback voltage V FB to output voltage V OUT divides and supplies the feedback voltage V FB to a semiconductor integrated circuit package P11.
  • the semiconductor integrated circuit package P11 includes a switching regulator control circuit and a driver 7.
  • the switching regulator control circuit includes an error amplifier 1, a reference voltage source 2, a resistor R3, a capacitor C2, a slope circuit 3, comparators 4 and 5, an RS flip-flop 6, a current detection amplifier SA1, and an oscillator OSC1. And a switching signal SW for controlling on / off of the MOS transistors Q1 and Q2.
  • the oscillator OSC1 generates a clock signal CLK having a predetermined frequency (for example, 2 MHz).
  • the current detection amplifier SA1 generates an information signal INF that is a signal obtained by amplifying the potential difference between both ends of the current detection resistor Ra.
  • the information signal INF is a signal having information on the current flowing through the inductor L1.
  • the error amplifier 1 generates an error signal corresponding to the difference between the feedback voltage V FB and the reference voltage V REF output from the reference voltage source 2.
  • the error signal is phase-compensated by a phase compensation circuit composed of a resistor R3 and a capacitor C2.
  • the slope circuit 3 is controlled on the basis of the clock signal CLK, receives the information signal INF output from the current detection amplifier SA1, has current information of the inductor L1, and the slope voltage reflecting the current information of the inductor L1.
  • V SLP is generated and output.
  • the slope circuit 3 a timing at which the slope of the slope voltage V SLP starts returning from the high level of the clock signal CLK to an initial value slope voltage V SLP for each switched to the low level.
  • the switching regulator 101 is a so-called current mode control type switching regulator.
  • the current information of the inductor L1 is reflected in the slope of the slope voltage V SLP .
  • the current information of the inductor L1 may be reflected in the offset amount of the slope voltage V SLP .
  • the comparator 4 compares the phase-compensated error signal Vc and the slope voltage V SLP to generate a reset signal that is a comparison signal. Since the slope voltage V SLP has a fixed period, the reset signal is a PWM signal. When the slope voltage V SLP is larger than the phase compensated error signal Vc, the reset signal becomes a high level, and when the slope voltage V SLP is equal to or less than the phase compensated error signal Vc, the reset signal becomes a low level. Become. However, in the comparator 4, a delay inevitably occurs from when the magnitude relationship between the phase-compensated error signal Vc and the slope voltage V SLP is switched to when the level of the output signal (reset signal) is switched.
  • the comparator 5 compares the phase compensated error signal Vc and the clock signal CLK to generate a set signal as a comparison signal.
  • the set signal becomes a high level
  • the clock signal CLK is equal to or less than the phase compensated error signal Vc
  • the set signal becomes a low level.
  • a delay inevitably occurs from when the magnitude relationship between the phase compensated error signal Vc and the clock signal CLK is switched to when the level of the output signal (set signal) is switched.
  • the reset signal output from the comparator 4 is supplied to the reset terminal of the RS flip-flop 6, and the set signal output from the comparator 5 is supplied to the set terminal of the RS flip-flop 6.
  • the RS flip-flop 6 switches the switching signal SW from the low level to the high level when the set signal is switched from the high level to the low level, and changes the switching signal SW from the high level to the low level when the reset signal is switched from the low level to the high level. Switch to level.
  • the switching signal SW is output from the inverting output terminal of the RS flip-flop 6.
  • the driver 7 generates the gate signal G1 of the MOS transistor Q1 and the gate signal G2 of the MOS transistor Q2 based on the switching signal SW, drives the MOS transistor Q1 by the gate signal G1, and drives the MOS transistor Q2 by the gate signal G2. .
  • the MOS transistors Q1 and Q2 are complementarily turned on and off, and when the switching signal SW is at the high level, the switch voltage V SW generated at the connection point of the MOS transistors Q1 and Q2 becomes the high level, and the switching signal SW is at the low level. When it is at the level, the switch voltage VSW becomes low level. It is preferable to provide a dead time during which both the MOS transistor Q1 and the MOS transistor Q2 are turned off when the MOS transistor Q1 and the MOS transistor Q2 are switched on / off.
  • the difference between the switching regulator 101 according to the first embodiment and the switching regulator 100 according to the comparative example is only the configuration of the semiconductor integrated circuit package.
  • the semiconductor integrated circuit package P10 included in the switching regulator 100 according to the comparative example has a configuration in which the comparator 5 is removed from the semiconductor integrated circuit package P11 included in the switching regulator 101 according to the first embodiment. Therefore, in the switching regulator 100 according to the comparative example, the clock signal CLK is supplied to the set terminal of the RS flip-flop 6.
  • FIG. 3 is a time chart showing operations of the switching regulator 101 according to the first embodiment and the switching regulator 100 according to the comparative example.
  • the switching regulator 100 due to the delay in the comparator 4, the magnitude relationship between the phase compensated error signal Vc and the slope voltage V SLP is switched, and the slope voltage V SLP is more than the phase compensated error signal Vc.
  • the switching signal SW is switched from the high level to the low level with a delay by the amount corresponding to the shaded portion shown in FIG. That is, in the switching regulator 100 according to the comparative example, the pulse width of the switching signal SW is increased by the shaded portion shown in FIG. 3, and the minimum pulse width of the switching signal SW, that is, the minimum on-time can be shortened. Can not.
  • the magnitude relationship between the phase-compensated error signal Vc and the slope voltage V SLP is switched due to the delay in the comparator 4 as in the switching regulator 100 according to the comparative example.
  • the switching signal SW is switched from the high level to the low level with a delay from the time t1 when the voltage V SLP becomes larger than the phase compensated error signal Vc by the shaded portion shown in FIG.
  • the switching regulator 101 due to the delay in the comparator 5, the magnitude relationship between the phase-compensated error signal Vc and the clock signal CLK is switched, and the clock signal CLK is equal to or smaller than the phase-compensated error signal Vc.
  • the switching signal SW is switched from the low level to the high level with a delay from the time point t0 by the hatched portion shown in FIG. Therefore, in the switching regulator 101 according to the first embodiment, the increase in the pulse width of the switching signal SW by the shaded portion shown in FIG. 3 can be canceled by the amount of the decrease in the pulse width of the switching signal SW by the shaded portion shown in FIG. . Thereby, the minimum pulse width of the switching signal SW, that is, the minimum on-time can be shortened.
  • the operations of the slope circuit 3 and the RS flip-flop 6 may be changed. Specifically, every time the slope circuit 3 switches from the low level to the high level of the clock signal CLK, the slope voltage V SLP is returned to the initial value, and the slope of the slope voltage V SLP starts.
  • the RS flip-flop 6 switches the switching signal SW from the low level to the high level when the set signal switches from the low level to the high level, and switches the switching signal SW to the high level when the reset signal switches from the low level to the high level. To low level.
  • the operations of the switching regulator 101 according to the first embodiment and the switching regulator 100 according to the comparative example are as shown in the time chart of FIG. Even when the operations of the slope circuit 3 and the RS flip-flop 6 are changed as described above, in the switching regulator 101 according to the first embodiment, an increase in the pulse width of the switching signal SW by the shaded portion shown in FIG. 4 is shown in FIG. It is possible to cancel the amount corresponding to the decrease in the pulse width of the switching signal SW due to the hatched portion. Thereby, the minimum pulse width of the switching signal SW, that is, the minimum on-time can be shortened.
  • FIG. 5 is a diagram illustrating the configuration of the second embodiment of the switching regulator.
  • the difference between the switching regulator 102 according to the second embodiment and the switching regulator 101 according to the first embodiment is only the configuration of the semiconductor integrated circuit package.
  • the difference between the semiconductor integrated circuit package P12 included in the switching regulator 102 according to the second embodiment and the semiconductor integrated circuit package P11 included in the switching regulator 101 according to the first embodiment is that the voltage compared with the clock signal CLK in the comparator 5 Only.
  • the comparator 5 compares the clock signal CLK with the phase compensated error signal Vc, whereas in the semiconductor integrated circuit package P12, the comparator 5 compares the clock signal CLK with the constant voltage Va.
  • the constant voltage Va may be generated inside the semiconductor integrated circuit package P12, or may be generated outside the semiconductor integrated circuit package P12 and supplied to the semiconductor integrated circuit package P12.
  • the value of the constant voltage Va is low when the clock signal CLK is at a low level, and the output signal of the comparator 5 when the clock signal CLK is at a high level. Can be adjusted to be at a high level. If the output signal of the comparator 5 is low level when the clock signal CLK is low level and the output signal of the comparator 5 is high level when the clock signal CLK is high level, the constant voltage Va is used instead. It is also possible to use a variable voltage.
  • the switching signal SW caused by the delay in the comparator 5 is caused by the increase in the pulse width of the switching signal SW caused by the delay in the comparator 4. It is possible to cancel the amount corresponding to the decrease in the SW pulse width. Thereby, the minimum pulse width of the switching signal SW, that is, the minimum on-time can be shortened.
  • the comparison target with the slope voltage V SLP in the comparator 4 is the phase-compensated error signal Vc
  • the comparison target with the clock signal CLK in the comparator 5 is a constant voltage. Va, that is, the operating points of the comparator 4 and the comparator 5 are not the same.
  • both the comparison target with the slope voltage V SLP in the comparator 4 and the comparison target with the clock signal CLK in the comparator 5 are phase-compensated error signals Vc. That is, the operating points of the comparator 4 and the comparator 5 are the same.
  • the switching regulator 101 according to the first embodiment is caused by the pulse width increase amount of the switching signal SW due to the delay in the comparator 4 and the delay in the comparator 5 than the switching regulator 102 according to the second embodiment.
  • the degree of coincidence with the pulse width reduction amount of the switching signal SW to be performed can be increased.
  • FIG. 6 is a diagram illustrating the configuration of the third embodiment of the switching regulator.
  • the difference between the switching regulator 103 according to the third embodiment and the switching regulator 101 according to the first embodiment is only the configuration of the semiconductor integrated circuit package.
  • the difference between the semiconductor integrated circuit package P13 provided in the switching regulator 103 according to the third embodiment and the semiconductor integrated circuit package P11 provided in the switching regulator 101 according to the first embodiment is a comparator used in the semiconductor integrated circuit package P11. 5 is only replaced with the delay circuit 8 in the semiconductor integrated circuit package P13.
  • Delay circuit 8 delays and outputs clock signal CLK. Although there is no particular limitation on the circuit configuration of the delay circuit 8, for example, a general CR delay circuit can be used as the delay circuit 8. The delay amount in the delay circuit 8 may be adjusted so as to approach the delay amount in the comparator 4.
  • the increase in the pulse width of the switching signal SW caused by the delay in the comparator 4 can be canceled by the decrease in the pulse width of the switching signal SW caused by the delay in the delay circuit 8.
  • the minimum pulse width of the switching signal SW that is, the minimum on-time can be shortened.
  • the degree of coincidence between the amount of increase in the pulse width of the switching signal SW caused by the delay in the comparator 4 and the amount of decrease in the pulse width of the switching signal SW caused by the delay in the comparator 5 depends on the implementation of the delay circuit 8. This is higher than the degree of coincidence between the pulse width increase amount of the switching signal SW due to the delay in the comparator 4 and the pulse width decrease amount of the switching signal SW due to the delay in the delay circuit 8.
  • FIG. 7 is an external view showing a configuration example of a vehicle equipped with an in-vehicle device.
  • the vehicle X of this configuration example includes a battery (not shown), a primary switching regulator (not shown) that inputs a DC voltage supplied from the battery, and a secondary switching regulator (not shown) that inputs a DC voltage output from the primary switching regulator. (Not shown) and in-vehicle devices X11 to X17 are mounted.
  • the primary switching regulator is directly supplied with electric power from the battery, and the secondary switching regulator is supplied with electric power indirectly (via the primary switching regulator) from the battery.
  • the switching regulators 101 to 103 described above can be applied to a primary switching regulator or a secondary switching regulator.
  • the in-vehicle devices X11 to X17 each use either the output voltage of the primary switching regulator or the output voltage of the secondary switching regulator as the power supply voltage.
  • the in-vehicle device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).
  • the in-vehicle device X12 is a lamp control unit that performs lighting control such as HID [high intensity discharged lamp] and DRL [daytime running lamp].
  • the in-vehicle device X13 is a transmission control unit that performs control related to the transmission.
  • the in-vehicle device X14 is a body control unit that performs control related to the motion of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).
  • ABS anti-lock brake system
  • EPS electric power steering
  • electronic suspension control etc.
  • the in-vehicle device X15 is a security control unit that performs drive control such as door locks and security alarms.
  • the in-vehicle device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as a standard equipment item or a manufacturer option product such as a wiper, an electric door mirror, a power window, an electric sunroof, an electric seat, and an air conditioner.
  • the in-vehicle device X17 is an electronic device that is arbitrarily mounted on the vehicle X by the user, such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [Electronic Toll Collection System].
  • the step-down switching regulator is described as an example, but a step-up switching regulator or a step-up / step-down switching regulator may be used.
  • the switching regulators 101 to 103 described in the above-described embodiments have the configuration including the delay unit (the comparator 5 or the delay circuit 8) for inputting the clock signal CLK, but the latch unit is set without including the delay unit.
  • the switching regulator may be configured such that the timing to be delayed is delayed with respect to the timing at which the slope of the slope voltage starts.
  • the slope of the slope voltage starts when the latch unit (RS flip-flop 6) is set. It can be configured to delay with respect to the timing.
  • the switching regulator 100 in which the operation of the RS flip-flop 6 is changed in this way is referred to as a switching regulator 100 'for convenience.
  • the switching regulator 100 ′ every time the slope circuit 3 switches from the low level to the high level of the clock signal CLK, the slope voltage V SLP is returned to the initial value, and the slope of the slope voltage V SLP starts.
  • the RS flip-flop 6 switches the switching signal SW from the low level to the high level when the set signal is switched from the high level to the low level, and switches the switching signal SW to the high level when the reset signal is switched from the low level to the high level. To low level.
  • the switching regulator 100 ′ can shorten the minimum pulse width of the switching signal SW, that is, the minimum on-time.
  • the switching signal SW of the switching regulator 100 shown as a comparative example in FIG. 8 is the same as the switching signal SW of the switching regulator 100 shown in FIG.
  • the present invention can be used for switching regulators used in all fields (such as home appliances, automobiles, and industrial machinery).

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Abstract

スイッチングレギュレータ制御回路は、所定周波数のクロック信号ＣＬＫに基づいてスロープ電圧ＶＳＬＰを生成するスロープ回路３と、スイッチングレギュレータの出力電圧に応じた電圧ＶＦＢと基準電圧ＶＲＥＦとの差分に応じた誤差信号Ｖｃを生成するエラーアンプ１と、スロープ電圧ＶＳＬＰと誤差信号Ｖｃを比較するコンパレータ４と、クロック信号ＣＬＫに基づいてセットされ、コンパレータ４の出力信号によってリセットされるＲＳフリップフロップ６と、を有する。ＲＳフリップフロップ６がセットされるタイミングがスロープ電圧ＶＳＬＰの傾斜が開始するタイミングに対して遅延する。

Description

スイッチングレギュレータ
　本発明は、電源装置に関し、特にスイッチングレギュレータに関する。
　様々な電子機器において、内部に使用される電子回路に適切な電圧を供給するため、スイッチングレギュレータが広く用いられている。スイッチングレギュレータは、スイッチング素子のオンオフを制御するためのスイッチング信号を生成するスイッチングレギュレータ制御回路を有している。
　スイッチングレギュレータ制御回路の制御方式として、ＰＷＭ制御方式が広く用いられている（例えば特許文献１参照）。ＰＷＭ制御方式のスイッチングレギュレータ制御回路では、ラッチ部が、クロック信号によってセットされ、誤差信号とスロープ電圧との比較結果であるＰＷＭ[Pulse　Width　Modulation]信号によってリセットされ、ラッチ部からスイッチング信号が出力される。
特開２０１０－２２０３５５号公報
　しかしながら、従来のＰＷＭ制御方式のスイッチングレギュレータ制御回路は、ラッチ部から出力されるスイッチング信号の最小パルス幅、すなわち最小オン時間を十分に短くすることができないという問題を有していた。したがって、従来のＰＷＭ制御方式のスイッチングレギュレータ制御回路を有する降圧型スイッチングレギュレータでは、入力電圧を出力電圧の目標値まで降圧することができる入力電圧の範囲の最大値を十分に大きくすることができなかった。
　本発明は、上記の状況に鑑み、最小オン時間を短くすることができるＰＷＭ制御方式のスイッチングレギュレータ制御回路並びにこれを備えるスイッチングレギュレータ及び車両を提供することを目的とする。
　本明細書中に開示されているスイッチングレギュレータ制御回路は、所定周波数のクロック信号に基づいてスロープ電圧を生成するスロープ電圧生成部と、スイッチングレギュレータの出力電圧に応じた電圧と基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記スロープ電圧と前記誤差信号を比較する第１コンパレータと、前記クロック信号に基づいてセットされ、前記第１コンパレータの出力信号によってリセットされるラッチ部と、を有し、前記ラッチ部がセットされるタイミングが前記スロープ電圧の傾斜が開始するタイミングに対して遅延する構成（第１の構成）である。
　また上記第１の構成のスイッチングレギュレータ制御回路において、前記クロック信号を入力する遅延部を有し、前記遅延部の出力信号が前記ラッチ部のセット端子に供給される構成（第２の構成）であってもよい。
　また上記第２の構成のスイッチングレギュレータ制御回路において、前記遅延部が前記クロック信号と所定の電圧とを比較する第２コンパレータである構成（第３の構成）であってもよい。
　また上記第３の構成のスイッチングレギュレータ制御回路において、前記所定の電圧が前記誤差信号である構成（第４の構成）であってもよい。
　また上記第３の構成のスイッチングレギュレータ制御回路において、前記所定の電圧が定電圧である構成（第５の構成）であってもよい。
　また上記第１～第５いずれかの構成のスイッチングレギュレータ制御回路において、前記スロープ電圧生成部が、前記スイッチングレギュレータに設けられるインダクタを流れる電流を検出する電流検出部の検出結果を受け取り、前記スロープ電圧が前記電流検出部の検出結果に応じた電圧である構成（第６の構成）であってもよい。
　また上記第１の構成のスイッチングレギュレータ制御回路において、前記クロック信号がローレベルからハイレベルに反転する第１反転タイミング及び前記クロック信号がハイレベルからローレベルに反転する第２反転タイミングの一方で前記ラッチ部がセットされ、前記第１反転タイミング及び前記第２反転タイミングの他方で前記スロープ電圧の傾斜が開始する構成（第７の構成）であってもよい。
　本明細書中に開示されているスイッチングレギュレータは、上記第１～第７いずれかの構成のスイッチングレギュレータ制御回路と、前記スイッチングレギュレータ制御回路によってオンオフされるスイッチング素子と、を有する構成（第８の構成）である。
　本明細書中に開示されている車両は、上記第８の構成のスイッチングレギュレータと、前記スイッチングレギュレータに電力を供給するバッテリと、を有する構成（第９の構成）である。
　本明細書中に開示されているＰＷＭ制御方式のスイッチングレギュレータ制御回路並びにこれを備えるスイッチングレギュレータ及び車両によれば、スイッチング信号の最小パルス幅、すなわち最小オン時間を短くすることができる。
スイッチングレギュレータの第１実施形態の構成を示す図 スイッチングレギュレータの比較例の構成を示す図 図１及び図２のスイッチングレギュレータの動作を示すタイムチャート 図１及び図２のスイッチングレギュレータの動作変形例を示すタイムチャート スイッチングレギュレータの第２実施形態の構成を示す図 スイッチングレギュレータの第３実施形態の構成を示す図 車載機器を搭載した車両の一構成例を示す外観図 図２のスイッチングレギュレータの他の動作変形例を示すタイムチャート
＜第１実施形態＞
　図１は、スイッチングレギュレータの第１実施形態の構成を示す図である。第１実施形態に係るスイッチングレギュレータ１０１は、降圧型スイッチングレギュレータであって、半導体集積回路パッケージＰ１１と、ＭＯＳトランジスタＱ１及びＱ２と、インダクタＬ１と、出力コンデンサＣ１と、出力抵抗Ｒ０と、分圧抵抗Ｒ１及びＲ２と、電流検出用抵抗Ｒａと、を備える。
　ＭＯＳトランジスタＱ１は、Ｎチャネル型ＭＯＳトランジスタであって、入力電圧ＶＩＮが印加されている入力電圧印加端からインダクタＬ１の一端に至る電流経路を導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ１のドレインは、入力電圧ＶＩＮが印加されている入力電圧印加端に接続されている。ＭＯＳトランジスタＱ１のソースは、インダクタＬ１の一端及びＭＯＳトランジスタＱ２のドレインに接続されている。
　ＭＯＳトランジスタＱ２は、Ｎチャネル型ＭＯＳトランジスタであって、接地端からインダクタＬ１の一端に至る電流経路を導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ２のドレインは、上述の通りインダクタＬ１の一端及びＭＯＳトランジスタＱ１のソースに接続されている。ＭＯＳトランジスタＱ２のソースは、接地端に接続されている。なお、ＭＯＳトランジスタＱ２の代わりにダイオードを用いることもできる。
　インダクタＬ１の他端は電流検出用抵抗Ｒａを介して出力電圧ＶＯＵＴが印加されている出力電圧印加端に接続されている。
　出力コンデンサＣ１は出力電圧ＶＯＵＴのリップルを低減するための平滑コンデンサである。また出力電圧ＶＯＵＴは、出力コンデンサＣ１と出力抵抗Ｒ０によって構成される位相補償回路によって位相補償される。
　分圧抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴを分圧して帰還電圧ＶＦＢを生成し、帰還電圧ＶＦＢを半導体集積回路パッケージＰ１１に供給する。
　半導体集積回路パッケージＰ１１は、スイッチングレギュレータ制御回路と、ドライバ７と、を備える。スイッチングレギュレータ制御回路は、エラーアンプ１と、基準電圧源２と、抵抗Ｒ３と、コンデンサＣ２と、スロープ回路３と、コンパレータ４及び５と、ＲＳフリップフロップ６と、電流検出アンプＳＡ１と、発振器ＯＳＣ１とによって構成され、ＭＯＳトランジスタＱ１及びＱ２のオンオフを制御するためのスイッチング信号ＳＷを生成する。
　発振器ＯＳＣ１は、所定周波数（例えば２ＭＨｚ）のクロック信号ＣＬＫを生成する。電流検出アンプＳＡ１は電流検出用抵抗Ｒａの両端電位差を増幅した信号である情報信号ＩＮＦを生成する。情報信号ＩＮＦはインダクタＬ１を流れる電流の情報を有する信号である。
　エラーアンプ１は、帰還電圧ＶＦＢと、基準電圧源２から出力される基準電圧ＶＲＥＦとの差分に応じた誤差信号を生成する。誤差信号は、抵抗Ｒ３とコンデンサＣ２によって構成される位相補償回路によって位相補償される。
　スロープ回路３は、クロック信号ＣＬＫに基づき制御され、電流検出アンプＳＡ１から出力される情報信号ＩＮＦを受け取ることでインダクタＬ１の電流情報を有しており、インダクタＬ１の電流情報が反映されたスロープ電圧ＶＳＬＰを生成して出力する。具体的には、スロープ回路３は、クロック信号ＣＬＫのハイレベルからローレベルへの切り替わる毎にスロープ電圧ＶＳＬＰを初期値に戻しスロープ電圧ＶＳＬＰの傾斜が開始するタイミングとする。これにより、スイッチングレギュレータ１０１はいわゆる電流モード制御型スイッチングレギュレータとなっている。本実施形態ではインダクタＬ１の電流情報をスロープ電圧ＶＳＬＰの傾きに反映させるが、本実施形態とは異なりインダクタＬ１の電流情報をスロープ電圧ＶＳＬＰのオフセット量に反映させてもよい。
　コンパレータ４は、位相補償された誤差信号Ｖｃとスロープ電圧ＶＳＬＰとを比較して比較信号であるリセット信号を生成する。スロープ電圧ＶＳＬＰが固定周期であるため、リセット信号はＰＷＭ信号となる。スロープ電圧ＶＳＬＰの方が位相補償された誤差信号Ｖｃよりも大きい場合にリセット信号はハイレベルになり、スロープ電圧ＶＳＬＰが位相補償された誤差信号Ｖｃ以下である場合にリセット信号はローレベルになる。ただし、コンパレータ４においては、位相補償された誤差信号Ｖｃとスロープ電圧ＶＳＬＰとの大小関係が切り替わってから出力信号（リセット信号）のレベルが切り替わる迄に不可避的に遅延が生じる。
　コンパレータ５は、位相補償された誤差信号Ｖｃとクロック信号ＣＬＫとを比較して比較信号であるセット信号を生成する。クロック信号ＣＬＫの方が位相補償された誤差信号Ｖｃよりも大きい場合にセット信号はハイレベルになり、クロック信号ＣＬＫが位相補償された誤差信号Ｖｃ以下である場合にセット信号はローレベルになる。ただし、コンパレータ５においては、位相補償された誤差信号Ｖｃとクロック信号ＣＬＫとの大小関係が切り替わってから出力信号（セット信号）のレベルが切り替わる迄に不可避的に遅延が生じる。
　コンパレータ４から出力されるリセット信号はＲＳフリップフロップ６のリセット端子に供給され、コンパレータ５から出力されるセット信号はＲＳフリップフロップ６のセット端子に供給される。
　ＲＳフリップフロップ６は、セット信号のハイレベルからローレベルへの切り替わり時にスイッチング信号ＳＷをローレベルからハイレベルに切り替え、リセット信号のローレベルからハイレベルへの切り替わり時にスイッチング信号ＳＷをハイレベルからローレベルに切り替える。スイッチング信号ＳＷは、ＲＳフリップフロップ６の反転出力端子から出力される。
　ドライバ７は、スイッチング信号ＳＷに基づいてＭＯＳトランジスタＱ１のゲート信号Ｇ１及びＭＯＳトランジスタＱ２のゲート信号Ｇ２を生成し、ゲート信号Ｇ１によってＭＯＳトランジスタＱ１を駆動し、ゲート信号Ｇ２によってＭＯＳトランジスタＱ２を駆動する。その結果、ＭＯＳトランジスタＱ１及びＱ２が相補的にオンオフし、スイッチング信号ＳＷがハイレベルであるときにＭＯＳトランジスタＱ１及ぶＱ２の接続点に生じるスイッチ電圧ＶＳＷがハイレベルになり、スイッチング信号ＳＷがローレベルであるときにスイッチ電圧ＶＳＷがローレベルになる。なお、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２のオン／オフ切り替わり時には、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２の双方がオフになるデッドタイムを設けることが好ましい。
＜第１実施形態と比較例との比較＞
　次に、上述した第１実施形態に係るスイッチングレギュレータ１０１と、図２に示す比較例に係るスイッチングレギュレータ１００とを比較する。
　第１実施形態に係るスイッチングレギュレータ１０１と比較例に係るスイッチングレギュレータ１００との相違点は、半導体集積回路パッケージの構成のみである。そして、比較例に係るスイッチングレギュレータ１００が備える半導体集積回路パッケージＰ１０は、第１実施形態に係るスイッチングレギュレータ１０１が備える半導体集積回路パッケージＰ１１からコンパレータ５を取り除いた構成である。したがって、比較例に係るスイッチングレギュレータ１００では、クロック信号ＣＬＫがＲＳフリップフロップ６のセット端子に供給される。
　図３は、第１実施形態に係るスイッチングレギュレータ１０１と比較例に係るスイッチングレギュレータ１００の動作を示すタイムチャートである。
　比較例に係るスイッチングレギュレータ１００では、コンパレータ４における遅延のために、位相補償された誤差信号Ｖｃとスロープ電圧ＶＳＬＰの大小関係が切り替わってスロープ電圧ＶＳＬＰの方が位相補償された誤差信号Ｖｃよりも大きくなった時点ｔ１から図３に示す網掛け部の分だけ遅延してスイッチング信号ＳＷがハイレベルからローベルに切り替わる。つまり、比較例に係るスイッチングレギュレータ１００では、図３に示す網掛け部の分だけスイッチング信号ＳＷのパルス幅が広くなってしまい、スイッチング信号ＳＷの最小パルス幅、すなわち最小オン時間を短くすることができない。
　第１実施形態に係るスイッチングレギュレータ１０１においても、比較例に係るスイッチングレギュレータ１００と同様に、コンパレータ４における遅延のために、位相補償された誤差信号Ｖｃとスロープ電圧ＶＳＬＰの大小関係が切り替わってスロープ電圧ＶＳＬＰの方が位相補償された誤差信号Ｖｃよりも大きくなった時点ｔ１から図３に示す網掛け部の分だけ遅延してスイッチング信号ＳＷがハイレベルからローベルに切り替わる。
　しかしながら、第１実施形態に係るスイッチングレギュレータ１０１では、コンパレータ５における遅延のために、位相補償された誤差信号Ｖｃとクロック信号ＣＬＫの大小関係が切り替わってクロック信号ＣＬＫが位相補償された誤差信号Ｖｃ以下になった時点ｔ０から図３に示す斜線部の分だけ遅延してスイッチング信号ＳＷがローレベルからハイベルに切り替わる。したがって、第１実施形態に係るスイッチングレギュレータ１０１では、図３に示す網掛け部によるスイッチング信号ＳＷのパルス幅増大を図３に示す斜線部によるスイッチング信号ＳＷのパルス幅減少の分だけ打ち消すことができる。これにより、スイッチング信号ＳＷの最小パルス幅、すなわち最小オン時間を短くすることができる。
　第１実施形態に係るスイッチングレギュレータ１０１及び比較例に係るスイッチングレギュレータ１００それぞれにおいて、スロープ回路３及びＲＳフリップフロップ６の動作を変更してもよい。具体的には、スロープ回路３が、クロック信号ＣＬＫのローレベルからハイレベルへの切り替わる毎にスロープ電圧ＶＳＬＰを初期値に戻しスロープ電圧ＶＳＬＰの傾斜が開始するタイミングとする。また、ＲＳフリップフロップ６が、セット信号のローレベルからハイレベルへの切り替わり時にスイッチング信号ＳＷをローレベルからハイレベルに切り替え、リセット信号のローレベルからハイレベルへの切り替わり時にスイッチング信号ＳＷをハイレベルからローレベルに切り替える。
　上記の通りスロープ回路３及びＲＳフリップフロップ６の動作を変更した場合、第１実施形態に係るスイッチングレギュレータ１０１と比較例に係るスイッチングレギュレータ１００の動作は、図４に示すタイムチャートのようになる。上記の通りスロープ回路３及びＲＳフリップフロップ６の動作を変更した場合でも、第１実施形態に係るスイッチングレギュレータ１０１では、図４に示す網掛け部によるスイッチング信号ＳＷのパルス幅増大を図４に示す斜線部によるスイッチング信号ＳＷのパルス幅減少の分だけ打ち消すことができる。これにより、スイッチング信号ＳＷの最小パルス幅、すなわち最小オン時間を短くすることができる。
＜第２実施形態＞
　図５は、スイッチングレギュレータの第２実施形態の構成を示す図である。第２実施形態に係るスイッチングレギュレータ１０２と第１実施形態に係るスイッチングレギュレータ１０１との相違点は、半導体集積回路パッケージの構成のみである。
　第２実施形態に係るスイッチングレギュレータ１０２が備える半導体集積回路パッケージＰ１２と第１実施形態に係るスイッチングレギュレータ１０１が備える半導体集積回路パッケージＰ１１との相違点は、コンパレータ５においてクロック信号ＣＬＫと比較される電圧のみである。
　半導体集積回路パッケージＰ１１ではコンパレータ５がクロック信号ＣＬＫと位相補償された誤差信号Ｖｃとを比較するのに対して、半導体集積回路パッケージＰ１２ではコンパレータ５がクロック信号ＣＬＫと定電圧Ｖａとを比較する。定電圧Ｖａは、半導体集積回路パッケージＰ１２の内部で生成されてもよく、半導体集積回路パッケージＰ１２の外部で生成されて半導体集積回路パッケージＰ１２に供給されてもよい。定電圧Ｖａの値は、誤差信号Ｖｃを用いる場合と同様に、クロック信号ＣＬＫがローレベルのときにコンパレータ５の出力信号がローレベルとなり、クロック信号ＣＬＫがハイレベルのときにコンパレータ５の出力信号がハイレベルとなるように調整すればよい。なお、クロック信号ＣＬＫがローレベルのときにコンパレータ５の出力信号がローレベルとなり、クロック信号ＣＬＫがハイレベルのときにコンパレータ５の出力信号がハイレベルとなるのであれば、定電圧Ｖａの代わりに変動電圧を用いることも可能である。
　第１実施形態に係るスイッチングレギュレータ１０１と同様に、第２実施形態に係るスイッチングレギュレータ１０２においても、コンパレータ４における遅延に起因するスイッチング信号ＳＷのパルス幅増大を、コンパレータ５における遅延に起因するスイッチング信号ＳＷのパルス幅減少の分だけ打ち消すことができる。これにより、スイッチング信号ＳＷの最小パルス幅、すなわち最小オン時間を短くすることができる。
　ただし、第２実施形態に係るスイッチングレギュレータ１０２では、コンパレータ４でのスロープ電圧ＶＳＬＰとの比較対象が位相補償された誤差信号Ｖｃであってコンパレータ５でのクロック信号ＣＬＫとの比較対象が定電圧Ｖａである、すなわちコンパレータ４とコンパレータ５の動作点が同一ではない。一方、第１実施形態に係るスイッチングレギュレータ１０１では、コンパレータ４でのスロープ電圧ＶＳＬＰとの比較対象及びコンパレータ５でのクロック信号ＣＬＫとの比較対象の双方が位相補償された誤差信号Ｖｃである、すなわちコンパレータ４とコンパレータ５の動作点が同一である。このため、第１実施形態に係るスイッチングレギュレータ１０１の方が第２実施形態に係るスイッチングレギュレータ１０２よりも、コンパレータ４における遅延に起因するスイッチング信号ＳＷのパルス幅増大量と、コンパレータ５における遅延に起因するスイッチング信号ＳＷのパルス幅減少量との一致度を高くすることができる。
＜第３実施形態＞
　図６は、スイッチングレギュレータの第３実施形態の構成を示す図である。第３実施形態に係るスイッチングレギュレータ１０３と第１実施形態に係るスイッチングレギュレータ１０１との相違点は、半導体集積回路パッケージの構成のみである。
　第３実施形態に係るスイッチングレギュレータ１０３が備える半導体集積回路パッケージＰ１３と第１実施形態に係るスイッチングレギュレータ１０１が備える半導体集積回路パッケージＰ１１との相違点は、半導体集積回路パッケージＰ１１で用いられているコンパレータ５が半導体集積回路パッケージＰ１３では遅延回路８に置換されていることのみである。
　遅延回路８はクロック信号ＣＬＫを遅延して出力する。遅延回路８の回路構成に特に限定はないが、例えば一般的なＣＲ遅延回路を遅延回路８として用いることができる。遅延回路８における遅延量は、コンパレータ４における遅延量に近づくように調整すればよい。
　第３実施形態に係るスイッチングレギュレータ１０３では、コンパレータ４における遅延に起因するスイッチング信号ＳＷのパルス幅増大を、遅延回路８における遅延に起因するスイッチング信号ＳＷのパルス幅減少の分だけ打ち消すことができる。これにより、スイッチング信号ＳＷの最小パルス幅、すなわち最小オン時間を短くすることができる。なお、遅延回路８の作り込み次第であるが、概して、コンパレータ４における遅延に起因するスイッチング信号ＳＷのパルス幅増大量とコンパレータ５における遅延に起因するスイッチング信号ＳＷのパルス幅減少量との一致度の方が、コンパレータ４における遅延に起因するスイッチング信号ＳＷのパルス幅増大量と遅延回路８における遅延に起因するスイッチング信号ＳＷのパルス幅減少量との一致度よりも高くなる。
＜用途＞
　次に、先に説明したスイッチングレギュレータ１０１～１０３の用途例について説明する。図７は、車載機器を搭載した車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（不図示）と、バッテリから供給される直流電圧を入力するプライマリスイッチングレギュレータ（不図示）と、プライマリスイッチングレギュレータから出力される直流電圧を入力するセカンダリスイッチングレギュレータ（不図示）と、車載機器Ｘ１１～Ｘ１７と、を搭載している。プライマリスイッチングレギュレータはバッテリから直接電力が供給され、セカンダリスイッチングレギュレータはバッテリから間接的に（プライマリスイッチングレギュレータを経由して）電力が供給される。先に説明したスイッチングレギュレータ１０１～１０３はプライマリスイッチングレギュレータ又はセカンダリスイッチングレギュレータに適用することができる。
　車載機器Ｘ１１～Ｘ１７はそれぞれプライマリスイッチングレギュレータの出力電圧及びセカンダリスイッチングレギュレータの出力電圧のいずれかを電源電圧として用いる。
　車載機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
　車載機器Ｘ１２は、ＨＩＤ［high　intensity　discharged　lamp］やＤＲＬ［daytime　running　lamp］などの点消灯制御を行うランプコントロールユニットである。
　車載機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
　車載機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock　brake　system］制御、ＥＰＳ［electric　power　Steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
　車載機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
　車載機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、電動サンルーフ、電動シート、及び、エアコンなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
　車載機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［Electronic　Toll　Collection　System］など、ユーザの任意で車両Ｘに装着される電子機器である。
＜その他の変形例＞
　なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
　例えば、上述した実施形態では降圧型スイッチングレギュレータを例に挙げて説明したが、昇圧型スイッチングレギュレータ又は昇降圧型スイッチングレギュレータであってもよい。
　また、上述した実施形態で説明したスイッチングレギュレータ１０１～１０３は、クロック信号ＣＬＫを入力する遅延部（コンパレータ５又は遅延回路８）を備える構成であったが、遅延部を備えずにラッチ部がセットされるタイミングをスロープ電圧の傾斜が開始するタイミングに対して遅延させる構成のスイッチングレギュレータであってもよい。
　例えば、図２に示す比較例に係るスイッチングレギュレータ１００においてスロープ回路３及びＲＳフリップフロップ６の動作を変更することによって、ラッチ部（ＲＳフリップフロップ６）がセットされるタイミングをスロープ電圧の傾斜が開始するタイミングに対して遅延させる構成にすることができる。このようにＲＳフリップフロップ６の動作を変更したスイッチングレギュレータ１００を便宜上スイッチングレギュレータ１００’と称する。
　スイッチングレギュレータ１００’において、スロープ回路３が、クロック信号ＣＬＫのローレベルからハイレベルへの切り替わる毎にスロープ電圧ＶＳＬＰを初期値に戻しスロープ電圧ＶＳＬＰの傾斜が開始するタイミングとする。また、ＲＳフリップフロップ６が、セット信号のハイレベルからローレベルへの切り替わり時にスイッチング信号ＳＷをローレベルからハイレベルに切り替え、リセット信号のローレベルからハイレベルへの切り替わり時にスイッチング信号ＳＷをハイレベルからローレベルに切り替える。これにより、図８に示すようにスイッチングレギュレータ１００’は、スイッチング信号ＳＷの最小パルス幅、すなわち最小オン時間を短くすることができる。なお、図８で比較例として示したスイッチングレギュレータ１００のスイッチング信号ＳＷは、図４で示したスイッチングレギュレータ１００のスイッチング信号ＳＷと同一である。
　このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本発明は、あらゆる分野（家電分野、自動車分野、産業機械分野など）で用いられるスイッチングレギュレータに利用することが可能である。
　　　１　エラーアンプ
　　　２　基準電圧源
　　　３　スロープ回路
　　　４、５　コンパレータ
　　　６　ＲＳフリップフロップ
　　　７　ドライバ
　　　１００、１００’、１０１～１０３　スイッチングレギュレータ
　　　Ｃ１　出力コンデンサ
　　　Ｃ２　コンデンサ
　　　Ｌ１　インダクタ
　　　ＯＳＣ１　発振器
　　　Ｐ１０～Ｐ１３　半導体集積回路パッケージ
　　　Ｑ１、Ｑ２　ＭＯＳトランジスタ
　　　Ｒ０　出力抵抗
　　　Ｒ１、Ｒ２　分圧抵抗
　　　Ｒ３　抵抗
　　　Ｒａ　電流検出用抵抗
　　　ＳＡ１　電流検出アンプ
　　　Ｘ　車両
　　　Ｘ１１～Ｘ１７　車載機器

Claims (9)

  1. 　所定周波数のクロック信号に基づいてスロープ電圧を生成するスロープ電圧生成部と、
    　スイッチングレギュレータの出力電圧に応じた電圧と基準電圧との差分に応じた誤差信号を生成するエラーアンプと、
    　前記スロープ電圧と前記誤差信号を比較する第１コンパレータと、
    　前記クロック信号に基づいてセットされ、前記第１コンパレータの出力信号によってリセットされるラッチ部と、
    　を有し、
    　前記ラッチ部がセットされるタイミングが前記スロープ電圧の傾斜が開始するタイミングに対して遅延することを特徴とするスイッチングレギュレータ制御回路。
  2. 　前記クロック信号を入力する遅延部を有し、
    　前記遅延部の出力信号が前記ラッチ部のセット端子に供給される請求項１に記載のスイッチングレギュレータ制御回路。
  3. 　前記遅延部が前記クロック信号と所定の電圧とを比較する第２コンパレータである請求項２に記載のスイッチングレギュレータ制御回路。
  4. 　前記所定の電圧が前記誤差信号である請求項３に記載のスイッチングレギュレータ制御回路。
  5. 　前記所定の電圧が定電圧である請求項３に記載のスイッチングレギュレータ制御回路。
  6. 　前記スロープ電圧生成部が、前記スイッチングレギュレータに設けられるインダクタを流れる電流を検出する電流検出部の検出結果を受け取り、
    　前記スロープ電圧が前記電流検出部の検出結果に応じた電圧である請求項１～請求項５のいずれか一項に記載のスイッチングレギュレータ制御回路。
  7. 　前記クロック信号がローレベルからハイレベルに反転する第１反転タイミング及び前記クロック信号がハイレベルからローレベルに反転する第２反転タイミングの一方で前記ラッチ部がセットされ、
    　前記第１反転タイミング及び前記第２反転タイミングの他方で前記スロープ電圧の傾斜が開始する請求項１に記載のスイッチングレギュレータ制御回路。
  8. 　請求項１～請求項７のいずれか一項に記載のスイッチングレギュレータ制御回路と、
    　前記スイッチングレギュレータ制御回路によってオンオフされるスイッチング素子と、
    　を備えることを特徴とするスイッチングレギュレータ。
  9. 　請求項８に記載のスイッチングレギュレータと、
    　前記スイッチングレギュレータに電力を供給するバッテリと、
    　を備えることを特徴とする車両。
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