JP5810896B2 - Dc−dcコンバータ及びdc−dcコンバータの制御方法 - Google Patents
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Description
以下、第一実施形態を添付図面に従って説明する。
図1に示すDC−DCコンバータ1は同期整流方式の降圧型DC−DCコンバータであり、入力端子Piに供給される入力電圧Vinに基づいて、その入力電圧Vinよりも低い出力電圧Voutを生成する。この出力電圧Voutは、出力端子Poに接続される負荷2に供給される。
入力電圧Vinは、抵抗Rs1の第1端子に供給され、この抵抗Rs1の第2端子は変換部10のトランジスタT1に接続されている。トランジスタT1は、例えばPチャネルMOSトランジスタである。トランジスタT1の第1端子(ソース端子)は抵抗Rs1の第2端子に接続され、第2端子(ドレイン端子)はトランジスタT2に接続されている。トランジスタT1の制御端子(ゲート端子)には制御部20から駆動信号DHが供給される。トランジスタT1は、駆動信号DHに応答してオン・オフする。
図2に示すように、オフセット回路22は、分圧回路31,32、差動増幅回路33、減算回路35を有している。
スロープ補償回路23は、センス電圧Vs1に所定の傾斜電圧を付加した補償信号Slpを生成し、その補償信号Slpを出力する。この補償信号Slpは、比較器24の非反転入力端子に供給される。
DC−DCコンバータ1の動作を説明する。
誤差増幅器25は、出力電圧Voutに比例した電圧Vfと基準電圧Vr1の差電圧に応じて誤差電圧Verを出力する。比較器24は、誤差電圧Verと補償信号Slpの電圧を比較した結果に応じた信号S1を出力する。フリップフロップ回路26は、発振信号Sckに応じてHレベルの制御信号Spを出力し、信号S1に応じてLレベルの制御信号Spを出力する。従って、制御信号Spは、発振信号Sckの周期と等しい周期にてHレベルとなり、信号S1に応じてLレベルとなる。この信号S1により制御信号Spが変化するタイミングは、出力電圧Voutと基準電圧Vr1の差に応じて変化する。つまり、制御信号Spのパルス幅は、出力電圧Voutに応じて変化する。これにより、高電位側のトランジスタT1のオン時間と、低電位側のトランジスタT2のオン時間が変化し、出力電圧Voutが変化する。このように、DC−DCコンバータ1は、出力電圧Voutに比例した電圧Vfを基準電圧Vr1と一致するように、フィードバック制御する。
図7は、負荷と損失の関係を示すグラフである。図7において、横軸は負荷、縦軸は損失である。
曲線K2は、図3においてドライブ回路27aの電源端子をグランドGNDに接続した場合(比較例1)において、トランジスタT1のオン抵抗値による損失を示す。この損失は、オン抵抗値Ronと、トランジスタT1に流れる電流It1の2乗の積(=Ron×It12)となる。従って、負荷が大きいほど、オン抵抗による損失は多くなる。
RL=(Tc×fsw)×(Rx2−Rx1)×ILx2
により求められる。従って、オン抵抗による損失増加分RLとQg損失QLにより、
15mw=(3ns×3MHz)×(0.3Ω−0.1Ω)×ILx2
となり、
ILx≒90mA
となる。そして、図3に示す抵抗R21の抵抗値を1(Ω)とすると、検出電圧Vs2は、90(mV)となる。従って、基準電圧Vr2を90(mV)に設定することにより、総合的な損失を低減することができることになる。
(1−1)スイッチ制御回路28は、出力端子Poに接続された負荷2に流れる負荷電流を検出する電流検出部11の検出結果に基づいて制御信号Ssを生成する。スイッチ回路29は、ドライブ回路27aの低電位側電源端子と出力電圧VoutとなるノードN2との間に接続されたトランジスタT23と、泥電位側電源端子とグランドGNDとの間に接続されたトランジスタT24とを有している。スイッチ回路29は、制御信号Ssに基づいて、トランジスタT23とトランジスタT24を相補的にオン・オフ制御する、即ち、両トランジスタT23,T24の何れか一方をオン状態とする。
以下、第2実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
抵抗R22の第1端子には入力電圧Vinが供給される。抵抗R22の第2端子は抵抗R23の第1端子に接続され、抵抗R23の第2端子はグランドGNDに接続されている。抵抗R22と抵抗R23の間のノードN21は比較器44の非反転入力端子に接続されている。抵抗R22と抵抗R23は、それぞれの抵抗値の比により、入力電圧Vinを分圧した電圧Vidを生成する。
上記の抵抗R22〜R25の抵抗値は、入力電圧Vinと、出力電圧Voutと、所定の基準電圧Vr3(しきい値)に応じて設定されている。抵抗R22〜R25の抵抗値は、例えば、入力電圧Vinと出力電圧Voutの差電圧ΔVが基準電圧Vr3と等しいとき、ノードN21に生成される電圧Vidと、ノードN22に生成される電圧Vodが互いに等しくなるように設定されている。従って、比較器44は、差電圧ΔV(=Vin−Vout)が基準電圧Vr3より大きいとき、Hレベルの検出信号Svを出力し、差電圧ΔVが基準電圧Vr3より小さいとき、Lレベルの検出信号Svを出力する。基準電圧Vr3の設定については後述する。
(2−1)スイッチ制御回路53は、電圧検出回路55を含む。電圧検出回路55は、入力電圧Vinと出力電圧Voutの差電圧に応じた電圧検出信号Svを出力する。スイッチ制御回路53は、電圧検出信号Svと、比較器42を含む電流検出回路54から出力される電流検出信号Siに基づいて、スイッチ回路29を制御する制御信号Ssを生成する。従って、ドライブ回路27aの電源端子は、負荷2に供給する負荷電流(出力電流Iout)と、入力電圧Vinと出力電圧Voutの差電圧に応じて、グランドGND又は出力電圧VoutとなるノードN2に接続する。これにより、入力電圧Vinと出力電圧Voutの電圧差が少ないときにおけるオン抵抗のよる損失の増加を抑制し、DC−DCコンバータ51における損失を低減することができる。
以下、第3実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
遅延回路72は、例えば直列接続された奇数個のインバータ回路により構成される。遅延回路72は、ドライブ回路27bの信号Sp2を遅延するとともに論理反転したレベルの遅延制御信号Spdを出力する。ドライブ回路27bの信号Sp2は、制御信号Spを論理反転した信号である。従って、この遅延制御信号Spdは、本実施形態において、偶数個(図9において4個)のインバータ回路により、制御信号Spを遅延した信号と等しい。
スイッチ制御回路28は、電流検出部11の検出結果(検出電流Is2)に基づいて、重負荷の場合にはLレベルの制御信号Ssを出力する。アンド回路73は、Lレベルの制御信号Ssに応答してLレベルの制御信号Sdsを出力する。これにより、スイッチ回路63は、トランジスタT33をオフし、トランジスタT34をオンし、ドライブ回路27bの電源端子をグランドGNDに接続する。
(3−1)スイッチ回路63は、軽負荷時に、制御信号Ssに応じてトランジスタT33をオンしてドライブ回路27bの電源端子を出力ノードN2に接続する。これにより、トランジスタT2のゲート端子における寄生容量Cg2に蓄積した電荷を出力ノードN2に供給して出力電圧Voutに含めることで、Qg損失を低減することができる。
以下、第4実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
期間信号生成回路84は、低電位側のトランジスタT2のゲート端子の状態を検出する期間を示す期間信号Sccを生成する。この期間信号生成回路84には、所定周期のパルス信号、例えば図1に示す発振器OSCから出力される発振信号Sckが入力される。期間信号生成回路84は、例えばカウンタ回路である。期間信号生成回路84は、発振信号Sckのパルス数をカウントする、つまりHレベルの発振信号Sckに応答してカウント値をアップ(+1)する。そして、期間信号生成回路84は、カウント値が所定値(例えば、「4」)と等しくなると所定レベル(例えばHレベル)の期間信号Sccを出力し、カウント値をリセットする(「0」にする)。そして、期間信号生成回路84は、次のHレベルの発振信号Sckに応答してLレベルの期間信号Sccを出力し、カウント値をアップする。
インバータ回路91は、PチャネルMOSトランジスタT41とNチャネルMOSトランジスタT42を有している。トランジスタT41のソース端子には入力電圧Vinが供給される。トランジスタT41のドレイン端子はトランジスタT42のドレイン端子に接続され、トランジスタT42のソース端子はグランドGNDに接続されている。両トランジスタT41,T42のゲート端子は互いのゲート端子と低電位側のトランジスタT2のゲート端子に接続されている。低電位側のトランジスタT2のゲート端子における電圧(ゲート端子電圧)は、トランジスタT2のゲート端子に供給される駆動信号DLの電圧と、ゲート端子における寄生容量Cgに蓄積された電荷量に対応する。インバータ回路91は、ゲート端子電圧の変化に応じたタイミングでレベルが変化する信号S11を出力する。
先ず、各信号の初期状態を設定し(ステップ101)、各信号の状態を保持する(ステップ102)。
図14(a)に示すように、検出信号Sgは、強制的にLレベルにセットされる。
図11に示すドライブ回路27bは、制御信号Spに応答してトランジスタT31をオンし、入力電圧Vinを低電位側のトランジスタT2のゲート端子に供給する。従って、トランジスタT2のゲート端子電圧Vg2は、入力電圧Vinレベルとなっている。
(4−1)トランジスタT2のゲート端子に接続されたドライブ回路27bは、入力電圧Vinを駆動電圧として動作し、トランジスタT2のゲート端子電圧を入力電圧VinレベルにしてこのトランジスタT2をオンする。従って、トランジスタT2のゲート端子電圧は、入力電圧Vinから、ドライブ回路27bの電源端子が接続されたノードにおける電圧まで変化する。従って、トランジスタT2のゲート端子電圧は、スイッチ回路63のトランジスタT34をオンしたとき、入力電圧VinレベルからグランドGNDレベルへと変化し、トランジスタT33をオンしたとき、縫う力電圧Vinレベルから出力電圧Voutレベルへと変化する。従って、トランジスタT2のゲート端子電圧は、入力電圧Vinと出力電圧Voutの電圧差に応じて低下する。
・上記第4実施形態において、状態検出回路85は、低電位側のトランジスタT2のゲート端子の状態を検出する期間を、スイッチ回路63において生成される信号Sdsを用いて設定した。同様な期間において低電位側のトランジスタT2のゲート端子の状態が検出可能であれば、他の信号を用いるようにしてもよい。例えば、制御信号Spに基づいて所定期間Hレベルの信号を出力するワンショット回路や、遅延回路とアンド回路を組み合わせたパルス信号生成回路、等を用いるようにしてもよい。
以下、第5実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
(5−1)期間信号Sccに基づいて、検出期間に比較器115を作動させる。また、期間信号Sccに基づいてトランジスタT51をオンし、検出期間に抵抗R21に検出電圧Vs2を生じさせる。従って、検出期間以外、つまり保持期間、比較器115は停止し、抵抗R21に検出電流Is2は流れない。これらにより、保持期間における電流移動、すなわち消費電流を掲出期間よりも少なくすることで、低消費電力化を図ることができる。
以下、第6実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
入力電圧Vinは、抵抗Rs1を介してインダクタL1の第1端子に供給され、インダクタL1の第2端子はトランジスタT61に接続されている。トランジスタT61は、例えばNチャネルMOSトランジスタである。トランジスタT61の第1端子(ソース端子)はグランドに接続され、第2端子(ドレイン端子)はインダクタL1の第2端子とトランジスタT62に接続されている。トランジスタT62は、例えばPチャネルMOSトランジスタである。トランジスタT62の第1端子(ソース端子)は出力端子Poに接続され、第2端子(ドレイン端子)はトランジスタT62の第2端子とインダクタL1の第2端子に接続されている。
DC−DCコンバータ121の制御部123は、フリップフロップ回路26から出力されるHレベルの制御信号Sp(Lレベルの反転制御信号Spi)に基づいて、トランジスタT61をオンし、トランジスタT62をオフする。また、制御部123は、Lレベルの制御信号Sp(Hレベルの反転制御信号Spi)に基づいて、トランジスタT61をオフし、トランジスタT62をオンする。DC−DCコンバータ121は、入力電圧Vinに基づいてインダクタL1にエネルギーを蓄積するステートと、インダクタL1のエネルギーに基づいて出力電圧Voutを生成するステートを交互に繰り返す。そして、制御部123は、出力電圧Vout、検出抵抗Rs1により検出した入力電流Ir、入力電圧Vinと出力電圧Voutの差電圧、に基づいて各トランジスタT61,T62のオン時間とオフ時間とを制御する。
(6−1)昇圧型のDC−DCコンバータ121において、トランジスタT61,T62のゲート端子における寄生容量による損失(Qg)を低減することができる。また、トランジスタT61,T62のオン抵抗が増加することによる損失の増加を抑制することができる。従って、昇圧型のDC−DCコンバータ121において、変換効率の向上を図ることができる。
・スイッチ制御回路126a,126bの構成を適宜変更してもよい。例えば、スイッチ制御回路126aの構成を、図8に示すスイッチ制御回路53と同様に構成してもよい。また、スイッチ制御回路126bの構成を、図11に示すスイッチ制御回路83、又は図15に示すスイッチ制御回路113と同様に構成してもよい。
以下、第7実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
変換部132は、トランジスタT71〜T74、インダクタL1、コンデンサC1を有している。トランジスタT71,T74は例えばPチャネルMOSトランジスタであり、トランジスタT72,T73は例えばNチャネルMOSトランジスタである。
DC−DCコンバータ131の制御部133は、フリップフロップ回路26から出力されるHレベルの制御信号Spに基づいて、トランジスタT71,T73をオンし、Lレベルの反転制御信号Spiに基づいて、トランジスタT72,T74をオフする。また、制御部133は、Lレベルの制御信号Spに基づいて、トランジスタT71,T74をオフし、Hレベルの反転制御信号Spiに基づいて、トランジスタT72,T73をオンする。DC−DCコンバータ131は、入力電圧Vinに基づいてインダクタL1にエネルギーを蓄積するステートと、インダクタL1のエネルギーに基づいて出力電圧Voutを生成するステートを交互に繰り返す。そして、制御部133は、出力電圧Vout、検出抵抗Rs1により検出した入力電流Ir、入力電圧Vinと出力電圧Voutの差電圧、に基づいて各トランジスタT71〜T74のオン時間とオフ時間とを制御する。
(7−1)昇降圧型のDC−DCコンバータ131において、トランジスタT71,T74のゲート端子における寄生容量による損失(Qg)を低減することができる。また、トランジスタT71,T74のオン抵抗が増加することによる損失の増加を抑制することができる。従って、昇圧型のDC−DCコンバータ121において、変換効率の向上を図ることができる。
・変換部132に含まれるトランジスタT71〜T74の制御を適宜変更する。例えば、入力電圧Vinと出力電圧Voutの大小関係と電位差に応じて、制御する。例えば、入力電圧Vinが出力電圧Voutより高く、それらの電位差が大きい場合、制御部は、変換部を入力電圧Vinから降圧した出力電圧Voutを生成するように制御する。このような制御において、第3のトランジスタT73をオフ固定し、第4のトランジスタT74をオン固定する。また、入力電圧Vinが出力電圧Voutより低く、それらの電位差が大きい場合、制御部は、入力電圧Vinから昇圧した出力電圧Voutを生成するように、第1のトランジスタT71をオン固定し、第2のトランジスタT72をオフ固定する。
なお、上記各実施形態は、以下の態様で実施することもできる。
・上記各形態では、MOS型トランジスタを駆動するドライブ回路の低電位側電源端子を、負荷の状態等に応じて、グランドGND又は所定のノード(例えば出力ノード)に接続するようにした。スイッチ素子としては、上記のMOS型トランジスタに限定されず、制御端子の電荷量に応じてオン・オフする素子を用いることもできる。
プログラムを実行する中央処理装置(CPU)211には、そのCPU211で実行されるプログラム又はCPU211が処理するデータを記憶するメモリ212が接続されている。また、CPU211には、インタフェース(I/F)213を介してキーボード214a及びポインティングデバイス214bが接続されている。ポインティングデバイス214bは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。
DC−DCコンバータ1と交流アダプタ231は、スイッチ232を介して上記本体部210に接続されている。これらDC−DCコンバータ1及び交流アダプタ231のいずれか一方から電力が本体部210に供給される。DC−DCコンバータ1は、図14の例では、例えば電池233からの入力電圧Vinを出力電圧Voutに変換し、その出力電圧Voutを本体部210に供給する。
(付記1)
第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC−DCコンバータであって、
前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、
前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出部と、
前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第3のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出部の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方を制御する制御回路と、
を有することを特徴とするDC−DCコンバータ。
(付記2)
前記制御回路は、
前記電流検出部の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン時対とすること、
を特徴とする付記1記載のDC−DCコンバータ。
(付記3)
前記制御回路は、
前記電流検出部にて検出された電流値と所定の抵抗値を乗算した乗算値と、所定の電圧値とを比較する比較器を有し、
前記比較器の出力信号に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子を制御すること、
を特徴とする付記1又は2に記載のDC−DCコンバータ。
(付記4)
前記所定の電圧値は、前記第1のスイッチ素子の制御端子に蓄積される電荷に応じた損失量と、前記ドライブ回路の電源端子を前記出力端子に接続することによって生じる前記第1のスイッチ素子のオン抵抗による損失の増加分に基づいて決定されること、
を特徴とする付記3に記載のDC−DCコンバータ。
(付記5)
前記第1のスイッチ素子は、前記第1のノードに接続された端子を有し、
前記制御回路は、前記第1のスイッチ素子がオフ状態とする期間において、前記第2のスイッチ素子を所定時間オン状態とした後、前記第3のスイッチ素子をオン状態にすること、
を特徴とする付記1〜4のうちの何れか一項に記載のDC−DCコンバータ。
(付記6)
前記制御回路は、前記第1のスイッチ素子の制御端子の電圧変化に応じて前記入力電圧と前記出力電圧の差電圧を検出する電圧検出回路を含むこと、を特徴とする付記1〜5のうちの何れか一項に記載のDC−DCコンバータ。
(付記7)
前記電圧検出回路は、前記第2のスイッチ素子をオン状態とする期間において、前記電圧変化を検出し、その検出結果を保持すること、を特徴とする付記6に記載のDC−DCコンバータ。
(付記8)
前記制御回路は、
所定周期の期間信号を生成する信号生成回路を有し、
前記電圧検出回路は、前記期間信号に応答して検出結果をリセットした後、前記電圧変化の検出結果を保持すること、
を特徴とする付記6又は7に記載のDC−DCコンバータ。
(付記9)
前記制御回路は、
前記所定の抵抗値の抵抗素子と前記第1のノードとの間に接続され、前記期間信号に応答してオン・オフするスイッチ素子を有し、
前記比較器は、前記期間信号に応答して作動及び停止すること、
を特徴とする付記8に記載のDC−DCコンバータ。
(付記10)
前記信号生成回路は、前記第1のスイッチ素子のスイッチング周期に応じて前記期間信号を生成すること、を特徴とする付記8又は9に記載のDC−DCコンバータ。
(付記11)
第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC−DCコンバータであって、
前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、
前記入力電圧と前記出力電圧の差に応じて、前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン状態とする制御回路と、
を有することを特徴とするDC−DCコンバータ。
(付記12)
第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC−DCコンバータの制御方法であって、
前記入力電圧と前記出力電圧の差がしきい値より低い場合、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子をオン状態とし、
前記差がしきい値以上の場合、前記出力端子に接続される外部負荷に流れる負荷電流の検出結果に基づいて、前記電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記第3のスイッチ素子の何れか一方を制御すること、
を特徴とするDC−DCコンバータの制御方法。
11 電流検出部
27a,27b,141〜144 ドライブ回路
28,53,83,113,126a,126b,153 スイッチ制御回路(制御回路)
T1,T2 トランジスタ(第1のスイッチ素子)
T23,T33 トランジスタ(第2のスイッチ素子)
T24,T34 トランジスタ(第3のスイッチ素子)
Vin 入力電圧
Vout 出力電圧
R21 抵抗
Vr2 電圧
QL Qg損失量
RL オン抵抗損失
Pi 入力端子
Po 出力端子
Claims (9)
- 第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC−DCコンバータであって、
前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、
前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出部と、
前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第3のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出部の検出結果に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン状態とする制御回路と、
を有することを特徴とするDC−DCコンバータ。 - 前記制御回路は、
前記電流検出部にて検出された電流値と所定の抵抗値を乗算した乗算値と、所定の電圧値とを比較する比較器を有し、
前記比較器の出力信号に基づいて前記第2のスイッチ素子と前記第3のスイッチ素子を制御すること、
を特徴とする請求項1に記載のDC−DCコンバータ。 - 前記所定の電圧値は、前記第1のスイッチ素子の制御端子に蓄積される電荷に応じた損失量と、前記ドライブ回路の電源端子を前記出力端子に接続することによって生じる前記第1のスイッチ素子のオン抵抗による損失の増加分に基づいて決定されることを特徴とする請求項2に記載のDC−DCコンバータ。
- 前記制御回路は、前記第1のスイッチ素子がオフ状態とする期間において、前記第2のスイッチ素子を所定時間オン状態とした後、前記第3のスイッチ素子をオン状態にすること、
を特徴とする請求項1〜3のうちの何れか一項に記載のDC−DCコンバータ。 - 前記制御回路は、前記第1のスイッチ素子の制御端子の電圧変化に応じて前記入力電圧と前記出力電圧の差電圧を検出する電圧検出回路を含むこと、を特徴とする請求項1〜4のうちの何れか一項に記載のDC−DCコンバータ。
- 前記電圧検出回路は、前記第2のスイッチ素子をオン状態とする期間において、前記電圧変化を検出し、その検出結果を保持すること、を特徴とする請求項5に記載のDC−DCコンバータ。
- 前記制御回路は、
所定周期の期間信号を生成する信号生成回路を有し、
前記電圧検出回路は、前記期間信号に応答して検出結果をリセットした後、前記電圧変化の検出結果を保持すること、を特徴とする請求項5又は6に記載のDC−DCコンバータ。 - 第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC−DCコンバータであって、
前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子と、
前記入力電圧と前記出力電圧の差に応じて、前記第2のスイッチ素子と前記第3のスイッチ素子の何れか一方をオン状態とする制御回路と、
を有することを特徴とするDC−DCコンバータ。 - 第1のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するDC−DCコンバータの制御方法であって、
前記入力電圧と前記出力電圧の差がしきい値より低い場合、前記第1のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第1のノードとの間に接続された第3のスイッチ素子をオン状態とし、
前記差がしきい値以上の場合、前記出力端子に接続される外部負荷に流れる負荷電流の検出結果に基づいて、前記電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第2のノードの間に接続された第2のスイッチ素子と、前記第3のスイッチ素子の何れか一方をオン状態とすること、
を特徴とするDC−DCコンバータの制御方法。
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