JP6606057B2 - 半導体装置及びｄｃ−ｄｃコンバータ - Google Patents

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Description

本発明の実施形態は、半導体装置及びＤＣ−ＤＣコンバータに関する。
従来、三角波の基準信号と、出力電圧をフィードバックさせたフィードバック信号とを比較してデューティを決定し、決定されたデューティに基づくＰＷＭ信号を生成し、ＰＷＭ信号に応じたドライバのスイッチングによって駆動信号を生成し、駆動信号に基づく所定の出力電圧を出力するＤＣ−ＤＣコンバータがある。
ＤＣ−ＤＣコンバータでは、ドライバのスイッチングによってノイズが生じ、電源配線等の伝達経路を介し、他の回路にもノイズが伝播する。例えば、ノイズは、基準信号及びフィードバック信号にも重畳されることがある。伝達経路のインピーダンスの違いによって基準信号とフィードバック信号の各々に互いに異なるノイズが重畳されると、コンパレータ信号のジッタが増加し、ＤＣ−ＤＣコンバータは、動作が不安定になる。
特開２０１５−１２６６１７号公報
実施形態では、ノイズ耐性を向上することができる半導体装置及びＤＣ−ＤＣコンバータの提供を目的とする。
実施形態の半導体装置は、第１の変調回路と、第２の変調回路と、コンパレータと、ドライバとを有し、前記第１の変調回路は、第１のクロック信号に基づいて、基準電圧を変調し、基準信号を生成し、前記第２の変調回路は、前記第１のクロック信号とは逆相の第２のクロック信号に基づいて、出力電圧に基づくフィードバック電圧を変調し、前記基準信号とは逆相のフィードバック信号を生成し、前記コンパレータは、前記基準信号と前記フィードバック信号を比較してデューティを決定し、前記デューティを有するコンパレータ信号を生成し、前記ドライバは、前記コンパレータ信号に基づいて、駆動信号を出力する。
実施形態に関わる、ＤＣ−ＤＣコンバータの一例を示す回路図である。 実施形態に関わる、ＤＣ−ＤＣコンバータのクロック信号の波形の一例を示す図である。 実施形態に関わる、ＤＣ−ＤＣコンバータの基準信号の波形の一例を示す図である。 実施形態に関わる、ＤＣ−ＤＣコンバータのクロック信号の波形の一例を示す図である。 実施形態に関わる、ＤＣ−ＤＣコンバータのフィードバック信号の波形の一例を示す図である。 実施形態に関わる、ＤＣ−ＤＣコンバータの基準信号及びフィードバック信号の波形の一例を示す図である。 実施形態に関わる、ＤＣ−ＤＣコンバータの差動信号値を示すグラフである。 実施形態に関わる、ＤＣ−ＤＣコンバータのコンパレータ信号の波形の一例を示す図である。 実施形態に関わる、ＤＣ−ＤＣコンバータの駆動信号の波形の一例を示す図である。 実施形態に関わる、ＤＣ−ＤＣコンバータの基準信号及びフィードバック信号に重畳したノイズの一例を説明するための図である。
（実施形態）
以下、図面を参照して実施形態を説明する。
（構成）
図１は、実施形態に関わる、ＤＣ−ＤＣコンバータ１の一例を示す回路図である。
ＤＣ−ＤＣコンバータ１は、クロック生成回路１１と、電源回路１２と、インバータ回路２１と、第１の変調回路である変調回路Ｍ１と、第２の変調回路である変調回路Ｍ２と、コンパレータ３１と、ゲートドライバ４２と、ＦＥＴ４３ｐ、４３ｎと、インダクタＬと、コンデンサＣと、出力端子Ｔと、を有する。出力端子Ｔには、図示しない外部負荷装置が接続される。
クロック生成回路１１と、電源回路１２と、インバータ回路２１と、変調回路Ｍ１、Ｍ２と、コンパレータ３１と、ゲートドライバ４２と、ＦＥＴ４３ｐ、４３ｎとは、半導体装置２を構成する。
変調回路Ｍ１、Ｍ２、コンパレータ３１及びＦＥＴ４３ｐ、４３ｎは、電源配線Ｗを介し、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓと接続される。
クロック生成回路１１は、変調回路Ｍ１及びインバータ回路２１と接続される。クロック生成回路１１は、第１のクロック信号であるクロック信号ＣＬＫ１を生成して変調回路Ｍ１及びインバータ回路２１に出力する。
クロック信号ＣＬＫ１は、所定周波数を有し、ＨレベルとＬレベルを所定期間毎に交互に繰り返す矩形波によって構成される。
電源回路１２は、一端が固定電位と接続され、他端が変調回路Ｍ１と接続される。電源回路１２は、基準電圧Ｖｒｅｆを生成して変調回路Ｍ１に出力する。
変調回路Ｍ１は、コンパレータ３１の非反転入力端子と接続される。変調回路Ｍ１は、クロック信号ＣＬＫ１に基づいて、基準電圧Ｖｒｅｆを変調し、基準信号Ｖｒｅｆｍを生成し、コンパレータ３１に出力する。例えば、変調回路Ｍ１は、積分回路によって構成される。
基準信号Ｖｒｅｆｍは、クロック信号ＣＬＫ１がＨレベルであるとき時間の経過とともに信号レベルが下降し、かつクロック信号ＣＬＫ１がＬレベルであるとき時間の経過とともに信号レベルが上昇する、三角波によって構成される。
インバータ回路２１は、変調回路Ｍ２と接続される。インバータ回路２１は、クロック生成回路１１から入力されたクロック信号ＣＬＫ１のレベルを反転し、第２のクロック信号であるクロック信号ＣＬＫ２を生成して変調回路Ｍ２に出力する。
クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１とは逆相の信号である。すなわち、クロック信号ＣＬＫ１がＨレベルであるとき、クロック信号ＣＬＫ２はＬレベルである。また、クロック信号ＣＬＫ１がＬレベルであるとき、クロック信号ＣＬＫ２はＨレベルである。
変調回路Ｍ２は、コンパレータ３１の反転入力端子と接続される。また、変調回路Ｍ２は、フィードバック電圧Ｖｆｂを入力できるように、出力端子Ｔと接続される。変調回路Ｍ２は、クロック信号ＣＬＫ１とは逆相のクロック信号ＣＬＫ２に基づいて、出力電圧Ｖｏｕｔに基づくフィードバック電圧Ｖｆｂを変調し、基準信号Ｖｒｅｆｍとは逆相のフィードバック信号Ｖｆｂｍを生成し、コンパレータ３１に出力する。変調回路Ｍ２は、変調回路Ｍ１と同一の回路構成を有する。例えば、変調回路Ｍ２は、変調回路Ｍ１と同じ積分回路によって構成される。
フィードバック信号Ｖｆｂｍは、クロック信号ＣＬＫ２がＨレベルであるとき時間の経過とともに信号レベルが下降し、かつクロック信号ＣＬＫ２がＬレベルであるとき時間の経過とともに信号レベルが上昇する、三角波によって構成される。なお、フィードバック電圧Ｖｆｂは、出力電圧Ｖｏｕｔを図示しない分圧回路によって分圧した分圧電圧であっても構わない。
すなわち、基準信号Ｖｒｅｆｍは、正相の三角波であり、フィードバック信号Ｖｆｂｍは、基準信号Ｖｒｅｆｍとは逆相の三角波である。
コンパレータ３１は、ドライバ４１と接続される。コンパレータ３１は、基準信号Ｖｒｅｆｍとフィードバック信号Ｖｆｂｍを比較してデューティを決定し、デューティを有するコンパレータ信号Ｖｃｏｍｐを生成し、ドライバ４１に出力する。具体的に、コンパレータ３１は、基準信号Ｖｒｅｆｍとフィードバック信号Ｖｆｂｍの差動入力幅によってコンパレータ信号Ｖｃｏｍｐを生成する。
例えば、コンパレータ信号Ｖｃｏｍｐは、フィードバック信号Ｖｆｂｍが基準信号Ｖｒｅｆｍ以上であるとき、Ｈレベルであり、一方、フィードバック信号Ｖｆｂｍが基準信号Ｖｒｅｆｍ未満であるとき、Ｌレベルである。
ドライバ４１は、インダクタＬと接続される。ドライバ４１は、コンパレータ信号Ｖｃｏｍｐに基づいて、駆動信号Ｖｄｒを出力する。ドライバ４１は、ゲートドライバ４２と、ＦＥＴ４３ｐと、ＦＥＴ４３ｎを有する。
ゲートドライバ４２は、ＦＥＴ４３ｐ、４３ｎのゲートと接続される。ゲートドライバ４２は、スイッチングによってＦＥＴ４３ｐ、４３ｎのゲート駆動を行う。ゲートドライバ４２は、コンパレータ信号ＶｃｏｍｐがＬレベルであるとき、ＦＥＴ４３ｐをＯＮ状態、かつＦＥＴ４３ｎをＯＦＦ状態にし、一方、コンパレータ信号ＶｃｏｍｐがＨレベルであるとき、ＦＥＴ４３ｐをＯＦＦ状態、かつＦＥＴ４３ｎをＯＮ状態にする。
ＦＥＴ４３ｐは、ｐ型半導体によって構成される。ＦＥＴ４３ｐでは、ソースが電源電圧Ｖｄｄと接続され、ドレインがインダクタＬと接続される。ゲートがＯＮ状態になると、ＦＥＴ４３ｐは、電源電圧ＶｄｄをインダクタＬに出力する。
ＦＥＴ４３ｎは、ｎ型半導体によって構成される。ＦＥＴ４３ｎでは、ソースが接地電圧Ｖｓｓと接続され、ドレインがインダクタＬと接続される。ゲートがＯＮ状態になると、ＦＥＴ４３ｎは、接地電圧ＶｓｓをインダクタＬに出力する。
駆動信号Ｖｄｒは、ＦＥＴ４３ｐ、４３ｎによって出力される電源電圧Ｖｄｄ及び接地電圧Ｖｓｓによって構成される。
ゲートドライバ４２によってＦＥＴ４３ｐ、４３ｎがスイッチングされるとき、配線のインダクタンス成分及びキャパシタンス成分によってノイズが発生する。ノイズは、電源配線Ｗを介して変調回路Ｍ１、Ｍ２及びコンパレータ３１にも伝達され、基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍに重畳される。
インダクタＬは、ＦＥＴ４３ｐ、４３ｎと出力端子Ｔの間に設けられる。コンデンサＣは、出力端子Ｔと固定電位の間に設けられる。インダクタＬ及びコンデンサＣは、駆動信号Ｖｄｒを平滑化する。
（動作）
ＤＣ−ＤＣコンバータ１の動作について説明をする。
図２Ａは、クロック信号ＣＬＫ１の波形の一例を示す図である。図２Ｂは、基準信号Ｖｒｅｆｍの波形の一例を示す図である。図２Ｃは、クロック信号ＣＬＫ２の波形の一例を示す図である。図２Ｄは、フィードバック信号Ｖｆｂｍの波形の一例を示す図である。図２Ａから図２Ｄでは、横軸は時間を示し、縦軸は電圧値を示す。
クロック生成回路１１は、所定周期のクロック信号ＣＬＫ１を変調回路Ｍ１及びインバータ回路２１に出力する（図２Ａ）。
変調回路Ｍ１は、クロック信号ＣＬＫ１に応じて基準電圧Ｖｒｅｆを変調し、基準信号Ｖｒｅｆｍをコンパレータ３１に出力する（図２Ｂ）。
インバータ回路２１は、クロック信号ＣＬＫ１を反転させ、クロック信号ＣＬＫ２を変調回路Ｍ２に出力する（図２Ｃ）。
変調回路Ｍ２は、クロック信号ＣＬＫ２に応じてフィードバック電圧Ｖｆｂを変調し、フィードバック信号Ｖｆｂｍをコンパレータ３１に出力する（図２Ｄ）。
基準信号Ｖｒｅｆｍとフィードバック信号Ｖｆｂｍは、周期が同じであり、互いに逆相の三角波である。
図３Ａは、基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍの波形の一例を示す図である。図３Ｂは、差動信号値Ｄを示すグラフである。図３Ｃは、コンパレータ信号Ｖｃｏｍｐの波形の一例を示す図である。図３Ｄは、駆動信号Ｖｄｒの波形の一例を示す図である。図４は、基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍに重畳したノイズＮｒ、Ｎｆの一例を説明するための図である。図４は、図３Ａ内の時刻Ｔｎにおける基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍを拡大して表している。
図３Ａに示すように、基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍは、互いに逆相であり、時刻Ｔｎにおいて交差する。フィードバック信号Ｖｆｂｍが基準信号Ｖｒｅｆｍ以上であるとき、コンパレータ信号ＶｃｏｍｐはＨレベルになり、フィードバック信号Ｖｆｂｍが基準信号Ｖｒｅｆｍ未満であるとき、コンパレータ信号ＶｃｏｍｐはＬレベルになる。
言い換えると、図３Ｂ及び図３Ｃに示すように、フィードバック信号Ｖｆｂｍと基準信号Ｖｒｅｆｍの差である差動信号値Ｄが負の値であるとき、コンパレータ信号ＶｃｏｍｐはＨレベルになり、一方、差動信号値Ｄが正の値であるとき、コンパレータ信号ＶｃｏｍｐはＬレベルになる。差動信号値Ｄは、次の数式（１）によって規定される。
差動信号値Ｄ＝フィードバック信号Ｖｆｂｍ−基準信号Ｖｒｅｆｍ・・・（１）
コンパレータ信号ＶｃｏｍｐがＬレベルになると、ＦＥＴ４３ｐがＯＮ状態にされ、駆動信号ＶｄｒはＨレベルになる。一方、コンパレータ信号ＶｃｏｍｐがＨレベルになると、ＦＥＴ４３ｎがＯＮ状態にされ、駆動信号Ｖｄｒは、Ｌレベルになる。
駆動信号Ｖｄｒは、インダクタＬ及びコンデンサＣによって平滑化され、出力電圧Ｖｏｕｔになる。出力電圧Ｖｏｕｔは、デューティが調整されるように、フィードバック電圧Ｖｆｂとして変調回路Ｍ２にフィードバックされる。
ＦＥＴ４３ｐ、４３ｎのスイッチングが行われると、ノイズが発生する。発生したノイズは、変調回路Ｍ１を介して基準信号Ｖｒｅｆｍに重畳され、また、変調回路Ｍ２を介してフィードバック信号Ｖｆｂｍに重畳される。変調回路Ｍ１、Ｍ２は、互いに同一の回路構成を有し、変調回路Ｍ１を介するノイズの伝達経路と、変調回路Ｍ２を介するノイズの伝達経路のインピーダンスはほぼ同じである。図４に示すように、基準信号ＶｒｅｆｍにはノイズＮｒが重畳され、フィードバック信号ＶｆｂｍにはノイズＮｆが重畳されるが、ノイズＮｒ、Ｎｆは、互いにほぼ同相であり、コンパレータ３１によって相殺される。
すなわち、コンパレータ３１は、基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍの各々に重畳したノイズを相殺する。
これにより、ＤＣ−ＤＣコンバータ１では、ドライバ４１のスイッチングによって発生したスイッチングノイズが除去され、ノイズがデューティに与える影響を抑えることができる。
また、ＤＣ−ＤＣコンバータ１では、基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍに重畳された、外部回路の電磁波によって発生した同相のノイズも除去され、ノイズがデューティに与える影響を抑えることができる。
また、ＤＣ−ＤＣコンバータ１では、ノイズ耐性が向上するとともに、差動信号値Ｄによって比較を行うことによって基準信号Ｖｒｅｆｍ及びフィードバック信号Ｖｆｂｍの各々の振幅が小さく抑えられ、ラインレギュレーション及び過渡応答性が向上する。
上述の実施形態では、ＤＣ−ＤＣコンバータ１は、ノイズ耐性がより高められ、安定的に動作することができる。
なお、実施形態では、変調回路Ｍ１、Ｍ２は、一例として三角波を生成するが、正弦波等の他の変調波であっても構わない。
本発明の実施形態を説明したが、これらの実施形態は、例として示したものであり、本発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・ＤＣ−ＤＣコンバータ、２・・・半導体装置、１１・・・クロック生成回路、１２・・・電源回路、２１・・・インバータ回路、３１・・・コンパレータ、４１・・・ドライバ、４２・・・ゲートドライバ、４３ｎ、４３ｐ・・・ＦＥＴ、Ｃ・・・コンデンサ、ＣＬＫ１、ＣＬＫ２・・・クロック信号、Ｄ・・・差動信号値、Ｌ・・・インダクタ、Ｍ１、Ｍ２・・・変調回路、Ｎｆ、Ｎｒ・・・ノイズ、Ｔ・・・出力端子、Ｔｎ・・・時刻、Ｖｃｏｍｐ・・・コンパレータ信号、Ｖｄｄ・・・電源電圧、Ｖｄｒ・・・駆動信号、Ｖｆｂ・・・フィードバック電圧、Ｖｆｂｍ・・・フィードバック信号、Ｖｏｕｔ・・・出力電圧、Ｖｒｅｆ・・・基準電圧、Ｖｒｅｆｍ・・・基準信号、Ｖｓｓ・・・接地電圧、Ｗ・・・電源配線

Claims (7)

  1. 第１のクロック信号に基づいて、基準電圧を変調し、基準信号を生成する第１の変調回路と、
    前記第１のクロック信号とは逆相の第２のクロック信号に基づいて、出力電圧に基づくフィードバック電圧を変調し、前記基準信号とは逆相のフィードバック信号を生成する第２の変調回路と、
    前記基準信号と前記フィードバック信号を比較してデューティを決定し、前記デューティを有するコンパレータ信号を生成するコンパレータと、
    前記コンパレータ信号に基づいて、駆動信号を出力するドライバと、
    を有する半導体装置。
  2. クロック生成回路と、
    インバータ回路と、を有し、
    前記クロック生成回路は、前記第１のクロック信号を生成し、
    前記インバータ回路は、前記第１のクロック信号を反転した前記第２のクロック信号を生成する、
    請求項１に記載の半導体装置。
  3. 前記第１の変調回路及び前記第２の変調回路は、互いに同一の回路構成を有する、請求項１に記載の半導体装置。
  4. 前記基準信号は、正相の三角波であり、
    前記フィードバック信号は、前記基準信号とは逆相の三角波である、
    請求項１に記載の半導体装置。
  5. 前記第１の変調回路及び前記第２の変調回路は、積分回路である、請求項１に記載の半導体装置。
  6. 前記コンパレータは、前記基準信号と前記フィードバック信号の差動入力幅によって前記コンパレータ信号を生成する、請求項１に記載の半導体装置。
  7. 請求項１に記載の半導体装置を有し、
    前記ドライバと前記出力電圧を出力する出力端子の間に、インダクタが設けられ、
    前記出力端子と固定電位の間に、コンデンサが設けられた、
    ＤＣ−ＤＣコンバータ。
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