JP6860118B2 - 力率改善回路及び半導体装置 - Google Patents

Description

本発明は、力率改善回路及び半導体装置に関する。

商用交流電源が供給される電子機器には、該電子機器内の電子回路を駆動する直流電源を得るためのスイッチング電源装置を備えたものがある。スイッチング電源装置には、力率を改善する力率改善回路を含むものがある。力率とは、交流電力の効率に関して定義された値であり、皮相電力に対する有効電力の割合である。

力率改善回路は、交流入力電圧（例えば１００Ｖ〜２４０Ｖ）と交流入力電流の位相とを揃えることにより力率を改善する回路であり、無効電力を低減するとともに高調波電流を低減することが可能である。このため、力率改善回路を含むスイッチング電源装置は、力率の低下による高調波ノイズの発生、及び当該ノイズによる電子機器の誤動作や破壊を防ぐことが可能である。

力率改善回路は、昇圧コンバータで構成されており、出力電圧を直流電圧に制御しながら入力電流を入力電圧と同相の交流波形となるよう制御する。力率改善回路における制御方式は、電流連続制御方式と電流臨界制御方式とに大別される。このうち電流臨界制御方式では、インダクタの電流がゼロとなるタイミングを検出して、スイッチをターンオンさせる自励周波数変動ＰＷＭ（Pulse Width Modulation）制御を行う。

力率改善回路を含むスイッチング電源装置では、交流電源から入力される交流電圧をブリッジダイオードで全波整流する入力段の次に、力率改善回路が配置される。また、力率改善回路の後段には、フライバックやＬＬＣ電流共振等のＤＣ−ＤＣコンバータが配置される。

力率改善回路は、出力する直流電圧を一定に保つための制御と、入力された交流電流が入力された交流電圧に応じた交流電流となるようにする制御とを行う。これらの制御は、力率改善回路に含まれる制御ＩＣ（Integrated Circuit）が行う。

ところが、電流臨界制御方式の力率改善回路を備えたスイッチング電源装置では、スイッチング電源装置の負荷が軽くなるにつれてスイッチング周波数が増加する。スイッチング周波数が増加すると、力率改善回路におけるスイッチング素子のスイッチングロスが増加し、変換効率の低下や電力変換素子の温度上昇等が起こる。また、電流連続制御方式の力率改善回路では、固定周波数動作のため、負荷が軽くなると非常に狭いパルスを出力する。このため、電流連続制御方式の力率改善回路を備えたスイッチング電源装置は、最小の制御幅のパルスでも供給過多となる状況下では、パルスが無作為に出力されなくなり、出力や制御が不安定になることがある。

更に、スイッチング電源装置として軽負荷時の低消費電力を要求される場合には、力率改善回路の制御ＩＣの動作を停止することにより消費電力を削減する。この場合、力率改善回路では、制御ＩＣへの入力を機械的リレーにより遮断する。しかしながら、機械的リレーにより制御ＩＣへの入力を遮断する場合、力率改善回路の出力電圧が変動し、後段のＤＣ−ＤＣコンバータ等の設計が難しくなる。

軽負荷時の電力変換効率の向上や後段のコンバータ等の設計を容易にすることを可能にする技術の１つとして、力率改善回路において出力電圧を監視・維持しながらスイッチング素子をバースト動作させる技術がある。特許文献１には、スイッチング電源装置の負荷が軽負荷及び無負荷であるときにスイッチング素子をバースト動作させることによりスイッチング損失を減らし、電力変換効率を向上させる力率改善回路が開示されている。また、特許文献２には、スイッチング素子をバースト動作させる際に、出力電圧が、第１のしきい値電圧に達してから、第１のしきい値電圧より低く設定される第２のしきい値電圧に降下するまでの期間、スイッチングレギュレータの駆動を停止することで、軽負荷時の力率を改善した電源装置が開示されている。

特開２０１７−１７７６７号公報 特開２００６−１７４６３０号公報

特許文献２の電源装置では、軽負荷時に、出力電圧が第２のしきい値電圧に降下するまでスイッチング動作を停止し、出力電圧が第２のしきい値電圧に降下するとスイッチング動作を開始する（再開する）。しかしながら、スイッチング動作の切り替えを行う場合、スイッチング動作を再開した際に出力電圧のオーバーシュートが起こりうる。これは、スイッチング動作が停止して出力電圧が低下している間に、スイッチング素子のオン時間を決めるエラーアンプの出力が上限値まで上昇してしまい、スイッチング動作が再開されるとスイッチング素子が最大オン幅で動作してしまい、出力側に過剰な電力を送ってしまうことがあるためである。

これを防ぐためには、後述の図１の力率改善回路を含むスイッチング電源装置の参考例に示すようにＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor） ２５を設け、軽負荷時にスイッチング動作を停止する際はＭＯＳＦＥＴ ２５をオンしてエラーアンプの出力電圧を決める位相補償回路１１の電荷を放電して、エラーアンプの出力電圧を引き下げればよい。

しかしながらエラーアンプは、位相補償回路が不可避であるため、入力の変化に対する出力の応答に遅れが生じる。このため、ＭＯＳＦＥＴ ２５を設けてエラーアンプの出力電圧の引き下げを行うと、今度はスイッチング動作を再開した際に出力電圧のアンダーシュートが起こる。また、スイッチング動作を再開し出力電圧が第１のしきい値電圧に到達したタイミングでスイッチング動作を停止した場合には、出力電圧のオーバーシュートが起こる。

このようにスイッチング動作の切替時に出力電圧のアンダーシュート及びオーバーシュートが起こると、出力電圧が後段のコンバータの入力電圧範囲を外れてしまうことがある。アンダーシュート及びオーバーシュートにより出力電圧が後段のコンバータの入力電圧範囲を外れている期間は、後段のコンバータがスイッチング動作を行っても負荷に有効に出力電圧を送ることができない。このため、出力電圧に起こるアンダーシュート及びオーバーシュートが大きくなると、後段のコンバータのスイッチング損失が増大し電力変換効率が低下する。

一つの側面では、本発明は、力率改善回路を含むスイッチング電源装置において、力率改善回路のバースト動作時のアンダーシュート及びオーバーシュートを抑制し、スイッチング電源装置のスイッチング損失を低減することを目的とする。

本発明に係る一つの形態である力率改善回路は、スイッチング電源装置の負荷の状態が軽負荷及び無負荷のいずれかである場合に、出力電圧に基づいて、スイッチング素子のスイッチング動作を禁止する停止状態と、前記スイッチング素子のスイッチング動作を許可する動作状態とを切り替えるバースト動作を行う力率改善回路であって、前記出力電圧を分圧して得られる電圧と基準電圧との誤差に応じた第１の電圧を出力する第１の回路と、前記スイッチング素子のターンオンに同期して所定の初期値からの上昇を開始する第２の電圧を出力する第２の回路と、前記第２の電圧が前記第１の電圧に達すると前記スイッチング素子をオフにする第３の回路と、前記バースト動作を行っている間、前記停止状態における前記スイッチング素子のスイッチング動作の禁止により低下する前記第１の電圧の下限を前記力率改善回路における接地電圧よりも高い下限電圧にクランプするとともに、前記動作状態における前記スイッチング素子のスイッチング動作により上昇する前記第１の電圧の上限を上限電圧にクランプするクランプ回路と、を含む。

また、本発明に係る一つの形態である半導体装置は、スイッチング電源装置の負荷の状態が軽負荷及び無負荷のいずれかである場合に行う、出力電圧に基づいて、スイッチング素子のスイッチング動作を禁止する停止状態と、前記スイッチング素子のスイッチング動作を許可する動作状態とを切り替えるバースト動作を制御する半導体装置であって、前記出力電圧を分圧して得られる電圧と基準電圧との誤差に応じた第１の電圧を出力する第１の回路と、スイッチング素子のターンオンに同期して所定の初期値からの上昇を開始する第２の電圧を出力する第２の回路と、前記第２の電圧が前記第１の電圧に達すると前記スイッチング素子をオフにする信号を出力する第３の回路と、前記バースト動作を行っている間、前記停止状態における前記スイッチング素子のスイッチング動作の禁止により低下する前記第１の電圧の下限を前記半導体装置により制御される力率改善回路における接地電圧よりも高い下限電圧にクランプするとともに、前記動作状態における前記スイッチング素子のスイッチング動作により上昇する前記第１の電圧の上限を上限電圧にクランプするクランプ回路と、を含む。

本発明の力率改善回路及び半導体装置によれば、力率改善回路のバースト動作時における出力電圧のアンダーシュート及びオーバーシュートを抑制し、スイッチング電源装置のスイッチング損失を低減することが可能となる。

力率改善回路を含むスイッチング電源装置の参考例を示す図である。 図１のスイッチング電源装置におけるバースト動作を説明する波形図である。 第１の実施形態に係るスイッチング電源装置の回路構成を示す図である。 第１の実施形態に係るＶcompクランプ回路の構成を示す図である。 第１の実施形態に係るスイッチング電源装置におけるバースト動作を説明する波形図である。 第１の実施形態に係るＶcompクランプ回路の別の構成を示す図である。 第２の実施形態に係るＶcompクランプ回路の構成を示す図である。 第２の実施形態に係るスイッチング電源装置におけるバースト動作を説明する波形図である。 第２の実施形態に係るＶcompクランプ回路の別の構成を示す図である。

以下、図面を参照して本発明の実施の形態について説明する。

図１は、力率改善回路を含むスイッチング電源装置の参考例を示す図である。

図１に示すように、力率改善回路を含むスイッチング電源装置１は、交流電源２と、フィルタ３と、ブリッジダイオード４と、入力コンデンサ５と、インダクタ６と、スイッチング素子７と、ダイオード８と、出力コンデンサ９と、制御ＩＣ １０とを含む。また、スイッチング電源装置１は、分圧抵抗Ｒ１，Ｒ２，Ｒ３，及びＲ４と、位相補償回路１１と、抵抗１２及び１３とを含む。

スイッチング電源装置１は、商用交流電源が供給される電子機器おいて、電子機器内の各種電子回路を駆動する直流電源を得ることに用いられる。スイッチング電源装置１において交流電源２から出力される正弦波電圧は、例えば、インダクタ及びコンデンサを含むフィルタ３を通過し、ブリッジダイオード４で全波整流される。入力コンデンサ５はスイッチング電源装置１のスイッチング動作による全波整流後の電圧のリップルをとるためのものであり、当該リップルが除去された全波整流後の正弦波状の電圧が、力率改善回路に供給される。

スイッチング電源装置１における力率改善回路は、昇圧コンバータで構成されており、出力電圧を直流電圧（ＤＣ電圧）に制御しながら、入力電流を入力電圧と同相の交流波形（ＡＣ波形）となるよう制御する回路である。図１のスイッチング電源装置１における力率改善回路は、インダクタ６と、スイッチング素子７と、ダイオード８と、出力コンデンサ９と、制御ＩＣ １０とを含む。

力率改善回路は、インダクタ６、スイッチング素子７、及び抵抗１２が直列に接続された回路に全波整流電圧を入力し、制御ＩＣ １０によりスイッチング素子７のオン／オフを制御して交流電源２の力率を改善するとともに、ダイオード８及び出力コンデンサ９により整流・平滑して直流電圧Ｖoutを得る。

力率改善回路の制御ＩＣ １０は、全波整流電圧と、出力された直流電圧Ｖoutと、スイッチング電源装置１の負荷の状態とに基づいて、スイッチング素子７のオン／オフを制御する制御回路を含む半導体装置である。スイッチング素子７としてＭＯＳＦＥＴを用いる場合、制御ＩＣ（半導体装置）１０は、ＭＯＳＦＥＴのオン／オフを制御する信号（ＰＦＣ ＳＷ）を生成し、ＯＵＴ端子と接続されたＭＯＳＦＥＴ（スイッチング素子７）のゲートに出力する。

制御ＩＣ １０は、フリップフロップ回路１５により、スイッチング素子（ＭＯＳＦＥＴ）７のオン／オフを制御する信号（ＰＦＣ ＳＷ）を生成する。フリップフロップ回路１５は、ＲＳ型であり、第１のＯＲ回路１６からリセット（Ｒ）端子に入力される信号と、第２のＯＲ回路１７からセット（Ｓ）端子に入力される信号との組み合わせに応じた出力信号が、出力端子（Ｑ）から出力される。第１のＯＲ回路１６及び第２のＯＲ回路１７は、それぞれ、制御ＩＣ １０内に設けられている。

第１のＯＲ回路１６は、第１のコンパレータ（Comp1）１８の出力信号と、第２のコンパレータ（Comp2）１９の出力信号と、第３のコンパレータ（Comp3）２０の出力信号と、ＡＮＤ回路２１の出力信号Ｓ３との論理和を出力する。第１のコンパレータ１８、第２のコンパレータ１９、及び第３のコンパレータ２０、並びにＡＮＤ回路２１は、それぞれ、制御ＩＣ １０内に設けられている。

まず、第１のコンパレータ１８について説明する。第１のコンパレータ１８は、エラーアンプ２２の出力電圧Ｖcompと、ランプ発振器２３の出力電圧Ｖrampとの大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。図１の制御ＩＣ １０における第１のコンパレータ１８は、非反転入力端子（＋入力端子）にエラーアンプ２２の出力電圧Ｖcompが入力され、反転入力端子（−入力端子）にランプ発振器２３の出力電圧Ｖrampが入力される。したがって、入力された電圧の大小関係がＶcomp＞Ｖrampである場合には、第１のコンパレータ１８は、Highレベルの信号を出力する。一方、入力された電圧の大小関係がＶramp＞Ｖcompである場合には、第１のコンパレータ１８は、Lowレベルの信号を出力する。

ランプ発振器２３は、制御ＩＣ １０内に設けられており、制御ＩＣ １０のＲＴ端子を介して抵抗１３と接続されている。図１のスイッチング電源装置１では、ＲＳ型フリップフロップ回路１５の出力信号の立ち上がりでトリガされて、すなわちスイッチング素子７のターンオンに同期して、ランプ発振器２３の出力電圧Ｖrampが、ＲＴ端子に接続されている抵抗１３の抵抗値により定まる傾きで所定の初期値からの上昇を開始する。ランプ発振器２３は、スイッチング素子のターンオンに同期して所定の初期値からの上昇を開始する第２の電圧を出力する第２の回路の一例である。

エラーアンプ２２はトランスコンダクタンスアンプであり、制御ＩＣ １０のＦＢ端子から入力された入力電圧Ｖout’と、第１の内部基準電圧源の直流電圧Ｖth1との差分（誤差）に応じた電流を出力する。エラーアンプ２２の出力電流が位相補償回路１１により一種の積分処理されることにより、エラーアンプ２２の出力電圧Ｖcompが生成される。位相補償回路１１はまた、エラーアンプ２２の出力電圧Ｖcompから交流電源２の正弦波状の振幅変化に起因するリップル分を取り除く機能も有している。

エラーアンプ２２は、制御ＩＣ １０内に設けられている。エラーアンプ２２に入力される入力電圧Ｖout’は、力率改善回路により得られる直流電圧Ｖoutが直列に接続された第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２とにかかる場合の、第２の分圧抵抗Ｒ２にかかる電圧である。エラーアンプ２２及び位相補償回路１１は、力率改善回路が出力する出力電圧を分圧して得られる電圧と基準電圧との誤差に応じた第１の電圧を出力する第１の回路の一例である。また、第１の回路は、エラーアンプ２２をトランスコンダクタンスアンプではなく通常の演算増幅器とし、当該演算増幅器の入出力間に位相補償回路を接続するようにしてもよい。分圧抵抗Ｒ１及びＲ２、並びに位相補償回路１１は、例えば、制御ＩＣ １０を実装するプリント配線板に設けられる。

なお、エラーアンプ２２の出力電圧Ｖcompは、バースト動作用の出力電圧検出回路５０の検出結果に応じて変更される。出力電圧検出回路５０は、第４のコンパレータ（ヒステリシスコンパレータ）２４と、第２の内部基準電圧源Ｖth2と、分圧抵抗Ｒ３及びＲ４とを含む。

第４のコンパレータ２４は、制御ＩＣ １０のＦＢ’端子から入力された入力電圧Ｖout”と第２の内部基準電圧源Ｖth2の直流電圧（以下の説明では、この電圧もＶth2で示す）との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。第４のコンパレータ２４の出力はＡＮＤ回路２１の一方の入力に接続され、ＡＮＤ回路２１の出力は図１の引き下げ回路５１に含まれるＭＯＳＦＥＴ ２５のゲートに接続されている。引き下げ回路５１のＭＯＳＦＥＴ ２５は、制御ＩＣ １０内に設けられている。ＡＮＤ回路２１の他方の入力には、Ｓ２ＩＮ端子を介して外部信号Ｓ２が入力される。第４のコンパレータ２４に入力される入力電圧Ｖout”は、力率改善回路により出力される直流電圧Ｖoutの、直列に接続された第３の分圧抵抗Ｒ３と第４の分圧抵抗Ｒ４による分圧である。第４のコンパレータ２４は、制御ＩＣ １０内に設けられる。また、分圧抵抗Ｒ３及びＲ４は、例えば、制御ＩＣ １０を実装するプリント配線板に設けられる。

図１の引き下げ回路５１に含まれるＭＯＳＦＥＴ ２５は、ドレインがＣＯＭＰ端子と接続しており、ソースが接地されている。このため、第４のコンパレータ２４の出力信号Ｓ１がHighレベルの信号であるとともに外部信号Ｓ２がHighレベルの信号であるとＡＮＤ回路２１の出力信号Ｓ３がHighレベルとなり、ＭＯＳＦＥＴ ２５のゲートがオンして、エラーアンプ２２の出力電圧Ｖcompは制御ＩＣ １０の接地電位（ＧＮＤ電位）に引き下げられる。外部信号Ｓ２は、後述のように負荷状態を示す信号であり、外部信号Ｓ２がHighレベルであると軽負荷もしくは無負荷であり、バースト動作を指示する信号となる。以下の説明では、第４のコンパレータ２４の出力信号Ｓ１及び外部信号Ｓ２を、それぞれ、単に「信号Ｓ１」及び「信号Ｓ２」ともいう。

図１の制御ＩＣ １０では、信号Ｓ２がHighレベルとなって、バースト制御モードが有効となりバースト動作を行っている期間のうちの、スイッチング素子７のスイッチング動作が禁止されている期間に、エラーアンプ２２の出力電圧Ｖcompを制御ＩＣ １０の接地電位に引き下げる。すなわち、図１の制御ＩＣ １０は、バースト動作時に第４のコンパレータ２４が出力する信号Ｓ１がHighレベルの信号となって、スイッチング動作が禁止されて停止状態となる期間（以下「禁止期間」という）になると、引き下げ回路５１による引き下げ動作が実行される。なお、信号Ｓ２がLowレベルとなってバースト制御モードが無効である場合、及びバースト制御モードが有効であっても第４のコンパレータ２４が出力する信号Ｓ１がLowレベルの信号となって、スイッチング素子７のスイッチング動作が許可されている期間（以下「許可期間」という）である場合には、エラーアンプ２２の出力電圧Ｖcompは、入力電圧Ｖout’及び負荷状態に応じたレベルの電圧となる。

第４のコンパレータ２４は、ヒステリシスコンパレータであり、反転入力端子に入力されている基準電圧Ｖth2は、実際は２つの基準電圧Ｖth2HとＶth2L（Ｖth2H＞Ｖth2L）からなり、第４のコンパレータ２４の出力がHighレベルのときはＶth2＝Ｖth2Lとなり、LowレベルのときはＶth2＝Ｖth2Hとなる。Ｖth2HとＶth2Lの間にある非反転入力端子への入力電圧Ｖout”に対する第４のコンパレータ２４の出力信号Ｓ１は、基準電圧Ｖth2Hが選択されているときはLowレベルとなり、基準電圧Ｖth2Lが選択されているときはHighレベルとなる。

次に、第２のコンパレータ１９について説明する。第２のコンパレータ１９は、過電流保護を行うためのもので、レベルシフト回路２６の出力電圧Ｖlsと第３の内部基準電圧源Ｖth3の直流電圧（以下の説明では、この電圧もＶth3で示す）との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。図１の制御ＩＣ １０における第２のコンパレータ１９は、反転入力端子に電圧Ｖlsが入力され、非反転入力端子に直流電圧Ｖth3が入力される。このため、入力された電圧の大小関係がＶls＞Ｖth3であれば、第２のコンパレータ１９は、Lowレベルの信号を出力する。一方、入力された電圧の大小関係がＶth3＞Ｖlsであれば、第２のコンパレータ１９は、Highレベルの信号を出力する。

レベルシフト回路２６は、抵抗１２に流れる電流（インダクタ６に流れる電流に等しい）により発生する制御ＩＣ １０のＩＳ端子への入力電圧である第１の電圧レベルの電圧を、制御ＩＣ １０内で適用される第２の電圧レベルの電圧に変換して出力する回路である。回路の構成上、第１の電圧レベルの電圧は負電圧となるので、レベルシフト回路２６によりプルアップして制御ＩＣ １０が扱える正電圧Ｖlsに変換する。この場合、抵抗１２に流れる電流が大きいほど正電圧Ｖlsは低くなり、抵抗１２に流れる電流が小さいほど正電圧Ｖlsは高くなる。これにより、インダクタ６に流れる電流が過電流の基準を超えるとＶth3＞Ｖlsとなり、第２のコンパレータ１９がHighレベルの信号を出力してフリップフロップ回路１５をリセットする。なお、レベルシフト回路２６は、制御ＩＣ １０内に設けられている。

次に、第３のコンパレータ２０について説明する。第３のコンパレータ２０は過電圧保護を行うためのもので、ＦＢ端子から入力された入力電圧Ｖout’と第４の内部基準電圧源Ｖth4の直流電圧（以下の説明では、この電圧もＶth4で示す）との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。図１の制御ＩＣ １０における第３のコンパレータ２０は、非反転入力端子に入力電圧Ｖout’が入力され、反転入力端子に過電圧保護基準となる直流電圧Ｖth4が入力される。このため、入力された電圧の大小関係がＶout’＞Ｖth4であれば、第３のコンパレータ２０がHighレベルの信号を出力してフリップフロップ回路１５をリセットする。一方、入力された電圧の大小関係がＶth4＞Ｖout’であれば、第３のコンパレータ２０は、Lowレベルの信号を出力する。

次に、ＡＮＤ回路２１について説明する。ＡＮＤ回路２１は、第４のコンパレータ（ヒステリシスコンパレータ）２４の出力信号Ｓ１と、負荷状態を示す信号（バースト制御信号）Ｓ２との論理積を出力する。負荷状態を示す信号Ｓ２は、スイッチング電源装置１の負荷の状態が軽負荷及び無負荷のいずれかであるか否かを識別可能な情報（言い換えると、バースト制御モードを有効にするか否かを示す情報）を含む信号である。負荷状態を示す信号Ｓ２は、制御ＩＣ １０の外部に設けられた別の回路（図示せず）から入力される。

また、負荷状態を示す信号Ｓ２は、Highレベルの信号とLowレベルの信号との２通りの信号であり、かつ軽負荷状態又は無負荷状態である場合にHighレベルの信号とする。この場合、ＡＮＤ回路２１は、スイッチング電源装置１の負荷状態が軽負荷又は無負荷であり、かつ第４のコンパレータ２４に入力された電圧の大小関係がＶout”＞Ｖth2であるときにのみ、Highレベルの信号を出力する。

このように、第１のＯＲ回路１６には、第１のコンパレータ（Comp1）１８、第２のコンパレータ（Comp2）１９、第３のコンパレータ（Comp3）２０、及びＡＮＤ回路２１のそれぞれの出力が入力される。そして、第１のＯＲ回路１６は、入力された４個の信号の全てがLowレベルの信号である場合にのみLowレベルの信号を出力し、少なくとも一つの出力がHighレベルとなっている他の組み合わせの場合は、Highレベルの信号を出力する。第１のＯＲ回路１６が出力した信号は、ＲＳ型のフリップフロップ回路１５におけるリセット（Ｒ）端子に入力される。

これに対し、第２のＯＲ回路１７は、遅延回路２７の出力信号とタイマー２８の出力信号との論理和を出力する。遅延回路２７は、第５のコンパレータ２９の出力信号を遅延させる回路である。第５のコンパレータ２９は、臨界動作を実現するためにインダクタ６の電流がゼロとなるタイミングを検出するためのもので、非反転入力端子にはレベルシフト回路２６の出力電圧Ｖlsが入力されている。第５のコンパレータ２９の反転入力端子に入力されている基準電圧Ｖth5は、ゼロより少しだけ大きいインダクタ６の電流に相当する。インダクタ６の電流が基準電圧Ｖth5に相当する電流より小さくなると、第５のコンパレータ２９の出力はHighレベルになる。

遅延回路２７は、第５のコンパレータ２９の出力はHighレベルになるタイミングがインダクタ６の電流がゼロとなるタイミングではないことと、各素子の遅れ時間とを調整するためのものである。第５のコンパレータ２９の出力がHighレベルになってから遅延回路２７によって規定される遅延時間が経過するとフリップフロップ回路１５がセットされる。なお、出力のバタつきを防ぐため、第５のコンパレータ２９はヒステリシスコンパレータの構成となっている。タイマー２８は、スイッチング電源装置１の起動時にスイッチング動作を正常に立ち上げるためのもので、立ち上げ以外の動作には関係しない。

制御ＩＣ １０のＶＨ端子には、ブリッジダイオード４の出力であり、力率改善回路の入力電圧であるＶinが接続されている。ＶＨ端子は、スイッチング電源装置１の立ち上げ時に、入力電圧Ｖinから定電流を生成して制御ＩＣ １０の図示しない電源端子に接続されているコンデンサを充電し、制御ＩＣ １０の電源電圧を確保するためのものである。

次に、図２を参照しながら、図１のスイッチング電源装置１の動作を説明する。図２は、図１のスイッチング電源装置におけるバースト動作を説明する波形図である。

図２には、スイッチング電源装置１が出力する直流電圧Ｖout、スイッチング素子７のオン／オフ（スイッチング動作）を制御する制御信号ＰＦＣ ＳＷ、ＣＯＭＰ端子の電圧Ｖcomp、及びバースト制御信号Ｓ２の時間変化を示している。なお、制御信号ＰＦＣ ＳＷは、図1に示したように、フリップフロップ回路１５の出力信号である。

図２の波形図におけるバースト制御信号Ｓ２は、上記のように、制御ＩＣ １０の外部に設けられた別の回路から制御ＩＣ １０に入力される、スイッチング電源装置１の負荷状態を示す情報を含む信号である。バースト制御信号Ｓ２は、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベル（Ｈ）となり、他の状態である場合にはLowレベル（Ｌ）となる。すなわち、バースト制御信号Ｓ２がLowレベルの信号である場合、制御ＩＣ １０の動作状態は、バースト制御モードが有効になっていない状態（言い換えるとバースト動作ではなく、通常のスイッチング動作を行っている状態）となる。

図２に示した波形図では、時刻ｔ０から時刻ｔ１までの期間、バースト制御信号Ｓ２はLowレベルである。このため、時刻ｔ０から時刻ｔ１までの期間に制御ＩＣ １０が行うスイッチング素子７のオン／オフの制御は、バースト動作を伴わない制御（いわゆる通常の制御）となる。このため、スイッチング素子７に入力される信号ＰＦＣ ＳＷはHigh（Ｈ）／Low（Ｌ）が連続的に切り替わり、ＣＯＭＰ端子の電圧Ｖcompは入力電圧Ｖout’と負荷状態とに応じた電圧Ｖ１で維持される。したがって、スイッチング電源装置１が出力する直流電圧Ｖoutは、所定の値（図２では３９０Ｖ）に維持される。

そして、時刻ｔ１において、例えば、制御ＩＣ １０の外部に設けられた他の回路において軽負荷及び無負荷のいずれかであることを検出すると、制御ＩＣ １０に入力されるバースト制御信号Ｓ２がLowレベル（Ｌ）からHighレベル（Ｈ）に切り替わる。これにより、制御ＩＣ １０では、バースト制御モードが有効となる。

図２におけるＶout＝３９０Ｖはヒステリシスコンパレータ（第４のコンパレータ）２４に入力されている基準電圧Ｖth2Hに相当し、Ｖ２は基準電圧Ｖth2Lに相当する。通常動作でＶoutが３９０Ｖに達しているので、時刻ｔ１ではヒステリシスコンパレータ２４の出力がHighレベルになっている。これにより、バースト制御信号Ｓ２がHighレベルになってバースト制御モードが有効となるとＡＮＤ回路２１の出力信号Ｓ３がHighレベルになり、フリップフロップ回路１５のリセット入力がHighレベルとなるので、図２のように、スイッチング電源装置１は、まず、スイッチング素子７のスイッチング動作を禁止した（スイッチング素子７がオフした状態で停止した）状態で動作する。また、上記のように、ＡＮＤ回路２１の出力信号Ｓ３がHighレベルとなるバースト動作時におけるスイッチング動作の禁止期間には、引き下げ回路５１のＭＯＳＦＥＴ ２５のゲートがオンとなり、ＣＯＭＰ端子の電圧Ｖcompが制御ＩＣ １０の接地電位（図２では０Ｖ）に引き下げられる。このようにスイッチング動作の禁止期間にＣＯＭＰ端子の電圧Ｖcompを引き下げることにより、直流電圧Ｖoutの低下に伴い電圧Ｖcompが上限値まで上昇し、スイッチング動作の禁止期間から許可期間に切り替わった際に最大のオン幅となってしまうことを防ぐことが可能となる。

スイッチング電源装置１の力率改善回路から出力される直流電圧Ｖoutは、スイッチング動作が停止しているため、時間の経過とともに低下し、時刻ｔ２に所定の電位Ｖ２となる。直流電圧Ｖoutが所定の電位Ｖ２まで低下した時刻ｔ２において、ヒステリシスコンパレータ２４の出力信号Ｓ１及びＡＮＤ回路２１の出力信号Ｓ３がLowレベルに切り替わり、これによりフリップフロップ回路１５のリセット入力が外れて、スイッチング電源装置１が行うバースト動作は、スイッチング動作を禁止した動作からスイッチング動作を許可する動作に切り替わる。すなわち、スイッチング電源装置１は、時刻ｔ２に、スイッチング素子７のスイッチング動作を再開する。また、上記のように、バースト動作時におけるスイッチング動作の許可期間には、引き下げ回路５１のＭＯＳＦＥＴ ２５のゲートがオフとなる。このため、時刻ｔ２以降、ＣＯＭＰ端子の電圧Ｖcompは、上昇し、エラーアンプ２２に入力される入力電圧Ｖout’と直流電圧Ｖth1と差分に応じたオン幅Ｖ１に達するが、入力電圧Ｖout’と直流電圧Ｖth1にまだ差があるのでその後もＣＯＭＰ端子の電圧Ｖcompは上昇を続ける。ＣＯＭＰ端子の電圧Ｖcompの上昇に伴い、スイッチング電源装置１から出力される直流電圧Ｖoutも上昇し、時刻ｔ３に基準電圧Ｖth2Hに相当する電圧に到達する。このため、時刻ｔ３においてヒステリシスコンパレータ２４の出力信号Ｓ１及びＡＮＤ回路２１の出力信号Ｓ３が再びHighレベルに切り替わり、スイッチング電源装置１が行うバースト動作は、スイッチング動作を許可する動作から、再度スイッチング動作を禁止する動作に切り替わる。その後、スイッチング電源装置１は、バースト制御信号Ｓ２がLowレベル（Ｌ）になるまで、スイッチング動作を禁止する動作と許可する動作とを繰り返す。

なお、上記のように、図１のスイッチング電源装置１では、制御ＩＣ １０のＣＯＭＰ端子に位相補償用のコンデンサを含む位相補償回路１１が接続されている。このため、図１のスイッチング電源装置１では、スイッチング動作の禁止期間から許可期間に切り替わるタイミングで直流電圧Ｖoutのアンダーシュートが大きくなり、許可期間から禁止期間に切り替わるタイミングで直流電圧Ｖoutのオーバーシュートが大きくなる。

スイッチング動作の禁止期間から許可期間に切り替わるタイミング（例えば図２の時刻ｔ２）では、ＣＯＭＰ端子の電圧Ｖcompは制御ＩＣ １０のＧＮＤ電位まで引き下げられている。このため、時刻ｔ２にスイッチング素子７のスイッチング動作を開始しても電圧Ｖcompがすぐには上昇せず、直流電圧Ｖoutを上昇させることが可能なオン幅になるまでに時間を要する。したがって、時刻ｔ２にスイッチング動作を開始しても、電圧Ｖcompが出力電圧Ｖoutを上昇させることが可能なオン幅になるまでは、直流電圧Ｖoutが低下し続けることとなり、直流電圧Ｖoutのアンダーシュートが起こる。

これに対し、スイッチング動作の許可期間から禁止期間に切り替わるタイミング（例えば図２の時刻ｔ３）では、その時点のオン幅によってはインダクタ６の電流が過剰になる。このため、時刻ｔ３にスイッチング素子７の動作を停止しても直流電圧Ｖoutの出力が続き、直流電圧Ｖoutのオーバーシュートが起こる。

このように、図１のスイッチング電源装置１では、バースト動作時に起こる直流電圧Ｖoutのアンダーシュート及びオーバーシュートが大きくなることがある。このため、図１のスイッチング電源装置１では、バースト動作時の直流電圧Ｖoutが後段のコンバータにおける入力電圧範囲を外れてしまうことがある。この状態は、後段のコンバータのスイッチング動作による変換効率の低下、すなわち電力損失の増大につながってしまう。

以下、バースト動作時に起こる直流電圧Ｖoutのアンダーシュート及びオーバーシュートを抑制することが可能なスイッチング電源装置１について説明する。

＜第１の実施形態＞
図３は、第１の実施形態に係るスイッチング電源装置の回路構成を示す図である。

図３のスイッチング電源装置１は、交流電源２と、フィルタ３と、ブリッジダイオード４と、入力コンデンサ５と、インダクタ６と、スイッチング素子７と、ダイオード８と、出力コンデンサ９と、制御ＩＣ １０とを含む。また、スイッチング電源装置１は、分圧抵抗Ｒ１，Ｒ２，Ｒ３，及びＲ４と、位相補償回路１１と、抵抗１２及び１３とを含む。

図３のスイッチング電源装置１は、図１のスイッチング電源装置１と同様、昇圧コンバータで構成される力率改善回路を含む。図３のスイッチング電源装置１における力率改善回路は、インダクタ６と、スイッチング素子７と、ダイオード８と、出力コンデンサ９と、制御ＩＣ １０とを含む。

なお、本実施形態に係るスイッチング電源装置１は、図３に示したように、制御ＩＣ １０に引き下げ回路５１の代わりにＶcompクランプ回路１００を設けた点を除き、図１のスイッチング電源装置１と同じ構成となっている。

Ｖcompクランプ回路１００は、第４のコンパレータ２４の出力信号Ｓ１と、外部から制御ＩＣ １０に入力される負荷状態を示す信号（バースト制御信号）Ｓ２とに基づいて、バースト動作時におけるＣＯＭＰ端子の電圧Ｖcompを所定の電圧範囲内にクランプする（制限する）。具体的には、スイッチング動作の禁止期間における電圧Ｖcompの下限値を制御ＩＣ １０におけるＧＮＤ電位よりも高い下限電圧Ｖclp_Lとし、スイッチング動作の許可期間における電圧Ｖcompの上限値を、非バースト動作時における電圧Ｖcompの電位よりも低い上限電圧Ｖclp_Hとする。

本実施形態のスイッチング電源装置１において、交流電源２から出力される正弦波電圧は、インダクタ及びコンデンサを含むフィルタ３を通過し、ブリッジダイオード４で全波整流される。全波整流後の電圧は、入力コンデンサ５によりスイッチング動作によるリップルが除去されて、力率改善回路に供給される。力率改善回路は、インダクタ６、スイッチング素子７、及び抵抗１２が直列に接続された回路にリップルが除去された全波整流電圧を入力し、制御ＩＣ １０によりスイッチング素子７のオン／オフを制御して交流電源２の力率を改善するとともに、ダイオード８及び出力コンデンサ９により整流・平滑して直流電圧Ｖoutを得る。

力率改善回路の制御ＩＣ １０は、リップルが除去された全波整流電圧と、出力された直流電圧Ｖoutと、スイッチング電源装置１の負荷の状態とに基づいて、スイッチング素子７のオン／オフを制御する制御回路を含む半導体装置である。スイッチング素子７としてＭＯＳＦＥＴを用いる場合、制御ＩＣ １０は、ＭＯＳＦＥＴのオン／オフを制御する信号（ＰＦＣ ＳＷ）を生成し、ＯＵＴ端子と接続されたＭＯＳＦＥＴ（スイッチング素子７）のゲートに出力する。

制御ＩＣ １０は、フリップフロップ回路１５により、スイッチング素子（ＭＯＳＦＥＴ）７のオン／オフを制御する信号（ＰＦＣ ＳＷ）を生成する。フリップフロップ回路１５は、ＲＳ型であり、第１のＯＲ回路１６からリセット（Ｒ）端子に入力される信号と、第２のＯＲ回路１７からセット（Ｓ）端子に入力される信号との組み合わせに応じた出力信号が、出力端子（Ｑ）から出力される。第１のＯＲ回路１６及び第２のＯＲ回路１７は、それぞれ、制御ＩＣ １０内に設けられている。

第１のＯＲ回路１６は、第１のコンパレータ（Comp1）１８の出力信号と、第２のコンパレータ（Comp2）１９の出力信号と、第３のコンパレータ（Comp3）２０の出力信号と、ＡＮＤ回路２１の出力信号Ｓ３との論理和を出力する。

第１のコンパレータ１８は、エラーアンプ２２の出力電圧Ｖcompと、ランプ発振器２３の出力電圧Ｖrampとの大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。電圧の大小関係がＶcomp＞Ｖrampである場合には、第１のコンパレータ１８は、Highレベルの信号を出力する。一方、電圧の大小関係がＶramp＞Ｖcompである場合には、第１のコンパレータ１８は、Lowレベルの信号を出力する。エラーアンプ２２及び位相補償回路１１は、力率改善回路が出力する直流電圧Ｖoutを分圧して得られる電圧と基準電圧との誤差に応じた第１の電圧を出力する第１の回路の一例である。また、ランプ発振器２３は、スイッチング素子がオンになると上昇する第２の電圧を出力する第２の回路の一例である。

第２のコンパレータ１９は、過電流保護を行うためのもので、レベルシフト回路２６の出力電圧Ｖlsと第３の内部基準電圧源Ｖth3の直流電圧Ｖth3との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。電圧の大小関係がＶls＞Ｖth3であれば、第２のコンパレータ１９は、Lowレベルの信号を出力する。一方、電圧の大小関係がＶth3＞Ｖlsであれば、第２のコンパレータ１９は、Highレベルの信号を出力する。

レベルシフト回路２６は、抵抗１２に流れる電流（インダクタ６に流れる電流に等しい）により発生する制御ＩＣ １０のＩＳ端子への入力電圧が負電圧であるので、これをプルアップして正電圧Ｖlsに変換する。抵抗１２に流れる電流が大きいほど正電圧Ｖlsは低くなり、抵抗１２に流れる電流が小さいほど正電圧Ｖlsは高くなる。これにより、インダクタ６に流れる電流が過電流の基準を超えるとＶth3＞Ｖlsとなり、第２のコンパレータ１９がHighレベルの信号を出力してフリップフロップ回路１５をリセットする。

第３のコンパレータ２０は、過電圧保護を行うためのもので、ＦＢ端子から入力された入力電圧Ｖout’と第４の内部基準電圧源Ｖth4の直流電圧Ｖth4との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。電圧の大小関係がＶout’＞Ｖth4であれば、第３のコンパレータ２０は、Highレベルの信号を出力してフリップフロップ回路１５をリセットする。一方、電圧の大小関係がＶth4＞Ｖout’であれば、第３のコンパレータ２０は、Lowレベルの信号を出力する。

ＡＮＤ回路２１は、第４のコンパレータ（ヒステリシスコンパレータ）２４の出力信号Ｓ１と、負荷状態を示す信号（バースト制御信号）Ｓ２との論理積Ｓ３を出力する。負荷状態を示す信号Ｓ２は、制御ＩＣ １０の外部に設けられた別の回路（図示せず）から入力される。

これに対し、第２のＯＲ回路１７は、遅延回路２７の出力信号とタイマー２８の出力信号との論理和を出力する。遅延回路２７は、第５のコンパレータ２９の出力信号を遅延させる回路である。第５のコンパレータ２９は臨界動作を実現するために、インダクタ６の電流がゼロとなるタイミングを検出するためのもので、非反転入力端子にはレベルシフト回路２６の出力電圧Ｖlsが入力されている。第５のコンパレータ２９の反転入力端子に入力されている基準電圧Ｖth5は、ゼロより少しだけ大きいインダクタ６の電流に相当する。インダクタ６の電流が基準電圧Ｖth5に相当する電流より小さくなると、第５のコンパレータ２９の出力はHighレベルになる。

遅延回路２７は、第５のコンパレータ２９の出力はHighレベルになるタイミングがインダクタ６の電流がゼロとなるタイミングではないことと、各素子の遅れ時間とを調整するためのものである。第５のコンパレータ２９の出力がHighレベルになってから遅延回路２７によって規定される遅延時間が経過するとフリップフロップ回路１５がセットされる。なお、出力のバタつきを防ぐため、第５のコンパレータ２９はヒステリシスコンパレータの構成となっている。タイマー２８は、スイッチング電源装置１の起動時にスイッチング動作を正常に立ち上げるためのもので、立ち上げ以外の動作には関係しない。

図４は、第１の実施形態に係るＶcompクランプ回路の構成を示す図である。

図４に示すように、本実施形態のＶcompクランプ回路１００は、２個のｐチャネルＭＯＳＦＥＴ １０１及び１０２と、２個のｎチャネルＭＯＳＦＥＴ １０３及び１０４と、２個の電流源１０５及び１０６とを含む。また、Ｖcompクランプ回路１００は、ＮＯＴ回路（インバータ）１０７と、２個の演算増幅器１０８及び１０９と、ＡＮＤ回路１１０と、ＯＲ回路１２０とを含む。

２個のｐチャネルＭＯＳＦＥＴ １０１及び１０２は、第１のｐチャネルＭＯＳＦＥＴ １０１のドレインと第２のｐチャネルＭＯＳＦＥＴ １０２のソースとが接続するよう直列に接続している。第１のｐチャネルＭＯＳＦＥＴ １０１のソースは、第１の電流源１０５を介して電源ＶＤＤに接続されている。第２のｐチャネルＭＯＳＦＥＴ １０２のドレインは、第１のｎチャネルＭＯＳＦＥＴ １０３のドレインと接続している。更に、第１のｐチャネルＭＯＳＦＥＴ １０１のバックゲート、及び第２のｐチャネルＭＯＳＦＥＴ １０２のバックゲートは、それぞれ、電源ＶＤＤに接続している。

２個のｎチャネルＭＯＳＦＥＴ １０３及び１０４は、第１のｎチャネルＭＯＳＦＥＴ １０３のソースと、第２のｎチャネルＭＯＳＦＥＴ １０４のドレインとが接続するよう直列に接続している。第１のｎチャネルＭＯＳＦＥＴ １０３のドレインは、上記のように、第２のｐチャネルＭＯＳＦＥＴ １０２のドレインと接続している。第２のｎチャネルＭＯＳＦＥＴ １０４のソースは第２の電流源１０６を介して接地している。更に、第１のｎチャネルＭＯＳＦＥＴ １０３のバックゲート、及び第２のｎチャネルＭＯＳＦＥＴ １０４のバックゲートは、それぞれ、接地している。

第１のｐチャネルＭＯＳＦＥＴ １０１のゲートには、ＯＲ回路１２０の出力が接続されている。ＯＲ回路１２０には、ＮＯＴ回路（インバータ）１０７によりバースト制御信号Ｓ２の論理レベルを反転させた信号と第４のコンパレータ２４の出力信号Ｓ１とが入力される。バースト制御信号Ｓ２は、上記のように、負荷の状態が軽負荷及び無負荷のいずれかである場合に、論理レベルがHigh（Ｈ）となる。一方、第４のコンパレータ２４の出力信号Ｓ１は、上述のように、バースト動作時におけるスイッチング動作の禁止期間（Ｓ１がHighレベル）と許可期間（Ｓ１がLowレベル）との切替を行う切替信号として機能する。この構成により、バースト動作時のスイッチング動作の許可期間のみ、第１のｐチャネルＭＯＳＦＥＴ １０１のゲートにLowレベルの信号が印加され、第１のｐチャネルＭＯＳＦＥＴ １０１がオンする。

第２のｐチャネルＭＯＳＦＥＴ １０２のゲートには、第１の演算増幅器（Amp1）１０８の出力信号が入力される。第１の演算増幅器１０８は、非反転入力端子（＋入力端子）に第２のｐチャネルＭＯＳＦＥＴ １０２のドレインが接続され、反転入力端子（−入力端子）に上限電圧Ｖclp_Hが入力される。第１のｐチャネルＭＯＳＦＥＴ １０１がオンしていると、第２のｐチャネルＭＯＳＦＥＴ １０２が活性化して第１の演算増幅器（Amp1）１０８の２つの入力を仮想短絡させる動作が行われるので、第２のｐチャネルＭＯＳＦＥＴ １０２のドレイン電圧Ｖ３が上限電圧Ｖclp_Hに等しくなる。この仮想短絡動作はスイッチング動作の許可期間に行われるので電圧Ｖ３を上昇させる方向に働くが、その速度は主に電流源１０５の電流の大きさにより律速される。このため、電圧Ｖ３はある程度時間をかけて上昇し、上限電圧Ｖclp_Hに達したところで仮想短絡動作が完了し、電圧Ｖ３は上限電圧Ｖclp_Hに固定される。なお、第１のｐチャネルＭＯＳＦＥＴ １０１がオフしていると第２のｐチャネルＭＯＳＦＥＴ １０２が不活性となるので、ＣＯＭＰ端子電圧Ｖcompは第１のｎチャネルＭＯＳＦＥＴ １０３のドレイン電圧Ｖ４に等しくなる。

第１のｎチャネルＭＯＳＦＥＴ １０３のゲートには、第２の演算増幅器（Amp2）１０９の出力信号が入力される。第２の演算増幅器１０９は、非反転入力端子に第１のｎチャネルＭＯＳＦＥＴ １０３のドレインが接続され、反転入力端子に下限電圧Ｖclp_Lが入力される。第２のｎチャネルＭＯＳＦＥＴ １０４がオンしていると、第１のｎチャネルＭＯＳＦＥＴ １０３が活性化して第２の演算増幅器（Amp1）１０９の２つの入力を仮想短絡させる動作が行われるので、第１のｎチャネルＭＯＳＦＥＴ １０３のドレイン電圧Ｖ４が下限電圧Ｖclp_Lに等しくなる。この仮想短絡動作はスイッチング動作の禁止期間に行われるので電圧Ｖ４を減少させる方向に働くが、その速度は電流源１０６の電流の大きさにより律速される。このため、電圧Ｖ４はある程度時間をかけて減少し、下限電圧Ｖclp_Lに達したところで仮想短絡動作が完了し、電圧Ｖ４は下限電圧Ｖclp_Lに固定される。なお、第２のｎチャネルＭＯＳＦＥＴ １０４がオフしていると第１のｎチャネルＭＯＳＦＥＴ １０３が不活性となるので、ＣＯＭＰ端子電圧Ｖcompは第２のｐチャネルＭＯＳＦＥＴ １０２のドレイン電圧Ｖ３に等しくなる。

第２のｎチャネルＭＯＳＦＥＴ １０４のゲートには、ＡＮＤ回路１１０の出力信号が入力される。ＡＮＤ回路１１０は、負荷の状態を示すバースト制御信号Ｓ２と、バースト動作時におけるスイッチング動作の禁止期間と許可期間との切替を行う信号Ｓ１との論理積を出力する。バースト制御信号Ｓ２は、上記のように、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベルとなり、その他の場合にはLowレベルとなる信号である。また、信号Ｓ１は、禁止期間を示す信号をHighレベルの信号とし、許可期間を示す信号をLowレベルの信号とする。この構成により、バースト動作時のスイッチング動作の禁止期間のみ、第２のｎチャネルＭＯＳＦＥＴ １０４のゲートにHighレベルの信号が印加され、第２のｎチャネルＭＯＳＦＥＴ １０４がオンする。

以下、図５を参照しながら、図４のＶcompクランプ回路１００を含む本実施形態のスイッチング電源装置１の動作を説明する。図５は、第１の実施形態に係るスイッチング電源装置におけるバースト動作を説明する波形図である。

図５には、図４のＶcompクランプ回路１００を含む本実施形態のスイッチング電源装置１が出力する直流電圧Ｖout、スイッチング素子７のオン／オフを制御する制御信号ＰＦＣ ＳＷ、ＣＯＭＰ端子の電圧Ｖcomp、及びバースト制御信号Ｓ２の時間変化を示している。

図５の波形図におけるバースト制御信号Ｓ２は、上記のように、制御ＩＣ １０の外部に設けられた別の回路から制御ＩＣ １０に入力される、スイッチング電源装置１の負荷状態を示す情報を含む信号である。バースト制御信号Ｓ２は、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベル（Ｈ）となり、他の状態である場合にはLowレベル（Ｌ）となる。すなわち、バースト制御信号Ｓ２がLowレベルの信号である場合、制御ＩＣ １０の動作状態は、バースト制御モードが有効になっていない状態（言い換えるとバースト動作を行わない通常の状態）となる。

図５に示した波形図では、時刻ｔ０から時刻ｔ１までの期間、バースト制御信号Ｓ２はLowレベル（Ｌ）である。このため、時刻ｔ０から時刻ｔ１までの期間に制御ＩＣ １０が行うスイッチング素子７のオン／オフの制御は、バースト動作を伴わない制御（いわゆる通常の制御）となる。また、Ｖcompクランプ回路１００の第１のｐチャネルＭＯＳＦＥＴ １０１と第２のｎチャネルＭＯＳＦＥＴ １０４がオフとなっているので、Ｖcompクランプ回路１００によるクランプ動作も行われない。このため、スイッチング素子７に入力される信号ＰＦＣ ＳＷは連続的にHigh（Ｈ）／Low（Ｌ）が切り替わり、ＣＯＭＰ端子の電圧Ｖcompは入力電圧Ｖout’と負荷状態とに応じた電圧Ｖ１で維持される。したがって、スイッチング電源装置１が出力する直流電圧Ｖoutは、所定の値（図５では３９０Ｖ）に維持される。

図５におけるＶout＝３９０Ｖはヒステリシスコンパレータ２４に入力されている基準電圧Ｖth2Hに相当し、Ｖ２は基準電圧Ｖth2Lに相当する。通常動作でＶoutが３９０Ｖに達しているので、時刻ｔ１ではヒステリシスコンパレータ２４の出力Ｓ１、すなわちスイッチング動作の禁止期間と許可期間との切替を行う切替信号Ｓ１がHighレベルになっている。

そして、時刻ｔ１において、例えば、制御ＩＣ １０の外部に設けられた他の回路において軽負荷及び無負荷のいずれかであることを検出すると、制御ＩＣ １０に入力されるバースト制御信号Ｓ２がLowレベル（Ｌ）からHighレベル（Ｈ）に切り替わる。これにより、制御ＩＣ １０では、バースト制御モードが有効となる。また、制御ＩＣ １０に入力されるバースト制御信号Ｓ２がHighレベル（Ｈ）に切り替わり切替信号Ｓ１がHighレベルになっていることから、Ｖcompクランプ回路１００における第１のｐチャネルＭＯＳＦＥＴ １０１がオフとなり、第２のｎチャネルＭＯＳＦＥＴ １０４がオンとなる。これにより、Ｖcompクランプ回路１００では、第２の演算増幅器（Amp2）１０９によりＣＯＭＰ端子の電圧Ｖcompを下限電圧Ｖclp_Lにクランプする回路が動作する。

時刻ｔ１でバースト制御モードが有効となりバースト動作を開始すると、切替信号Ｓ１がHighレベルになっているので、図５のように、スイッチング電源装置１は、まず、スイッチング素子７のスイッチング動作を禁止した状態で動作する。このため、時刻ｔ１以降、力率改善回路から出力される直流電圧Ｖoutは、時間の経過とともに低下する。また、スイッチング動作の禁止期間中はＣＯＭＰ端子の電圧Ｖcompも低下するが、Ｖcompクランプ回路１００において、第２の演算増幅器（Amp2）１０９によりＣＯＭＰ端子の電圧Ｖcompの下限を下限電圧Ｖclp_Lにクランプする回路が動作する。このため、スイッチング動作の禁止期間におけるＣＯＭＰ端子の電圧Ｖcompは、制御ＩＣ １０の接地電位よりも高い下限電圧Ｖclp_Lにクランプされる。

その後、直流電圧Ｖoutが所定の電位Ｖ２まで低下した時刻ｔ２において、ヒステリシスコンパレータ２４の出力Ｓ１がLowレベルに切り替わるため、スイッチング電源装置１が行うバースト動作は、スイッチング動作を禁止した動作からスイッチング動作を許可する動作に切り替わる。すなわち、スイッチング電源装置１は、時刻ｔ２に、スイッチング素子７のスイッチング動作を再開する。このとき、Ｖcompクランプ回路１００のＡＮＤ回路１１０に入力されるバースト制御信号Ｓ２はHighレベルの信号のままであるが、切替信号Ｓ１は許可期間を示すLowレベル（Ｌ）となっている。このため、ＡＮＤ回路１１０の出力信号はHighレベル（Ｈ）からLowレベル（Ｌ）に切り替わり、第２のｎチャネルＭＯＳＦＥＴ １０４はオフとなる。一方、切替信号Ｓ１が許可期間を示すLowレベルとなってＯＲ回路１２０の出力もLowレベルとなるため、第１のｐチャネルＭＯＳＦＥＴ １０１はオンする。これにより、時刻ｔ２以降、Ｖcompクランプ回路１００は、第１の演算増幅器１０８によりＣＯＭＰ端子の電圧Ｖcompの上限を上限電圧Ｖclp_Hにクランプする回路のみが動作するようになる。

時刻ｔ２を過ぎると、スイッチング電源装置１は、スイッチング素子７の動作を再開するため、直流電圧Ｖoutが上昇する。また、Ｖcompクランプ回路１００では、ＣＯＭＰ端子の電圧Ｖcompを引き下げる回路の動作が停止して、引き上げる回路が動作するためＣＯＭＰ端子の電圧Ｖcompは上昇するが、電圧Ｖcompは上限電圧Ｖclp_Hにクランプされる。このため、スイッチング動作の許可期間におけるＣＯＭＰ端子の電圧Ｖcompは、非バースト動作時の電圧Ｖ１よりも低い上限電圧Ｖclp_Hにクランプされる。

そして、直流電圧Ｖoutが所定の電位（図５では３９０Ｖ）に戻る時刻ｔ３において、ヒステリシスコンパレータ２４の出力Ｓ１がHighレベルに切り替わるため、スイッチング電源装置１が行うバースト動作は、スイッチング動作を許可する動作から、再度スイッチング動作を禁止する動作に切り替わる。その後、スイッチング電源装置１は、バースト制御信号Ｓ２がLowレベル（Ｌ）になるまで、スイッチング動作を禁止する動作と許可する動作とを繰り返す。

このように、本実施形態のスイッチング電源装置１では、バースト動作時におけるＣＯＭＰ端子の電圧Ｖcompの範囲を、上限電圧Ｖclp_Hから下限電圧Ｖclp_Lの範囲に制限する。このため、本実施形態のスイッチング電源装置１においてスイッチング動作を禁止した状態から許可する状態に切り替わる際のＣＯＭＰ端子の電圧Ｖcompは、図１のスイッチング電源装置１における切り替わり時点の電圧Ｖcomp（ＧＮＤ電位）よりも電位が高い状態にしておくことが可能となる。したがって、時刻ｔ２にスイッチング素子７のスイッチング動作を開始した後、ＣＯＭＰ端子の電圧Ｖcompが直流電圧Ｖoutを上昇させることが可能なオン幅になるまでの時間を短縮できる。また、ＣＯＭＰ端子の電圧Ｖcompで決まるスイッチング素子のオン時間が、スイッチング動作の禁止期間から許可期間に切り替わった直後でもゼロではない有意な長さになっているので、切り替わり直後における直流電圧Ｖoutのアンダーシュートを小さくすることが可能となる。

また、本実施形態のスイッチング電源装置１では、スイッチング動作の許可期間から禁止期間に切り替わるタイミング（時刻ｔ３）での電圧Ｖcompを、非バースト動作時の電位（Ｖ１）よりも低い上限電圧Ｖclp_Hにクランプしている。このため、本実施形態のスイッチング電源装置１では、スイッチング動作の許可期間から禁止期間に切り替わるタイミングにおけるインダクタ６の電流を低く抑えることが可能となり、直流電圧Ｖoutのオーバーシュートを小さくすることが可能となる。

すなわち、本実施形態のスイッチング電源装置１では、バースト動作時に直流電圧Ｖoutのアンダーシュート及びオーバーシュートが大きくなり直流電圧Ｖoutを出力することのできない期間が生じることを防ぐことが可能となる。このため、本実施形態の力率改善回路を含むスイッチング電源装置１によれば、後段のコンバータがスイッチング動作を行っても負荷に有効に出力電圧を送ることのできない期間がなくなる、もしくは短くなり、スイッチング損失が低減する。

なお、本実施形態のスイッチング電源装置１におけるＶcompクランプ回路１００は、図４に示した構成に限らず、適宜変更可能である。例えば、Ｖcompクランプ回路１００は、入力電圧の情報を含む信号Ｖinhに基づいて、バースト動作時におけるＣＯＭＰ端子の電圧Ｖcompの上限電圧Ｖclp_Hを変更可能にした回路であってもよい。

図６は、第１の実施形態に係るＶcompクランプ回路の別の構成を示す図である。

図６のＶcompクランプ回路１００は、図４のＶcompクランプ回路１００と同様、２個のｐチャネルＭＯＳＦＥＴ １０１及び１０２と、２個のｎチャネルＭＯＳＦＥＴ １０３及び１０４と、２個の電流源１０５及び１０６とを含む。また、図６のＶcompクランプ回路１００は、ＮＯＴ回路１０７と、第１の演算増幅器（Amp1）１０８と、第２の演算増幅器（Amp2）１０９と、ＡＮＤ回路１１０と、ＯＲ回路１２０とを含む。

図６のＶcompクランプ回路１００において図４のＶcompクランプ回路１００と異なる点は、第１の演算増幅器１０８に入力する上限電圧Ｖclp_Hを与える電圧源を、入力電圧の情報を含む信号Ｖinhに応じて上限電圧Ｖclp_Hの電位を変更可能な可変電圧源に変更した点である。ここで、入力電圧の情報を含む信号Ｖinhは、例えば、制御ＩＣ １０に入力される電圧Ｖinの分圧に対するピークホールド回路を設け、該ピークホールド回路の出力と電圧Ｖinピーク値の高低を判断する基準電圧とを比較して生成される信号である。この信号により、例えば交流電源２が１００Ｖ系の電源か２００Ｖ系の電源かを判断することができる。このように、上限電圧Ｖclp_Hを可変にすることにより、スイッチング動作の禁止期間から許可期間に切り替わった直後の直流電圧Ｖoutのオーバーシュートをより適切に抑制することが可能となる。このため、オーバーシュートにより直流電圧Ｖoutを出力することのできない期間を更に短くすることが可能となり、バースト動作時におけるスイッチング損失をより一層低減することが可能となる。

＜第２の実施形態＞
本実施形態では、図３のスイッチング電源装置１におけるＶcompクランプ回路１００についての更に別の構成について説明する。

図７は、第２の実施形態に係るＶcompクランプ回路の構成を示す図である。

図７に示すように、本実施形態のＶcompクランプ回路１００は、２個のｐチャネルＭＯＳＦＥＴ １０１及び１０２と、１個のｎチャネルＭＯＳＦＥＴ １０３と、１個の電流源１０５と、１個の引き抜き抵抗１１１とを含む。また、Ｖcompクランプ回路１００は、ＮＯＴ回路１０７と、１個の演算増幅器１０８と、２個のＡＮＤ回路１１０及び１１２と、ヒステリシスコンパレータ１１３と、ＯＲ回路１２０とを含む。

図４に示すＶcompクランプ回路１００の構成との違いは、図４のｎチャネルＭＯＳＦＥＴ １０４、演算増幅器１０９及び電流源１０６を削除するとともに、引き抜き抵抗１１１、ＡＮＤ回路１１２及びヒステリシスコンパレータ１１３を追加したことにある。以下、図４のものと同じ構成・動作については説明を省略し、異なる部分についての説明を行う。

ｎチャネルＭＯＳＦＥＴ １０３のゲートには、ＡＮＤ回路１１２の出力信号が入力される。ＡＮＤ回路１１２は、ＡＮＤ回路１１０の出力信号と、ヒステリシスコンパレータ１１３の出力信号との論理積を出力する。

ＡＮＤ回路１１０は、上記のように、スイッチング動作の禁止期間と許可期間とを切り替える切替信号Ｓ１とバースト制御信号Ｓ２との論理積を出力する。

ヒステリシスコンパレータ１１３は、ＣＯＭＰ端子の電圧Ｖcompと、下限電圧（Ｖclp_L又は（Ｖclp_L−ΔＶ））との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。ここで、下限電圧Ｖclp_Lと（Ｖclp_L−ΔＶ）におけるΔＶ（＞０）は、ヒステリシスコンパレータ１１３のヒステリシス電圧幅であり、電圧Ｖclp_Lと比べて小さい電圧である。ヒステリシスコンパレータ１１３は、非反転入力端子にＣＯＭＰ端子の電圧Ｖcompが入力され、反転入力端子に下限電圧Ｖclp_L又は（Ｖclp_L−ΔＶ）のいずれかがヒステリシスコンパレータ１１３の出力がHighレベルかLowレベルかによって選択されて入力される。このため、ヒステリシスコンパレータ１１３がHighレベルの信号を出力する場合、電圧Ｖcompが（Ｖclp_L−ΔＶ）まで低下するとヒステリシスコンパレータ１１３の出力がLowレベルに反転する。一方、ヒステリシスコンパレータ１１３がLowレベルの信号を出力する場合、電圧ＶcompがＶclp_Lまで上昇するとヒステリシスコンパレータ１１３の出力がHighレベルに反転する。

本実施形態のＶcompクランプ回路１００では、バースト制御信号Ｓ２及び切替信号Ｓ１がHighレベルであり、かつヒステリシスコンパレータ１１３の出力がHighレベルである場合に、ｎチャネルＭＯＳＦＥＴ １０３がオンとなる。バースト制御信号Ｓ２がHighレベル（Ｈ）である場合、バースト制御モードが有効となり、スイッチング電源装置１はバースト動作を行う。また、切替信号Ｓ１がHighレベルである場合、スイッチング電源装置１は、スイッチング素子７のスイッチング動作を禁止する。すなわち、ｎチャネルＭＯＳＦＥＴ １０３は、バースト動作のスイッチング動作を禁止した状態において、ヒステリシスコンパレータ１１３の出力がHighレベルのときオンとなり、ヒステリシスコンパレータ１１３の出力がLowレベルのときオフとなる。ｎチャネルＭＯＳＦＥＴ １０３は、ソースが引き抜き抵抗１１１を介して接地しており、ドレインがＣＯＭＰ端子と接続している。このため、ｎチャネルＭＯＳＦＥＴ １０３は、バースト動作において、図１のスイッチング電源装置１における引き下げ回路５１のＭＯＳＦＥＴ ２５と同等の機能を持つ。

以下、図８を参照しながら、図７のＶcompクランプ回路１００を含む第２の実施形態のスイッチング電源装置１の動作を説明する。図８は、第２の実施形態に係るスイッチング電源装置におけるバースト動作を説明する波形図である。

図８には、図７のＶcompクランプ回路１００を含む本実施形態のスイッチング電源装置１が出力する直流電圧Ｖout、スイッチング素子７のオン／オフを制御する制御信号ＰＦＣ ＳＷ、ＣＯＭＰ端子の電圧Ｖcomp、及びバースト制御信号Ｓ２の時間変化を示している。

図８の波形図におけるバースト制御信号Ｓ２は、上記のように、制御ＩＣ １０の外部に設けられた別の回路から制御ＩＣ １０に入力される、スイッチング電源装置１の負荷状態を示す情報を含む信号である。バースト制御信号Ｓ２は、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベル（Ｈ）となり、他の状態である場合にはLowレベル（Ｌ）となる。すなわち、バースト制御信号Ｓ２がLowレベルの信号である場合、制御ＩＣ １０の動作状態は、バースト制御モードが有効になっていない状態（言い換えるとバースト動作を行っていない通常の状態）となる。

図８に示した波形図では、時刻ｔ０から時刻ｔ１までの期間、バースト制御信号Ｓ２はLowレベル（Ｌ）である。このため、時刻ｔ０から時刻ｔ１までの期間に制御ＩＣ １０が行うスイッチング素子７のオン／オフの制御は、バースト動作を伴わない制御（いわゆる通常の制御）となる。また、Ｖcompクランプ回路１００の第１のｐチャネルＭＯＳＦＥＴ １０１とｎチャネルＭＯＳＦＥＴ １０３がオフとなっているので、Ｖcompクランプ回路１００によるクランプ動作も行われない。このため、スイッチング素子７に入力される信号ＰＦＣ ＳＷは連続的にHigh（Ｈ）／Low（Ｌ）が切り替わり、ＣＯＭＰ端子の電圧Ｖcompは入力電圧Ｖout’と負荷状態とに応じた電圧Ｖ１で維持される。したがって、スイッチング電源装置１が出力する直流電圧Ｖoutは、所定の値（図８では３９０Ｖ）に維持される。

図８におけるＶout＝３９０Ｖはヒステリシスコンパレータ２４に入力されている基準電圧Ｖth2Hに相当し、Ｖ２は基準電圧Ｖth2Lに相当する。通常動作でＶoutが３９０Ｖに達しているので、時刻ｔ１ではヒステリシスコンパレータ２４の出力Ｓ１、すなわちスイッチング動作の禁止期間と許可期間との切替を行う切替信号Ｓ１がHighレベルになっている。

そして、時刻ｔ１において、例えば、制御ＩＣ １０の外部に設けられた他の回路において軽負荷及び無負荷のいずれかであることを検出すると、制御ＩＣ １０に入力されるバースト制御信号Ｓ２がLowレベル（Ｌ）からHighレベル（Ｈ）に切り替わる。これにより、制御ＩＣ １０では、バースト制御モードが有効となる。また、制御ＩＣ １０に入力されるバースト制御信号Ｓ２がHighレベル（Ｈ）に切り替わり切替信号Ｓ１がHighレベルになっていることから、Ｖcompクランプ回路１００における第１のｐチャネルＭＯＳＦＥＴ １０１がオフを維持する。一方、時刻ｔ１ではＶcomp＞Ｖclp_Lであり、ヒステリシスコンパレータ１１３の出力がHighレベルであることから、ＡＮＤ回路１１０及び１１２の出力がHighレベルとなる。これにより、Ｖcompクランプ回路１００では、ｎチャネルＭＯＳＦＥＴ １０３がオンして、ＣＯＭＰ端子の電圧Ｖcompの引き下げ（プルダウン）動作が行われる。

時刻ｔ１でバースト制御モードが有効となりバースト動作を開始すると、切替信号Ｓ１がHighレベルになっているので、図８のように、スイッチング電源装置１は、まず、スイッチング素子７のスイッチング動作を禁止した状態で動作する。また、上述のように、時刻ｔ１及びその直後にヒステリシスコンパレータ１１３が出力する信号及びＡＮＤ回路１１０,１１２の出力はHighレベルの信号となる。このため、時刻ｔ１以降、Ｖcompクランプ回路１００は、ｎチャネルＭＯＳＦＥＴ １０３がオンとなり、ＣＯＭＰ端子の電圧Ｖcompを引き下げる回路が動作する。電圧Ｖcompが下限電圧Ｖclp_L−ΔＶまで引き下げられ、ヒステリシスコンパレータ１１３の出力がLowレベルとなってｎチャネルＭＯＳＦＥＴ １０３がオフすると、エラーアンプ２２の本来の機能によりＣＯＭＰ端子の電圧Ｖcompは上昇する。そして電圧Ｖcompが下限電圧Ｖclp_Lに達するとヒステリシスコンパレータ１１３の出力が再びHighレベルとなるため、電圧Ｖcompは減少に転ずる。以降、電圧Ｖcompは、図８に示したように、ヒステリシス電圧幅ΔＶに応じた電圧範囲Ｖclp_L〜（Ｖclp_L−ΔＶ）内での変動を繰り返す。このため、ヒステリシスコンパレータ１１３における基準電圧に対するヒステリシス電圧ΔＶを非常に小さい値とすることで、ＣＯＭＰ端子の電圧Ｖcompを、ほぼ所望の下限電圧Ｖclp_Lにクランプすることが可能となる。

その後、直流電圧Ｖoutが所定の電位Ｖ２まで低下した時刻ｔ２において、ヒステリシスコンパレータ２４の出力Ｓ１、すなわちスイッチング動作の禁止期間と許可期間との切替を行う切替信号Ｓ１がLowレベルになるので、スイッチング電源装置１が行うバースト動作は、スイッチング動作を禁止した動作からスイッチング動作を許可する動作に切り替わる。すなわち、スイッチング電源装置１は、時刻ｔ２に、スイッチング素子７のスイッチング動作を再開する。このとき、Ｖcompクランプ回路１００のＡＮＤ回路１１０及びＯＲ回路１２０に入力されるバースト制御信号Ｓ２はHighレベルの信号のままであるが、切替信号Ｓ１は許可期間を示すLowレベル（Ｌ）に切り替わることになる。このため、ＡＮＤ回路１１０及びＯＲ回路１２０の出力信号はHighレベル（Ｈ）からLowレベル（Ｌ）に切り替わり、ｐチャネルＭＯＳＦＥＴ １０１はオン、ｎチャネルＭＯＳＦＥＴ １０３はオフとなる。これにより、時刻ｔ２以降、Ｖcompクランプ回路１００は、演算増幅器１０８によりＣＯＭＰ端子の電圧Ｖcompの上限を上限電圧Ｖclp_Hにクランプする回路のみが動作するようになる。

時刻ｔ２を過ぎると、スイッチング電源装置１がスイッチング素子７の動作を再開するため、直流電圧Ｖoutが上昇する。また、Ｖcompクランプ回路１００では、ＣＯＭＰ端子の電圧Ｖcompを引き下げる回路の動作が停止し、引き上げる回路が動作するためＣＯＭＰ端子の電圧Ｖcompは上昇するが、演算増幅器１０８の仮想短絡により電圧Ｖcompは上限電圧Ｖclp_Hにクランプされる。このため、図８に示したように、スイッチング動作の許可期間における電圧Ｖcompは、非バースト動作時の電圧Ｖ１よりも低い上限電圧Ｖclp_Hにクランプされる。

そして、直流電圧Ｖoutが所定の電位（図８では３９０Ｖ）に戻る時刻ｔ３において、ヒステリシスコンパレータ２４の出力Ｓ１である切替信号Ｓ１がHighレベルになるので、スイッチング電源装置１が行うバースト動作は、スイッチング動作を許可する動作から、再度スイッチング動作を禁止する動作に切り替わる。その後、スイッチング電源装置１は、バースト制御信号Ｓ２がLowレベル（Ｌ）になるまで、スイッチング動作を禁止する動作と許可する動作とを繰り返す。

バースト制御信号Ｓ２がLowレベル（Ｌ）になると、ＡＮＤ回路２１の出力信号Ｓ３がLowレベルになってフリップフロップ回路１５のリセットが外れてスイッチングが再開される。また、ＡＮＤ回路１１０の出力がLowレベル、ＯＲ回路１２０の出力がHighレベルになって、ｐチャネルＭＯＳＦＥＴ １０１及びｎチャネルＭＯＳＦＥＴ １０３がともにオフするため、Ｖcompクランプ回路１００の機能は停止する。そのため、エラーアンプ２２の本来の機能によりＣＯＭＰ端子の電圧Ｖcompは、時刻ｔ０から時刻ｔ１までの期間と同様、上限電圧Ｖclp_Hよりも高い非バースト動作時の電圧Ｖ１に上昇する。

このように、本実施形態のスイッチング電源装置１では、バースト動作時におけるＣＯＭＰ端子の電圧Ｖcompの範囲を、上限電圧Ｖclp_Hから下限電圧Ｖclp_Lの範囲に制限する。このため、本実施形態のスイッチング電源装置１においてスイッチング動作を禁止した状態から許可する状態に切り替わる際のＣＯＭＰ端子の電圧Ｖcompは、図１のスイッチング電源装置１における切り替わり時点の電圧Ｖcomp（ＧＮＤ電位）よりも電位が高い状態にしておくことが可能となる。したがって、時刻ｔ２にスイッチング素子７のスイッチング動作を開始した後、ＣＯＭＰ端子の電圧Ｖcompが直流電圧Ｖoutを上昇させることが可能なオン幅になるまでの時間を短縮できる。また、ＣＯＭＰ端子の電圧Ｖcompで決まるスイッチング素子のオン時間が、スイッチング動作の禁止期間から許可期間に切り替わった直後でもゼロではない有意な長さになっているので、切り替わり直後における直流電圧Ｖoutのアンダーシュートを小さくすることが可能となる。

また、本実施形態のスイッチング電源装置１では、スイッチング動作の許可期間から禁止期間に切り替わるタイミング（時刻ｔ３）での電圧Ｖcompを、非バースト動作時の電位よりも低い上限電圧Ｖclp_Hにクランプしている。このため、本実施形態のスイッチング電源装置１では、スイッチング動作の許可期間から禁止期間に切り替わるタイミングにおけるインダクタ６の電流を低く抑えることが可能となり、直流電圧Ｖoutのオーバーシュートを小さくすることが可能となる。

すなわち、本実施形態のスイッチング電源装置１では、バースト動作時に直流電圧Ｖoutのアンダーシュート及びオーバーシュートが大きくなって後段のコンバータがスイッチング動作を行っても負荷に有効に出力電圧を送る期間が生じることを防ぐことが可能となる。このため、本実施形態の力率改善回路を含むスイッチング電源装置１によれば、バースト動作時における直流電圧Ｖcompを出力することのできない期間が短くなり、スイッチング損失が低減する。

なお、本実施形態のスイッチング電源装置１におけるＶcompクランプ回路１００は、図７に示した構成に限らず、適宜変更可能である。例えば、Ｖcompクランプ回路１００は、入力電圧の情報を含む信号Ｖinhに基づいて、バースト動作時におけるＣＯＭＰ端子の電圧Ｖcompの上限電圧Ｖclp_Hを変更可能にした回路であってもよい。

図９は、第２の実施形態に係るＶcompクランプ回路の別の構成を示す図である。

図９のＶcompクランプ回路１００は、２個のｐチャネルＭＯＳＦＥＴ １０１及び１０２と、２個のｎチャネルＭＯＳＦＥＴ １０３及び１０４と、１個の電流源１０５と、２個の引き抜き抵抗１１１及び１１５とを含む。また、Ｖcompクランプ回路１００は、３個のＮＯＴ回路１０７，１１８及び１１９と、演算増幅器１０８と、３個のＡＮＤ回路１１０，１１６及び１１７と、ＯＲ回路１２０と、ヒステリシスコンパレータ１１３とを含む。

２個のｐチャネルＭＯＳＦＥＴ １０１及び１０２は、第１のｐチャネルＭＯＳＦＥＴ １０１のドレインと第２のｐチャネルＭＯＳＦＥＴ １０２のソースとが接続するよう直列に接続している。第１のｐチャネルＭＯＳＦＥＴ １０１のソースは、第１の電流源１０５を介して電源ＶＤＤに接続されている。第２のｐチャネルＭＯＳＦＥＴ １０２のドレインは、ＣＯＭＰ端子と接続している。更に、第１のｐチャネルＭＯＳＦＥＴ １０１のバックゲート、及び第２のｐチャネルＭＯＳＦＥＴ １０２のバックゲートは、それぞれ、電源ＶＤＤに接続している。

第１のｎチャネルＭＯＳＦＥＴ １０３は、ドレインがＣＯＭＰ端子と接続している。また、第１のｎチャネルＭＯＳＦＥＴ１０３のソースは、引き抜き抵抗１１１の一端と接続している。引き抜き抵抗１１１の他端は接地している。更に、第１のｎチャネルＭＯＳＦＥＴ １０３のバックゲートは、接地している。

第２のｎチャネルＭＯＳＦＥＴ １０４は、ドレインがＣＯＭＰ端子と接続している。また、第２のｎチャネルＭＯＳＦＥＴ１０４のソースは、引き抜き抵抗１１５の一端と接続している。引き抜き抵抗１１５の他端は接地している。更に、第２のｎチャネルＭＯＳＦＥＴ １０４のバックゲートは、接地している。

第１のｐチャネルＭＯＳＦＥＴ １０１のゲートには、ＯＲ回路１２０の出力が入力される。ＯＲ回路１２０には、切替信号Ｓ１とＮＯＴ回路（インバータ）１０７によりバースト制御信号Ｓ２の論理レベルを反転させた信号とが入力される。バースト制御信号Ｓ２は、上記のように、負荷の状態が軽負荷及び無負荷のいずれかである場合に、論理レベルがHigh（Ｈ）となる。したがって、負荷の状態が軽負荷及び無負荷のいずれかであり、かつ切替信号Ｓ１がLowレベルの場合に、第１のｐチャネルＭＯＳＦＥＴ １０１のゲートには、Lowレベルの信号が印加される。

第２のｐチャネルＭＯＳＦＥＴ １０２のゲートには、演算増幅器（Amp1）１０８の出力信号が入力される。演算増幅器１０８、上限電圧Ｖclp_Hを与える電圧源、及び入力電圧の情報を含む信号Ｖinhにかかる機能や構成は図６に示すものと同様なので、詳細な説明は省略する。

第１のｎチャネルＭＯＳＦＥＴ １０３のゲートには、ＡＮＤ回路１１６の出力信号が入力される。ＡＮＤ回路１１６は、ＡＮＤ回路１１０の出力信号と、ヒステリシスコンパレータ１１３の出力信号と、入力電圧の情報を含む信号Ｖinhとの論理積を出力する。ＡＮＤ回路１１０は、上記のように、スイッチング動作の禁止期間と許可期間とを切り替える切替信号Ｓ１とバースト制御信号Ｓ２との論理積を出力する。ヒステリシスコンパレータ１１３と電圧源により与えられる下限電圧Ｖclp_L／（Ｖclp_L−ΔＶ）にかかる機能や構成は図７に示すものと同様なので、詳細な説明は省略する。また、ＡＮＤ回路１１６に入力される入力電圧の情報を含む信号Ｖinhは、第１のＮＯＴ回路１１８及び第２のＮＯＴ回路１１９により論理レベルを２度反転させることにより、クランプ回路１００に入力された時点での論理レベルの信号に戻ってＡＮＤ回路１１６に入力される。

第２のｎチャネルＭＯＳＦＥＴ １０４のゲートには、ＡＮＤ回路１１７の出力信号が入力される。ＡＮＤ回路１１７は、ＡＮＤ回路１１０の出力信号と、ヒステリシスコンパレータ１１３の出力信号と、入力電圧の情報を含む信号Ｖinhの反転信号との論理積を出力する。ＡＮＤ回路１１７に入力されるＡＮＤ回路１１０の出力信号、及びヒステリシスコンパレータ１１３の出力信号は、それぞれ、ＡＮＤ回路１１６に入力される出力信号と論理レベルが同一の信号である。これに対し、入力電圧の情報を含む信号Ｖinhの扱いについては、ＡＮＤ回路１１７には第１のＮＯＴ回路１１８により信号Ｖinhの論理レベルを反転させた信号が入力されて、ＡＮＤ回路１１６に入力される信号とは論理レベルが逆の信号が入力されるようになっている。すなわち、ＡＮＤ回路１１６とＡＮＤ回路１１７とは、両方の出力信号が同時にHighレベルとなることはない。

図９のＶcompクランプ回路１００では、例えば、入力電圧の情報を含む信号Ｖinhとして、前述のように交流電源２が１００Ｖ系の電源か２００Ｖ系の電源かを判断したHighレベルの信号又はLowレベルの信号を入力する。信号Ｖinhが、交流電源２が１００Ｖ系と判断した場合のLowレベルの信号であるとすると、ＡＮＤ回路１１７に入力される信号はHighレベルとなり、ＡＮＤ回路１１６に入力される信号はLowレベルとなる。また、信号Ｖinhが、交流電源２が２００Ｖ系と判断した場合のHighレベルの信号であるとすると、ＡＮＤ回路１１７に入力される信号はLowレベルとなり、ＡＮＤ回路１１６に入力される信号はHighレベルとなる。すなわち、図９のＶcompクランプ回路１００では、交流電源２が１００Ｖ系の電源か２００Ｖ系の電源かによって、ＣＯＭＰ端子の電圧Ｖcompを引き下げる回路を切り替えることが可能となる。このため、引き抜き抵抗１１１及び１１５の抵抗値を交流電源に応じて設定することにより、交流電源２が１００Ｖ系の電源もしくは２００Ｖ系のいずれであってもＣＯＭＰ端子の電圧Ｖcompの引き下げ速度を最適化することが可能となる。

なお、図３のスイッチング電源装置１は、上記の各実施形態に係る力率改善回路を含むスイッチング電源装置の一例に過ぎない。上記の力率改善回路（制御ＩＣ １０）を含むスイッチング電源装置１は、図３に示した構成に限らず、適宜変更可能である。また、図３の制御ＩＣ １０は、上記の各実施形態に係るＶcompクランプ回路１００を含む半導体装置の一例に過ぎない。制御ＩＣ １０は、図３に示した構成に限らず、適宜変更可能である。

更に、上記の各実施形態に係るＶcompクランプ回路１００は、図４、図６、図７、及び図９に示した構成に限らず、上記の各実施形態で説明した要旨を逸脱しない範囲において適宜変更可能である。

１ スイッチング電源装置
２ 交流電源
３ フィルタ
４ ブリッジダイオード
５ 入力コンデンサ
６ インダクタ
７ スイッチング素子
８ ダイオード
９ 出力コンデンサ
１０ 制御ＩＣ
１１ 位相補償回路
１２，１３ 抵抗
１５ フリップフロップ回路
１６，１７，１２０ ＯＲ回路
１８，１９，２０，２９ コンパレータ
２１，１１０，１１２，１１６，１１７ ＡＮＤ回路
２２ エラーアンプ
２３ ランプ発振器
２４，２９，１１３ ヒステリシスコンパレータ
２５ ＭＯＳＦＥＴ
２６ レベルシフト回路
２７ 遅延回路
２８ タイマー
５０ 出力電圧検出回路
５１ 引き下げ回路
１００ Ｖcompクランプ回路
１０１，１０２ ｐチャネルＭＯＳＦＥＴ
１０３，１０４ ｎチャネルＭＯＳＦＥＴ
１０５，１０６ 電流源
１０７，１１８，１１９ ＮＯＴ回路
１０８，１０９ 演算増幅器
１１１，１１５ 引き抜き抵抗

Claims (8)

1. スイッチング電源装置の負荷の状態が軽負荷及び無負荷のいずれかである場合に、出力電圧に基づいて、スイッチング素子のスイッチング動作を禁止する停止状態と、前記スイッチング素子のスイッチング動作を許可する動作状態とを切り替えるバースト動作を行う力率改善回路であって、
   前記出力電圧を分圧して得られる電圧と基準電圧との誤差に応じた第１の電圧を出力する第１の回路と、
   前記スイッチング素子のターンオンに同期して所定の初期値からの上昇を開始する第２の電圧を出力する第２の回路と、
   前記第２の電圧が前記第１の電圧に達すると前記スイッチング素子をオフにする第３の回路と、
   前記バースト動作を行っている間、前記停止状態における前記スイッチング素子のスイッチング動作の禁止により低下する前記第１の電圧の下限を前記力率改善回路における接地電圧よりも高い下限電圧にクランプするとともに、前記動作状態における前記スイッチング素子のスイッチング動作により上昇する前記第１の電圧の上限を上限電圧にクランプするクランプ回路と、を含む
   ことを特徴とする力率改善回路。
2. 請求項１に記載の力率改善回路であって、
   前記クランプ回路は、
   前記第１の電圧を前記上限電圧にクランプする第１の増幅器と、
   前記バースト動作の前記動作状態のときに前記第１の電圧を前記下限電圧にクランプする第２の増幅器と、を含む
   ことを特徴とする力率改善回路。
3. 請求項２に記載の力率改善回路であって、
   前記クランプ回路は、前記第１の増幅器に入力する前記上限電圧を与える電圧源を更に含み、該電圧源は、前記スイッチング電源装置の入力電圧に応じて前記上限電圧を変更可能な可変電圧源である
   ことを特徴とする力率改善回路。
4. 請求項１に記載の力率改善回路であって、
   前記クランプ回路は、前記バースト動作の前記動作状態のときに前記第１の電圧を前記上限電圧にクランプする増幅器と、
   前記バースト動作の前記停止状態のときに前記第１の電圧と前記下限電圧との比較結果に基づいて前記第１の電圧を引き下げる回路と、を含む
   ことを特徴とする力率改善回路。
5. 請求項４に記載の力率改善回路であって、
   前記第１の電圧を引き下げる回路は、前記第１の電圧と前記下限電圧を比較するとともに、前記下限電圧が第１の下限電圧と第２の下限電圧からなるヒステリシスコンパレータを含み、
   前記クランプ回路は、前記バースト動作の前記停止状態のときに、前記第１の電圧を、前記第１の下限電圧と前記第２の下限電圧との間で変動させる
   ことを特徴とする力率改善回路。
6. 請求項４に記載の力率改善回路であって、
   前記クランプ回路は、前記増幅器に入力する前記上限電圧を与える電圧源を更に含み、該電圧源は、前記スイッチング電源装置の入力電圧に応じて前記上限電圧を変更可能な可変電圧源である
   ことを特徴とする力率改善回路。
7. 請求項６に記載の力率改善回路であって、
   前記クランプ回路は、前記入力電圧の分圧が閾値以下である場合に前記第１の電圧を引き下げる第１の回路と、前記出力電圧を分圧して得られる前記電圧が閾値よりも高い場合に前記第１の電圧を引き下げる第２の回路とを含む
   ことを特徴とする力率改善回路。
8. スイッチング電源装置の負荷の状態が軽負荷及び無負荷のいずれかである場合に行う、出力電圧に基づいて、スイッチング素子のスイッチング動作を禁止する停止状態と、前記スイッチング素子のスイッチング動作を許可する動作状態とを切り替えるバースト動作を制御する半導体装置であって、
   前記出力電圧を分圧して得られる電圧と基準電圧との誤差に応じた第１の電圧を出力する第１の回路と、
   前記スイッチング素子のターンオンに同期して所定の初期値からの上昇を開始する第２の電圧を出力する第２の回路と、
   前記第２の電圧が第１の電圧に達すると前記スイッチング素子をオフにする信号を出力する第３の回路と、
   前記バースト動作を行っている間、前記停止状態における前記スイッチング素子のスイッチング動作の禁止により低下する前記第１の電圧の下限を前記半導体装置により制御される力率改善回路における接地電圧よりも高い下限電圧にクランプするとともに、前記動作状態における前記スイッチング素子のスイッチング動作により上昇する前記第１の電圧の上限を上限電圧にクランプするクランプ回路と、を含む
   ことを特徴とする半導体装置。

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