WO2022269871A1 - 電力変換装置の制御回路 - Google Patents

電力変換装置の制御回路 Download PDF

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Definitions

  • the present invention relates to a control circuit and control method for a power converter such as a DCDC converter, and the power converter.
  • VFM control is a control method that varies the switching frequency according to the magnitude of the load current. When the load current is small, the frequency becomes low and a switching operation stop section occurs. A technique is already known in which power supply to unnecessary circuits is stopped at this time to reduce current consumption of the entire device and improve efficiency at light load.
  • the object of the present invention is to solve the above problems, to stop the power supply to unnecessary circuits including the reference voltage source, the feedback resistor and the VFM control comparator, and to improve the efficiency at light loads compared to the prior art.
  • An object of the present invention is to provide a control circuit and control method for a power conversion device, and a power conversion device that can enhance
  • a control circuit for a power conversion device includes: A control circuit for a power conversion device that converts a first DC voltage into a predetermined second DC voltage and outputs it as an output voltage, a reference voltage source that generates a predetermined reference voltage; an output voltage detection circuit having a capacitor for charging the output voltage or a voltage corresponding thereto, and for detecting a drop in the output voltage based on the voltage of the capacitor and outputting a detection signal; a feedback voltage output circuit including two voltage dividing resistors connected in series with a voltage dividing ratio set according to the reference voltage and the output voltage, and outputting a feedback voltage obtained by dividing the output voltage; a voltage comparison circuit that compares the reference voltage with the feedback voltage and outputs a comparison result signal indicating the comparison result; and a drive control circuit for controlling intermittent operation according to the comparison result signal and the detection signal.
  • the control circuit and the like of the power converter according to the present invention by using the output voltage detection circuit using a new capacitor, the power supply for unnecessary circuits including the reference voltage source, the feedback resistor, and the VFM control comparator The supply can be stopped, and the efficiency at light load can be improved compared to the conventional technology.
  • FIG. 1 is a circuit diagram showing a configuration example of a step-up DCDC converter 1 and its control circuit 2 according to an embodiment
  • FIG. 2 is a circuit showing a configuration example of an output voltage detection circuit 20 of FIG. 1 and an operation example during a phase 1 switching period
  • 2 is a circuit showing a configuration example of an output voltage detection circuit 20 of FIG. 1 and an operation example during a switching stop period of phase 2
  • FIG. 2 is a flow chart showing control processing of the step-up DCDC converter executed by the control circuit 2 of FIG. 1
  • FIG. 2 is a timing chart showing operations of the step-up DCDC converter 1 and the control circuit 2 of FIG. 1;
  • the embodiment according to the present invention has the following features in the configuration and control operation in the switching stop period of the step-up DCDC converter. That is, the target output voltage is held in a capacitor built in the output voltage detection comparator. In the switching stop period, the held voltage is used as the reference voltage, and the output voltage is monitored directly without the voltage division by the feedback resistor. Therefore, the operation of the reference voltage source and the feedback resistor becomes unnecessary, and the power supply to them is stopped. can. Therefore, it is characterized by being able to further improve the efficiency at light load.
  • FIG. 1 is a circuit diagram showing a configuration example of a step-up DCDC converter 1 and its control circuit 2 according to an embodiment.
  • the step-up DCDC converter 1 is a non-isolated step-up DCDC converter, and comprises a P-channel MOS transistor Q1, an N-channel transistor Q2, and a gate driver circuit 14.
  • FIG. The control circuit 2 of the DCDC converter 1 includes a reference voltage source 11, a VFM control comparator 12, a drive control circuit 13, feedback voltage dividing resistors R1 and R2, a switch 15, and an output voltage detection circuit 20. configured with.
  • the feedback voltage dividing resistors R1 and R2 form a feedback voltage output circuit.
  • each of the comparators 12 compares the first voltage applied to the non-inverting input terminal with the second voltage applied to the inverting input terminal, and when the first voltage ⁇ the second voltage, While the H level output signal Sc1 as the comparison result signal is output, the L level output signal Sc1 as the comparison result signal is output when the first voltage ⁇ the second voltage.
  • the output voltage detection circuit 20 is a circuit using a switched capacitor circuit including the built-in capacitors C1 and C2 illustrated in FIGS. , and generates and outputs an H level or L level output signal Sc2 indicating the detection result.
  • the drive control circuit 13 is composed of a predetermined control logic circuit, and gates a drive control signal for on/off controlling the MOS transistors Q1 and Q2 during boosting operation, as will be described later, based on the input output signals Sc1 and Sc2. While outputting to the driver circuit 14, an H level ON/OFF signal Sonoff representing an ON signal for executing the boosting operation is output, and an L level ON/OFF signal representing an OFF signal for stopping the boosting operation when the boosting operation is not performed. It outputs the signal Sonoff. Further, the gate driver circuit 14 applies a predetermined gate signal to the gate of the MOS transistor Q1 or Q2 based on the drive control signal from the drive control circuit 13, thereby performing on/off control.
  • a typical VFM-controlled step-up DCDC converter is mainly used for applications that emphasize efficiency at light loads. It has a gate driver circuit 14 that amplifies and drives a voltage, MOS transistors Q1 and Q2, feedback voltage dividing resistors R1 and R2, and an inductor 18 . Further, as additional components in this embodiment, an output voltage detection circuit 20 having built-in capacitors C1 and C2 (see FIGS. 2A and 2B) and a switch 15 are provided. A series circuit of an inductor 18 and a MOS transistor Q1 is inserted between the input terminal T1 and the output terminal T2, and the connection point between the inductor 18 and the drain of the MOS transistor Q1 is the source and drain of the MOS transistor Q2. grounded through Smoothing capacitors (not shown), for example, are preferably connected between the input terminal T1 and the ground and between the output terminal T2 and the ground.
  • a DCDC converter is an example of a voltage regulator that outputs a constant output voltage Vout even if the input voltage Vin and load current fluctuate.
  • the step-up DCDC converter 1 is used when the output voltage is higher than the input voltage.
  • the switch 15 is in an ON state, an input voltage Vin of 1.5 V is applied, and a set voltage of 3 V is output as an output voltage Vout.
  • MOS transistors Q1 and Q2 are turned off.
  • the feedback voltage Vfb divided by the feedback voltage dividing resistors R1 and R2 also decreases. .
  • the drive control circuit 13 receives the inverted L-level output signal Sc1 and starts the boosting operation from the input voltage Vin to the output voltage Vout.
  • the MOS transistor Q2 is turned on by the gate signal from the gate driver circuit 14. At this time, the input voltage Vin causes a current to flow toward the ground (GND) through the inductor 18 and the MOS transistor Q2, thereby generating a magnetic field in the inductor 18 and charging energy.
  • GND ground
  • the gate signal from the gate driver circuit 14 turns off the MOS transistor Q2 and turns on the MOS transistor Q1.
  • a back electromotive force is generated in the inductor 18, and current flows from the input terminal T1 of the input voltage Vin to the output terminal T2 of the output voltage Vout through the MOS transistor Q1, thereby increasing the lowered output voltage. do.
  • the MOS transistor Q1 is turned off when the current due to the back electromotive force stops flowing.
  • the drive control circuit 13 repeats the above operations.
  • the output voltage Vout rises above the desired 3V
  • the feedback voltage Vfb rises above the reference voltage Vref
  • the signal of the VFM control comparator 12 is inverted again
  • the drive control circuit 13 stops the boosting operation.
  • the drive control circuit 13 when the boosting operation is stopped, the drive control circuit 13 outputs an L-level ON/OFF signal Sonoff representing an OFF signal to unnecessary circuit blocks, so that the step-up DCDC converter is activated. Suppress current consumption and improve efficiency at light loads.
  • the operations of the reference voltage source 11, the VFM control comparator 12, and the feedback voltage dividing resistors R1 and R2 for detecting a drop in the output voltage Vout cannot be stopped.
  • This embodiment is characterized by stopping the operation of the output voltage detection circuit 20 and turning off the switch 15 provided in the feedback voltage dividing resistors R1 and R2 when the boosting operation is stopped. Specifically, when a certain period of time has passed since the boosting operation stopped, the drive control circuit 13 outputs an L-level ON/OFF signal Sonoff representing an OFF signal to the reference voltage source 11, the VFM control comparator 12, and the switch 15 as well.
  • the output voltage detection circuit 20 detects a drop in the output voltage Vout.
  • FIG. 2A is a circuit showing a configuration example of the output voltage detection circuit 20 of FIG. 1 and an operation example during the switching period of phase 1.
  • FIG. 2B is a circuit showing a configuration example of the output voltage detection circuit 20 of FIG.
  • the output voltage detection circuit 20 is a circuit using a switched capacitor circuit, and includes DC voltage sources 21 and 22, a comparator 23, and a buffer circuit 24 consisting of two inverters 31 and 32 connected in series with each other. , built-in capacitors C1 and C2, switches SW1 to SW4, and a control circuit 30.
  • the switches SW1 to SW4 are composed of MOS transistors, for example.
  • the output voltage detection circuit 20 includes DC voltage sources 21 and 22, a comparator 23, a buffer circuit 24, a control circuit 30, a buffer circuit 24 composed of inverters 31 and 32, and a switch. built-in capacitors C1 and C2, which are built-in capacitors.
  • DC voltage source 21 has voltage V LS and DC voltage source 22 has voltage V DRP .
  • the output voltage Vout is connected to the positive terminal of the DC voltage source 21 and one end of the internal capacitor C1, and the negative electrode of the DC voltage source 21 is connected to the other end of the internal capacitor C1 and the non-inverting input terminal of the comparator 23 via the switch SW1.
  • the positive electrode of the DC voltage source 22 is connected to one end of the switch SW4 and one end of the built-in capacitor C2 via the switch SW2, and the negative electrode of the DC voltage source 22 and the other end of the switch SW4 are grounded.
  • the other end of the built-in capacitor C2 is connected to the inverting input terminal of the comparator 23 and also to the output terminal of the comparator 23 via the switch SW3.
  • An output signal from the output terminal of the comparator 23 is output through the buffer circuit 24 as an output signal Sc2.
  • a control circuit 30 generates control signals SS1 and SS2 having an inverse relationship with each other for controlling the operation of the switched capacitor circuit.
  • the control circuit 30 outputs an H level control signal SS1 to the switches SW1 to SW3 to turn on the switches SW1 to SW3, and outputs an L level control signal SS2 to the switch SW4. to turn off the switch SW4.
  • the control circuit 30 outputs an L level control signal SS1 to the switches SW1 to SW3 to turn off the switches SW1 to SW3, while outputting an H level control signal SS2 to the switch SW4. By doing so, the switch SW4 is turned on.
  • the switching period and the non-switching period are alternately repeated.
  • the switches SW1 to SW3 are turned on and the switch SW4 is turned off during the switching period of phase 1 in FIG. 2A.
  • the output voltage Vout VOUT1.
  • the two input terminals of the comparator 23 have the same potential. Accordingly, the two built-in capacitors C1 and C2 are charged with the voltage shown in FIG. 2A in a steady state. That is, the built-in capacitor C1 is charged to the voltage V LS and the built-in capacitor C2 is charged to the voltage (VOUT1 ⁇ V LS ⁇ V DRP ).
  • the reason why the voltage VLS and the output voltage of the comparator 23 are level-shifted is that the common-mode input level of the comparator 23 can be set to an arbitrary value, thereby facilitating the design of the comparator 23 .
  • the reference voltage output of voltage V DRP and voltage V LS is unnecessary, and it is preferable to turn off the DC voltage sources 21 and 22 in order to reduce current consumption.
  • the output voltage Vout is applied to the built-in capacitor C1 to precharge the built-in capacitor C1.
  • the voltage Vc1 at both ends thereof is applied to the non-inverting input terminal of the comparator 23 to detect a drop in the output voltage Vout. That is, the built-in capacitor C2 is precharged with a desired output voltage Vout, for example, 3V, and the voltage is applied to the inverting input terminal of the comparator 23 and used as the reference voltage of the comparator 23.
  • direct comparison of the output voltage Vout eliminates the need for voltage division by the feedback voltage dividing resistors R1 and R2, so the switch 15 can be turned off. As a result, their current consumption can be suppressed, and the efficiency at light load can be further increased.
  • FIG. 3 is a flow chart showing control processing of the step-up DCDC converter executed by the control circuit 2 of FIG.
  • the VFM control type step-up DCDC converter 1 is assumed to be in a start state when startup is completed and the output voltage has reached the set voltage. It is also assumed that an H-level ON/OFF signal Sonoff representing an ON signal has been output in the pre-processing of step S1.
  • step S1 when the output voltage Vout drops due to the load device connected to the output terminal T2, the feedback voltage Vfb obtained by dividing the output voltage Vout by the feedback voltage dividing resistors R1 and R2 also drops.
  • step S2 When feedback voltage Vfb falls below reference voltage Vref (YES in step S1), MOS transistors Q2 and Q1 are turned on/off to start boosting operation (step S2).
  • step S3 when the output voltage Vout rises due to the boosting operation and the feedback voltage Vfb becomes equal to or higher than the reference voltage Vref (YES in step S3), the boosting operation is stopped (step 45).
  • step S5 when the state in which the feedback voltage Vfb is equal to or higher than the reference voltage Vref continues for a predetermined time (for example, about 5 to 10 seconds) after the boosting is stopped, it is determined that the load is light (YES in step S5), and the reference voltage source 11, outputs an L-level ON/OFF signal Sonoff representing an OFF signal to the VFM control comparator 12, the switch 15, and other unnecessary circuit blocks (step S6), and proceeds to step S7. On the other hand, if NO in step S5, the process returns to step S1.
  • step S7 when the output voltage detection circuit 20 detects that the output voltage Vout ⁇ internal capacitor Vc1 (YES in step S7), an H-level ON/OFF signal Sonoff representing an ON signal is output to each block. (Step S8) and returns to step S1. Therefore, when the output voltage Vout drops, the regulation operation can be restarted by turning on the operations of the reference voltage source 11 and the feedback voltage dividing resistors R1 and R2.
  • FIG. 4 is a timing chart showing the operation of the step-up DCDC converter 1 and the control circuit 2 of FIG.
  • the periods of time t1-t2 and t3-t4 are the switching period T1
  • the periods of time t3-t4 and t5-t6 are the switching stop period T2.
  • the ON/OFF signal Sonoff output from the drive control circuit 13 is at the H level representing the ON signal, and the feedback voltage dividing resistors R1 and R2, the reference voltage source 11 and the VFM control comparator 12 are in the operating state (on state). is. (Son off 1).
  • the output signal Sc1 of the VFM control comparator 12 is inverted to H level, and the DCDC converter 1 stops switching (switching stop period T2). At this time, the output voltage Vout gradually decreases due to the load current. This slope depends on the value of the capacitance connected to the output terminal T2 and the magnitude of the load current (Vout2).
  • the reference voltage Vref drops to provide hysteresis. However, this is just an example, and there may be cases where hysteresis is not provided.
  • the built-in capacitors C1 and C2 of the output voltage detection circuit 20 stop charging and hold the reference voltage for detecting a drop in the output voltage.
  • the voltage Vc1 of the built-in capacitor C1 gradually drops due to leakage current and the like, but is within a range that does not pose a problem in detecting a drop in the output voltage (Vc12).
  • the charging of the built-in capacitors C1 and C2 and the holding operation may be started when an OFF signal is output as described below. That is, when the feedback voltage Vfb ⁇ reference voltage Vref, that is, when the state in which the output signal Sc1 of the VFM control comparator 12 is not reinverted to the L level continues for the “OFF determination period” (T3 in FIG. 4), the drive control circuit 13 turns OFF An L-level ON/OFF signal Sonoff representing the signal is output. This signal turns off the feedback voltage dividing resistors R1 and R2, the reference voltage source 11, and the VFM control comparator 12, leaving only the output voltage detection circuit 20 in operation. Therefore, the current consumption is very small (Sonoff2 in FIG. 3). When the output voltage Vout drops to a predetermined voltage value, the output signal Sc2 of the output voltage detection circuit 20 is inverted to H level, and an H level ON/OFF signal Sonoff representing an ON signal is output to each circuit block. and start the switching operation again.
  • Patent Document 1 discloses a method of holding a constant potential in a capacitor and stopping a bandgap reference, a reference bias circuit, and a reference voltage generation circuit when a timer is off, in order to improve power efficiency.
  • the embodiments of the present invention are similar in that the power efficiency is improved by turning off the bandgap reference circuit or the reference voltage source by holding the voltage in the capacitor.
  • the feedback resistor cannot be turned off and current consumption occurs, the problem of still low power efficiency has not been resolved.
  • an output voltage detection circuit 20 having built-in capacitors C1 and C2 is newly provided.
  • the built-in capacitor C1 is biased with a target output voltage during the switching operation, and is held at a predetermined voltage value during the switching stop period T2.
  • a decrease in the output voltage Vout can be detected using the held target output voltage as a reference voltage.
  • the feedback voltage dividing resistors R1 and R2 are not required. Therefore, the operation of the reference voltage source 11 and feedback voltage dividing resistors R1 and R2 becomes unnecessary and can be turned off. The operation of not only the voltage source 11 but also the voltage dividing resistors R1 and R2 for feedback can be turned off, and the efficiency at light load can be improved more than the prior art.
  • the control circuit and the like of the power converter according to the present invention by using the output voltage detection circuit using a new capacitor, the reference voltage source, the feedback voltage dividing resistor, and the VFM control Power supply to unnecessary circuits including the comparator can be stopped, and efficiency at light load can be improved compared to the conventional technology.

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Abstract

電力変換装置の制御回路は、第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御回路である。電力変換装置の制御回路は、所定の基準電圧を発生する基準電圧源と、出力電圧又はそれに対応する電圧を充電するキャパシタを有し、キャパシタの電圧に基づいて、出力電圧の低下を検出して検出信号を出力する出力電圧検出回路と、基準電圧及び出力電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を含み、出力電圧を分圧した帰還電圧を出力する帰還電圧出力回路と、基準電圧を帰還電圧と比較し、比較結果を示す比較結果信号を出力する電圧比較回路と、比較結果信号及び検出信号に応じて間欠動作の制御を行う駆動制御回路とを備える。

Description

電力変換装置の制御回路
　本発明は、例えばＤＣＤＣコンバータ等の電力変換装置の制御回路及び制御方法と、前記電力変換装置とに関する。
　ＤＣＤＣコンバータの制御方法の一つにＶＦＭ（Variable Frequency Modulation）制御と呼ばれるものがある。ＶＦＭ制御は負荷電流の大きさに応じてスイッチング周波数を変動させる制御方法である。負荷電流が小さいときは周波数を低くなり、スイッチング動作停止区間が発生する。このときに不必要な回路に対する電源供給を停止することで、装置全体の消費電流を減らし、軽負荷時の効率を上げる技術が既に知られている。
特許第６４６０５９２号公報
　しかし、今までのＶＦＭ制御のＤＣＤＣコンバータでは、スイッチング動作停止区間においても出力電圧を維持するために、負荷電流による出力電圧の低下を検出する必要がある。従って、基準電圧源、帰還抵抗、ＶＦＭ制御コンパレータに対する電源供給を停止することができず、これらの消費電流により軽負荷時の効率が低下するという問題点があった。
　本発明の目的は以上の問題点を解決し、基準電圧源、帰還抵抗及びＶＦＭ制御コンパレータを含めた不要回路の電源供給を停止することができ、従来技術に比較して軽負荷時の効率を高めることができる電力変換装置の制御回路及び制御方法、並びに電力変換装置を提供することにある。
　本発明の一態様に係る電力変換装置の制御回路は、
　第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御回路であって、
　所定の基準電圧を発生する基準電圧源と、
　前記出力電圧又はそれに対応する電圧を充電するキャパシタを有し、前記キャパシタの電圧に基づいて、前記出力電圧の低下を検出して検出信号を出力する出力電圧検出回路と、
　前記基準電圧及び前記出力電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を含み、前記出力電圧を分圧した帰還電圧を出力する帰還電圧出力回路と、
　前記基準電圧を前記帰還電圧と比較し、比較結果を示す比較結果信号を出力する電圧比較回路と、
　前記比較結果信号及び前記検出信号に応じて間欠動作の制御を行う駆動制御回路とを備える。
　従って、本発明に係る電力変換装置の制御回路等によれば、新たにキャパシタを用いた出力電圧検出回路を使用することで、基準電圧源、帰還抵抗及びＶＦＭ制御コンパレータを含めた不要回路に対する電源供給を停止することができ、従来技術に比較して軽負荷時の効率を高めることができる。
実施形態に係る昇圧型ＤＣＤＣコンバータ１とその制御回路２の構成例を示す回路図である。 図１の出力電圧検出回路２０の構成例及びフェーズ１のスイッチング期間の動作例を示す回路である。 図１の出力電圧検出回路２０の構成例及びフェーズ２のスイッチング停止期間の動作例を示す回路である。 図１の制御回路２により実行される昇圧型ＤＣＤＣコンバータの制御処理を示すフローチャートである。 図１の昇圧型ＤＣＤＣコンバータ１及び制御回路２の動作を示すタイミングチャートである。
　以下、本発明に係る実施形態及び変形例について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
（発明者の知見）
　本発明に係る実施形態は、昇圧型ＤＣＤＣコンバータのスイッチング停止区間における構成及び制御動作に際して、以下の特徴を有する。すなわち、出力電圧検出コンパレータに内蔵されたキャパシタに、目標とする出力電圧を保持しておく。スイッチング停止区間では保持された前記電圧を基準電圧とし、出力電圧のモニターは帰還抵抗による分圧を介さずに直接行うため、基準電圧源及び帰還抵抗の動作は不要となり、それらに対する電源供給を停止できる。従って、軽負荷時の効率をより高めることができることが特徴になっている。
（実施形態）
　図１は実施形態に係る昇圧型ＤＣＤＣコンバータ１とその制御回路２の構成例を示す回路図である。図１において、昇圧型ＤＣＤＣコンバータ１は非絶縁昇圧型ＤＣＤＣコンバータであって、ＰチャネルＭＯＳトランジスタＱ１，ＮチャネルトランジスタＱ２と、ゲートドライバ回路１４とを備えて構成される。また、ＤＣＤＣコンバータ１の制御回路２は、基準電圧源１１と、ＶＦＭ制御コンパレータ１２と、駆動制御回路１３と、帰還用分圧抵抗Ｒ１，Ｒ２と、スイッチ１５と、出力電圧検出回路２０とを備えて構成される。ここで、帰還用分圧抵抗Ｒ１，Ｒ２は、帰還電圧出力回路を構成する。
　ここで、コンパレータ１２はそれぞれ、非反転入力端子に印加される第１の電圧を反転入力端子に印加される第２の電圧と比較して、第１の電圧≧第２の電圧のときに、比較結果信号であるＨレベルの出力信号Ｓｃ１を出力する一方、第１の電圧＜第２の電圧のときに、比較結果信号であるＬレベルの出力信号Ｓｃ１を出力する。出力電圧検出回路２０は、図２Ａ及び図２Ｂで図示された内蔵キャパシタＣ１，Ｃ２を含むスイッチトキャパシタ回路を用いた回路であって、出力電圧Ｖｏｕｕｔ又はそれに対応する電圧を充電する内蔵キャパシタＣ１，Ｃ２の電圧に基づいて、出力電圧Ｖｏｕｔの低下を検出して、検出結果を示すＨレベル又はＬレベルの出力信号Ｓｃ２を発生して出力する。
　駆動制御回路１３は所定の制御ロジック回路で構成され、入力される出力信号Ｓｃ１，Ｓｃ２に基づいて、後述するように、昇圧動作時にＭＯＳトランジスタＱ１，Ｑ２をオンオフ制御するための駆動制御信号をゲートドライバ回路１４に出力するとともに、昇圧動作を実行するＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力する一方、昇圧の非動作時に昇圧動作を停止するＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力する。さらに、ゲートドライバ回路１４は、駆動制御回路１３からの駆動制御信号に基づいて、ＭＯＳトランジスタＱ１又はＱ２のゲートに所定のゲート信号を印加することで、オンオフ制御する。
　一般的なＶＦＭ制御の昇圧ＤＣＤＣコンバータは、主に軽負荷時の効率を重視するアプリケーションに使用され、基準電圧源１１、ＶＦＭ制御コンパレータ１２、例えば制御ロジック回路で構成される駆動制御回路１３、ゲート電圧を増幅して駆動するゲートドライバ回路１４、ＭＯＳトランジスタＱ１，Ｑ２、帰還用分圧抵抗Ｒ１，Ｒ２、インダクタ１８を備えている。また、本実施形態における追加の構成として、内蔵キャパシタＣ１，Ｃ２（図２Ａ、図２Ｂ参照）を有する出力電圧検出回路２０とスイッチ１５を備えている。ここで、入力端子Ｔ１と出力端子Ｔ２との間に、インダクタ１８と、ＭＯＳトランジスタＱ１の直列回路が挿入され、インダクタ１８とＭＯＳトランジスタＱ１のドレインとの接続点はＭＯＳトランジスタＱ２のソース及びドレインを介して接地される。なお、好ましくは、入力端子Ｔ１と接地との間、並びに、出力端子Ｔ２と接地との間には、例えば平滑用キャパシタ（図示せず）が接続される。
　まず、一般的なＶＦＭ制御の昇圧ＤＣＤＣコンバータの動作を以下に説明する。
　ＤＣＤＣコンバータとは入力電圧Ｖｉｎ及び負荷電流が変動しても一定の出力電圧Ｖｏｕｔを出力する電圧レギュレータの一例である。特に、出力電圧が入力電圧よりも高い場合は昇圧ＤＣＤＣコンバータ１を用いる。前提としてスイッチ１５はオン状態とし、一例として入力電圧Ｖｉｎとして１．５Ｖが印加され、出力電圧Ｖｏｕｔとして、設定された３Ｖの電圧が出力されるとする。また、基準電圧源１１の基準電圧Ｖｒｅｆは１Ｖに設定され、帰還用分圧抵抗Ｒ１，Ｒ２の分圧比は、Ｒ１：Ｒ２＝２：１で出力電圧の３分の１が帰還電圧Ｖｆｂとして出力される。ＤＣＤＣコンバータ１は基準電圧Ｖｒｅｆ＝帰還電圧Ｖｆｂとなるように帰還制御を行う。従って、基準電圧Ｖｒｅｆ×３＝３Ｖが出力電圧の設定値となる。ここで、初期状態として、ＭＯＳトランジスタＱ１，Ｑ２をオフ状態とする。
　まず、出力電圧Ｖｏｕｔの出力端子Ｔ２に接続された負荷装置などの負荷が増大して出力電圧Ｖｏｕｔが低下した場合、帰還用分圧抵抗Ｒ１，Ｒ２にて分圧された帰還電圧Ｖｆｂも低下する。例えば、出力電圧Ｖｏｕｔが３Ｖから２．７Ｖだけ低下した場合、帰還電圧Ｖｆｂは０．９Ｖとなる。このとき、ＶＦＭ制御コンパレータ１２は、帰還電圧Ｖｆｂ＝０．９Ｖを基準電圧Ｖｒｅｆ＝１Ｖと比較して、Ｖｆｂ＜Ｖｒｅｆとなり、出力電圧Ｖｏｕｔが低下したと判定してＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１をＨレベルからＬレベルに反転させる。次に、駆動制御回路１３は、前記反転したＬレベルの出力信号Ｓｃ１を受信して、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔへの昇圧動作を開始する。ここで、主として、以下の３つの動作フェーズＰ１～Ｐ３がある。
　フェーズＰ１として、ＭＯＳトランジスタＱ２を、ゲートドライバ回路１４からのゲート信号によりオンさせる。このとき、入力電圧Ｖｉｎにより、インダクタ１８及びＭＯＳトランジスタＱ２を介して接地（ＧＮＤ）方向に電流が流れることにより、インダクタ１８に磁界が発生してエネルギーがチャージされる。
　フェーズＰ２として、ゲートドライバ回路１４からのゲート信号により、ＭＯＳトランジスタＱ２はオフされ、ＭＯＳトランジスタＱ１はオンされる。このとき、インダクタ１８には逆起電力が発生し、入力電圧Ｖｉｎの入力端子Ｔ１から出力電圧Ｖｏｕｔの出力端子Ｔ２の方向へＭＯＳトランジスタＱ１を介して電流が流れることにより、低下した出力電圧が上昇する。
　フェーズＰ３として、前記の逆起電力による電流が流れなくなった時点で、ＭＯＳトランジスタＱ１がオフされる。
　以上の動作を駆動制御回路１３は繰り返して行う。出力電圧Ｖｏｕｔが所望の３Ｖ以上上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上となり、ＶＦＭ制御コンパレータ１２の信号が再度反転した場合、駆動制御回路１３は昇圧動作を停止する。
　一般的に、昇圧動作を停止している場合、駆動制御回路１３は不要な回路ブロックに対して、ＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力することで、当該昇圧型ＤＣＤＣコンバータの消費電流を抑制し、軽負荷時の効率を高くする。しかし、出力電圧Ｖｏｕｔの低下を検出するための、基準電圧源１１、ＶＦＭ制御コンパレータ１２、帰還用分圧抵抗Ｒ１，Ｒ２の動作を停止させることはできない。
　本実施形態では、昇圧動作停止時に、出力電圧検出回路２０の動作を停止し、帰還用分圧抵抗Ｒ１，Ｒ２に設けられたスイッチ１５をオフさせることを特徴としている。具体的には、昇圧動作が停止して一定時間を経た場合、駆動制御回路１３は基準電圧源１１、ＶＦＭ制御コンパレータ１２及びスイッチ１５にもＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力し、出力電圧Ｖｏｕｔの低下検出は出力電圧検出回路２０にて行うように構成した。
　図２Ａは図１の出力電圧検出回路２０の構成例及びフェーズ１のスイッチング期間の動作例を示す回路である。また、図２Ｂは図１の出力電圧検出回路２０の構成例及びフェーズ２のスイッチング停止期間の動作例を示す回路である。
　まず、図２Ａ及び図２Ｂを参照して、の出力電圧検出回路２０の構成について以下に説明する。
　出力電圧検出回路２０は、スイッチドキャパシタ回路を用いた回路であって、直流電圧源２１，２２と、コンパレータ２３と、互いに直列に接続された２個のインバータ３１，３２からなるバッファ回路２４と、内蔵キャパシタＣ１，Ｃ２と、スイッチＳＷ１～ＳＷ４と、制御回路３０とを備えて構成される。ここで、スイッチＳＷ１～ＳＷ４は例えばＭＯＳトランジスタで構成される。
　図２Ａ及び図２Ｂにおいて、出力電圧検出回路２０は、直流電圧源２１，２２と、コンパレータ２３と、バッファ回路２４と、制御回路３０と、インバータ３１，３２より構成されるバッファ回路２４と、スイッチドキャパシタである内蔵キャパシタＣ１，Ｃ２とを備えて構成される。直流電圧源２１は電圧ＶＬＳを有し、直流電圧源２２は電圧ＶＤＲＰを有する。
　出力電圧Ｖｏｕｔは直流電圧源２１の正極及び内蔵キャパシタＣ１の一端に接続され、直流電圧源２１の負極はスイッチＳＷ１を介して内蔵キャパシタＣ１の他端及びコンパレータ２３の非反転入力端子に接続される。直流電圧源２２の正極はスイッチＳＷ２を介してスイッチＳＷ４の一端及び内蔵キャパシタＣ２の一端に接続され、直流電圧源２２の負極及びスイッチＳＷ４の他端は接地される。内蔵キャパシタＣ２の他端はコンパレータ２３の反転入力端子に接続されるとともに、スイッチＳＷ３を介してコンパレータ２３の出力端子に接続される。コンパレータ２３の出力端子からの出力信号はバッファ回路２４を介して、出力信号Ｓｃ２として出力される。
　制御回路３０は当該スイッチドキャパシタ回路の動作を制御するための、互いに反転関係を有する制御信号ＳＳ１，ＳＳ２を発生する。制御回路３０は、フェーズ１のスイッチング期間において、Ｈレベルの制御信号ＳＳ１をスイッチＳＷ１～ＳＷ３に出力することでスイッチＳＷ１～ＳＷ３をオンする一方、Ｌレベルの制御信号ＳＳ２をスイッチＳＷ４に出力することでスイッチＳＷ４をオフする。また、制御回路３０は、フェーズ２のスイッチング期間において、Ｌレベルの制御信号ＳＳ１をスイッチＳＷ１～ＳＷ３に出力することでスイッチＳＷ１～ＳＷ３をオフする一方、Ｈレベルの制御信号ＳＳ２をスイッチＳＷ４に出力することでスイッチＳＷ４をオンする。ここで、スイッチング期間とスイッチング停止期間とは互いに交互に繰り返される。
　以上のように構成された出力電圧検出回路２０においては、図２Ａのフェーズ１のスイッチング期間において、スイッチＳＷ１～ＳＷ３がオンされ、スイッチＳＷ４がオフされる。ここで、出力電圧Ｖｏｕｔ＝ＶＯＵＴ１とする。コンパレータ２３の出力信号をスイッチＳＷ３を介して反転入力端子に帰還することで、コンパレータ２３の２個の入力端子は同電位となる。そして、それに応じて２つの内蔵キャパシタＣ１，Ｃ２には、定常状態で、図２Ａで示した電圧が充電される。すなわち、内蔵キャパシタＣ１は電圧ＶＬＳに充電され、内蔵キャパシタＣ２は電圧（ＶＯＵＴ１－ＶＬＳ－ＶＤＲＰ）に充電される。
　次いで、図２Ｂのフェーズ２のスイッチング停止期間においては、スイッチＳＷ１～ＳＷ３がオフされ、スイッチＳＷ４がオンされる。ここで、出力電圧Ｖｏｕｔ＝ＶＯＵＴ２とし、コンパレータ２３の２個の入力端子における電位に注目すると、
［数１］
ＶＯＵＴ２－ＶＬＳ＜ＶＯＵＴ１－ＶＬＳ－ＶＤＲＰ
すなわち、
［数２］
ＶＯＵＴ２＜ＶＯＵＴ１－ＶＤＲＰ
となったときに、コンパレータ２３の出力信号はロジック反転する。つまり、出力電圧Ｖｏｕｔはスイッチング期間の電圧ＶＯＵＴ１から電圧ＶＤＲＰだけ低下した時点で反転する。
　以上説明したように、出力電圧検出回路２０のフェーズ２において、出力電圧Ｖｏｕｔがフェーズ１の出力電圧Ｖｏｕｔ＝ＶＯＵＴ１から電圧ＶＤＲＰだけ下がったとき、コンパレータ２３の出力信号が反転する。ここで、電圧ＶＬＳ及びコンパレータ２３の出力電圧をレベルシフトさせる理由は、コンパレータ２３の同相入力レベルを任意の値にすることで、コンパレータ２３の設計を容易にするためである。なお、フェーズ２のときは電圧ＶＤＲＰ及び電圧ＶＬＳの基準電圧出力は不要であり、消費電流を下げるために、直流電圧源２１，２２の電源をオフ状態にすることが好ましい。
　出力電圧検出回路２０においては、出力電圧Ｖｏｕｔは内蔵キャパシタＣ１に印加されて、内蔵キャパシタＣ１が予め充電される。その両端電圧Ｖｃ１はコンパレータ２３の非反転入力端子に印加されて、出力電圧Ｖｏｕｔの低下検出を行う。すなわち、内蔵キャパシタＣ２に所望の出力電圧Ｖｏｕｔ、例えば３Ｖがあらかじめチャージされ、その電圧をコンパレータ２３の反転入力端子に印加してコンパレータ２３の基準電圧として用いる。従って、基準電圧源１１が不要となり、その動作を停止することができる。一方で、出力電圧Ｖｏｕｔを直接比較することにより帰還用分圧抵抗Ｒ１，Ｒ２にて分圧する必要はなくなるため、スイッチ１５をオフすることができる。その結果、それらの消費電流を抑制することができ、軽負荷時の効率をさらに高くすることができる。
　図３は図１の制御回路２により実行される昇圧型ＤＣＤＣコンバータの制御処理を示すフローチャートである。ここで、ＶＦＭ制御型昇圧ＤＣＤＣコンバータ１について、説明を容易にするため、スタートアップが完了し出力電圧が設定電圧に到達済の場合を開始状態と仮定する。また、ステップＳ１の前置処理において、ＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆが出力されているものとする。
　図３において、まず、出力端子Ｔ２に接続された負荷装置により出力電圧Ｖｏｕｔが低下した場合、帰還用分圧抵抗Ｒ１，Ｒ２により出力電圧Ｖｏｕｔが分圧された帰還電圧Ｖｆｂも低下する。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回ると（ステップＳ１でＹＥＳ）、ＭＯＳトランジスタＱ２，Ｑ１をオン／オフさせ、昇圧動作を開始する（ステップＳ２）。次いで、昇圧動作により出力電圧Ｖｏｕｔが上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上となった場合（ステップＳ３でＹＥＳ）、昇圧動作を停止する（ステップ４５）
　さらに、昇圧停止後、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上になった状態が所定時間（例えば、５～１０秒程度）継続した場合、軽負荷時と判断し（ステップＳ５でＹＥＳ）、基準電圧源１１、ＶＦＭ制御コンパレータ１２、スイッチ１５、その他不要な回路ブロックに対してＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力し（ステップＳ６）ステップＳ７に進む。一方、ステップＳ５でＮＯのときはステップＳ１に戻る。
　ステップＳ７では、出力電圧検出回路２０により出力電圧Ｖｏｕｔ＜内蔵キャパシタＶｃ１を検出した場合（ステップＳ７でＹＥＳ）、前記の各ブロックに対してＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力し（ステップＳ８）、ステップＳ１に戻る。従って、出力電圧Ｖｏｕｔが低下した場合は、基準電圧源１１及び帰還用分圧抵抗Ｒ１，Ｒ２の動作をオンさせてレギュレーション動作を再開できる。
　以上説明したように、このように昇圧動作が停止された時間期間に、基準電圧源１１や帰還用分圧抵抗Ｒ１，Ｒ２など不要回路ブロックの動作をオフすることで、消費電流を抑制し、軽負荷時の効率を高くすることができる。
　図４は図１の昇圧型ＤＣＤＣコンバータ１及び制御回路２の動作を示すタイミングチャートである。図４において、時刻ｔ１～ｔ２及びｔ３～ｔ４の期間はスイッチング期間Ｔ１であり、時刻ｔ３～ｔ４及びｔ５～ｔ６の期間はスイッチング停止期間Ｔ２である。
　図４のスイッチング期間Ｔ１において、帰還電圧Ｖｆｂ＜基準電圧Ｖｒｅｆの場合、ＤＣＤＣコンバータ１はスイッチング動作を行い、出力電圧Ｖｏｕｔは上昇する（Ｖｏｕｔ１）。このとき、出力電圧検出回路２０の内蔵キャパシタＣ１はチャージされ、そのキャパシタ電圧Ｖｃ１は出力電圧Ｖｏｕｔあるいはそれに準ずる電圧（近傍電圧）となる（Ｖｃ１１）。そして、帰還電圧Ｖｆｂ≧基準電圧Ｖｒｅｆとなり、ＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＬレベルに反転するまで、スイッチング動作（昇圧動作）が行われる。この間、駆動制御回路１３から出力されるＯＮ／ＯＦＦ信号ＳｏｎｏｆｆはＯＮ信号を表すＨレベルであり、帰還用分圧抵抗Ｒ１，Ｒ２、基準電圧源１１及びＶＦＭ制御コンパレータ１２は動作状態（オン状態）である。（Ｓｏｎｏｆｆ１）。
　次いで、帰還電圧Ｖｆｂ≧基準電圧Ｖｒｅｆになると、ＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＨレベルに反転し、ＤＣＤＣコンバータ１はスイッチングを停止する（スイッチング停止期間Ｔ２）。このとき、出力電圧Ｖｏｕｔは負荷電流によって徐々に低下する。この傾斜は出力端子Ｔ２に接続された容量値と負荷電流の大きさに依存する（Ｖｏｕｔ２）。ＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＬレベルに反転したとき、基準電圧Ｖｒｅｆはヒステリシスを持たせるために低下する。ただし、これは一例でありヒステリシスを持たせない場合もあり得る。出力電圧検出回路２０の内蔵キャパシタＣ１，Ｃ２はチャージを停止し、出力電圧低下を検出するための参照電圧を保持する。内蔵キャパシタＣ１の電圧Ｖｃ１はリーク電流などによって徐々に低下するが、出力電圧低下の検出には問題とならない範囲である（Ｖｃ１２）。
　なお、内蔵キャパシタＣ１，Ｃ２へのチャージ停止及び保持動作の開始は、以降に示すＯＦＦ信号出力時に行ってもよい。すなわち、帰還電圧Ｖｆｂ≧基準電圧Ｖｒｅｆ、すなわちＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＬレベルに再反転しない状態が「ＯＦＦ判定期間」（図４のＴ３）以上継続した場合、駆動制御回路１３からＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆが出力される。この信号により、帰還用分圧抵抗Ｒ１，Ｒ２、基準電圧源１１、ＶＦＭ制御コンパレータ１２の動作はオフされ、動作するのは出力電圧検出回路２０のみである。従って、消費電流は非常に小さくなる（図３のＳｏｎｏｆｆ２）。なお、出力電圧Ｖｏｕｔが所定の電圧値まで低下すると、出力電圧検出回路２０の出力信号Ｓｃ２がＨレベルに反転し、各回路ブロックに対してＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力して再びスイッチング動作を開始する。
　以上説明したように、昇圧動作が停止された時間期間（図４のスイッチング停止期間Ｔ２）に、基準電圧源１１や帰還用分圧抵抗Ｒ１，Ｒ２など不要回路ブロックの動作をオフすることで、消費電流を抑制し、軽負荷時の効率を高くすることができる。
（変形例）
　以上の実施形態においては、昇圧動作が停止された時間期間（図４のスイッチング停止期間Ｔ２）に、基準電圧源１１、ＶＦＭ制御コンパレータ１２、及び帰還用分圧抵抗Ｒ１，Ｒ２など不要回路ブロックの動作をオフするためのＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力している。本発明はこれに限られず、基準電圧源１１、ＶＦＭ制御コンパレータ１２、及び帰還用分圧抵抗Ｒ１，Ｒ２ののうちのいずれか１つの回路ブロックの動作をオフするためのＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力してもよい。
（特許文献１との相違点）
　特許文献１には、電力効率を高める目的で、タイマーオフ時において、キャパシタに定電位を保持し、バンドギャップリファレンス及び基準バイアス回路、参照電圧生成回路を停止する方法が開示されている。本発明に係る実施形態とは、確かにキャパシタに電圧を保持することで、バンドキャップリファレンス回路又は基準電圧源をオフし電力効率を上げる点では似ている点がある。しかし、上述のように、帰還抵抗はオフすることはできず消費電流が発生するため、電力効率は依然として低いという問題は解消できていない。
　一般的なＶＦＭ制御型ＤＣＤＣコンバータの構成に加え、内蔵キャパシタＣ１，Ｃ２を有する出力電圧検出回路２０を新たに設ける。ここで、スイッチング期間Ｔ１では、前記内蔵キャパシタＣ１に対して、スイッチング動作時に目標とする出力電圧をバイアスし、スイッチング停止期間Ｔ２では、所定の電圧値を保持する。スイッチング停止期間Ｔ２では、保持された前記目標とする出力電圧を基準電圧として、出力電圧Ｖｏｕｔの低下を検出することができる。また出力電圧Ｖｏｕｔのモニターは、目標とする出力電圧を基準電圧としているため、帰還用分圧抵抗Ｒ１，Ｒ２を介さなくてもよい。従って、基準電圧源１１及び帰還用分圧抵抗Ｒ１，Ｒ２の動作は不要となり、その動作をオフできるので、新たに内蔵キャパシタＣ１，Ｃ２を用いた出力電圧検出回路２０を使用することで、基準電圧源１１のみでなく、帰還用分圧抵抗Ｒ１，Ｒ２の動作をオフすることができ、軽負荷時の効率を従来技術以上に高めることができる。
　以上詳述したように、本発明に係る電力変換装置の制御回路等によれば、新たにキャパシタを用いた出力電圧検出回路を使用することで、基準電圧源、帰還用分圧抵抗及びＶＦＭ制御コンパレータを含めた不要回路に対する電源供給を停止することができ、従来技術に比較して軽負荷時の効率を高めることができる。
１　昇圧型ＤＣＤＣコンバータ
２　制御回路
１１　基準電圧源
１２　ＶＦＭ制御コンパレータ
１３　駆動制御回路
１４　ゲートドライバ回路
１５　スイッチ
２０　出力電圧検出回路
２１，２２　直流電圧源
２３　コンパレータ
２４　バッファ回路
３０　制御回路
３１，３２　インバータ
Ｃ１，Ｃ２　内蔵キャパシタ
Ｑ１，Ｑ２　ＭＯＳトランジスタ
Ｒ１，Ｒ２　帰還用分圧抵抗
ＳＷ１～ＳＷ４　スイッチ
Ｔ１　入力端子
Ｔ２　出力端子

Claims (7)

  1. 　第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御回路であって、
    　所定の基準電圧を発生する基準電圧源と、
    　前記出力電圧又はそれに対応する電圧を充電するキャパシタを有し、前記キャパシタの電圧に基づいて、前記出力電圧の低下を検出する出力電圧検出回路と、
    　前記基準電圧及び前記出力電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を含み、前記出力電圧を分圧した帰還電圧を出力する帰還電圧出力回路と、
    　前記基準電圧を前記帰還電圧と比較し、比較結果を示す比較結果信号を出力する電圧比較回路と、
    　前記比較結果信号及び前記出力電圧検出回路の検出信号に応じて間欠動作の制御を行う駆動制御回路を備えた電力変換装置の制御回路。
  2. 　前記駆動制御回路は、前記比較結果信号に基づいて、前記帰還電圧が前記基準電圧以上であることが所定時間継続したときに、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路のうちのいずれかの動作を停止する、
    請求項１に記載の電力変換装置の制御回路。
  3. 　前記駆動制御回路は、前記検出信号に基づいて、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路の動作を再開させる、
    請求項１又は２に記載の電力変換装置の制御回路。
  4. 　前記電力変換装置は、昇圧型ＤＣＤＣコンバータである、
    請求項１～３のうちのいずれか１つに記載の電力変換装置。
  5. 　第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御方法であって、
    　基準電圧源が、所定の基準電圧を発生するステップと、
    　前記出力電圧又はそれに対応する電圧を充電するキャパシタを有し、前記キャパシタの電圧に基づいて、前記出力電圧の低下を検出して検出信号を出力するステップと、
    　帰還電圧出力回路が、前記基準電圧及び前記出力電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を用いて、前記出力電圧を分圧した帰還電圧を出力するステップと、
    　電圧比較回路が、前記基準電圧を前記帰還電圧と比較し、比較結果を示す比較結果信号を出力するステップと、
    　前記比較結果信号及び前記検出信号に応じて間欠動作の制御を行うステップとを含む電力変換装置の制御方法。
  6. 　前記比較結果信号に基づいて、前記帰還電圧が前記基準電圧以上であることが所定時間継続したときに、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路のうちのいずれかの動作を停止するステップをさらに含む、
    請求項５に記載の電力変換装置の制御方法。
  7. 　前記検出信号に基づいて、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路の動作を再開させるステップをさらに含む、
    請求項５又は６に記載の電力変換装置の制御方法。
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