JP7216846B1

JP7216846B1 - 電力変換装置の制御回路

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Publication number: JP7216846B1
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Inventors: 雅行井村
Original assignee: Nisshinbo Micro Devices Inc
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Filing date: 2021-06-24
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Abstract

電力変換装置の制御回路は、第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御回路である。電力変換装置の制御回路は、所定の基準電圧を発生する基準電圧源と、出力電圧又はそれに対応する電圧を充電するキャパシタを有し、キャパシタの電圧に基づいて、出力電圧の低下を検出して検出信号を出力する出力電圧検出回路と、基準電圧及び出力電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を含み、出力電圧を分圧した帰還電圧を出力する帰還電圧出力回路と、基準電圧を帰還電圧と比較し、比較結果を示す比較結果信号を出力する電圧比較回路と、比較結果信号及び検出信号に応じて間欠動作の制御を行う駆動制御回路とを備える。

Description

本発明は、例えばＤＣＤＣコンバータ等の電力変換装置の制御回路及び制御方法と、前記電力変換装置とに関する。

ＤＣＤＣコンバータの制御方法の一つにＶＦＭ（Variable Frequency Modulation）制御と呼ばれるものがある。ＶＦＭ制御は負荷電流の大きさに応じてスイッチング周波数を変動させる制御方法である。負荷電流が小さいときは周波数を低くなり、スイッチング動作停止区間が発生する。このときに不必要な回路に対する電源供給を停止することで、装置全体の消費電流を減らし、軽負荷時の効率を上げる技術が既に知られている。

特許第６４６０５９２号公報

しかし、今までのＶＦＭ制御のＤＣＤＣコンバータでは、スイッチング動作停止区間においても出力電圧を維持するために、負荷電流による出力電圧の低下を検出する必要がある。従って、基準電圧源、帰還抵抗、ＶＦＭ制御コンパレータに対する電源供給を停止することができず、これらの消費電流により軽負荷時の効率が低下するという問題点があった。

本発明の目的は以上の問題点を解決し、基準電圧源、帰還抵抗及びＶＦＭ制御コンパレータを含めた不要回路の電源供給を停止することができ、従来技術に比較して軽負荷時の効率を高めることができる電力変換装置の制御回路及び制御方法、並びに電力変換装置を提供することにある。

本発明の一態様に係る電力変換装置の制御回路は、
第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御回路であって、
所定の基準電圧を発生する基準電圧源と、
前記出力電圧又はそれに対応する電圧を充電するキャパシタを有し、前記キャパシタの電圧に基づいて、前記出力電圧の低下を検出して検出信号を出力する出力電圧検出回路と、
前記基準電圧及び前記出力電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を含み、前記出力電圧を分圧した帰還電圧を出力する帰還電圧出力回路と、
前記基準電圧を前記帰還電圧と比較し、比較結果を示す比較結果信号を出力する電圧比較回路と、
前記比較結果信号及び前記検出信号に応じて間欠動作の制御を行う駆動制御回路とを備える。

従って、本発明に係る電力変換装置の制御回路等によれば、新たにキャパシタを用いた出力電圧検出回路を使用することで、基準電圧源、帰還抵抗及びＶＦＭ制御コンパレータを含めた不要回路に対する電源供給を停止することができ、従来技術に比較して軽負荷時の効率を高めることができる。

実施形態に係る昇圧型ＤＣＤＣコンバータ１とその制御回路２の構成例を示す回路図である。図１の出力電圧検出回路２０の構成例及びフェーズ１のスイッチング期間の動作例を示す回路である。図１の出力電圧検出回路２０の構成例及びフェーズ２のスイッチング停止期間の動作例を示す回路である。図１の制御回路２により実行される昇圧型ＤＣＤＣコンバータの制御処理を示すフローチャートである。図１の昇圧型ＤＣＤＣコンバータ１及び制御回路２の動作を示すタイミングチャートである。

以下、本発明に係る実施形態及び変形例について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

（発明者の知見）
本発明に係る実施形態は、昇圧型ＤＣＤＣコンバータのスイッチング停止区間における構成及び制御動作に際して、以下の特徴を有する。すなわち、出力電圧検出コンパレータに内蔵されたキャパシタに、目標とする出力電圧を保持しておく。スイッチング停止区間では保持された前記電圧を基準電圧とし、出力電圧のモニターは帰還抵抗による分圧を介さずに直接行うため、基準電圧源及び帰還抵抗の動作は不要となり、それらに対する電源供給を停止できる。従って、軽負荷時の効率をより高めることができることが特徴になっている。

（実施形態）
図１は実施形態に係る昇圧型ＤＣＤＣコンバータ１とその制御回路２の構成例を示す回路図である。図１において、昇圧型ＤＣＤＣコンバータ１は非絶縁昇圧型ＤＣＤＣコンバータであって、ＰチャネルＭＯＳトランジスタＱ１，ＮチャネルトランジスタＱ２と、ゲートドライバ回路１４とを備えて構成される。また、ＤＣＤＣコンバータ１の制御回路２は、基準電圧源１１と、ＶＦＭ制御コンパレータ１２と、駆動制御回路１３と、帰還用分圧抵抗Ｒ１，Ｒ２と、スイッチ１５と、出力電圧検出回路２０とを備えて構成される。ここで、帰還用分圧抵抗Ｒ１，Ｒ２は、帰還電圧出力回路を構成する。

ここで、コンパレータ１２は、非反転入力端子に印加される第１の電圧を反転入力端子に印加される第２の電圧と比較して、第１の電圧≧第２の電圧のときに、比較結果信号であるＨレベルの出力信号Ｓｃ１を出力する一方、第１の電圧＜第２の電圧のときに、比較結果信号であるＬレベルの出力信号Ｓｃ１を出力する。出力電圧検出回路２０は、図２Ａ及び図２Ｂで図示された内蔵キャパシタＣ１，Ｃ２を含むスイッチトキャパシタ回路を用いた回路であって、出力電圧Ｖｏｕｕｔ又はそれに対応する電圧を充電する内蔵キャパシタＣ１，Ｃ２の電圧に基づいて、出力電圧Ｖｏｕｔの低下を検出して、検出結果を示すＨレベル又はＬレベルの出力信号Ｓｃ２を発生して出力する。

駆動制御回路１３は所定の制御ロジック回路で構成され、入力される出力信号Ｓｃ１，Ｓｃ２に基づいて、後述するように、昇圧動作時にＭＯＳトランジスタＱ１，Ｑ２をオンオフ制御するための駆動制御信号をゲートドライバ回路１４に出力するとともに、昇圧動作を実行するＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力する一方、昇圧の非動作時に昇圧動作を停止するＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力する。さらに、ゲートドライバ回路１４は、駆動制御回路１３からの駆動制御信号に基づいて、ＭＯＳトランジスタＱ１又はＱ２のゲートに所定のゲート信号を印加することで、オンオフ制御する。

一般的なＶＦＭ制御の昇圧ＤＣＤＣコンバータは、主に軽負荷時の効率を重視するアプリケーションに使用され、基準電圧源１１、ＶＦＭ制御コンパレータ１２、例えば制御ロジック回路で構成される駆動制御回路１３、ゲート電圧を増幅して駆動するゲートドライバ回路１４、ＭＯＳトランジスタＱ１，Ｑ２、帰還用分圧抵抗Ｒ１，Ｒ２、インダクタ１８を備えている。また、本実施形態における追加の構成として、内蔵キャパシタＣ１，Ｃ２（図２Ａ、図２Ｂ参照）を有する出力電圧検出回路２０とスイッチ１５を備えている。ここで、入力端子Ｔ１と出力端子Ｔ２との間に、インダクタ１８と、ＭＯＳトランジスタＱ１の直列回路が挿入され、インダクタ１８とＭＯＳトランジスタＱ１のドレインとの接続点はＭＯＳトランジスタＱ２のソース及びドレインを介して接地される。なお、好ましくは、入力端子Ｔ１と接地との間、並びに、出力端子Ｔ２と接地との間には、例えば平滑用キャパシタ（図示せず）が接続される。

まず、一般的なＶＦＭ制御の昇圧ＤＣＤＣコンバータの動作を以下に説明する。

ＤＣＤＣコンバータとは入力電圧Ｖｉｎ及び負荷電流が変動しても一定の出力電圧Ｖｏｕｔを出力する電圧レギュレータの一例である。特に、出力電圧が入力電圧よりも高い場合は昇圧ＤＣＤＣコンバータ１を用いる。前提としてスイッチ１５はオン状態とし、一例として入力電圧Ｖｉｎとして１．５Ｖが印加され、出力電圧Ｖｏｕｔとして、設定された３Ｖの電圧が出力されるとする。また、基準電圧源１１の基準電圧Ｖｒｅｆは１Ｖに設定され、帰還用分圧抵抗Ｒ１，Ｒ２の分圧比は、Ｒ１：Ｒ２＝２：１で出力電圧の３分の１が帰還電圧Ｖｆｂとして出力される。ＤＣＤＣコンバータ１は基準電圧Ｖｒｅｆ＝帰還電圧Ｖｆｂとなるように帰還制御を行う。従って、基準電圧Ｖｒｅｆ×３＝３Ｖが出力電圧の設定値となる。ここで、初期状態として、ＭＯＳトランジスタＱ１，Ｑ２をオフ状態とする。

まず、出力電圧Ｖｏｕｔの出力端子Ｔ２に接続された負荷装置などの負荷が増大して出力電圧Ｖｏｕｔが低下した場合、帰還用分圧抵抗Ｒ１，Ｒ２にて分圧された帰還電圧Ｖｆｂも低下する。例えば、出力電圧Ｖｏｕｔが３Ｖから２．７Ｖに低下した場合、帰還電圧Ｖｆｂは０．９Ｖとなる。このとき、ＶＦＭ制御コンパレータ１２は、帰還電圧Ｖｆｂ＝０．９Ｖを基準電圧Ｖｒｅｆ＝１Ｖと比較して、Ｖｆｂ＜Ｖｒｅｆとなり、出力電圧Ｖｏｕｔが低下したと判定してＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１をＨレベルからＬレベルに反転させる。次に、駆動制御回路１３は、前記反転したＬレベルの出力信号Ｓｃ１を受信して、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔへの昇圧動作を開始する。ここで、主として、以下の３つの動作フェーズＰ１～Ｐ３がある。

フェーズＰ１として、ＭＯＳトランジスタＱ２を、ゲートドライバ回路１４からのゲート信号によりオンさせる。このとき、入力電圧Ｖｉｎにより、インダクタ１８及びＭＯＳトランジスタＱ２を介して接地（ＧＮＤ）方向に電流が流れることにより、インダクタ１８に磁界が発生してエネルギーがチャージされる。

フェーズＰ２として、ゲートドライバ回路１４からのゲート信号により、ＭＯＳトランジスタＱ２はオフされ、ＭＯＳトランジスタＱ１はオンされる。このとき、インダクタ１８には逆起電力が発生し、入力電圧Ｖｉｎの入力端子Ｔ１から出力電圧Ｖｏｕｔの出力端子Ｔ２の方向へＭＯＳトランジスタＱ１を介して電流が流れることにより、低下した出力電圧が上昇する。

フェーズＰ３として、前記の逆起電力による電流が流れなくなった時点で、ＭＯＳトランジスタＱ１がオフされる。

以上の動作を駆動制御回路１３は繰り返して行う。出力電圧Ｖｏｕｔが所望の３Ｖ以上上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上となり、ＶＦＭ制御コンパレータ１２の信号が再度反転した場合、駆動制御回路１３は昇圧動作を停止する。

一般的に、昇圧動作を停止している場合、駆動制御回路１３は不要な回路ブロックに対して、ＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力することで、当該昇圧型ＤＣＤＣコンバータの消費電流を抑制し、軽負荷時の効率を高くする。しかし、出力電圧Ｖｏｕｔの低下を検出するための、基準電圧源１１、ＶＦＭ制御コンパレータ１２、帰還用分圧抵抗Ｒ１，Ｒ２の動作を停止させることはできない。

本実施形態では、昇圧動作停止時に、出力電圧検出回路２０の動作を停止し、帰還用分圧抵抗Ｒ１，Ｒ２に設けられたスイッチ１５をオフさせることを特徴としている。具体的には、昇圧動作が停止して一定時間を経た場合、駆動制御回路１３は基準電圧源１１、ＶＦＭ制御コンパレータ１２及びスイッチ１５にもＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力し、出力電圧Ｖｏｕｔの低下検出は出力電圧検出回路２０にて行うように構成した。

図２Ａは図１の出力電圧検出回路２０の構成例及びフェーズ１のスイッチング期間の動作例を示す回路である。また、図２Ｂは図１の出力電圧検出回路２０の構成例及びフェーズ２のスイッチング停止期間の動作例を示す回路である。

まず、図２Ａ及び図２Ｂを参照して、出力電圧検出回路２０の構成について以下に説明する。

出力電圧検出回路２０は、スイッチドキャパシタ回路を用いた回路であって、直流電圧源２１，２２と、コンパレータ２３と、互いに直列に接続された２個のインバータ３１，３２からなるバッファ回路２４と、内蔵キャパシタＣ１，Ｃ２と、スイッチＳＷ１～ＳＷ４と、制御回路３０とを備えて構成される。ここで、スイッチＳＷ１～ＳＷ４は例えばＭＯＳトランジスタで構成される。

図２Ａ及び図２Ｂにおいて、出力電圧検出回路２０は、直流電圧源２１，２２と、コンパレータ２３と、制御回路３０と、インバータ３１，３２より構成されるバッファ回路２４と、スイッチドキャパシタである内蔵キャパシタＣ１，Ｃ２とを備えて構成される。直流電圧源２１は電圧Ｖ_ＬＳを有し、直流電圧源２２は電圧Ｖ_ＤＲＰを有する。

出力電圧Ｖｏｕｔは直流電圧源２１の正極及び内蔵キャパシタＣ１の一端に接続され、直流電圧源２１の負極はスイッチＳＷ１を介して内蔵キャパシタＣ１の他端及びコンパレータ２３の非反転入力端子に接続される。直流電圧源２２の正極はスイッチＳＷ２を介してスイッチＳＷ４の一端及び内蔵キャパシタＣ２の一端に接続され、直流電圧源２２の負極及びスイッチＳＷ４の他端は接地される。内蔵キャパシタＣ２の他端はコンパレータ２３の反転入力端子に接続されるとともに、スイッチＳＷ３を介してコンパレータ２３の出力端子に接続される。コンパレータ２３の出力端子からの出力信号はバッファ回路２４を介して、出力信号Ｓｃ２として出力される。

制御回路３０は当該スイッチドキャパシタ回路の動作を制御するための、互いに反転関係を有する制御信号ＳＳ１，ＳＳ２を発生する。制御回路３０は、フェーズ１のスイッチング期間において、Ｈレベルの制御信号ＳＳ１をスイッチＳＷ１～ＳＷ３に出力することでスイッチＳＷ１～ＳＷ３をオンする一方、Ｌレベルの制御信号ＳＳ２をスイッチＳＷ４に出力することでスイッチＳＷ４をオフする。また、制御回路３０は、フェーズ２のスイッチング期間において、Ｌレベルの制御信号ＳＳ１をスイッチＳＷ１～ＳＷ３に出力することでスイッチＳＷ１～ＳＷ３をオフする一方、Ｈレベルの制御信号ＳＳ２をスイッチＳＷ４に出力することでスイッチＳＷ４をオンする。ここで、スイッチング期間とスイッチング停止期間とは互いに交互に繰り返される。

以上のように構成された出力電圧検出回路２０においては、図２Ａのフェーズ１のスイッチング期間において、スイッチＳＷ１～ＳＷ３がオンされ、スイッチＳＷ４がオフされる。ここで、出力電圧Ｖｏｕｔ＝ＶＯＵＴ１とする。コンパレータ２３の出力信号をスイッチＳＷ３を介して反転入力端子に帰還することで、コンパレータ２３の２個の入力端子は同電位となる。そして、それに応じて２つの内蔵キャパシタＣ１，Ｃ２には、定常状態で、図２Ａで示した電圧が充電される。すなわち、内蔵キャパシタＣ１は電圧Ｖ_ＬＳに充電され、内蔵キャパシタＣ２は電圧（ＶＯＵＴ１－Ｖ_ＬＳ－Ｖ_ＤＲＰ）に充電される。

次いで、図２Ｂのフェーズ２のスイッチング停止期間においては、スイッチＳＷ１～ＳＷ３がオフされ、スイッチＳＷ４がオンされる。ここで、出力電圧Ｖｏｕｔ＝ＶＯＵＴ２とし、コンパレータ２３の２個の入力端子における電位に注目すると、
［数１］
ＶＯＵＴ２－Ｖ_ＬＳ＜ＶＯＵＴ１－Ｖ_ＬＳ－Ｖ _ＤＲＰ
すなわち、
［数２］
ＶＯＵＴ２＜ＶＯＵＴ１－Ｖ_ＤＲＰ
となったときに、コンパレータ２３の出力信号はロジック反転する。つまり、出力電圧Ｖｏｕｔはスイッチング期間の電圧ＶＯＵＴ１から電圧Ｖ_ＤＲＰだけ低下した時点で反転する。

以上説明したように、出力電圧検出回路２０のフェーズ２において、出力電圧Ｖｏｕｔがフェーズ１の出力電圧Ｖｏｕｔ＝ＶＯＵＴ１から電圧Ｖ_ＤＲＰだけ下がったとき、コンパレータ２３の出力信号が反転する。ここで、電圧Ｖ_ＬＳ及びコンパレータ２３の出力電圧をレベルシフトさせる理由は、コンパレータ２３の同相入力レベルを任意の値にすることで、コンパレータ２３の設計を容易にするためである。なお、フェーズ２のときは電圧Ｖ_ＤＲＰ及び電圧Ｖ_ＬＳの基準電圧出力は不要であり、消費電流を下げるために、直流電圧源２１，２２の電源をオフ状態にすることが好ましい。

出力電圧検出回路２０においては、出力電圧Ｖｏｕｔは内蔵キャパシタＣ１に印加されて、内蔵キャパシタＣ１が予め充電される。その両端電圧Ｖｃ１はコンパレータ２３の非反転入力端子に印加されて、出力電圧Ｖｏｕｔの低下検出を行う。すなわち、内蔵キャパシタＣ２に所望の出力電圧Ｖｏｕｔ、例えば３Ｖがあらかじめチャージされ、その電圧をコンパレータ２３の反転入力端子に印加してコンパレータ２３の基準電圧として用いる。従って、基準電圧源１１が不要となり、その動作を停止することができる。一方で、出力電圧Ｖｏｕｔを直接比較することにより帰還用分圧抵抗Ｒ１，Ｒ２にて分圧する必要はなくなるため、スイッチ１５をオフすることができる。その結果、それらの消費電流を抑制することができ、軽負荷時の効率をさらに高くすることができる。

図３は図１の制御回路２により実行される昇圧型ＤＣＤＣコンバータの制御処理を示すフローチャートである。ここで、ＶＦＭ制御型昇圧ＤＣＤＣコンバータ１について、説明を容易にするため、スタートアップが完了し出力電圧が設定電圧に到達済の場合を開始状態と仮定する。また、ステップＳ１の前置処理において、ＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆが出力されているものとする。

図３において、まず、出力端子Ｔ２に接続された負荷装置により出力電圧Ｖｏｕｔが低下した場合、帰還用分圧抵抗Ｒ１，Ｒ２により出力電圧Ｖｏｕｔが分圧された帰還電圧Ｖｆｂも低下する。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回ると（ステップＳ１でＹＥＳ）、ＭＯＳトランジスタＱ２，Ｑ１をオン／オフさせ、昇圧動作を開始する（ステップＳ２）。次いで、昇圧動作により出力電圧Ｖｏｕｔが上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上となった場合（ステップＳ３でＹＥＳ）、昇圧動作を停止する（ステップ４５）

さらに、昇圧停止後、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上になった状態が所定時間（例えば、５～１０秒程度）継続した場合、軽負荷時と判断し（ステップＳ５でＹＥＳ）、基準電圧源１１、ＶＦＭ制御コンパレータ１２、スイッチ１５、その他不要な回路ブロックに対してＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力し（ステップＳ６）ステップＳ７に進む。一方、ステップＳ５でＮＯのときはステップＳ１に戻る。

ステップＳ７では、出力電圧検出回路２０により出力電圧Ｖｏｕｔ＜内蔵キャパシタＶｃ１を検出した場合（ステップＳ７でＹＥＳ）、前記の各ブロックに対してＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力し（ステップＳ８）、ステップＳ１に戻る。従って、出力電圧Ｖｏｕｔが低下した場合は、基準電圧源１１及び帰還用分圧抵抗Ｒ１，Ｒ２の動作をオンさせてレギュレーション動作を再開できる。

以上説明したように、このように昇圧動作が停止された時間期間に、基準電圧源１１や帰還用分圧抵抗Ｒ１，Ｒ２など不要回路ブロックの動作をオフすることで、消費電流を抑制し、軽負荷時の効率を高くすることができる。

図４は図１の昇圧型ＤＣＤＣコンバータ１及び制御回路２の動作を示すタイミングチャートである。図４において、時刻ｔ１～ｔ２及びｔ３～ｔ４の期間はスイッチング期間Ｔ１であり、時刻ｔ３～ｔ４及びｔ５～ｔ６の期間はスイッチング停止期間Ｔ２である。

図４のスイッチング期間Ｔ１において、帰還電圧Ｖｆｂ＜基準電圧Ｖｒｅｆの場合、ＤＣＤＣコンバータ１はスイッチング動作を行い、出力電圧Ｖｏｕｔは上昇する（Ｖｏｕｔ１）。このとき、出力電圧検出回路２０の内蔵キャパシタＣ１はチャージされ、そのキャパシタ電圧Ｖｃ１は出力電圧Ｖｏｕｔあるいはそれに準ずる電圧（近傍電圧）となる（Ｖｃ１１）。そして、帰還電圧Ｖｆｂ≧基準電圧Ｖｒｅｆとなり、ＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＬレベルに反転するまで、スイッチング動作（昇圧動作）が行われる。この間、駆動制御回路１３から出力されるＯＮ／ＯＦＦ信号ＳｏｎｏｆｆはＯＮ信号を表すＨレベルであり、帰還用分圧抵抗Ｒ１，Ｒ２、基準電圧源１１及びＶＦＭ制御コンパレータ１２は動作状態（オン状態）である。（Ｓｏｎｏｆｆ１）。

次いで、帰還電圧Ｖｆｂ≧基準電圧Ｖｒｅｆになると、ＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＨレベルに反転し、ＤＣＤＣコンバータ１はスイッチングを停止する（スイッチング停止期間Ｔ２）。このとき、出力電圧Ｖｏｕｔは負荷電流によって徐々に低下する。この傾斜は出力端子Ｔ２に接続された容量値と負荷電流の大きさに依存する（Ｖｏｕｔ２）。ＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＬレベルに反転したとき、基準電圧Ｖｒｅｆはヒステリシスを持たせるために低下する。ただし、これは一例でありヒステリシスを持たせない場合もあり得る。出力電圧検出回路２０の内蔵キャパシタＣ１，Ｃ２はチャージを停止し、出力電圧低下を検出するための参照電圧を保持する。内蔵キャパシタＣ１の電圧Ｖｃ１はリーク電流などによって徐々に低下するが、出力電圧低下の検出には問題とならない範囲である（Ｖｃ１２）。

なお、内蔵キャパシタＣ１，Ｃ２へのチャージ停止及び保持動作の開始は、以降に示すＯＦＦ信号出力時に行ってもよい。すなわち、帰還電圧Ｖｆｂ≧基準電圧Ｖｒｅｆ、すなわちＶＦＭ制御コンパレータ１２の出力信号Ｓｃ１がＬレベルに再反転しない状態が「ＯＦＦ判定期間」（図４のＴ３）以上継続した場合、駆動制御回路１３からＯＦＦ信号を表すＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆが出力される。この信号により、帰還用分圧抵抗Ｒ１，Ｒ２、基準電圧源１１、ＶＦＭ制御コンパレータ１２の動作はオフされ、動作するのは出力電圧検出回路２０のみである。従って、消費電流は非常に小さくなる（図３のＳｏｎｏｆｆ２）。なお、出力電圧Ｖｏｕｔが所定の電圧値まで低下すると、出力電圧検出回路２０の出力信号Ｓｃ２がＨレベルに反転し、各回路ブロックに対してＯＮ信号を表すＨレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力して再びスイッチング動作を開始する。

以上説明したように、昇圧動作が停止された時間期間（図４のスイッチング停止期間Ｔ２）に、基準電圧源１１や帰還用分圧抵抗Ｒ１，Ｒ２など不要回路ブロックの動作をオフすることで、消費電流を抑制し、軽負荷時の効率を高くすることができる。

（変形例）
以上の実施形態においては、昇圧動作が停止された時間期間（図４のスイッチング停止期間Ｔ２）に、基準電圧源１１、ＶＦＭ制御コンパレータ１２、及び帰還用分圧抵抗Ｒ１，Ｒ２など不要回路ブロックの動作をオフするためのＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力している。本発明はこれに限られず、基準電圧源１１、ＶＦＭ制御コンパレータ１２、及び帰還用分圧抵抗Ｒ１，Ｒ２ののうちのいずれか１つの回路ブロックの動作をオフするためのＬレベルのＯＮ／ＯＦＦ信号Ｓｏｎｏｆｆを出力してもよい。

（特許文献１との相違点）
特許文献１には、電力効率を高める目的で、タイマーオフ時において、キャパシタに定電位を保持し、バンドギャップリファレンス及び基準バイアス回路、参照電圧生成回路を停止する方法が開示されている。本発明に係る実施形態とは、確かにキャパシタに電圧を保持することで、バンドキャップリファレンス回路又は基準電圧源をオフし電力効率を上げる点では似ている点がある。しかし、上述のように、帰還抵抗はオフすることはできず消費電流が発生するため、電力効率は依然として低いという問題は解消できていない。

一般的なＶＦＭ制御型ＤＣＤＣコンバータの構成に加え、内蔵キャパシタＣ１，Ｃ２を有する出力電圧検出回路２０を新たに設ける。ここで、スイッチング期間Ｔ１では、前記内蔵キャパシタＣ１に対して、スイッチング動作時に目標とする出力電圧をバイアスし、スイッチング停止期間Ｔ２では、所定の電圧値を保持する。スイッチング停止期間Ｔ２では、保持された前記目標とする出力電圧を基準電圧として、出力電圧Ｖｏｕｔの低下を検出することができる。また出力電圧Ｖｏｕｔのモニターは、目標とする出力電圧を基準電圧としているため、帰還用分圧抵抗Ｒ１，Ｒ２を介さなくてもよい。従って、基準電圧源１１及び帰還用分圧抵抗Ｒ１，Ｒ２の動作は不要となり、その動作をオフできるので、新たに内蔵キャパシタＣ１，Ｃ２を用いた出力電圧検出回路２０を使用することで、基準電圧源１１のみでなく、帰還用分圧抵抗Ｒ１，Ｒ２の動作をオフすることができ、軽負荷時の効率を従来技術以上に高めることができる。

以上詳述したように、本発明に係る電力変換装置の制御回路等によれば、新たにキャパシタを用いた出力電圧検出回路を使用することで、基準電圧源、帰還用分圧抵抗及びＶＦＭ制御コンパレータを含めた不要回路に対する電源供給を停止することができ、従来技術に比較して軽負荷時の効率を高めることができる。

１昇圧型ＤＣＤＣコンバータ
２制御回路
１１基準電圧源
１２ＶＦＭ制御コンパレータ
１３駆動制御回路
１４ゲートドライバ回路
１５スイッチ
２０出力電圧検出回路
２１，２２直流電圧源
２３コンパレータ
２４バッファ回路
３０制御回路
３１，３２インバータ
Ｃ１，Ｃ２内蔵キャパシタ
Ｑ１，Ｑ２ＭＯＳトランジスタ
Ｒ１，Ｒ２帰還用分圧抵抗
ＳＷ１～ＳＷ４スイッチ
Ｔ１入力端子
Ｔ２出力端子

Claims

第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御回路であって、
所定の基準電圧を発生する基準電圧源と、
前記出力電圧又はそれに対応する電圧を充電するキャパシタを有し、前記キャパシタの電圧に基づいて、前記出力電圧の低下を検出して検出信号を出力する出力電圧検出回路と、
前記基準電圧及び前記出力電圧の設定電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を含み、前記出力電圧を分圧した帰還電圧を出力する帰還電圧出力回路と、
前記基準電圧を前記帰還電圧と比較し、比較結果を示す比較結果信号を出力する電圧比較回路と、
前記比較結果信号及び前記出力電圧検出回路の検出信号に応じて間欠動作の制御を行う駆動制御回路を備え、
前記間欠動作は、前記電力変換装置が、電圧の変換を行うためのスイッチング動作を行うスイッチング期間と当該スイッチング動作を停止するスイッチング停止期間とを繰り返すものであり、
前記出力電圧検出回路は、前記スイッチング期間において、前記キャパシタが前記出力電圧から所定の低下分を減算した電圧、もしくは前記減算した電圧に対応する電圧を充電し、前記スイッチング停止期間において、前記キャパシタの電圧と前記出力電圧に基づいて、前記出力電圧の低下を検出して前記検出信号を出力する電力変換装置の制御回路。
前記駆動制御回路は、前記比較結果信号に基づいて、前記帰還電圧が前記基準電圧以上であることが所定時間継続したときに、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路のうちのいずれかの動作を停止する、
請求項１に記載の電力変換装置の制御回路。
前記駆動制御回路は、前記検出信号に基づいて、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路の動作を再開させる、
請求項２に記載の電力変換装置の制御回路。
請求項１～３のうちのいずれか１つに記載の電力変換装置の制御回路を備える電力変換装置であって、
前記電力変換装置は、昇圧型ＤＣＤＣコンバータである、
電力変換装置。
第１の直流電圧を所定の第２の直流電圧に変換して出力電圧として出力する電力変換装置の制御方法であって、
基準電圧源が、所定の基準電圧を発生するステップと、
前記出力電圧又はそれに対応する電圧を充電するキャパシタを有し、前記キャパシタの電圧に基づいて、前記出力電圧の低下を検出して検出信号を出力するステップと、
帰還電圧出力回路が、前記基準電圧及び前記出力電圧の設定電圧に応じて分圧比が設定されて互いに直列に接続された２個の分圧抵抗を用いて、前記出力電圧を分圧した帰還電圧を出力するステップと、
電圧比較回路が、前記基準電圧を前記帰還電圧と比較し、比較結果を示す比較結果信号を出力するステップと、
前記比較結果信号及び前記検出信号に応じて間欠動作の制御を行うステップとを含み、
前記間欠動作は、前記電力変換装置が、電圧の変換を行うためのスイッチング動作を行うスイッチング期間と当該スイッチング動作を停止するスイッチング停止期間とを繰り返すものであり、
前記検出信号を出力するステップは、前記スイッチング期間において、前記キャパシタが前記出力電圧から所定の低下分を減算した電圧、もしくは前記減算した電圧に対応する電圧を充電し、前記スイッチング停止期間において、前記キャパシタの電圧と前記出力電圧に基づいて、前記出力電圧の低下を検出して前記検出信号を出力することを含む電力変換装置の制御方法。
前記比較結果信号に基づいて、前記帰還電圧が前記基準電圧以上であることが所定時間継続したときに、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路のうちのいずれかの動作を停止するステップをさらに含む、
請求項５に記載の電力変換装置の制御方法。
前記検出信号に基づいて、前記基準電圧源と、前記帰還電圧出力回路及び前記電圧比較回路の動作を再開させるステップをさらに含む、
請求項６に記載の電力変換装置の制御方法。