JP3573888B2 - 電源駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチングレギュレータ等の電源装置の出力回路を駆動する電源駆動装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来から電源装置として、スイッチングレギュレータが用いらている。スイッチングレギュレータのスイッチングトランジスタの駆動回路には、通常、起動時に出力コンデンサを充電するためのラッシュカレントによるスイッチングトランジスタの破壊、および、出力電圧の立ち上がり波形のオーバーシュートを防ぐ等の目的で、ソフトスタート回路が付加される。
【０００３】
ソフトスタート回路は、一般的に、スイッチングトランジスタを導通状態にする期間〔オンデューティ（ｏｎ ｄｕｔｙ） 〕を、起動から一定時間、次第に増やしてゆくことにより出力電圧を徐々に上昇（ソフトスタート）させるように構成されており、例えば、時定数回路のコンデンサの充電電圧の波形に応じて出力電圧が上昇するようにスイッチングトランジスタのオンデューティを制御する。従来のスイッチングトランジスタ駆動用のＩＣにも、このようなソフトスタート回路が含まれている。
【０００４】
しかしながら、例えば、オペアンプＩＣ用に±１５Ｖの電源供給が必要とされ、ロジックＩＣ用に５Ｖの電源供給が必要とされるといったように、１つの装置内で複数のスイッチングレギュレータを設ける必要が生じることがある。このような場合、複数のスイッチングレギュレータそれぞれにソフトスタート回路およびその時定数回路を付加する必要があり、部品数が増えてしまう。
また、複数のスイッチングトランジスタ駆動回路を１個のＩＣの中に組み込もうとすると、駆動回路それぞれに時定数回路用（外付けコンデンサ）の端子が必要となり、ピンネックが生じてしまう。
【０００５】
本発明は上述した従来技術の問題点に鑑みてなされたものであり、複数の電源装置のソフトスタート回路の時定数回路（コンデンサ）を共通化することができる電源駆動装置を提供することを目的とする。
また、本発明は、複数の電源装置のソフトスタート回路の時定数回路を共通化することにより、複数のスイッチングトランジスタ駆動回路を組み込んだＩＣの外付けコンデンサ用の端子を減らし、そのピンネックを解消しうる電源駆動装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する本発明の電源駆動回路は、複数の電源回路を駆動するための電源駆動装置であって、複数の電源回路のそれぞれの起動のタイミングを示すためのタイミング信号を生成するタイミング信号生成回路と、上記タイミング信号を入力して複数の電源回路にそれぞれ対応する複数の動作制御信号を生成する動作制御回路と、対応する電源回路の出力電圧のフィードバック信号と上記動作制御信号とを入力し、上記動作制御信号に応答して、初期動作モードのための第１の出力電圧制御信号または定常動作モードのための上記フィードバック信号に応じた第２の出力電圧制御信号をそれぞれ生成する複数の制御信号生成回路と、上記第１または第２の出力電圧制御信号に基づいて対応する電源回路をそれぞれ駆動する複数の駆動回路とを有し、上記第１の出力電圧制御信号により電源回路の初期動作モードとしてのソフトスタート動作が制御され、上記第２の出力電圧制御信号により電源回路の定常動作モードが制御される。
【０００７】
好適には、所定の勾配で変化する電圧信号と当該電圧信号が所定の値に達したことを示す検知信号とを生成する第１の回路を有し、上記動作制御回路が、上記検知信号に応答して上記動作制御信号を変化させ、上記タイミング信号と上記検知信号とに応答して上記電圧信号を初期値にリセットするためのリセット信号を生成し、上記制御信号生成回路が、上記フィードバック信号と上記電圧信号とに応じた上記第１の出力電圧制御信号を生成する。
【０００８】
また、好適には、上記タイミング信号生成回路が、電源電圧によって充電される外付けの第１のコンデンサを有し、上記第１のコンデンサの充電電圧に応じて上記タイミング信号を生成する。更に、好適には、上記第１の回路が、電源電圧によって充電される外付けの第２のコンデンサと、上記リセット信号に応答して上記第２のコンデンサを放電するための放電回路とを有し、上記第２のコンデンサの充電電圧が上記電圧信号に対応する。また、複数の電源回路のソフトスタート動作による起動は、順次になされても良い。
【０００９】
本発明の電源駆動装置は、例えば、スイッチングレギュレータのスイッチングトランジスタ（電源）の駆動回路であって、複数（ｎ個）のスイッチングレギュレータを順次にソフトスタートさせ、それぞれ予め設定された電圧の電力を供給する。タイミング信号生成回路は、例えば、コンデンサを有する時定数回路が発生する電圧信号とｎ−１個の闘値電圧とを比較することにより、ｎ個のスイッチングトランジスタを順次に起動するためのタイミング信号を生成する。
【００１０】
第１の回路は、例えば、コンデンサを用いた時定数回路を有し、タイミング信号が第ｋ（１≦ｋ≦ｎ）のスイッチングトランジスタの起動開始を示すたびに時定数回路のコンデンサを充電し、第ｋのスイッチングトランジスタのソフトスタート終了の時点でコンデンサを放電する。
【００１１】
制御信号生成回路は、ソフトスタート時には、電源回路の出力電圧のフィードバック信号と所定の変化勾配を有する電圧信号とに応じた第１の出力電圧制御信号を生成して駆動回路に供給し、ソフトスタートが終了すると、フィードバック信号に応じた第２の出力電圧制御信号を生成して駆動回路に供給する。駆動回路は、第１又は第２の出力電圧制御信号に応じて、スイッチングトランジスタを駆動する。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
図１は、本発明にかかる駆動部２を用いたスイッチングレギュレータ１の構成を例示する図である。
図１に示すように、スイッチングレギュレータ１は、分圧回路１０、駆動部２および複数の出力回路１２ａ〜１２ｃから構成される。以下、出力回路１２ａ〜１２ｃの回路数ｎが３である場合を例に説明する。
【００１３】
スイッチングレギュレータ１は、これらの構成部分により、起動時には出力回路の出力電圧を一定時間の間、徐々に立ち上げてソフトスタートし、ソフトスタート期間の経過後は、設定電圧と等しい電圧の３種類の電力を負荷（図示せず）に供給する。さらに、全ての出力回路のソフトスタートが終了すると、スイッチングレギュレータ１は、負荷がショートする等により出力電圧に異常が生じた場合に、全ての電力の供給を停止し、回路保護を行う。
【００１４】
スイッチングレギュレータ１の各構成部分の説明
以下、さらに図２〜図９を参照してスイッチングレギュレータ１の各構成部分を説明する。
【００１５】
分圧回路１０
スイッチングレギュレータ１において、分圧回路１０（図１）は、例えば抵抗器を用いた分圧回路等から構成され、出力回路１２ａ〜１２ｃそれぞれの出力電圧を分圧し、フィードバック信号ＩＮ１〜ＩＮ３として駆動部２に対して出力する。なお、分圧回路１０に設定される分圧比が、出力回路１２ａ〜１２ｃの出力電圧ＶＯＵＴを規定する。
【００１６】
駆動部２
図２は、図１に示した本発明にかかる駆動部２の構成を示す図である。
図２に示すように、駆動部２は、起動制御部（ＣＴＲＬ）２２、ショートサーキットプロテクション〔ＳＣＰ（ｓｈｏｒｔ ｃｉｒｃｕｉｔ ｐｒｏｔｅｃｔｉｏｎ）〕部２４、誤差アンプ部２６、エラー検出部２８、シーケンス制御部３、比較回路３２ａ〜３２ｃ、駆動回路３４ａ〜３４ｃ、アナログスイッチ部３８、ショートサーキットプロテクション（ＳＣＰ）エラーラッチ回路４０、三角波発生回路４２および電源電圧リセット回路（ＵＶＬＯ）４４を含み、例えば、１個のＩＣ内に収容される。
駆動部２は、これらの構成部分により、出力回路１２ａ〜１２ｃ（図１）を駆動し、出力電圧を制御する。
【００１７】
電源電圧リセット回路４４
電源電圧リセット回路４４は、正電源Ｖccの電圧が正常な範囲内にない場合に制御信号ＥＮＡ３を不活性化（論理値０と）して駆動回路３４ａ〜３４ｃの出力を不許可とし、正電源Ｖccの電圧が正常な範囲内にある場合に制御信号ＥＮＡを活性化（論理値１と）して駆動回路３４ａ〜３４ｃの出力を許可する。また、電源電圧リセット回路４４は、制御信号ＥＮＡ３をシーケンス制御部３のＸＲＳＴ端子にリセット信号として供給する。
【００１８】
起動制御部２２
図３は、図２に示した駆動部２の起動制御部２２の構成を示す図である。
図３に示すように、起動制御部２２は、比較回路ＣＭＰ（ｃｏｍｐａｒａｔｏｒ）２２０，ＣＭＰ２２２、抵抗器Ｒ２２０，Ｒ２２２，Ｒ２２４、電流源ＣＳ（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）２２０または抵抗器Ｒ２２６、および、必要に応じて付加される外付けコンデンサＣ１から構成される。
【００１９】
抵抗器Ｒ２２０，Ｒ２２２，Ｒ２２４は、正電源電圧ＶｃｃとグラウンドＧＮＤとの間に直列接続されており、駆動部２の正電源電圧Ｖｃｃを分圧して閾値電圧ＶＴＨＨ ，ＶＴＨＬ （ＶＴＨＨ ＞ＶＴＨＬ ）を生成し、それぞれ比較回路ＣＭＰ２２０，ＣＭＰ２２２の負入力端子に供給する。
電流源ＣＳ２２０（抵抗器２２６）およびコンデンサＣ１は時定数回路２２０を構成し、コンデンサＣ１の充電電圧ＶＣＴＲＬを比較回路ＣＭＰ２２０，ＣＭＰ２２２の正入力端子に供給する。
【００２０】
比較回路ＣＭＰ２２０は、時定数回路２２０のコンデンサＣ１の充電電圧ＶＣＴＲＬと閾値電圧ＶＴＨＨ とを比較し、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＨ よりも高い場合には論理値１を、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＨ 以下である場合には論理値０を、タイミング信号ＣＴＲＬ−Ｈとしてシーケンス制御部３に対して出力する。
【００２１】
比較回路ＣＭＰ２２２は、時定数回路２２０のコンデンサＣ１の充電電圧ＶＣＴＲＬと閾値電圧ＶＴＨＬ とを比較し、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＬ よりも高い場合には論理値１を、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＬ 以下である場合には論理値０を、タイミング信号ＣＴＲＬ−Ｌとしてシーケンス制御部３に対して出力する。
【００２２】
つまり、比較回路ＣＭＰ２２０，ＣＭＰ２２２の出力論理値（タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ）は、充電電圧ＶＣＴＲＬが０Ｖ〔グラウンド電圧（ＧＮＤ）〜閾値電圧ＶＴＨＬ の範囲内にある場合には（００）となり、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＬ 〜閾値電圧ＶＴＨＨ の範囲内にある場合には（０１）となり、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＨ 〜正電源電圧Ｖｃｃの範囲内にある場合には（１１）となる。
なお、コンデンサＣ１を用いない場合は、比較回路ＣＭＰ２２０，ＣＭＰ２２２の出力信号の論理値（タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ）は、起動直後にいずれも１となり、スイッチングレギュレータ１に対して、同時にソフトスタート機能が働くこととなる。なお、図３においては、抵抗器Ｒ２２０の一端は正電源電圧Ｖｃｃに接続する構成となっているが、正電源電圧Ｖｃｃの代わりに
、ＩＣの内部定電圧源で生成した定電圧ＶＲＥＦ に接続する構成としてもよい。
【００２３】
ＳＣＰ部２４
図４は、図２に示した駆動部２のＳＣＰ部２４の構成を示す図である。
図４に示すように、ＳＣＰ部２４は、ボルテージフォロワ回路として動作するオペアンプＯＰ２４０、比較回路ＣＭＰ２４０、ＮチャネルＭＯＳＦＥＴ（Ｑ２４０）、抵抗器Ｒ２４０，Ｒ２４２、電流源ＣＳ２４０または抵抗器Ｒ２４４、および、外付けコンデンサＣ２から構成される。
【００２４】
抵抗器Ｒ２４０，Ｒ２４２は、正電源電圧ＶｃｃとグラウンドＧＮＤとの間に直列接続されており、正電源電圧Ｖｃｃを分圧して閾値電圧ＶＴＨＳＣＰ を生成し、比較回路ＣＭＰ２４０の負入力端子に対して出力する。
電流源ＣＳ２４０（抵抗器Ｒ２４４）および外付けコンデンサＣ２は時定数回路２４０を構成する。時定数回路２４０のコンデンサＣ２の充電電圧はオペアンプＯＰ２４０を介し、電圧信号ＶＳＣＰとして比較回路ＣＭＰ２４０の正入力端子、誤差アンプ部２６およびアナログスイッチ部３８に対して出力される。
【００２５】
比較回路ＣＭＰ２４０は、抵抗器Ｒ２４０，Ｒ２４２から入力される閾値電圧ＶTHSCP と、オペアンプＯＰ２４０を介して入力されるコンデンサＣ２の充電電圧とを比較し、コンデンサＣ２の充電電圧が閾値電圧Ｖ THSCP よりも高い場合には論理値１を、コンデンサＣ２の充電電圧が閾値電圧ＶTHSCP よりも低い場合には論理値０を、制御信号ＯＶＲＶＴとしてシーケンス制御部３に対して出力する。
【００２６】
ＦＥＴ（Ｑ２４０）のドレインとソースとは、コンデンサＣ２の両端子間に接続されており、シーケンス制御部３からＦＥＴ（Ｑ２４０）のゲートに入力される制御信号ＤＩＳＣＨＧが論理値１の場合にはコンデンサＣ２の両端子間を短絡して電荷を放出させ（コンデンサＣ２をディスチャージし）、制御信号ＤＩＳＣＨＧが論理値０の場合にはコンデンサＣ２の両端子間を開放して充電させる。また、本回路においても、図３の回路と同様に、正電源電圧Ｖｃｃの代わりに内部定電圧ＶＲＥＦ を用いてもよい。
【００２７】
誤差アンプ部２６
図５は、図２に示した駆動部２の誤差アンプ部２６の構成を示す図である。
図５に示すように、誤差アンプ部２６は、誤差アンプ２６０〜２６４から構成される。誤差アンプ２６０〜２６４は同一構成であって、それぞれ２個の抵抗器（Ｒｉｎａ〜Ｒｉｎｃ，Ｒｆａ〜Ｒｆｃ）、２個のアナログスイッチ〔ＡＳ（ａｎａｌｏｇ ｓｗｉｃｈ）２６０ａ，ＡＳ２６０ｂ，ＡＳ２６２ａ，ＡＳ２６２ｂ，ＡＳ２６４ａ，ＡＳ２６４ｂ〕および１個のオペアンプ（ＯＰ２６０〜ＯＰ２６４）から構成される。
【００２８】
誤差アンプ部２６は、これらの構成部分により、ソフトスタート時には、ＳＣＰ部２４（図２，図４）のオペアンプＯＰ２４０から入力される電圧信号ＶＳＣＰと、分圧回路１０（図１）から入力されるフィードバック信号ＩＮ１〜ＩＮ３との誤差を検出および増幅し、ソフトスタート終了後には、フィードバック信号ＩＮ１〜ＩＮ３を増幅して、エラー検出部２８および比較回路３２ａ〜３２ｃに対して誤差信号ＶＤ１〜ＶＤ３として出力する。
【００２９】
誤差アンプ部２６の誤差アンプ２６０（２６２，２６４）において、アナログスイッチＡＳ２６０ａ（ＡＳ２６２ａ，ＡＳ２６４ａ）は、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合に導通（オン）状態となり、電圧信号ＶＳＣＰを通過させてオペアンプＯＰ２６０（ＯＰ２６２，ＯＰ２６４）の非反転入力端子（＋）に供給し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合に非導通（オフ）状態となる。
【００３０】
アナログスイッチＡＳ２６０ｂ（ＡＳ２６２ｂ，ＡＳ２６４ｂ）は、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合に導通（オン）状態となり、オペアンプＯＰ２６０（ＯＰ２６２，ＯＰ２６４）の反転正入力端子をグラウンド電位（ＧＮＤ；０Ｖ）とし、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合に非導通（オフ）状態となる。
【００３１】
抵抗器Ｒｉｎａ，Ｒｆａ（Ｒｉｎｂ，Ｒｆｂ，Ｒｉｎｃ，Ｒｆｃ）およびオペアンプＯＰ２６０（ＯＰ２６２，ＯＰ２６４）は反転増幅回路を構成し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合（ソストスタート終了後）には、下式１−１（１−２，１−３）に示す誤差信号ＶＤ１（ＶＤ２，ＶＤ３）を比較回路３２ａ（３２ｂ，３２ｃ）に対して出力し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合（ソストスタート時）には、下式２−１（２−２，２−３）に示す誤差信号ＶＤ１（ＶＤ２，ＶＤ３）を比較回路３２ａ（３２ｂ，３２ｃ）に対して出力する。
【００３２】
【数１】
ＶＤ１＝（−Ｒｆａ／Ｒｉｎａ）×ＩＮ１ …（１−１）
ＶＤ２＝（−Ｒｆｂ／Ｒｉｎｂ）×ＩＮ２ …（１−２）
ＶＤ３＝（−Ｒｆｃ／Ｒｉｎｃ）×ＩＮ３ …（１−３）
【００３３】
【数２】
ＶＤ１＝（−Ｒｆａ／Ｒｉｎａ）×（ＩＮ１−ＶＳＣＰ）＋ＶＳＣＰ…（２−１）
ＶＤ２＝（−Ｒｆｂ／Ｒｉｎｂ）×（ＩＮ２−ＶＳＣＰ）＋ＶＳＣＰ…（２−２）
ＶＤ３＝（−Ｒｆｃ／Ｒｉｎｃ）×（ＩＮ３−ＶＳＣＰ）＋ＶＳＣＰ…（２−３）
【００３４】
エラー検出部２８
図６は、図２に示した駆動部２のエラー検出部２８の構成を示す図である。
図６に示すように、エラー検出部２８は、抵抗器Ｒ２８０，Ｒ２８２，Ｒ２８４，Ｒ２８６、比較回路ＣＭＰ２８０，ＣＭＰ２８２および論理和回路ＯＲ２８０から構成される。
エラー検出部２８は、これらの構成部分により、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３が正常範囲内（閾値電圧ＶEH〜閾値電圧ＶEL）にあるか否かを検出し、誤差信号ＶＤ１〜ＶＤ３が正常範囲内にある場合にはエラー信号ＥＲＲを論理値０とし、誤差信号ＶＤ１〜ＶＤ３が正常範囲内にない場合にはエラー信号ＥＲＲを論理値１としてシーケンス制御部３に対して出力する。
【００３５】
エラー検出部２８において、正電源電圧ＶｃｃとグラウンドＧＮＤとの間に接続される抵抗器Ｒ２８０，Ｒ２８２および抵抗器Ｒ２８４，Ｒ２８６はそれぞれ分圧回路を構成し、正電源電圧Ｖｃｃを分圧して閾値電圧ＶＥＨ，ＶＥＬ（ＶＥＨ＞ＶＥＬ）を生成し、比較回路ＣＭＰ２８０の負入力端子および比較回路ＣＭＰ２８２の正入力端子に供給する。
【００３６】
比較回路ＣＭＰ２８０は、抵抗器Ｒ２８０と抵抗器Ｒ２８２との接続中点から入力される閾値電圧ＶＥＨと、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいずれかが閾値電圧ＶＥＨよりも高い場合に出力信号を論理値１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧ＶＥＨよりも低い場合に出力信号を論理値０として論理和回路ＯＲ２８０に対して出力する。
【００３７】
比較回路ＣＭＰ２８２は、抵抗器Ｒ２８４と抵抗器Ｒ２８６との接続中点から入力される閾値電圧ＶEL と、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいずれかが閾値電圧ＶELよりも低い場合に出力信号を論理値１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧ＶEL よりも高い場合に出力信号を論理値０として論理和回路ＯＲ２８０に対して出力する。
【００３８】
論理和回路ＯＲ２８０は、比較回路ＣＭＰ２８０，ＣＭＰ２８２のいずれかの出力信号の論理値が１の場合にエラー信号ＥＲＲを論理値１とし、比較回路ＣＭＰ２８０，ＣＭＰ２８２の両方の出力信号の論理値が０の場合にエラー信号ＥＲＲを論理値０として出力する。
【００３９】
シーケンス制御部３
図７は、図２に示した駆動部２のシーケンス制御部３の構成を示す図である。図７に示すように、シーケンス制御部３は、チャネルデコーダ回路３００、ＣＨ１ソフトスタートラッチ回路３０２ａ、ＣＨ２ソフトスタートラッチ回路３０２ｂ、ＣＨ３ソフトスタートラッチ回路３０２ｃ、ＳＣＰモードラッチ回路３０４およびディスチャージ制御回路３０６から構成される。
【００４０】
シーケンス制御部３は、これらの構成部分により、起動制御部２２から入力されるタイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ、ＳＣＰ部２４から入力される制御信号ＯＶＲＶＴ、電源リセット回路４４から入力される制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）、および、エラー検出部２８から入力されるエラー信号ＥＲＲから、制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ，ＣＨ１ＳＯＦＴ〜ＣＨ３ＳＯＦＴ，ＤＩＳＣＨＧおよびタイミング信号ＳＣＰＥＮＡを生成し、駆動部２の各構成部分の動作を制御する。
【００４１】
チャネルデコーダ回路３００は、スイッチングレギュレータ１の電源が投入され、起動された場合に、ＣＨ１ソフトスタートラッチ回路３０２ａに対するセット信号（ＳＥＴ）を活性化（論理値１に）し、リセット信号（ＲＥＳＥＴ）を不活性化（論理値０に）して出力するとともに、このセット信号を制御信号ＣＨ１ＥＮＡとして駆動回路３４ａ（図２）に対して出力する。
【００４２】
また、チャネルデコーダ回路３００は、起動制御部２２から入力されるタイミング信号ＣＴＲＬ−Ｌが論理値１になった場合に、ＣＨ２ソフトスタートラッチ回路３０２ｂに対するセット信号を論理値１にし、リセット信号を論理値０にして出力するとともに、このセット信号を制御信号ＣＨ２ＥＮＡとして駆動回路３４ｂに対して出力する。
【００４３】
また、チャネルデコーダ回路３００は、起動制御部２２から入力されるタイミング信号ＣＴＲＬ−Ｈが論理値１になった場合に、ＣＨ３ソフトスタートラッチ回路３０２ｃに対するセット信号を論理値１にし、リセット信号を論理値０にして出力するとともに、このセット信号を制御信号ＣＨ３ＥＮＡとして駆動回路３４ｃに対して出力する。
【００４４】
また、チャネルデコーダ回路３００は、ＳＣＰ部２４から入力される制御信号ＯＶＲＶＴが論理値１になった場合に、ＣＨ１ソフトスタートラッチ回路３０２ａ〜ＣＨ３ソフトスタートラッチ回路３０２ｃに対するリセット信号を論理値１にする。
また、チャネルデコーダ回路３００は、スイッチングレギュレータ１が起動された場合、タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌの少なくとも一方が論理値０の場合に、ＳＣＰモードラッチ回路３０４に対するセット信号を論理値０にし、リセット信号を論理値１にして出力する。また、チャネルデコーダ回路３００は、タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌが共に論理値１のときに、制御信号ＯＶＲＶＴが論理値１になると、ＳＣＰモードラッチ回路３０４に対するセット信号を論理値１にし、リセット信号を論理値０にして出力する。
【００４５】
ＣＨ１ソフトスタートラッチ回路３０２ａ、ＣＨ２ソフトスタートラッチ回路３０２ｂおよびＣＨ３ソフトスタートラッチ回路３０２ｃは、それぞれチャネルデコーダ回路３００から入力されるセット信号（制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ）が論理値１になった場合に出力信号を論理値１にし、リセット信号が論理値１になった場合に出力信号を論理値０にして、制御信号ＣＨ１ＳＯＦＴ１〜ＣＨ３ＳＯＦＴ３として誤差アンプ部２６に対して出力する。
【００４６】
ＳＣＰモードラッチ回路３０４は、チャネルデコーダ回路３００から入力されるセット信号が論理値１になった場合に出力信号（タイミング信号ＳＣＰＥＮＡ）を論理値１にし、リセット信号が論理値１になった場合にタイミング信号ＳＣＰＥＮＡを論理値０に（リセット）する。
【００４７】
ディスチャージ制御回路３０６は、制御信号ＣＨ１ＳＯＦＴ〜ＣＨ３ＳＯＦＴの少なくとも１つが論理値１になった場合、タイミング信号ＳＣＰＥＮＡが論理値１のときにエラー信号ＥＲＲが論理値０になった場合に、制御信号ＤＩＳＣＨＧを論理値０にしてＳＣＰ部２４に対して出力する。上記以外のときには、制御信号ＤＩＳＣＨＧは論理値１である。
【００４８】
アナログスイッチ部３８
図８は、図２に示した駆動部２のアナログスイッチ部３８の構成を示す図である。
図８に示すように、アナログスイッチ部３８は、２個のアナログスイッチＡＳ３８０，ＡＳ３８２から構成される。
アナログスイッチ部３８は、これらの構成部分により、タイミング信号ＳＣＰＥＮＡが論理値１の場合にＳＣＰ部２４から入力される電圧信号ＶＳＣＰを、タイミング信号ＳＣＰＥＮＡが論理値０の場合にグラウンド電位（０Ｖ）を出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０に対して出力する。
【００４９】
アナログスイッチＡＳ３８０は、タイミング信号ＳＣＰＥＮＡが論理値０の場合に非導通状態となり、タイミング信号ＳＣＰＥＮＡが論理値１の場合に導通状態となって、ＳＣＰ部２４から入力される電圧信号ＶＳＣＰを通過させ、出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０に対して出力する。
アナログスイッチＡＳ３８２は、タイミング信号ＳＣＰＥＮＡが論理値１の場合に非導通状態となり、タイミング信号ＳＣＰＥＮＡが論理値０の場合に導通状態となって、グラウンド電位を出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０に対して出力する。
【００５０】
ＳＣＰエラーラッチ回路４０
再び図２を参照する。
ＳＣＰエラーラッチ回路４０は、アナログスイッチ部３８から入力される信号Ｓ３８の電圧が所定の閾値電圧ＶＴＨＳＣＰ より高くなった場合に、制御信号ＥＮＡ２を論理値０にし、信号Ｓ３８の電圧が閾値電圧ＶＴＨＳＣＰ より低くなった場合に、制御信号ＥＮＡ２を論理値１にして駆動回路３４ａ〜３４ｃに対して出力する。
【００５１】
三角波発生回路４２
三角波発生回路４２は、三角波信号を生成して比較回路３２ａ〜３２ｃの正入力端子に対して出力する。
比較回路３２ａ〜３２ｃ
比較回路３２ａ〜３２ｃは、それぞれ三角波発生回路４２から入力される三角波信号と、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３とを比較してＰＷＭ信号を生成し、駆動回路３４ａ〜３４ｃに対してそれぞれ出力する。
【００５２】
駆動回路３４ａ〜３４ｃ
駆動回路３４ａ〜３４ｃは、それぞれシーケンス制御部３から入力される制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ（ＥＮＡ１）、ＳＣＰエラーラッチ回路４０から入力される制御信号ＥＮＡ２、および、電源電圧リセット回路４４から入力される制御信号ＥＮＡ３が論理値１である場合に、比較回路３２ａ〜３２ｃから入力されるＰＷＭ信号を駆動信号ＣＯＵＴ１〜ＣＯＵＴ３として出力回路１２ａ〜１２ｃ（図１）に対して出力する。
【００５３】
出力回路１２ａ〜１２ｃ
図９は、図１に示した出力回路１２ａ〜１２ｃの構成を示す図である。
図９に示すように、出力回路１２ａ〜１２ｃは、それぞれスイッチングトランジスタＱ１２０、平滑コンデンサＣ１２０，Ｃ１２２、インダクタＬ１２０およびダイオードＤ１２０から構成され、同一構成のステップダウンコンバータとして動作する。
出力回路１２ａ〜１２ｃは、これらの構成部分により、電圧ＶＩＮの電力をスイッチングして電圧をステップダウンし、さらに整流および平滑化し、電圧ＶＯＵＴの電力を負荷（図示せず）に供給する。なお、本実施形態では出力回路１２ａ〜１２ｃをステップダウン方式を例に説明しているが、出力回路をステップアップ方式やインバーティング方式としてもよい。
【００５４】
スイッチングレギュレータ１の動作
以下、さらに図１０を参照して、駆動部２に重点をおいて、スイッチングレギュレータ１の動作を説明する。
図１０（Ａ）〜（Ｎ）は、図２に示した駆動部２の各構成部分の動作タイミングを示すタイミングチャート図である。
【００５５】
図１０（Ａ）に示すように、期間ｂの最初で電源が投入され、スイッチングレギュレータ１（図１）が起動されると、電源電圧リセット回路４４は、図１０（Ｂ）に示すように、制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）を不活性化（論理値１）とし、駆動部２の各構成部分に動作を開始させる。なお、本図では制御信号ＥＮＡ３は電源電圧と共に立ち上がっているが、実際の回路においては電源電圧が立ち上がって所定の期間が経過した時点で制御信号ＥＮＡ３が立ち上がることとなる。
また、起動制御部２２（図３）のコンデンサＣ１は、期間ｂ〜期間ｆの間に徐々に充電され、電圧信号ＶＣＴＲＬが、図１０（Ｃ）に示すように、徐々に上昇する。
【００５６】
また、ＳＣＰ部２４（図４）のコンデンサＣ２は、期間ｂにおいて充電され、図１０（Ｄ）に示すように、電圧信号ＶＳＣＰが上昇する。
さらに、期間ｂの最初で、シーケンス制御部３（図７）のチャネルデコーダ回路３００は、図１０（Ｈ）に示すように、制御信号ＣＨ１ＥＮＡを論理値１とし、ＣＨ１ソフトスタートラッチ回路３０２ａは、図１０（Ｉ）に示すように制御信号ＣＨ１ＳＯＦＴを論理値１にして、出力回路１２ａのソフトスタートを開始する。
【００５７】
期間ｂ（出力回路１２ａのソフトスタート中）の間、誤差アンプ部２６の誤差アンプ２６０は、電圧信号ＶＳＣＰと、分圧回路１０により分圧された出力回路１２ａの出力電圧との誤差を検出および増幅し、誤差信号ＶＤ１として比較回路３２ａに対して出力する。
比較回路３２ａは、三角波発生回路４２から入力される三角波信号と誤差信号ＶＤ１とを比較してＰＷＭ信号を生成し、駆動回路３４ａに対して出力する。
駆動回路３４ａは、比較回路３２ａから入力されるＰＷＭ信号により出力回路１２ａを駆動する。出力回路１２ａの出力電圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇する。
【００５８】
期間ｃの最初で、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、図１０（Ｅ）に示すように、制御信号ＯＶＲＶＴを論理値１とし、ＣＨ１ソフトスタートラッチ回路３０２ａは、制御信号ＣＨ１ＳＯＦＴ〔図１０（Ｉ）〕を論理値０にして出力回路１２ａのソフトスタートを終了する。
ソフトスタートの終了後は、誤差アンプ部２６の誤差アンプ２６０は、分圧回路１０を介して入力される出力回路１２ａの出力電圧を増幅し、誤差信号ＶＤ１として出力する。
駆動回路３４ａは、比較回路３２ａから入力されるＰＷＭ信号により出力回路１２ａを駆動し、出力回路１２ａは、分圧回路１０の分圧比によって規定される出力電圧ＶＯＵＴの電力を負荷に供給する。
【００５９】
シーケンス制御部３のディスチャージ制御回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達してから、電圧信号ＶＣＴＲＬが閾値電圧ＶＴＨＬ に達するまでの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣＰ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。
【００６０】
期間ｄの最初で電圧信号ＶＣＴＲＬが閾値電圧ＶＴＨＬ に達すると、制御信号ＤＩＳＣＨＧが立ち下がり、シーケンス制御部３のチャネルデコーダ回路３００は、図１０（Ｊ）に示すように、制御信号ＣＨ２ＥＮＡを論理値１にし、ＣＨ２ソフトスタートラッチ回路３０２ｂは、図１０（Ｋ）に示すように、制御信号ＣＨ２ＳＯＦＴを論理値１にして、出力回路１２ｂのソフトスタートを開始する。
【００６１】
期間ｄ（出力回路１２ｂのソフトスタート中）の間、誤差アンプ部２６の誤差アンプ２６２は、電圧信号ＶＳＣＰと、分圧回路１０により分割された出力回路１２ｂの出力電圧との誤差を検出および増幅し、誤差信号ＶＤ２として比較回路３２ｂに対して出力する。
比較回路３２ｂは、三角波発生回路４２から入力される三角波信号と誤差信号ＶＤ２とを比較してＰＷＭ信号を生成し、駆動回路３４ｂに対して出力する。
駆動回路３４ｂは、比較回路３２ｂから入力されるＰＷＭ信号により出力回路１２ｂを駆動する。出力回路１２ｂの出力電圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇する。
【００６２】
期間ｅの最初で、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、制御信号ＯＶＲＶＴを論理値１とし、ＣＨ２ソフトスタートラッチ回路３０２ｂは、制御信号ＣＨ２ＳＯＦＴ〔図１０（Ｋ）〕を論理値０にして出力回路１２ｂのソフトスタートを終了する。
ソフトスタートの終了後は、誤差アンプ２６２は、分圧回路１０を介して入力される出力回路１２ｂの出力電圧を増幅し、誤差信号ＶＤ２として出力する。
駆動回路３４ｂは、比較回路３２ｂから入力されるＰＷＭ信号により出力回路１２ｂを駆動し、出力回路１２ｂは、分圧回路１０の分圧比によって規定される出力電圧ＶＯＵＴの電力を負荷に供給する。
【００６３】
シーケンス制御部３のディスチャージ制御回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に達してから、電圧信号ＶCTRLが閾値電圧ＶTHH に達するまでの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣＰ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。
【００６４】
期間ｆの最初で電圧信号ＶＣＴＲＬが閾値電圧ＶＴＨＨ に達すると、制御信号ＤＩＳＣＨＧが立ち下がり、シーケンス制御部３のチャネルデコーダ回路３００は、図１０（Ｌ）に示すように、制御信号ＣＨ３ＥＮＡを論理値１にし、ＣＨ３ソフトスタートラッチ回路３０２ｃは、図１０（Ｍ）に示すように、制御信号ＣＨ３ＳＯＦＴを論理値１にして、出力回路１２ｃのソフトスタートを開始する。
【００６５】
期間ｆ（出力回路１２ｃのソフトスタート中）の間、誤差アンプ部２６の誤差アンプ２６４は、電圧信号ＶＳＣＰと、分圧回路１０により分割された出力回路１２ｃの出力電圧との誤差を検出および増幅し、誤差信号ＶＤ３として比較回路３２ｃに対して出力する。
比較回路３２ｃは、三角波発生回路４２から入力される三角波信号と誤差信号ＶＤ３とを比較してＰＷＭ信号を生成し、駆動回路３４ｃに対して出力する。
駆動回路３４ｃは、比較回路３２ｃから入力されるＰＷＭ信号により出力回路１２ｃを駆動する。出力回路１２ｃの出力電圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇する。
【００６６】
期間ｇの最初で、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、制御信号ＯＶＲＶＴを論理値１とし、ＣＨ３ソフトスタートラッチ回路３０２ｃは、制御信号ＣＨ３ＳＯＦＴ〔図１０（Ｍ）〕を論理値０にして出力回路１２ｃのソフトスタートを終了する。
ソフトスタートの終了後は、誤差アンプ２６４は、分圧回路１０を介して入力される出力回路１２ｃの出力電圧を増幅し、誤差信号ＶＤ３として出力する。
駆動回路３４ｃは、比較回路３２ｃから入力されるＰＷＭ信号により出力回路１２ｃを駆動し、出力回路１２ｃは、分圧回路１０の分圧比によって規定される出力電圧ＶＯＵＴの電力を負荷に供給する。
【００６７】
電圧信号ＶＳＣＰ〔図１０（Ｄ）〕が閾値電圧ＶＴＨＳＣＰ に達すると、シーケンス制御部３のディスチャージ制御回路３０６は、制御信号ＤＩＳＣＨＧ〔図１０（Ｇ）〕を論理値１としてＳＣＰ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。さらに、シーケンス制御部３のＳＣＰモードラッチ回路３０４は、図１０（Ｎ）に示すタイミング信号ＳＣＰＥＮＡを論理値１として、出力回路１２ａ〜１２ｃのいずれかの出力電圧が正常値以外となった場合に、出力回路１２ａ〜１２ｃの電力供給の全てを停止する保護動作〔ショートサーキットプロテクション（ＳＣＰ）〕を開始する。
【００６８】
例えば、期間ｇの範囲ｈにおいて、出力回路１２ａ〜１２ｃのいずれかの出力電圧が低下または上昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図６に示した閾値電圧ＶＥＬ〜閾値電圧ＶＥＨの範囲外になると、エラー検出部２８は、エラー信号ＥＲＲを論理値１にする。
エラー信号ＥＲＲが論理値１となり、シーケンス制御部３のディスチャージ制御回路３０６（図７）が、制御信号ＤＩＳＣＨＧを論理値０にすると、ＳＣＰ部２４（図４）のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ〔図１０（Ｄ）〕が上昇する。
範囲ｈにおいては、出力回路１２ａ〜１２ｃのいずれかの出力電圧の異常は短時間で復旧し、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達しないので出力回路１２ａ〜１２ｃの電力供給は停止されない。
【００６９】
さらに、例えば、期間ｇの範囲ｉにおいて、出力回路１２ａ〜１２ｃのいずれかの出力電圧が低下または上昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図７に示した閾値電圧ＶＥＬ〜閾値電圧ＶＥＨの範囲外になると、エラー検出部２８は、エラー信号ＥＲＲを論理値１にする。
エラー信号ＥＲＲが論理値１となり、シーケンス制御部３のディスチャージ制御回路３０６（図７）が、制御信号ＤＩＳＣＨＧを論理値０にすると、ＳＣＰ部２４のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ〔図１０（Ｄ）〕が上昇する。
【００７０】
範囲ｉにおいて、出力回路１２ａ〜１２ｃのいずれかの出力電圧の異常が長時間続き、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、制御信号ＯＶＲＶＴを論理値１とする。
ＳＣＰ部２４が制御信号ＯＶＲＶＴを論理値１とすると、シーケンス制御部３のチャネルデコーダ回路３００（図７）は制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ〔図１０（Ｉ），（Ｊ），（Ｌ）〕を論理値０とする。
チャネルデコーダ回路３００が制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡを論理値０とすると、駆動回路３４ａ〜３４ｃは出力回路１２ａ〜１２ｃに対する駆動信号ＣＯＵＴ１〜ＣＯＵＴ３の供給を停止し、出力回路１２ａ〜１２ｃの電力供給が停止される。
【００７１】
以上説明したように、スイッチングレギュレータ１においては、起動時に出力回路１２ａ〜１２ｃの出力電圧を次第に上昇させるソフトスタート機能、および、出力回路１２ａ〜１２ｃの出力電圧に異常が生じた場合に、出力回路１２ａ〜１２ｃによる電力供給を停止するショートサーキットプロテクション機能が実現されている。
従来、ソフトスタート機能の実現のためには、出力回路それぞれに時間設定用のコンデンサが必要とされ、サーキットプロテクション機能の実現のためにも、さらにもう１個の時間設定用のコンデンサが必要とされていた。従って、駆動回路を収容するＩＣにも、これらのコンデンサ用の端子を設ける必要があった。
一方、駆動部２においては、ソフトスタート機能およびサーキットプロテクション機能の実現のための時間設定用コンデンサとをＳＣＰ部２４のコンデンサＣ２に共通化したため、スイッチングレギュレータ１は、従来に比べて部品点数が少なくて済み、しかも、駆動部２を収容するＩＣの端子数が少なくて済み、ピンネックも生じにくい。
【００７２】
以下、本発明の変形例を説明する。
図１１は、図１に示した本発明にかかる駆動部２の変形例（駆動部４）の構成を示す図である。
図１２は、図１１に示した駆動部４の誤差アンプ部５０の構成を示す図である。
図１３は、図１１に示した駆動部４のアナログスイッチ部５２の構成を示す図である。
【００７３】
図１１に示した駆動部４は、図２等に示した駆動部２の誤差アンプ部２６（図５）を誤差アンプ部５０に置換し、アナログスイッチ部３８（図８）をアナログスイッチ部５２に置換し、比較回路３２ａ〜３２ｃを比較回路５４ａ〜５４ｃに置換した構成になっている。
図１２に示すように、駆動部４の誤差アンプ部５０は、誤差アンプ部２６からアナログスイッチを除いた構成をとる。
【００７４】
図１３に示すように、アナログスイッチ部５２は８個のアナログスイッチ（ＡＳ５２０ａ〜ＡＳ５２０ｄ，ＡＳ５２２ａ〜ＡＳ５２２ｄ）から構成され、タイミング信号ＳＣＰＥＮＡの論理値に応じて、比較回路５４ａ〜５４ｃおよびＳＣＰエラーラッチ回路４０にグラウンド電位（０Ｖ）または電圧信号ＶＳＣＰを供給する。
スイッチングレギュレータ１において、駆動部４および駆動部２は置換可能であり、全く同じ機能および性能を有している。
【００７５】
図１４は、図４に示したＳＣＰ部２４の変形例（ＳＣＰ部５６）の構成を示す図である。
ＳＣＰ部５６は、ＳＣＰ部２４に加算回路５６０を加えた構成をとり、加算回路５６０は、オペアンプＯＰ５６０、抵抗器Ｒ５６０，Ｒ５６２、および、電圧源から構成される。
加算回路５６０は、ＳＣＰ部２４が出力する電圧信号ＶＳＣＰ１とともに、電圧信号ＶＳＣＰ１に電圧源の出力電圧を加算した電圧信号ＶＳＣＰ２を出力する。
このように、ＳＣＰ部２４に加算回路５６０を付加することにより、電圧信号ＶＳＣＰの電圧を調整することができる。
【００７６】
図１５は、図５に示した誤差アンプ部２６の変形例（誤差アンプ部５８）の構成を示す図である。
図１５に示すように、誤差アンプ部５８は、３個の誤差アンプ５８０〜５８４から構成され、誤差アンプ５８０〜５８４はそれぞれ、誤差アンプ２６０〜２６４に電圧源を加えた構成をとる。
このように、誤差アンプ部２６の各誤差アンプに電圧源を付加することにより、誤差信号ＶＤ１〜ＶＤ３の電圧を調整することができる。
【００７７】
本実施形態においては、出力回路１２ａ〜１２ｃの回路数を３個としたが、スイッチングレギュレータ１を適切に変形することにより、出力回路の回路数を任意とすることができる。
また、本実施形態においては、起動制御部２２の時定数回路が発生する電圧信号ＶＣＴＲＬの電圧に応じて各出力回路をソフトスタートするように構成したが、例えば、外部から供給されるパルス信号を計数し、その計数値に応じて各出力回路をソフトスタートさせる方法といった他の方法をとることも可能である。
また、本実施形態においては、駆動部２をスイッチングレギュレータに応用したが、駆動部２は適切な変形により、シリーズレギュレータ等の他の電源装置にも応用可能である。
【００７８】
【発明の効果】
以上説明したように、本発明にかかる電源駆動装置によれば、複数の電源装置のソフトスタート回路の時定数回路（コンデンサ）を共通化することができる。また、本発明にかかる電源駆動装置によれば、複数の電源装置のソフトスタート回路の時定数回路を共通化することにより、複数のスイッチングトランジスタ駆動回路を組み込んだＩＣの外付けコンデンサ用の端子を減らすことができ、そのピンネックを解消することができる。
【図面の簡単な説明】
【図１】本発明にかかる駆動部２を用いたスイッチングレギュレータ１の構成を例示する図である。
【図２】図１に示した本発明にかかる駆動部の構成を示す図である。
【図３】図２に示した駆動部の起動制御部の構成を示す図である。
【図４】図２に示した駆動部のＳＣＰ部の構成を示す図である。
【図５】図２に示した駆動部の誤差アンプ部の構成を示す図である。
【図６】図２に示した駆動部のエラー検出部の構成を示す図である。
【図７】図２に示した駆動部のシーケンス制御部の構成を示す図である。
【図８】図２に示した駆動部のアナログスイッチ部の構成を示す図である。
【図９】図１に示した出力回路の構成を示す図である。
【図１０】（Ａ）〜（Ｎ）は、図２に示した駆動部２の各構成部分の動作タイミングを示すタイミングチャートである。
【図１１】図１に示した本発明にかかる駆動部の変形例の構成を示す図である。
【図１２】図１１に示した駆動部の誤差アンプ部の構成を示す図である。
【図１３】図１１に示した駆動部のアナログスイッチ部の構成を示す図である。
【図１４】図４に示したＳＣＰ部の変形例（ＳＣＰ部）の構成を示す図である。
【図１５】図５に示した誤差アンプ部の変形例の構成を示す図である。
【符号の説明】
１…スイッチングレギュレータ
１０…分圧回路
１２ａ〜１２ｃ…出力回路
２，４…駆動部
２２…起動制御部
２４，５６…ＳＣＰ部
２４０…時定数回路
５６０…加算回路
２６，５０，５８…誤差アンプ部
２６０〜２６４，５８４〜５８６…誤差アンプ
２８…エラー検出部
３２ａ〜３２ｃ，５４ａ〜５４ｃ…比較回路
３４ａ〜３４ｃ…駆動回路
３８，５２…アナログスイッチ部
４０…ＳＣＰエラーラッチ回路
４２…三角波発生回路
４４…電源電圧リセット回路
３…シーケンス制御部
３００…チャネルデコーダ回路
３０２ａ…ＣＨ１ソフトスタートラッチ回路
３０２ｂ…ＣＨ２ソフトスタートラッチ回路
３０２ｃ…ＣＨ３ソフトスタートラッチ回路
３０４…ＳＣＰモードラッチ回路
【発明の属する技術分野】
本発明は、スイッチングレギュレータ等の電源装置の出力回路を駆動する電源駆動装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来から電源装置として、スイッチングレギュレータが用いらている。スイッチングレギュレータのスイッチングトランジスタの駆動回路には、通常、起動時に出力コンデンサを充電するためのラッシュカレントによるスイッチングトランジスタの破壊、および、出力電圧の立ち上がり波形のオーバーシュートを防ぐ等の目的で、ソフトスタート回路が付加される。
【０００３】
ソフトスタート回路は、一般的に、スイッチングトランジスタを導通状態にする期間〔オンデューティ（ｏｎ ｄｕｔｙ） 〕を、起動から一定時間、次第に増やしてゆくことにより出力電圧を徐々に上昇（ソフトスタート）させるように構成されており、例えば、時定数回路のコンデンサの充電電圧の波形に応じて出力電圧が上昇するようにスイッチングトランジスタのオンデューティを制御する。従来のスイッチングトランジスタ駆動用のＩＣにも、このようなソフトスタート回路が含まれている。
【０００４】
しかしながら、例えば、オペアンプＩＣ用に±１５Ｖの電源供給が必要とされ、ロジックＩＣ用に５Ｖの電源供給が必要とされるといったように、１つの装置内で複数のスイッチングレギュレータを設ける必要が生じることがある。このような場合、複数のスイッチングレギュレータそれぞれにソフトスタート回路およびその時定数回路を付加する必要があり、部品数が増えてしまう。
また、複数のスイッチングトランジスタ駆動回路を１個のＩＣの中に組み込もうとすると、駆動回路それぞれに時定数回路用（外付けコンデンサ）の端子が必要となり、ピンネックが生じてしまう。
【０００５】
本発明は上述した従来技術の問題点に鑑みてなされたものであり、複数の電源装置のソフトスタート回路の時定数回路（コンデンサ）を共通化することができる電源駆動装置を提供することを目的とする。
また、本発明は、複数の電源装置のソフトスタート回路の時定数回路を共通化することにより、複数のスイッチングトランジスタ駆動回路を組み込んだＩＣの外付けコンデンサ用の端子を減らし、そのピンネックを解消しうる電源駆動装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する本発明の電源駆動回路は、複数の電源回路を駆動するための電源駆動装置であって、複数の電源回路のそれぞれの起動のタイミングを示すためのタイミング信号を生成するタイミング信号生成回路と、上記タイミング信号を入力して複数の電源回路にそれぞれ対応する複数の動作制御信号を生成する動作制御回路と、対応する電源回路の出力電圧のフィードバック信号と上記動作制御信号とを入力し、上記動作制御信号に応答して、初期動作モードのための第１の出力電圧制御信号または定常動作モードのための上記フィードバック信号に応じた第２の出力電圧制御信号をそれぞれ生成する複数の制御信号生成回路と、上記第１または第２の出力電圧制御信号に基づいて対応する電源回路をそれぞれ駆動する複数の駆動回路とを有し、上記第１の出力電圧制御信号により電源回路の初期動作モードとしてのソフトスタート動作が制御され、上記第２の出力電圧制御信号により電源回路の定常動作モードが制御される。
【０００７】
好適には、所定の勾配で変化する電圧信号と当該電圧信号が所定の値に達したことを示す検知信号とを生成する第１の回路を有し、上記動作制御回路が、上記検知信号に応答して上記動作制御信号を変化させ、上記タイミング信号と上記検知信号とに応答して上記電圧信号を初期値にリセットするためのリセット信号を生成し、上記制御信号生成回路が、上記フィードバック信号と上記電圧信号とに応じた上記第１の出力電圧制御信号を生成する。
【０００８】
また、好適には、上記タイミング信号生成回路が、電源電圧によって充電される外付けの第１のコンデンサを有し、上記第１のコンデンサの充電電圧に応じて上記タイミング信号を生成する。更に、好適には、上記第１の回路が、電源電圧によって充電される外付けの第２のコンデンサと、上記リセット信号に応答して上記第２のコンデンサを放電するための放電回路とを有し、上記第２のコンデンサの充電電圧が上記電圧信号に対応する。また、複数の電源回路のソフトスタート動作による起動は、順次になされても良い。
【０００９】
本発明の電源駆動装置は、例えば、スイッチングレギュレータのスイッチングトランジスタ（電源）の駆動回路であって、複数（ｎ個）のスイッチングレギュレータを順次にソフトスタートさせ、それぞれ予め設定された電圧の電力を供給する。タイミング信号生成回路は、例えば、コンデンサを有する時定数回路が発生する電圧信号とｎ−１個の闘値電圧とを比較することにより、ｎ個のスイッチングトランジスタを順次に起動するためのタイミング信号を生成する。
【００１０】
第１の回路は、例えば、コンデンサを用いた時定数回路を有し、タイミング信号が第ｋ（１≦ｋ≦ｎ）のスイッチングトランジスタの起動開始を示すたびに時定数回路のコンデンサを充電し、第ｋのスイッチングトランジスタのソフトスタート終了の時点でコンデンサを放電する。
【００１１】
制御信号生成回路は、ソフトスタート時には、電源回路の出力電圧のフィードバック信号と所定の変化勾配を有する電圧信号とに応じた第１の出力電圧制御信号を生成して駆動回路に供給し、ソフトスタートが終了すると、フィードバック信号に応じた第２の出力電圧制御信号を生成して駆動回路に供給する。駆動回路は、第１又は第２の出力電圧制御信号に応じて、スイッチングトランジスタを駆動する。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
図１は、本発明にかかる駆動部２を用いたスイッチングレギュレータ１の構成を例示する図である。
図１に示すように、スイッチングレギュレータ１は、分圧回路１０、駆動部２および複数の出力回路１２ａ〜１２ｃから構成される。以下、出力回路１２ａ〜１２ｃの回路数ｎが３である場合を例に説明する。
【００１３】
スイッチングレギュレータ１は、これらの構成部分により、起動時には出力回路の出力電圧を一定時間の間、徐々に立ち上げてソフトスタートし、ソフトスタート期間の経過後は、設定電圧と等しい電圧の３種類の電力を負荷（図示せず）に供給する。さらに、全ての出力回路のソフトスタートが終了すると、スイッチングレギュレータ１は、負荷がショートする等により出力電圧に異常が生じた場合に、全ての電力の供給を停止し、回路保護を行う。
【００１４】
スイッチングレギュレータ１の各構成部分の説明
以下、さらに図２〜図９を参照してスイッチングレギュレータ１の各構成部分を説明する。
【００１５】
分圧回路１０
スイッチングレギュレータ１において、分圧回路１０（図１）は、例えば抵抗器を用いた分圧回路等から構成され、出力回路１２ａ〜１２ｃそれぞれの出力電圧を分圧し、フィードバック信号ＩＮ１〜ＩＮ３として駆動部２に対して出力する。なお、分圧回路１０に設定される分圧比が、出力回路１２ａ〜１２ｃの出力電圧ＶＯＵＴを規定する。
【００１６】
駆動部２
図２は、図１に示した本発明にかかる駆動部２の構成を示す図である。
図２に示すように、駆動部２は、起動制御部（ＣＴＲＬ）２２、ショートサーキットプロテクション〔ＳＣＰ（ｓｈｏｒｔ ｃｉｒｃｕｉｔ ｐｒｏｔｅｃｔｉｏｎ）〕部２４、誤差アンプ部２６、エラー検出部２８、シーケンス制御部３、比較回路３２ａ〜３２ｃ、駆動回路３４ａ〜３４ｃ、アナログスイッチ部３８、ショートサーキットプロテクション（ＳＣＰ）エラーラッチ回路４０、三角波発生回路４２および電源電圧リセット回路（ＵＶＬＯ）４４を含み、例えば、１個のＩＣ内に収容される。
駆動部２は、これらの構成部分により、出力回路１２ａ〜１２ｃ（図１）を駆動し、出力電圧を制御する。
【００１７】
電源電圧リセット回路４４
電源電圧リセット回路４４は、正電源Ｖccの電圧が正常な範囲内にない場合に制御信号ＥＮＡ３を不活性化（論理値０と）して駆動回路３４ａ〜３４ｃの出力を不許可とし、正電源Ｖccの電圧が正常な範囲内にある場合に制御信号ＥＮＡを活性化（論理値１と）して駆動回路３４ａ〜３４ｃの出力を許可する。また、電源電圧リセット回路４４は、制御信号ＥＮＡ３をシーケンス制御部３のＸＲＳＴ端子にリセット信号として供給する。
【００１８】
起動制御部２２
図３は、図２に示した駆動部２の起動制御部２２の構成を示す図である。
図３に示すように、起動制御部２２は、比較回路ＣＭＰ（ｃｏｍｐａｒａｔｏｒ）２２０，ＣＭＰ２２２、抵抗器Ｒ２２０，Ｒ２２２，Ｒ２２４、電流源ＣＳ（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）２２０または抵抗器Ｒ２２６、および、必要に応じて付加される外付けコンデンサＣ１から構成される。
【００１９】
抵抗器Ｒ２２０，Ｒ２２２，Ｒ２２４は、正電源電圧ＶｃｃとグラウンドＧＮＤとの間に直列接続されており、駆動部２の正電源電圧Ｖｃｃを分圧して閾値電圧ＶＴＨＨ ，ＶＴＨＬ （ＶＴＨＨ ＞ＶＴＨＬ ）を生成し、それぞれ比較回路ＣＭＰ２２０，ＣＭＰ２２２の負入力端子に供給する。
電流源ＣＳ２２０（抵抗器２２６）およびコンデンサＣ１は時定数回路２２０を構成し、コンデンサＣ１の充電電圧ＶＣＴＲＬを比較回路ＣＭＰ２２０，ＣＭＰ２２２の正入力端子に供給する。
【００２０】
比較回路ＣＭＰ２２０は、時定数回路２２０のコンデンサＣ１の充電電圧ＶＣＴＲＬと閾値電圧ＶＴＨＨ とを比較し、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＨ よりも高い場合には論理値１を、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＨ 以下である場合には論理値０を、タイミング信号ＣＴＲＬ−Ｈとしてシーケンス制御部３に対して出力する。
【００２１】
比較回路ＣＭＰ２２２は、時定数回路２２０のコンデンサＣ１の充電電圧ＶＣＴＲＬと閾値電圧ＶＴＨＬ とを比較し、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＬ よりも高い場合には論理値１を、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＬ 以下である場合には論理値０を、タイミング信号ＣＴＲＬ−Ｌとしてシーケンス制御部３に対して出力する。
【００２２】
つまり、比較回路ＣＭＰ２２０，ＣＭＰ２２２の出力論理値（タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ）は、充電電圧ＶＣＴＲＬが０Ｖ〔グラウンド電圧（ＧＮＤ）〜閾値電圧ＶＴＨＬ の範囲内にある場合には（００）となり、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＬ 〜閾値電圧ＶＴＨＨ の範囲内にある場合には（０１）となり、充電電圧ＶＣＴＲＬが閾値電圧ＶＴＨＨ 〜正電源電圧Ｖｃｃの範囲内にある場合には（１１）となる。
なお、コンデンサＣ１を用いない場合は、比較回路ＣＭＰ２２０，ＣＭＰ２２２の出力信号の論理値（タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ）は、起動直後にいずれも１となり、スイッチングレギュレータ１に対して、同時にソフトスタート機能が働くこととなる。なお、図３においては、抵抗器Ｒ２２０の一端は正電源電圧Ｖｃｃに接続する構成となっているが、正電源電圧Ｖｃｃの代わりに
、ＩＣの内部定電圧源で生成した定電圧ＶＲＥＦ に接続する構成としてもよい。
【００２３】
ＳＣＰ部２４
図４は、図２に示した駆動部２のＳＣＰ部２４の構成を示す図である。
図４に示すように、ＳＣＰ部２４は、ボルテージフォロワ回路として動作するオペアンプＯＰ２４０、比較回路ＣＭＰ２４０、ＮチャネルＭＯＳＦＥＴ（Ｑ２４０）、抵抗器Ｒ２４０，Ｒ２４２、電流源ＣＳ２４０または抵抗器Ｒ２４４、および、外付けコンデンサＣ２から構成される。
【００２４】
抵抗器Ｒ２４０，Ｒ２４２は、正電源電圧ＶｃｃとグラウンドＧＮＤとの間に直列接続されており、正電源電圧Ｖｃｃを分圧して閾値電圧ＶＴＨＳＣＰ を生成し、比較回路ＣＭＰ２４０の負入力端子に対して出力する。
電流源ＣＳ２４０（抵抗器Ｒ２４４）および外付けコンデンサＣ２は時定数回路２４０を構成する。時定数回路２４０のコンデンサＣ２の充電電圧はオペアンプＯＰ２４０を介し、電圧信号ＶＳＣＰとして比較回路ＣＭＰ２４０の正入力端子、誤差アンプ部２６およびアナログスイッチ部３８に対して出力される。
【００２５】
比較回路ＣＭＰ２４０は、抵抗器Ｒ２４０，Ｒ２４２から入力される閾値電圧ＶTHSCP と、オペアンプＯＰ２４０を介して入力されるコンデンサＣ２の充電電圧とを比較し、コンデンサＣ２の充電電圧が閾値電圧Ｖ THSCP よりも高い場合には論理値１を、コンデンサＣ２の充電電圧が閾値電圧ＶTHSCP よりも低い場合には論理値０を、制御信号ＯＶＲＶＴとしてシーケンス制御部３に対して出力する。
【００２６】
ＦＥＴ（Ｑ２４０）のドレインとソースとは、コンデンサＣ２の両端子間に接続されており、シーケンス制御部３からＦＥＴ（Ｑ２４０）のゲートに入力される制御信号ＤＩＳＣＨＧが論理値１の場合にはコンデンサＣ２の両端子間を短絡して電荷を放出させ（コンデンサＣ２をディスチャージし）、制御信号ＤＩＳＣＨＧが論理値０の場合にはコンデンサＣ２の両端子間を開放して充電させる。また、本回路においても、図３の回路と同様に、正電源電圧Ｖｃｃの代わりに内部定電圧ＶＲＥＦ を用いてもよい。
【００２７】
誤差アンプ部２６
図５は、図２に示した駆動部２の誤差アンプ部２６の構成を示す図である。
図５に示すように、誤差アンプ部２６は、誤差アンプ２６０〜２６４から構成される。誤差アンプ２６０〜２６４は同一構成であって、それぞれ２個の抵抗器（Ｒｉｎａ〜Ｒｉｎｃ，Ｒｆａ〜Ｒｆｃ）、２個のアナログスイッチ〔ＡＳ（ａｎａｌｏｇ ｓｗｉｃｈ）２６０ａ，ＡＳ２６０ｂ，ＡＳ２６２ａ，ＡＳ２６２ｂ，ＡＳ２６４ａ，ＡＳ２６４ｂ〕および１個のオペアンプ（ＯＰ２６０〜ＯＰ２６４）から構成される。
【００２８】
誤差アンプ部２６は、これらの構成部分により、ソフトスタート時には、ＳＣＰ部２４（図２，図４）のオペアンプＯＰ２４０から入力される電圧信号ＶＳＣＰと、分圧回路１０（図１）から入力されるフィードバック信号ＩＮ１〜ＩＮ３との誤差を検出および増幅し、ソフトスタート終了後には、フィードバック信号ＩＮ１〜ＩＮ３を増幅して、エラー検出部２８および比較回路３２ａ〜３２ｃに対して誤差信号ＶＤ１〜ＶＤ３として出力する。
【００２９】
誤差アンプ部２６の誤差アンプ２６０（２６２，２６４）において、アナログスイッチＡＳ２６０ａ（ＡＳ２６２ａ，ＡＳ２６４ａ）は、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合に導通（オン）状態となり、電圧信号ＶＳＣＰを通過させてオペアンプＯＰ２６０（ＯＰ２６２，ＯＰ２６４）の非反転入力端子（＋）に供給し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合に非導通（オフ）状態となる。
【００３０】
アナログスイッチＡＳ２６０ｂ（ＡＳ２６２ｂ，ＡＳ２６４ｂ）は、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合に導通（オン）状態となり、オペアンプＯＰ２６０（ＯＰ２６２，ＯＰ２６４）の反転正入力端子をグラウンド電位（ＧＮＤ；０Ｖ）とし、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合に非導通（オフ）状態となる。
【００３１】
抵抗器Ｒｉｎａ，Ｒｆａ（Ｒｉｎｂ，Ｒｆｂ，Ｒｉｎｃ，Ｒｆｃ）およびオペアンプＯＰ２６０（ＯＰ２６２，ＯＰ２６４）は反転増幅回路を構成し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合（ソストスタート終了後）には、下式１−１（１−２，１−３）に示す誤差信号ＶＤ１（ＶＤ２，ＶＤ３）を比較回路３２ａ（３２ｂ，３２ｃ）に対して出力し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合（ソストスタート時）には、下式２−１（２−２，２−３）に示す誤差信号ＶＤ１（ＶＤ２，ＶＤ３）を比較回路３２ａ（３２ｂ，３２ｃ）に対して出力する。
【００３２】
【数１】
ＶＤ１＝（−Ｒｆａ／Ｒｉｎａ）×ＩＮ１ …（１−１）
ＶＤ２＝（−Ｒｆｂ／Ｒｉｎｂ）×ＩＮ２ …（１−２）
ＶＤ３＝（−Ｒｆｃ／Ｒｉｎｃ）×ＩＮ３ …（１−３）
【００３３】
【数２】
ＶＤ１＝（−Ｒｆａ／Ｒｉｎａ）×（ＩＮ１−ＶＳＣＰ）＋ＶＳＣＰ…（２−１）
ＶＤ２＝（−Ｒｆｂ／Ｒｉｎｂ）×（ＩＮ２−ＶＳＣＰ）＋ＶＳＣＰ…（２−２）
ＶＤ３＝（−Ｒｆｃ／Ｒｉｎｃ）×（ＩＮ３−ＶＳＣＰ）＋ＶＳＣＰ…（２−３）
【００３４】
エラー検出部２８
図６は、図２に示した駆動部２のエラー検出部２８の構成を示す図である。
図６に示すように、エラー検出部２８は、抵抗器Ｒ２８０，Ｒ２８２，Ｒ２８４，Ｒ２８６、比較回路ＣＭＰ２８０，ＣＭＰ２８２および論理和回路ＯＲ２８０から構成される。
エラー検出部２８は、これらの構成部分により、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３が正常範囲内（閾値電圧ＶEH〜閾値電圧ＶEL）にあるか否かを検出し、誤差信号ＶＤ１〜ＶＤ３が正常範囲内にある場合にはエラー信号ＥＲＲを論理値０とし、誤差信号ＶＤ１〜ＶＤ３が正常範囲内にない場合にはエラー信号ＥＲＲを論理値１としてシーケンス制御部３に対して出力する。
【００３５】
エラー検出部２８において、正電源電圧ＶｃｃとグラウンドＧＮＤとの間に接続される抵抗器Ｒ２８０，Ｒ２８２および抵抗器Ｒ２８４，Ｒ２８６はそれぞれ分圧回路を構成し、正電源電圧Ｖｃｃを分圧して閾値電圧ＶＥＨ，ＶＥＬ（ＶＥＨ＞ＶＥＬ）を生成し、比較回路ＣＭＰ２８０の負入力端子および比較回路ＣＭＰ２８２の正入力端子に供給する。
【００３６】
比較回路ＣＭＰ２８０は、抵抗器Ｒ２８０と抵抗器Ｒ２８２との接続中点から入力される閾値電圧ＶＥＨと、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいずれかが閾値電圧ＶＥＨよりも高い場合に出力信号を論理値１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧ＶＥＨよりも低い場合に出力信号を論理値０として論理和回路ＯＲ２８０に対して出力する。
【００３７】
比較回路ＣＭＰ２８２は、抵抗器Ｒ２８４と抵抗器Ｒ２８６との接続中点から入力される閾値電圧ＶEL と、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいずれかが閾値電圧ＶELよりも低い場合に出力信号を論理値１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧ＶEL よりも高い場合に出力信号を論理値０として論理和回路ＯＲ２８０に対して出力する。
【００３８】
論理和回路ＯＲ２８０は、比較回路ＣＭＰ２８０，ＣＭＰ２８２のいずれかの出力信号の論理値が１の場合にエラー信号ＥＲＲを論理値１とし、比較回路ＣＭＰ２８０，ＣＭＰ２８２の両方の出力信号の論理値が０の場合にエラー信号ＥＲＲを論理値０として出力する。
【００３９】
シーケンス制御部３
図７は、図２に示した駆動部２のシーケンス制御部３の構成を示す図である。図７に示すように、シーケンス制御部３は、チャネルデコーダ回路３００、ＣＨ１ソフトスタートラッチ回路３０２ａ、ＣＨ２ソフトスタートラッチ回路３０２ｂ、ＣＨ３ソフトスタートラッチ回路３０２ｃ、ＳＣＰモードラッチ回路３０４およびディスチャージ制御回路３０６から構成される。
【００４０】
シーケンス制御部３は、これらの構成部分により、起動制御部２２から入力されるタイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ、ＳＣＰ部２４から入力される制御信号ＯＶＲＶＴ、電源リセット回路４４から入力される制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）、および、エラー検出部２８から入力されるエラー信号ＥＲＲから、制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ，ＣＨ１ＳＯＦＴ〜ＣＨ３ＳＯＦＴ，ＤＩＳＣＨＧおよびタイミング信号ＳＣＰＥＮＡを生成し、駆動部２の各構成部分の動作を制御する。
【００４１】
チャネルデコーダ回路３００は、スイッチングレギュレータ１の電源が投入され、起動された場合に、ＣＨ１ソフトスタートラッチ回路３０２ａに対するセット信号（ＳＥＴ）を活性化（論理値１に）し、リセット信号（ＲＥＳＥＴ）を不活性化（論理値０に）して出力するとともに、このセット信号を制御信号ＣＨ１ＥＮＡとして駆動回路３４ａ（図２）に対して出力する。
【００４２】
また、チャネルデコーダ回路３００は、起動制御部２２から入力されるタイミング信号ＣＴＲＬ−Ｌが論理値１になった場合に、ＣＨ２ソフトスタートラッチ回路３０２ｂに対するセット信号を論理値１にし、リセット信号を論理値０にして出力するとともに、このセット信号を制御信号ＣＨ２ＥＮＡとして駆動回路３４ｂに対して出力する。
【００４３】
また、チャネルデコーダ回路３００は、起動制御部２２から入力されるタイミング信号ＣＴＲＬ−Ｈが論理値１になった場合に、ＣＨ３ソフトスタートラッチ回路３０２ｃに対するセット信号を論理値１にし、リセット信号を論理値０にして出力するとともに、このセット信号を制御信号ＣＨ３ＥＮＡとして駆動回路３４ｃに対して出力する。
【００４４】
また、チャネルデコーダ回路３００は、ＳＣＰ部２４から入力される制御信号ＯＶＲＶＴが論理値１になった場合に、ＣＨ１ソフトスタートラッチ回路３０２ａ〜ＣＨ３ソフトスタートラッチ回路３０２ｃに対するリセット信号を論理値１にする。
また、チャネルデコーダ回路３００は、スイッチングレギュレータ１が起動された場合、タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌの少なくとも一方が論理値０の場合に、ＳＣＰモードラッチ回路３０４に対するセット信号を論理値０にし、リセット信号を論理値１にして出力する。また、チャネルデコーダ回路３００は、タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌが共に論理値１のときに、制御信号ＯＶＲＶＴが論理値１になると、ＳＣＰモードラッチ回路３０４に対するセット信号を論理値１にし、リセット信号を論理値０にして出力する。
【００４５】
ＣＨ１ソフトスタートラッチ回路３０２ａ、ＣＨ２ソフトスタートラッチ回路３０２ｂおよびＣＨ３ソフトスタートラッチ回路３０２ｃは、それぞれチャネルデコーダ回路３００から入力されるセット信号（制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ）が論理値１になった場合に出力信号を論理値１にし、リセット信号が論理値１になった場合に出力信号を論理値０にして、制御信号ＣＨ１ＳＯＦＴ１〜ＣＨ３ＳＯＦＴ３として誤差アンプ部２６に対して出力する。
【００４６】
ＳＣＰモードラッチ回路３０４は、チャネルデコーダ回路３００から入力されるセット信号が論理値１になった場合に出力信号（タイミング信号ＳＣＰＥＮＡ）を論理値１にし、リセット信号が論理値１になった場合にタイミング信号ＳＣＰＥＮＡを論理値０に（リセット）する。
【００４７】
ディスチャージ制御回路３０６は、制御信号ＣＨ１ＳＯＦＴ〜ＣＨ３ＳＯＦＴの少なくとも１つが論理値１になった場合、タイミング信号ＳＣＰＥＮＡが論理値１のときにエラー信号ＥＲＲが論理値０になった場合に、制御信号ＤＩＳＣＨＧを論理値０にしてＳＣＰ部２４に対して出力する。上記以外のときには、制御信号ＤＩＳＣＨＧは論理値１である。
【００４８】
アナログスイッチ部３８
図８は、図２に示した駆動部２のアナログスイッチ部３８の構成を示す図である。
図８に示すように、アナログスイッチ部３８は、２個のアナログスイッチＡＳ３８０，ＡＳ３８２から構成される。
アナログスイッチ部３８は、これらの構成部分により、タイミング信号ＳＣＰＥＮＡが論理値１の場合にＳＣＰ部２４から入力される電圧信号ＶＳＣＰを、タイミング信号ＳＣＰＥＮＡが論理値０の場合にグラウンド電位（０Ｖ）を出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０に対して出力する。
【００４９】
アナログスイッチＡＳ３８０は、タイミング信号ＳＣＰＥＮＡが論理値０の場合に非導通状態となり、タイミング信号ＳＣＰＥＮＡが論理値１の場合に導通状態となって、ＳＣＰ部２４から入力される電圧信号ＶＳＣＰを通過させ、出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０に対して出力する。
アナログスイッチＡＳ３８２は、タイミング信号ＳＣＰＥＮＡが論理値１の場合に非導通状態となり、タイミング信号ＳＣＰＥＮＡが論理値０の場合に導通状態となって、グラウンド電位を出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０に対して出力する。
【００５０】
ＳＣＰエラーラッチ回路４０
再び図２を参照する。
ＳＣＰエラーラッチ回路４０は、アナログスイッチ部３８から入力される信号Ｓ３８の電圧が所定の閾値電圧ＶＴＨＳＣＰ より高くなった場合に、制御信号ＥＮＡ２を論理値０にし、信号Ｓ３８の電圧が閾値電圧ＶＴＨＳＣＰ より低くなった場合に、制御信号ＥＮＡ２を論理値１にして駆動回路３４ａ〜３４ｃに対して出力する。
【００５１】
三角波発生回路４２
三角波発生回路４２は、三角波信号を生成して比較回路３２ａ〜３２ｃの正入力端子に対して出力する。
比較回路３２ａ〜３２ｃ
比較回路３２ａ〜３２ｃは、それぞれ三角波発生回路４２から入力される三角波信号と、誤差アンプ部２６から入力される誤差信号ＶＤ１〜ＶＤ３とを比較してＰＷＭ信号を生成し、駆動回路３４ａ〜３４ｃに対してそれぞれ出力する。
【００５２】
駆動回路３４ａ〜３４ｃ
駆動回路３４ａ〜３４ｃは、それぞれシーケンス制御部３から入力される制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ（ＥＮＡ１）、ＳＣＰエラーラッチ回路４０から入力される制御信号ＥＮＡ２、および、電源電圧リセット回路４４から入力される制御信号ＥＮＡ３が論理値１である場合に、比較回路３２ａ〜３２ｃから入力されるＰＷＭ信号を駆動信号ＣＯＵＴ１〜ＣＯＵＴ３として出力回路１２ａ〜１２ｃ（図１）に対して出力する。
【００５３】
出力回路１２ａ〜１２ｃ
図９は、図１に示した出力回路１２ａ〜１２ｃの構成を示す図である。
図９に示すように、出力回路１２ａ〜１２ｃは、それぞれスイッチングトランジスタＱ１２０、平滑コンデンサＣ１２０，Ｃ１２２、インダクタＬ１２０およびダイオードＤ１２０から構成され、同一構成のステップダウンコンバータとして動作する。
出力回路１２ａ〜１２ｃは、これらの構成部分により、電圧ＶＩＮの電力をスイッチングして電圧をステップダウンし、さらに整流および平滑化し、電圧ＶＯＵＴの電力を負荷（図示せず）に供給する。なお、本実施形態では出力回路１２ａ〜１２ｃをステップダウン方式を例に説明しているが、出力回路をステップアップ方式やインバーティング方式としてもよい。
【００５４】
スイッチングレギュレータ１の動作
以下、さらに図１０を参照して、駆動部２に重点をおいて、スイッチングレギュレータ１の動作を説明する。
図１０（Ａ）〜（Ｎ）は、図２に示した駆動部２の各構成部分の動作タイミングを示すタイミングチャート図である。
【００５５】
図１０（Ａ）に示すように、期間ｂの最初で電源が投入され、スイッチングレギュレータ１（図１）が起動されると、電源電圧リセット回路４４は、図１０（Ｂ）に示すように、制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）を不活性化（論理値１）とし、駆動部２の各構成部分に動作を開始させる。なお、本図では制御信号ＥＮＡ３は電源電圧と共に立ち上がっているが、実際の回路においては電源電圧が立ち上がって所定の期間が経過した時点で制御信号ＥＮＡ３が立ち上がることとなる。
また、起動制御部２２（図３）のコンデンサＣ１は、期間ｂ〜期間ｆの間に徐々に充電され、電圧信号ＶＣＴＲＬが、図１０（Ｃ）に示すように、徐々に上昇する。
【００５６】
また、ＳＣＰ部２４（図４）のコンデンサＣ２は、期間ｂにおいて充電され、図１０（Ｄ）に示すように、電圧信号ＶＳＣＰが上昇する。
さらに、期間ｂの最初で、シーケンス制御部３（図７）のチャネルデコーダ回路３００は、図１０（Ｈ）に示すように、制御信号ＣＨ１ＥＮＡを論理値１とし、ＣＨ１ソフトスタートラッチ回路３０２ａは、図１０（Ｉ）に示すように制御信号ＣＨ１ＳＯＦＴを論理値１にして、出力回路１２ａのソフトスタートを開始する。
【００５７】
期間ｂ（出力回路１２ａのソフトスタート中）の間、誤差アンプ部２６の誤差アンプ２６０は、電圧信号ＶＳＣＰと、分圧回路１０により分圧された出力回路１２ａの出力電圧との誤差を検出および増幅し、誤差信号ＶＤ１として比較回路３２ａに対して出力する。
比較回路３２ａは、三角波発生回路４２から入力される三角波信号と誤差信号ＶＤ１とを比較してＰＷＭ信号を生成し、駆動回路３４ａに対して出力する。
駆動回路３４ａは、比較回路３２ａから入力されるＰＷＭ信号により出力回路１２ａを駆動する。出力回路１２ａの出力電圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇する。
【００５８】
期間ｃの最初で、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、図１０（Ｅ）に示すように、制御信号ＯＶＲＶＴを論理値１とし、ＣＨ１ソフトスタートラッチ回路３０２ａは、制御信号ＣＨ１ＳＯＦＴ〔図１０（Ｉ）〕を論理値０にして出力回路１２ａのソフトスタートを終了する。
ソフトスタートの終了後は、誤差アンプ部２６の誤差アンプ２６０は、分圧回路１０を介して入力される出力回路１２ａの出力電圧を増幅し、誤差信号ＶＤ１として出力する。
駆動回路３４ａは、比較回路３２ａから入力されるＰＷＭ信号により出力回路１２ａを駆動し、出力回路１２ａは、分圧回路１０の分圧比によって規定される出力電圧ＶＯＵＴの電力を負荷に供給する。
【００５９】
シーケンス制御部３のディスチャージ制御回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達してから、電圧信号ＶＣＴＲＬが閾値電圧ＶＴＨＬ に達するまでの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣＰ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。
【００６０】
期間ｄの最初で電圧信号ＶＣＴＲＬが閾値電圧ＶＴＨＬ に達すると、制御信号ＤＩＳＣＨＧが立ち下がり、シーケンス制御部３のチャネルデコーダ回路３００は、図１０（Ｊ）に示すように、制御信号ＣＨ２ＥＮＡを論理値１にし、ＣＨ２ソフトスタートラッチ回路３０２ｂは、図１０（Ｋ）に示すように、制御信号ＣＨ２ＳＯＦＴを論理値１にして、出力回路１２ｂのソフトスタートを開始する。
【００６１】
期間ｄ（出力回路１２ｂのソフトスタート中）の間、誤差アンプ部２６の誤差アンプ２６２は、電圧信号ＶＳＣＰと、分圧回路１０により分割された出力回路１２ｂの出力電圧との誤差を検出および増幅し、誤差信号ＶＤ２として比較回路３２ｂに対して出力する。
比較回路３２ｂは、三角波発生回路４２から入力される三角波信号と誤差信号ＶＤ２とを比較してＰＷＭ信号を生成し、駆動回路３４ｂに対して出力する。
駆動回路３４ｂは、比較回路３２ｂから入力されるＰＷＭ信号により出力回路１２ｂを駆動する。出力回路１２ｂの出力電圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇する。
【００６２】
期間ｅの最初で、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、制御信号ＯＶＲＶＴを論理値１とし、ＣＨ２ソフトスタートラッチ回路３０２ｂは、制御信号ＣＨ２ＳＯＦＴ〔図１０（Ｋ）〕を論理値０にして出力回路１２ｂのソフトスタートを終了する。
ソフトスタートの終了後は、誤差アンプ２６２は、分圧回路１０を介して入力される出力回路１２ｂの出力電圧を増幅し、誤差信号ＶＤ２として出力する。
駆動回路３４ｂは、比較回路３２ｂから入力されるＰＷＭ信号により出力回路１２ｂを駆動し、出力回路１２ｂは、分圧回路１０の分圧比によって規定される出力電圧ＶＯＵＴの電力を負荷に供給する。
【００６３】
シーケンス制御部３のディスチャージ制御回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に達してから、電圧信号ＶCTRLが閾値電圧ＶTHH に達するまでの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣＰ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。
【００６４】
期間ｆの最初で電圧信号ＶＣＴＲＬが閾値電圧ＶＴＨＨ に達すると、制御信号ＤＩＳＣＨＧが立ち下がり、シーケンス制御部３のチャネルデコーダ回路３００は、図１０（Ｌ）に示すように、制御信号ＣＨ３ＥＮＡを論理値１にし、ＣＨ３ソフトスタートラッチ回路３０２ｃは、図１０（Ｍ）に示すように、制御信号ＣＨ３ＳＯＦＴを論理値１にして、出力回路１２ｃのソフトスタートを開始する。
【００６５】
期間ｆ（出力回路１２ｃのソフトスタート中）の間、誤差アンプ部２６の誤差アンプ２６４は、電圧信号ＶＳＣＰと、分圧回路１０により分割された出力回路１２ｃの出力電圧との誤差を検出および増幅し、誤差信号ＶＤ３として比較回路３２ｃに対して出力する。
比較回路３２ｃは、三角波発生回路４２から入力される三角波信号と誤差信号ＶＤ３とを比較してＰＷＭ信号を生成し、駆動回路３４ｃに対して出力する。
駆動回路３４ｃは、比較回路３２ｃから入力されるＰＷＭ信号により出力回路１２ｃを駆動する。出力回路１２ｃの出力電圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇する。
【００６６】
期間ｇの最初で、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、制御信号ＯＶＲＶＴを論理値１とし、ＣＨ３ソフトスタートラッチ回路３０２ｃは、制御信号ＣＨ３ＳＯＦＴ〔図１０（Ｍ）〕を論理値０にして出力回路１２ｃのソフトスタートを終了する。
ソフトスタートの終了後は、誤差アンプ２６４は、分圧回路１０を介して入力される出力回路１２ｃの出力電圧を増幅し、誤差信号ＶＤ３として出力する。
駆動回路３４ｃは、比較回路３２ｃから入力されるＰＷＭ信号により出力回路１２ｃを駆動し、出力回路１２ｃは、分圧回路１０の分圧比によって規定される出力電圧ＶＯＵＴの電力を負荷に供給する。
【００６７】
電圧信号ＶＳＣＰ〔図１０（Ｄ）〕が閾値電圧ＶＴＨＳＣＰ に達すると、シーケンス制御部３のディスチャージ制御回路３０６は、制御信号ＤＩＳＣＨＧ〔図１０（Ｇ）〕を論理値１としてＳＣＰ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。さらに、シーケンス制御部３のＳＣＰモードラッチ回路３０４は、図１０（Ｎ）に示すタイミング信号ＳＣＰＥＮＡを論理値１として、出力回路１２ａ〜１２ｃのいずれかの出力電圧が正常値以外となった場合に、出力回路１２ａ〜１２ｃの電力供給の全てを停止する保護動作〔ショートサーキットプロテクション（ＳＣＰ）〕を開始する。
【００６８】
例えば、期間ｇの範囲ｈにおいて、出力回路１２ａ〜１２ｃのいずれかの出力電圧が低下または上昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図６に示した閾値電圧ＶＥＬ〜閾値電圧ＶＥＨの範囲外になると、エラー検出部２８は、エラー信号ＥＲＲを論理値１にする。
エラー信号ＥＲＲが論理値１となり、シーケンス制御部３のディスチャージ制御回路３０６（図７）が、制御信号ＤＩＳＣＨＧを論理値０にすると、ＳＣＰ部２４（図４）のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ〔図１０（Ｄ）〕が上昇する。
範囲ｈにおいては、出力回路１２ａ〜１２ｃのいずれかの出力電圧の異常は短時間で復旧し、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達しないので出力回路１２ａ〜１２ｃの電力供給は停止されない。
【００６９】
さらに、例えば、期間ｇの範囲ｉにおいて、出力回路１２ａ〜１２ｃのいずれかの出力電圧が低下または上昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図７に示した閾値電圧ＶＥＬ〜閾値電圧ＶＥＨの範囲外になると、エラー検出部２８は、エラー信号ＥＲＲを論理値１にする。
エラー信号ＥＲＲが論理値１となり、シーケンス制御部３のディスチャージ制御回路３０６（図７）が、制御信号ＤＩＳＣＨＧを論理値０にすると、ＳＣＰ部２４のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ〔図１０（Ｄ）〕が上昇する。
【００７０】
範囲ｉにおいて、出力回路１２ａ〜１２ｃのいずれかの出力電圧の異常が長時間続き、電圧信号ＶＳＣＰが閾値電圧ＶＴＨＳＣＰ に達すると、ＳＣＰ部２４は、制御信号ＯＶＲＶＴを論理値１とする。
ＳＣＰ部２４が制御信号ＯＶＲＶＴを論理値１とすると、シーケンス制御部３のチャネルデコーダ回路３００（図７）は制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ〔図１０（Ｉ），（Ｊ），（Ｌ）〕を論理値０とする。
チャネルデコーダ回路３００が制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡを論理値０とすると、駆動回路３４ａ〜３４ｃは出力回路１２ａ〜１２ｃに対する駆動信号ＣＯＵＴ１〜ＣＯＵＴ３の供給を停止し、出力回路１２ａ〜１２ｃの電力供給が停止される。
【００７１】
以上説明したように、スイッチングレギュレータ１においては、起動時に出力回路１２ａ〜１２ｃの出力電圧を次第に上昇させるソフトスタート機能、および、出力回路１２ａ〜１２ｃの出力電圧に異常が生じた場合に、出力回路１２ａ〜１２ｃによる電力供給を停止するショートサーキットプロテクション機能が実現されている。
従来、ソフトスタート機能の実現のためには、出力回路それぞれに時間設定用のコンデンサが必要とされ、サーキットプロテクション機能の実現のためにも、さらにもう１個の時間設定用のコンデンサが必要とされていた。従って、駆動回路を収容するＩＣにも、これらのコンデンサ用の端子を設ける必要があった。
一方、駆動部２においては、ソフトスタート機能およびサーキットプロテクション機能の実現のための時間設定用コンデンサとをＳＣＰ部２４のコンデンサＣ２に共通化したため、スイッチングレギュレータ１は、従来に比べて部品点数が少なくて済み、しかも、駆動部２を収容するＩＣの端子数が少なくて済み、ピンネックも生じにくい。
【００７２】
以下、本発明の変形例を説明する。
図１１は、図１に示した本発明にかかる駆動部２の変形例（駆動部４）の構成を示す図である。
図１２は、図１１に示した駆動部４の誤差アンプ部５０の構成を示す図である。
図１３は、図１１に示した駆動部４のアナログスイッチ部５２の構成を示す図である。
【００７３】
図１１に示した駆動部４は、図２等に示した駆動部２の誤差アンプ部２６（図５）を誤差アンプ部５０に置換し、アナログスイッチ部３８（図８）をアナログスイッチ部５２に置換し、比較回路３２ａ〜３２ｃを比較回路５４ａ〜５４ｃに置換した構成になっている。
図１２に示すように、駆動部４の誤差アンプ部５０は、誤差アンプ部２６からアナログスイッチを除いた構成をとる。
【００７４】
図１３に示すように、アナログスイッチ部５２は８個のアナログスイッチ（ＡＳ５２０ａ〜ＡＳ５２０ｄ，ＡＳ５２２ａ〜ＡＳ５２２ｄ）から構成され、タイミング信号ＳＣＰＥＮＡの論理値に応じて、比較回路５４ａ〜５４ｃおよびＳＣＰエラーラッチ回路４０にグラウンド電位（０Ｖ）または電圧信号ＶＳＣＰを供給する。
スイッチングレギュレータ１において、駆動部４および駆動部２は置換可能であり、全く同じ機能および性能を有している。
【００７５】
図１４は、図４に示したＳＣＰ部２４の変形例（ＳＣＰ部５６）の構成を示す図である。
ＳＣＰ部５６は、ＳＣＰ部２４に加算回路５６０を加えた構成をとり、加算回路５６０は、オペアンプＯＰ５６０、抵抗器Ｒ５６０，Ｒ５６２、および、電圧源から構成される。
加算回路５６０は、ＳＣＰ部２４が出力する電圧信号ＶＳＣＰ１とともに、電圧信号ＶＳＣＰ１に電圧源の出力電圧を加算した電圧信号ＶＳＣＰ２を出力する。
このように、ＳＣＰ部２４に加算回路５６０を付加することにより、電圧信号ＶＳＣＰの電圧を調整することができる。
【００７６】
図１５は、図５に示した誤差アンプ部２６の変形例（誤差アンプ部５８）の構成を示す図である。
図１５に示すように、誤差アンプ部５８は、３個の誤差アンプ５８０〜５８４から構成され、誤差アンプ５８０〜５８４はそれぞれ、誤差アンプ２６０〜２６４に電圧源を加えた構成をとる。
このように、誤差アンプ部２６の各誤差アンプに電圧源を付加することにより、誤差信号ＶＤ１〜ＶＤ３の電圧を調整することができる。
【００７７】
本実施形態においては、出力回路１２ａ〜１２ｃの回路数を３個としたが、スイッチングレギュレータ１を適切に変形することにより、出力回路の回路数を任意とすることができる。
また、本実施形態においては、起動制御部２２の時定数回路が発生する電圧信号ＶＣＴＲＬの電圧に応じて各出力回路をソフトスタートするように構成したが、例えば、外部から供給されるパルス信号を計数し、その計数値に応じて各出力回路をソフトスタートさせる方法といった他の方法をとることも可能である。
また、本実施形態においては、駆動部２をスイッチングレギュレータに応用したが、駆動部２は適切な変形により、シリーズレギュレータ等の他の電源装置にも応用可能である。
【００７８】
【発明の効果】
以上説明したように、本発明にかかる電源駆動装置によれば、複数の電源装置のソフトスタート回路の時定数回路（コンデンサ）を共通化することができる。また、本発明にかかる電源駆動装置によれば、複数の電源装置のソフトスタート回路の時定数回路を共通化することにより、複数のスイッチングトランジスタ駆動回路を組み込んだＩＣの外付けコンデンサ用の端子を減らすことができ、そのピンネックを解消することができる。
【図面の簡単な説明】
【図１】本発明にかかる駆動部２を用いたスイッチングレギュレータ１の構成を例示する図である。
【図２】図１に示した本発明にかかる駆動部の構成を示す図である。
【図３】図２に示した駆動部の起動制御部の構成を示す図である。
【図４】図２に示した駆動部のＳＣＰ部の構成を示す図である。
【図５】図２に示した駆動部の誤差アンプ部の構成を示す図である。
【図６】図２に示した駆動部のエラー検出部の構成を示す図である。
【図７】図２に示した駆動部のシーケンス制御部の構成を示す図である。
【図８】図２に示した駆動部のアナログスイッチ部の構成を示す図である。
【図９】図１に示した出力回路の構成を示す図である。
【図１０】（Ａ）〜（Ｎ）は、図２に示した駆動部２の各構成部分の動作タイミングを示すタイミングチャートである。
【図１１】図１に示した本発明にかかる駆動部の変形例の構成を示す図である。
【図１２】図１１に示した駆動部の誤差アンプ部の構成を示す図である。
【図１３】図１１に示した駆動部のアナログスイッチ部の構成を示す図である。
【図１４】図４に示したＳＣＰ部の変形例（ＳＣＰ部）の構成を示す図である。
【図１５】図５に示した誤差アンプ部の変形例の構成を示す図である。
【符号の説明】
１…スイッチングレギュレータ
１０…分圧回路
１２ａ〜１２ｃ…出力回路
２，４…駆動部
２２…起動制御部
２４，５６…ＳＣＰ部
２４０…時定数回路
５６０…加算回路
２６，５０，５８…誤差アンプ部
２６０〜２６４，５８４〜５８６…誤差アンプ
２８…エラー検出部
３２ａ〜３２ｃ，５４ａ〜５４ｃ…比較回路
３４ａ〜３４ｃ…駆動回路
３８，５２…アナログスイッチ部
４０…ＳＣＰエラーラッチ回路
４２…三角波発生回路
４４…電源電圧リセット回路
３…シーケンス制御部
３００…チャネルデコーダ回路
３０２ａ…ＣＨ１ソフトスタートラッチ回路
３０２ｂ…ＣＨ２ソフトスタートラッチ回路
３０２ｃ…ＣＨ３ソフトスタートラッチ回路
３０４…ＳＣＰモードラッチ回路
Claims (6)
- 複数の電源回路を駆動するための電源駆動装置であって、
複数の電源回路のそれぞれの起動のタイミングを示すためのタイミング信号を生成するタイミング信号生成回路と、
上記タイミング信号を入力して複数の電源回路にそれぞれ対応する複数の動作制御信号を生成する動作制御回路と、
対応する電源回路の出力電圧のフィードバック信号と上記動作制御信号とを入力し、上記動作制御信号に応答して、初期動作モードのための第１の出力電圧制御信号または定常動作モードのための上記フィードバック信号に応じた第２の出力電圧制御信号をそれぞれ生成する複数の制御信号生成回路と、
上記第１または第２の出力電圧制御信号に基づいて対応する電源回路をそれぞれ駆動する複数の駆動回路と、
を有し、
上記第１の出力電圧制御信号により電源回路の初期動作モードとしてのソフトスタート動作が制御され、上記第２の出力電圧制御信号により電源回路の定常動作モードが制御される、
電源駆動装置。 - 所定の勾配で変化する電圧信号と当該電圧信号が所定の値に達したことを示す検知信号とを生成する第１の回路を有し、
上記動作制御回路が、上記検知信号に応答して上記動作制御信号を変化させ、上記タイミング信号と上記検知信号とに応答して上記電圧信号を初期値にリセットするためのリセット信号を生成し、
上記制御信号生成回路が、上記フィードバック信号と上記電圧信号とに応じた上記第１の出力電圧制御信号を生成する、
請求項１に記載の電源駆動装置。 - 上記タイミング信号生成回路が、電源電圧によって充電される外付けの第１のコンデンサを有し、上記第１のコンデンサの充電電圧に応じて上記タイミング信号を生成する、
請求項１または２に記載の電源駆動装置。 - 上記第１の回路が、電源電圧によって充電される外付けの第２のコンデンサと、上記リセット信号に応答して上記第２のコンデンサを放電するための放電回路とを有し、
上記第２のコンデンサの充電電圧が上記電圧信号に対応する、
請求項２または３に記載の電源駆動装置。 - 複数の電源回路のソフトスタート動作による起動が順次になされる、
請求項１、２、３または４に記載の電源駆動装置。 - 複数の電源回路の出力電圧が所定の範囲にあるかを監視する監視回路を有し、電源回路の出力電圧が所定の範囲にない場合に電源回路の駆動を停止する、
請求項１、２、３、４または５に記載の電源制御回路。
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