JPH10164825A - 電源駆動装置 - Google Patents
電源駆動装置Info
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- JPH10164825A JPH10164825A JP8316350A JP31635096A JPH10164825A JP H10164825 A JPH10164825 A JP H10164825A JP 8316350 A JP8316350 A JP 8316350A JP 31635096 A JP31635096 A JP 31635096A JP H10164825 A JPH10164825 A JP H10164825A
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/36—Means for starting or stopping converters
-
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
-
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M1/00—Details of apparatus for conversion
- H02M1/0067—Converter structures employing plural converter units, other than for parallel operation of the units on a single load
- H02M1/008—Plural converter units for generating at two or more independent and non-parallel outputs, e.g. systems with plural point of load switching regulators
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】
【課題】複数の電源装置のソフトスタート回路の時定数
回路（コンデンサ）を共通化することができる電源駆動
装置を提供することを目的とする。 【解決手段】電源が投入されると、電源電圧リセット回
路４４は、制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）
を不活性化する。シーケンス制御部３が制御信号ＣＨ１
ＥＮＡ，ＣＨ１ＳＯＦＴを論理値１にすると、電圧信号
ＶＳＣＰに応じて最初の出力回路の出力電圧を徐々に高
くするソフトスタートが行われる。起動制御部２２のコ
ンデンサＣ１が徐々に充電され、シーケンス制御部３が
充電電圧に応じて制御信号ＣＨ２ＥＮＡ，ＣＨ２ＳＯＦ
Ｔ，ＣＨ３ＥＮＡ，ＣＨ３ＳＯＦＴを順次、論理値１と
すると、第２の出力回路以降のソフトスタートが行われ
る。全出力回路のソフトスタート終了後にシーケンス制
御部３がタイミング信号ＳＰＣＥＮＡを論理値１とする
と、出力回路の電圧監視および回路保護が行われる。
回路（コンデンサ）を共通化することができる電源駆動
装置を提供することを目的とする。 【解決手段】電源が投入されると、電源電圧リセット回
路４４は、制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）
を不活性化する。シーケンス制御部３が制御信号ＣＨ１
ＥＮＡ，ＣＨ１ＳＯＦＴを論理値１にすると、電圧信号
ＶＳＣＰに応じて最初の出力回路の出力電圧を徐々に高
くするソフトスタートが行われる。起動制御部２２のコ
ンデンサＣ１が徐々に充電され、シーケンス制御部３が
充電電圧に応じて制御信号ＣＨ２ＥＮＡ，ＣＨ２ＳＯＦ
Ｔ，ＣＨ３ＥＮＡ，ＣＨ３ＳＯＦＴを順次、論理値１と
すると、第２の出力回路以降のソフトスタートが行われ
る。全出力回路のソフトスタート終了後にシーケンス制
御部３がタイミング信号ＳＰＣＥＮＡを論理値１とする
と、出力回路の電圧監視および回路保護が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータ等の電源装置の出力回路を駆動する電源駆動装
置に関する。
ュレータ等の電源装置の出力回路を駆動する電源駆動装
置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従来
から電源装置として、スイッチングレギュレータが用い
らている。スイッチングレギュレータのスイッチングト
ランジスタの駆動回路には、通常、起動時に出力コンデ
ンサを充電するためのラッシュカレントによるスイッチ
ングトランジスタの破壊、および、出力電圧の立ち上が
り波形のオーバーシュートを防ぐ等の目的で、ソフトス
タート回路が付加される。
から電源装置として、スイッチングレギュレータが用い
らている。スイッチングレギュレータのスイッチングト
ランジスタの駆動回路には、通常、起動時に出力コンデ
ンサを充電するためのラッシュカレントによるスイッチ
ングトランジスタの破壊、および、出力電圧の立ち上が
り波形のオーバーシュートを防ぐ等の目的で、ソフトス
タート回路が付加される。
【０００３】ソフトスタート回路は、一般的に、スイッ
チングトランジスタを導通状態にする期間〔オンデュー
ティ(on duty) 〕を、起動から一定時間、次第に増やし
てゆくことにより出力電圧を徐々に上昇（ソフトスター
ト）させるように構成されており、例えば、時定数回路
のコンデンサの充電電圧の波形に応じて出力電圧が上昇
するようにスイッチングトランジスタのオンデューティ
を制御する。従来のスイッチングトランジスタ駆動用の
ＩＣにも、このようなソフトスタート回路が含まれてい
る。
チングトランジスタを導通状態にする期間〔オンデュー
ティ(on duty) 〕を、起動から一定時間、次第に増やし
てゆくことにより出力電圧を徐々に上昇（ソフトスター
ト）させるように構成されており、例えば、時定数回路
のコンデンサの充電電圧の波形に応じて出力電圧が上昇
するようにスイッチングトランジスタのオンデューティ
を制御する。従来のスイッチングトランジスタ駆動用の
ＩＣにも、このようなソフトスタート回路が含まれてい
る。
【０００４】しかしながら、例えば、オペアンプＩＣ用
に±１５Ｖの電源供給が必要とされ、ロジックＩＣ用に
５Ｖの電源供給が必要とされるといったように、１つの
装置内で複数のスイッチングレギュレータを設ける必要
が生じることがある。このような場合、複数のスイッチ
ングレギュレータそれぞれにソフトスタート回路および
その時定数回路を付加する必要があり、部品数が増えて
しまう。また、複数のスイッチングトランジスタ駆動回
路を１個のＩＣの中に組み込もうとすると、駆動回路そ
れぞれに時定数回路用（外付けコンデンサ）の端子が必
要となり、ピンネックが生じてしまう。
に±１５Ｖの電源供給が必要とされ、ロジックＩＣ用に
５Ｖの電源供給が必要とされるといったように、１つの
装置内で複数のスイッチングレギュレータを設ける必要
が生じることがある。このような場合、複数のスイッチ
ングレギュレータそれぞれにソフトスタート回路および
その時定数回路を付加する必要があり、部品数が増えて
しまう。また、複数のスイッチングトランジスタ駆動回
路を１個のＩＣの中に組み込もうとすると、駆動回路そ
れぞれに時定数回路用（外付けコンデンサ）の端子が必
要となり、ピンネックが生じてしまう。
【０００５】本発明は上述した従来技術の問題点に鑑み
てなされたものであり、複数の電源装置のソフトスター
ト回路の時定数回路（コンデンサ）を共通化することが
できる電源駆動装置を提供することを目的とする。ま
た、本発明は、複数の電源装置のソフトスタート回路の
時定数回路を共通化することにより、複数のスイッチン
グトランジスタ駆動回路を組み込んだＩＣの外付けコン
デンサ用の端子を減らし、そのピンネックを解消しうる
電源駆動装置を提供することを目的とする。
てなされたものであり、複数の電源装置のソフトスター
ト回路の時定数回路（コンデンサ）を共通化することが
できる電源駆動装置を提供することを目的とする。ま
た、本発明は、複数の電源装置のソフトスタート回路の
時定数回路を共通化することにより、複数のスイッチン
グトランジスタ駆動回路を組み込んだＩＣの外付けコン
デンサ用の端子を減らし、そのピンネックを解消しうる
電源駆動装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる電源駆動装置は、複数の電源それぞ
れを起動するタイミングを示す第１のタイミング信号を
生成する第１のタイミング信号生成手段と、生成した前
記第１のタイミング信号に応じて、前記複数の電源それ
ぞれの起動時の出力電圧の波形を生成する起動時波形生
成手段と、予め設定された前記複数の電源それぞれの出
力電圧の基準値と、生成した前記複数の電源それぞれの
起動時の出力電圧の波形とに基づいて、前記複数の電源
それぞれの出力電圧の波形を生成する出力電圧波形生成
手段と、生成した前記複数の電源それぞれの出力電圧の
波形に基づいて、前記複数の電源それぞれを駆動する電
源駆動手段とを有する。
に、本発明にかかる電源駆動装置は、複数の電源それぞ
れを起動するタイミングを示す第１のタイミング信号を
生成する第１のタイミング信号生成手段と、生成した前
記第１のタイミング信号に応じて、前記複数の電源それ
ぞれの起動時の出力電圧の波形を生成する起動時波形生
成手段と、予め設定された前記複数の電源それぞれの出
力電圧の基準値と、生成した前記複数の電源それぞれの
起動時の出力電圧の波形とに基づいて、前記複数の電源
それぞれの出力電圧の波形を生成する出力電圧波形生成
手段と、生成した前記複数の電源それぞれの出力電圧の
波形に基づいて、前記複数の電源それぞれを駆動する電
源駆動手段とを有する。
【０００７】好適には、前記起動時波形信号生成手段
は、コンデンサを用いた時定数手段と、生成した前記第
１のタイミング信号に応じて、前記時定数回路のコンデ
ンサを充電および放電する充電・放電手段と、生成した
前記第１のタイミング信号に応じて、前記時定数手段の
出力電圧を前記複数の電源それぞれの出力電圧の波形と
して配分する波形配分手段とを有する。
は、コンデンサを用いた時定数手段と、生成した前記第
１のタイミング信号に応じて、前記時定数回路のコンデ
ンサを充電および放電する充電・放電手段と、生成した
前記第１のタイミング信号に応じて、前記時定数手段の
出力電圧を前記複数の電源それぞれの出力電圧の波形と
して配分する波形配分手段とを有する。
【０００８】好適には、生成した前記第１のタイミング
信号に応じて、前記複数の電源全ての起動が終了したこ
とを示す第２のタイミング信号を生成する第２のタイミ
ング信号生成手段と、生成した前記第２のタイミング信
号に応じて、前記複数の電源それぞれの出力電圧が所定
の範囲外にあることを検出する出力電圧検出手段と、前
記複数の電源のいずれかの出力電圧が所定の範囲外にあ
ることを検出した場合に、前記電源駆動手段による前記
複数の電源の駆動を停止させる駆動停止手段とをさらに
有する。
信号に応じて、前記複数の電源全ての起動が終了したこ
とを示す第２のタイミング信号を生成する第２のタイミ
ング信号生成手段と、生成した前記第２のタイミング信
号に応じて、前記複数の電源それぞれの出力電圧が所定
の範囲外にあることを検出する出力電圧検出手段と、前
記複数の電源のいずれかの出力電圧が所定の範囲外にあ
ることを検出した場合に、前記電源駆動手段による前記
複数の電源の駆動を停止させる駆動停止手段とをさらに
有する。
【０００９】本発明にかかる電源駆動装置は、例えば、
スイッチングレギュレーターのスイッチングトランジス
タ（電源）の駆動回路であって、複数（ｎ個）のスイッ
チングトランジスタを順次、ソフトスタートさせ、それ
ぞれ予め設定された電圧の電力を供給させる。第１のタ
イミング信号生成手段は、例えば、コンデンサを有する
時定数回路が発生する電圧信号とｎ−１個の閾値電圧と
を比較することにより、ｎ個のスイッチングトランジス
タを一定の時間間隔で順次、起動するタイミングを示す
第１のタイミング信号を生成する。
スイッチングレギュレーターのスイッチングトランジス
タ（電源）の駆動回路であって、複数（ｎ個）のスイッ
チングトランジスタを順次、ソフトスタートさせ、それ
ぞれ予め設定された電圧の電力を供給させる。第１のタ
イミング信号生成手段は、例えば、コンデンサを有する
時定数回路が発生する電圧信号とｎ−１個の閾値電圧と
を比較することにより、ｎ個のスイッチングトランジス
タを一定の時間間隔で順次、起動するタイミングを示す
第１のタイミング信号を生成する。
【００１０】起動時波形生成手段は、例えば、コンデン
サを用いた時定数回路を有し、第１のタイミング信号が
第ｋ（１≦ｋ≦ｎ）のスイッチングトランジスタの起動
開始を示すたびに時定数回路のコンデンサを充電し、第
ｋのスイッチングトランジスタのソフトスタート終了の
時点でコンデンサを放電することにより、時定数回路の
出力電圧を、第ｋのスイッチングトランジスタのソフト
スタート中の出力を整流して得られる電圧波形を示す信
号とする。
サを用いた時定数回路を有し、第１のタイミング信号が
第ｋ（１≦ｋ≦ｎ）のスイッチングトランジスタの起動
開始を示すたびに時定数回路のコンデンサを充電し、第
ｋのスイッチングトランジスタのソフトスタート終了の
時点でコンデンサを放電することにより、時定数回路の
出力電圧を、第ｋのスイッチングトランジスタのソフト
スタート中の出力を整流して得られる電圧波形を示す信
号とする。
【００１１】出力電圧波形生成手段は、ソフトスタート
終了時点で、起動時波形生成手段が生成したソフトスタ
ート時の出力電圧波形信号を、第ｋのスイッチングトラ
ンジスタの整流後の出力電圧に切り換えて、ソフトスタ
ート中およびその後の第ｋのスイッチングトランジスタ
の出力の整流後の電圧波形を示す信号を生成する。電源
駆動手段は、例えば、出力電圧波形生成手段が生成した
電圧波形信号と、所定の三角波信号とを比較することに
より生成したＰＷＭ信号を用いて、スイッチングトラン
ジスタの整流後の出力電圧の値と、出力電圧波形生成手
段が生成した電圧波形信号が示す値とが等しくなるよう
にスイッチングトランジスタを駆動する。
終了時点で、起動時波形生成手段が生成したソフトスタ
ート時の出力電圧波形信号を、第ｋのスイッチングトラ
ンジスタの整流後の出力電圧に切り換えて、ソフトスタ
ート中およびその後の第ｋのスイッチングトランジスタ
の出力の整流後の電圧波形を示す信号を生成する。電源
駆動手段は、例えば、出力電圧波形生成手段が生成した
電圧波形信号と、所定の三角波信号とを比較することに
より生成したＰＷＭ信号を用いて、スイッチングトラン
ジスタの整流後の出力電圧の値と、出力電圧波形生成手
段が生成した電圧波形信号が示す値とが等しくなるよう
にスイッチングトランジスタを駆動する。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を説明す
る。図１は、本発明にかかる駆動部２を用いたスイッチ
ングレギュレータ１の構成を例示する図である。図１に
示すように、スイッチングレギュレータ１は、分圧回路
１０、駆動部２および複数の出力回路１２ａ〜１２ｃか
ら構成される。以下、出力回路１２ａ〜１２ｃの回路数
ｎが３である場合を例に説明する。
る。図１は、本発明にかかる駆動部２を用いたスイッチ
ングレギュレータ１の構成を例示する図である。図１に
示すように、スイッチングレギュレータ１は、分圧回路
１０、駆動部２および複数の出力回路１２ａ〜１２ｃか
ら構成される。以下、出力回路１２ａ〜１２ｃの回路数
ｎが３である場合を例に説明する。
【００１３】スイッチングレギュレータ１は、これらの
構成部分により、起動時には出力回路の出力電圧を一定
時間の間、徐々に立ち上げてソフトスタートし、ソフト
スタート期間の経過後は、設定電圧と等しい電圧の３種
類の電力を負荷（図示せず）に供給する。さらに、全て
の出力回路のソフトスタートが終了すると、スイッチン
グレギュレータ１は、負荷がショートする等により出力
電圧に異常が生じた場合に、全ての電力の供給を停止
し、回路保護を行う。
構成部分により、起動時には出力回路の出力電圧を一定
時間の間、徐々に立ち上げてソフトスタートし、ソフト
スタート期間の経過後は、設定電圧と等しい電圧の３種
類の電力を負荷（図示せず）に供給する。さらに、全て
の出力回路のソフトスタートが終了すると、スイッチン
グレギュレータ１は、負荷がショートする等により出力
電圧に異常が生じた場合に、全ての電力の供給を停止
し、回路保護を行う。
【００１４】スイッチングレギュレータ１の各構成部分
の説明 以下、さらに図２〜図９を参照してスイッチングレギュ
レータ１の各構成部分を説明する。
の説明 以下、さらに図２〜図９を参照してスイッチングレギュ
レータ１の各構成部分を説明する。
【００１５】分割回路１０ スイッチングレギュレータ１において、分割回路１０
（図１）は、例えば抵抗器を用いた分圧回路等から構成
され、出力回路１２ａ〜１２ｃそれぞれの出力電圧を分
圧し、フィードバック信号ＩＮ１〜ＩＮ３として駆動部
２に対して出力する。なお、分圧回路１０に設定される
分圧比が、出力回路１２ａ〜１２ｃの出力電圧ＶＯＵＴ
を規定する。
（図１）は、例えば抵抗器を用いた分圧回路等から構成
され、出力回路１２ａ〜１２ｃそれぞれの出力電圧を分
圧し、フィードバック信号ＩＮ１〜ＩＮ３として駆動部
２に対して出力する。なお、分圧回路１０に設定される
分圧比が、出力回路１２ａ〜１２ｃの出力電圧ＶＯＵＴ
を規定する。
【００１６】駆動部２ 図２は、図１に示した本発明にかかる駆動部２の構成を
示す図である。図２に示すように、駆動部２は、起動制
御部（ＣＴＲＬ）２２、ショートサーキットプロテクシ
ョン〔ＳＣＰ(short circuit protection)〕部２４、誤
差アンプ部２６、エラー検出部２８、シーケンス制御部
３、比較回路３２ａ〜３２ｃ、駆動回路３４ａ〜３４
ｃ、アナログスイッチ部３８、ショートサーキットプロ
テクション（ＳＣＰ）エラーラッチ回路４０、三角波発
生回路４２および電源電圧リセット回路（ＵＶＬＯ）４
４を含み、例えば、１個のＩＣ内に収容される。駆動部
２は、これらの構成部分により、出力回路１２ａ〜１２
ｃ（図１）を駆動し、出力電圧を制御する。
示す図である。図２に示すように、駆動部２は、起動制
御部（ＣＴＲＬ）２２、ショートサーキットプロテクシ
ョン〔ＳＣＰ(short circuit protection)〕部２４、誤
差アンプ部２６、エラー検出部２８、シーケンス制御部
３、比較回路３２ａ〜３２ｃ、駆動回路３４ａ〜３４
ｃ、アナログスイッチ部３８、ショートサーキットプロ
テクション（ＳＣＰ）エラーラッチ回路４０、三角波発
生回路４２および電源電圧リセット回路（ＵＶＬＯ）４
４を含み、例えば、１個のＩＣ内に収容される。駆動部
２は、これらの構成部分により、出力回路１２ａ〜１２
ｃ（図１）を駆動し、出力電圧を制御する。
【００１７】低電圧リセット回路４４ 電源電圧リセット回路４４は、正電源Ｖccの電圧が正常
な範囲内にない場合に制御信号ＥＮＡ３を不活性化（論
理値０と）して駆動回路３４ａ〜３４ｃの出力を不許可
とし、正電源Ｖccの電圧が正常な範囲内にある場合に制
御信号ＥＮＡを活性化（論理値１と）して駆動回路３４
ａ〜３４ｃの出力を許可する。また、電源電圧リセット
回路４４は、制御信号ＥＮＡ３をシーケンス制御部３の
ＸＲＳＴ端子にリセット信号として供給する。
な範囲内にない場合に制御信号ＥＮＡ３を不活性化（論
理値０と）して駆動回路３４ａ〜３４ｃの出力を不許可
とし、正電源Ｖccの電圧が正常な範囲内にある場合に制
御信号ＥＮＡを活性化（論理値１と）して駆動回路３４
ａ〜３４ｃの出力を許可する。また、電源電圧リセット
回路４４は、制御信号ＥＮＡ３をシーケンス制御部３の
ＸＲＳＴ端子にリセット信号として供給する。
【００１８】起動制御部２２ 図３は、図２に示した駆動部２の起動制御部２２の構成
を示す図である。図３に示すように、起動制御部２２
は、比較回路ＣＭＰ(comparator)２２０，ＣＭＰ２２
２、抵抗器Ｒ２２０，Ｒ２２２，Ｒ２２４、電流源ＣＳ
(current source)２２０または抵抗器Ｒ２２６、およ
び、必要に応じて付加される外付けコンデンサＣ１から
構成される。
を示す図である。図３に示すように、起動制御部２２
は、比較回路ＣＭＰ(comparator)２２０，ＣＭＰ２２
２、抵抗器Ｒ２２０，Ｒ２２２，Ｒ２２４、電流源ＣＳ
(current source)２２０または抵抗器Ｒ２２６、およ
び、必要に応じて付加される外付けコンデンサＣ１から
構成される。
【００１９】抵抗器Ｒ２２０，Ｒ２２２，Ｒ２２４は、
正電源電圧ＶccとグラウンドＧＮＤとの間に直列接続さ
れており、駆動部２の正電源電圧Ｖccを分圧して閾値電
圧Ｖ THH ，ＶTHL （ＶTHH ＞ＶTHL ）を生成し、それぞ
れ比較回路ＣＭＰ２２０，ＣＭＰ２２２の負入力端子に
供給する。電流源ＣＳ２２０（抵抗器２２６）およびコ
ンデンサＣ１は時定数回路２２０を構成し、コンデンサ
Ｃ１の充電電圧ＶCTRLを比較回路ＣＭＰ２２０，ＣＭＰ
２２２の正入力端子に供給する。
正電源電圧ＶccとグラウンドＧＮＤとの間に直列接続さ
れており、駆動部２の正電源電圧Ｖccを分圧して閾値電
圧Ｖ THH ，ＶTHL （ＶTHH ＞ＶTHL ）を生成し、それぞ
れ比較回路ＣＭＰ２２０，ＣＭＰ２２２の負入力端子に
供給する。電流源ＣＳ２２０（抵抗器２２６）およびコ
ンデンサＣ１は時定数回路２２０を構成し、コンデンサ
Ｃ１の充電電圧ＶCTRLを比較回路ＣＭＰ２２０，ＣＭＰ
２２２の正入力端子に供給する。
【００２０】比較回路ＣＭＰ２２０は、時定数回路２２
０のコンデンサＣ１の充電電圧ＶCT RLと閾値電圧ＶTHH
とを比較し、充電電圧ＶCTRLが閾値電圧ＶTHH よりも高
い場合には論理値１を、充電電圧ＶCTRLが閾値電圧Ｖ
THH 以下である場合には論理値０を、タイミング信号Ｃ
ＴＲＬ−Ｈとしてシーケンス制御部３に対して出力す
る。
０のコンデンサＣ１の充電電圧ＶCT RLと閾値電圧ＶTHH
とを比較し、充電電圧ＶCTRLが閾値電圧ＶTHH よりも高
い場合には論理値１を、充電電圧ＶCTRLが閾値電圧Ｖ
THH 以下である場合には論理値０を、タイミング信号Ｃ
ＴＲＬ−Ｈとしてシーケンス制御部３に対して出力す
る。
【００２１】比較回路ＣＭＰ２２２は、時定数回路２２
０のコンデンサＣ１の充電電圧ＶCT RLと閾値電圧ＶTHL
とを比較し、充電電圧ＶCTRLが閾値電圧ＶTHL よりも高
い場合には論理値１を、充電電圧ＶCTRLが閾値電圧Ｖ
THL 以下である場合には論理値０を、タイミング信号Ｃ
ＴＲＬ−Ｌとしてシーケンス制御部３に対して出力す
る。
０のコンデンサＣ１の充電電圧ＶCT RLと閾値電圧ＶTHL
とを比較し、充電電圧ＶCTRLが閾値電圧ＶTHL よりも高
い場合には論理値１を、充電電圧ＶCTRLが閾値電圧Ｖ
THL 以下である場合には論理値０を、タイミング信号Ｃ
ＴＲＬ−Ｌとしてシーケンス制御部３に対して出力す
る。
【００２２】つまり、比較回路ＣＭＰ２２０，ＣＭＰ２
２２の出力論理値（タイミング信号ＣＴＲＬ−Ｈ，ＣＴ
ＲＬ−Ｌ）は、充電電圧ＶCTRLが０Ｖ〔グラウンド電圧
（ＧＮＤ）〜閾値電圧ＶTHL の範囲内にある場合には
（００）となり、充電電圧ＶCT RLが閾値電圧ＶTHL 〜閾
値電圧ＶTHH の範囲内にある場合には（０１）となり、
充電電圧ＶCTRLが閾値電圧ＶTHH 〜正電源電圧Ｖccの範
囲内にある場合には（１１）となる。なお、コンデンサ
Ｃ１を用いない場合は、比較回路ＣＭＰ２２０，ＣＭＰ
２２２の出力信号の論理値（タイミング信号ＣＴＲＬ−
Ｈ，ＣＴＲＬ−Ｌ）は、起動直後にいずれも１となり、
スイッチングレギュレータ１に対して、同時にソフトス
タート機能が働くこととなる。なお、図３においては、
抵抗器Ｒ２２０の一端は正電源電圧Ｖccに接続する構成
となっているが、正電源電圧Ｖccの代わりに、ＩＣの内
部定電圧源で生成した定電圧ＶREF に接続する構成とし
てもよい。
２２の出力論理値（タイミング信号ＣＴＲＬ−Ｈ，ＣＴ
ＲＬ−Ｌ）は、充電電圧ＶCTRLが０Ｖ〔グラウンド電圧
（ＧＮＤ）〜閾値電圧ＶTHL の範囲内にある場合には
（００）となり、充電電圧ＶCT RLが閾値電圧ＶTHL 〜閾
値電圧ＶTHH の範囲内にある場合には（０１）となり、
充電電圧ＶCTRLが閾値電圧ＶTHH 〜正電源電圧Ｖccの範
囲内にある場合には（１１）となる。なお、コンデンサ
Ｃ１を用いない場合は、比較回路ＣＭＰ２２０，ＣＭＰ
２２２の出力信号の論理値（タイミング信号ＣＴＲＬ−
Ｈ，ＣＴＲＬ−Ｌ）は、起動直後にいずれも１となり、
スイッチングレギュレータ１に対して、同時にソフトス
タート機能が働くこととなる。なお、図３においては、
抵抗器Ｒ２２０の一端は正電源電圧Ｖccに接続する構成
となっているが、正電源電圧Ｖccの代わりに、ＩＣの内
部定電圧源で生成した定電圧ＶREF に接続する構成とし
てもよい。
【００２３】ＳＣＰ部２４ 図４は、図２に示した駆動部２のＳＣＰ部２４の構成を
示す図である。図４に示すように、ＳＣＰ部２４は、ボ
ルテージフォロワ回路として動作するオペアンプＯＰ２
４０、比較回路ＣＭＰ２４０、ＮチャネルＭＯＳＦＥＴ
（Ｑ２４０）、抵抗器Ｒ２４０，Ｒ２４２、電流源ＣＳ
２４０または抵抗器Ｒ２４４、および、外付けコンデン
サＣ２から構成される。
示す図である。図４に示すように、ＳＣＰ部２４は、ボ
ルテージフォロワ回路として動作するオペアンプＯＰ２
４０、比較回路ＣＭＰ２４０、ＮチャネルＭＯＳＦＥＴ
（Ｑ２４０）、抵抗器Ｒ２４０，Ｒ２４２、電流源ＣＳ
２４０または抵抗器Ｒ２４４、および、外付けコンデン
サＣ２から構成される。
【００２４】抵抗器Ｒ２４０，Ｒ２４２は、正電源電圧
ＶccとグラウンドＧＮＤとの間に直列接続されており、
正電源電圧Ｖccを分圧して閾値電圧ＶTHSCP を生成し、
比較回路ＣＭＰ２４０の負入力端子に対して出力する。
電流源ＣＳ２４０（抵抗器Ｒ２４４）および外付けコン
デンサＣ２は時定数回路２４０を構成する。時定数回路
２４０のコンデンサＣ２の充電電圧はオペアンプＯＰ２
４０を介し、電圧信号ＶＳＣＰとして比較回路ＣＭＰ２
４０の正入力端子、誤差アンプ部２６およびアナログス
イッチ部３８に対して出力される。
ＶccとグラウンドＧＮＤとの間に直列接続されており、
正電源電圧Ｖccを分圧して閾値電圧ＶTHSCP を生成し、
比較回路ＣＭＰ２４０の負入力端子に対して出力する。
電流源ＣＳ２４０（抵抗器Ｒ２４４）および外付けコン
デンサＣ２は時定数回路２４０を構成する。時定数回路
２４０のコンデンサＣ２の充電電圧はオペアンプＯＰ２
４０を介し、電圧信号ＶＳＣＰとして比較回路ＣＭＰ２
４０の正入力端子、誤差アンプ部２６およびアナログス
イッチ部３８に対して出力される。
【００２５】比較回路ＣＭＰ２４０は、抵抗器Ｒ２４
０，Ｒ２４２から入力される閾値電圧ＶTHSCP と、オペ
アンプＯＰ２４０を介して入力されるコンデンサＣ２の
充電電圧とを比較し、コンデンサＣ２の充電電圧が基準
電圧よりも高い場合には論理値１を、コンデンサＣ２の
充電電圧が閾値電圧ＶTHSCP よりも低い場合には論理値
０を、制御信号ＯＶＲＶＴとしてシーケンス制御部３に
対して出力する。
０，Ｒ２４２から入力される閾値電圧ＶTHSCP と、オペ
アンプＯＰ２４０を介して入力されるコンデンサＣ２の
充電電圧とを比較し、コンデンサＣ２の充電電圧が基準
電圧よりも高い場合には論理値１を、コンデンサＣ２の
充電電圧が閾値電圧ＶTHSCP よりも低い場合には論理値
０を、制御信号ＯＶＲＶＴとしてシーケンス制御部３に
対して出力する。
【００２６】ＦＥＴ（Ｑ２４０）のドレインとソースと
は、コンデンサＣ２の両端子間に接続されており、シー
ケンス制御部３からＦＥＴ（Ｑ２４０）のゲートに入力
される制御信号ＤＩＳＣＨＧが論理値１の場合にはコン
デンサＣ２の両端子間を短絡して電荷を放出させ（コン
デンサＣ２をディスチャージし）、制御信号ＤＩＳＣＨ
Ｇが論理値０の場合にはコンデンサＣ２の両端子間を開
放して充電させる。また、本回路においても、図３の回
路と同様に、正電源電圧Ｖccの代わりに内部定電圧Ｖ
REF を用いてもよい。
は、コンデンサＣ２の両端子間に接続されており、シー
ケンス制御部３からＦＥＴ（Ｑ２４０）のゲートに入力
される制御信号ＤＩＳＣＨＧが論理値１の場合にはコン
デンサＣ２の両端子間を短絡して電荷を放出させ（コン
デンサＣ２をディスチャージし）、制御信号ＤＩＳＣＨ
Ｇが論理値０の場合にはコンデンサＣ２の両端子間を開
放して充電させる。また、本回路においても、図３の回
路と同様に、正電源電圧Ｖccの代わりに内部定電圧Ｖ
REF を用いてもよい。
【００２７】誤差アンプ部２６ 図５は、図２に示した駆動部２の誤差アンプ部２６の構
成を示す図である。図５に示すように、誤差アンプ部２
６は、誤差アンプ２６０〜２６４から構成される。誤差
アンプ２６０〜２６４は同一構成であって、それぞれ２
個の抵抗器（Ｒｉｎａ〜Ｒｉｎｃ，Ｒｆａ〜Ｒｆｃ）、
２個のアナログスイッチ〔ＡＳ(analog swich)２６０
ａ，ＡＳ２６０ｂ，ＡＳ２６２ａ，ＡＳ２６２ｂ，ＡＳ
２６４ａ，ＡＳ２６４ｂ〕および１個のオペアンプ（Ｏ
Ｐ２６０〜ＯＰ２６４）から構成される。
成を示す図である。図５に示すように、誤差アンプ部２
６は、誤差アンプ２６０〜２６４から構成される。誤差
アンプ２６０〜２６４は同一構成であって、それぞれ２
個の抵抗器（Ｒｉｎａ〜Ｒｉｎｃ，Ｒｆａ〜Ｒｆｃ）、
２個のアナログスイッチ〔ＡＳ(analog swich)２６０
ａ，ＡＳ２６０ｂ，ＡＳ２６２ａ，ＡＳ２６２ｂ，ＡＳ
２６４ａ，ＡＳ２６４ｂ〕および１個のオペアンプ（Ｏ
Ｐ２６０〜ＯＰ２６４）から構成される。
【００２８】誤差アンプ部２６は、これらの構成部分に
より、ソフトスタート時には、ＳＣＰ部２４（図２，図
４）のオペアンプＯＰ２４０から入力される電圧信号Ｖ
ＳＣＰと、分圧回路１０（図１）から入力されるフィー
ドバック信号ＩＮ１〜ＩＮ３との誤差を検出および増幅
し、ソフトスタート終了後には、フィードバック信号Ｉ
Ｎ１〜ＩＮ３を増幅して、エラー検出部２８および比較
回路３２ａ〜３２ｃに対して誤差信号ＶＤ１〜ＶＤ３と
して出力する。
より、ソフトスタート時には、ＳＣＰ部２４（図２，図
４）のオペアンプＯＰ２４０から入力される電圧信号Ｖ
ＳＣＰと、分圧回路１０（図１）から入力されるフィー
ドバック信号ＩＮ１〜ＩＮ３との誤差を検出および増幅
し、ソフトスタート終了後には、フィードバック信号Ｉ
Ｎ１〜ＩＮ３を増幅して、エラー検出部２８および比較
回路３２ａ〜３２ｃに対して誤差信号ＶＤ１〜ＶＤ３と
して出力する。
【００２９】誤差アンプ部２６の誤差アンプ２６０（２
６２，２６４）において、アナログスイッチＡＳ２６０
ａ（ＡＳ２６２ａ，ＡＳ２６４ａ）は、制御信号ＣＨ１
ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値
１である場合に導通（オン）状態となり、電圧信号ＶＳ
ＣＰを通過させてオペアンプＯＰ２６０（ＯＰ２６２，
ＯＰ２６４）の非反転入力端子（＋）に供給し、制御信
号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）
が論理値０である場合に非導通（オフ）状態となる。
６２，２６４）において、アナログスイッチＡＳ２６０
ａ（ＡＳ２６２ａ，ＡＳ２６４ａ）は、制御信号ＣＨ１
ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値
１である場合に導通（オン）状態となり、電圧信号ＶＳ
ＣＰを通過させてオペアンプＯＰ２６０（ＯＰ２６２，
ＯＰ２６４）の非反転入力端子（＋）に供給し、制御信
号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）
が論理値０である場合に非導通（オフ）状態となる。
【００３０】アナログスイッチＡＳ２６０ｂ（ＡＳ２６
２ｂ，ＡＳ２６４ｂ）は、制御信号ＣＨ１ＳＯＦＴ（Ｃ
Ｈ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合
に導通（オン）状態となり、オペアンプＯＰ２６０（Ｏ
Ｐ２６２，ＯＰ２６４）の反転正入力端子をグラウンド
電位（ＧＮＤ；０Ｖ）とし、制御信号ＣＨ１ＳＯＦＴ
（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である
場合に非導通（オフ）状態となる。
２ｂ，ＡＳ２６４ｂ）は、制御信号ＣＨ１ＳＯＦＴ（Ｃ
Ｈ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値０である場合
に導通（オン）状態となり、オペアンプＯＰ２６０（Ｏ
Ｐ２６２，ＯＰ２６４）の反転正入力端子をグラウンド
電位（ＧＮＤ；０Ｖ）とし、制御信号ＣＨ１ＳＯＦＴ
（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である
場合に非導通（オフ）状態となる。
【００３１】抵抗器Ｒｉｎａ，Ｒｆａ（Ｒｉｎｂ，Ｒｆ
ｂ，Ｒｉｎｃ，Ｒｆｃ）およびオペアンプＯＰ２６０
（ＯＰ２６２，ＯＰ２６４）は反転増幅回路を構成し、
制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯ
ＦＴ）が論理値０である場合（ソストスタート終了後）
には、下式１−１（１−２，１−３）に示す誤差信号Ｖ
Ｄ１（ＶＤ２，ＶＤ３）を比較回路３２ａ（３２ｂ，３
２ｃ）に対して出力し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ
２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合
（ソストスタート時）には、下式２−１（２−２，２−
３）に示す誤差信号ＶＤ１（ＶＤ２，ＶＤ３）を比較回
路３２ａ（３２ｂ，３２ｃ）に対して出力する。
ｂ，Ｒｉｎｃ，Ｒｆｃ）およびオペアンプＯＰ２６０
（ＯＰ２６２，ＯＰ２６４）は反転増幅回路を構成し、
制御信号ＣＨ１ＳＯＦＴ（ＣＨ２ＳＯＦＴ，ＣＨ３ＳＯ
ＦＴ）が論理値０である場合（ソストスタート終了後）
には、下式１−１（１−２，１−３）に示す誤差信号Ｖ
Ｄ１（ＶＤ２，ＶＤ３）を比較回路３２ａ（３２ｂ，３
２ｃ）に対して出力し、制御信号ＣＨ１ＳＯＦＴ（ＣＨ
２ＳＯＦＴ，ＣＨ３ＳＯＦＴ）が論理値１である場合
（ソストスタート時）には、下式２−１（２−２，２−
３）に示す誤差信号ＶＤ１（ＶＤ２，ＶＤ３）を比較回
路３２ａ（３２ｂ，３２ｃ）に対して出力する。
【００３２】
【数１】 ＶＤ１＝（−Ｒｆａ／Ｒｉｎａ）×ＩＮ１ …（１−１） ＶＤ２＝（−Ｒｆｂ／Ｒｉｎｂ）×ＩＮ２ …（１−２） ＶＤ３＝（−Ｒｆｃ／Ｒｉｎｃ）×ＩＮ３ …（１−３）
【００３３】
【数２】 ＶＤ１＝（−Ｒｆａ／Ｒｉｎａ）×（ＩＮ１−ＶＳＣＰ）＋ＶＳＣＰ …（２−１） ＶＤ２＝（−Ｒｆｂ／Ｒｉｎｂ）×（ＩＮ２−ＶＳＣＰ）＋ＶＳＣＰ …（２−２） ＶＤ３＝（−Ｒｆｃ／Ｒｉｎｃ）×（ＩＮ３−ＶＳＣＰ）＋ＶＳＣＰ …（２−３）
【００３４】エラー検出部２８ 図６は、図２に示した駆動部２のエラー検出部２８の構
成を示す図である。図６に示すように、エラー検出部２
８は、抵抗器Ｒ２８０，Ｒ２８２，Ｒ２８４，Ｒ２８
６、比較回路ＣＭＰ２８０，ＣＭＰ２８２および論理和
回路ＯＲ２８０から構成される。エラー検出部２８は、
これらの構成部分により、誤差アンプ部２６から入力さ
れる誤差信号ＶＤ１〜ＶＤ３が正常範囲内（閾値電圧Ｖ
EH〜閾値電圧ＶEL）にあるか否かを検出し、誤差信号Ｖ
Ｄ１〜ＶＤ３が正常範囲内にある場合にはエラー信号Ｅ
ＲＲを論理値１とし、誤差信号ＶＤ１〜ＶＤ３が正常範
囲内にない場合にはエラー信号ＥＲＲを論理値０として
シーケンス制御部３に対して出力する。
成を示す図である。図６に示すように、エラー検出部２
８は、抵抗器Ｒ２８０，Ｒ２８２，Ｒ２８４，Ｒ２８
６、比較回路ＣＭＰ２８０，ＣＭＰ２８２および論理和
回路ＯＲ２８０から構成される。エラー検出部２８は、
これらの構成部分により、誤差アンプ部２６から入力さ
れる誤差信号ＶＤ１〜ＶＤ３が正常範囲内（閾値電圧Ｖ
EH〜閾値電圧ＶEL）にあるか否かを検出し、誤差信号Ｖ
Ｄ１〜ＶＤ３が正常範囲内にある場合にはエラー信号Ｅ
ＲＲを論理値１とし、誤差信号ＶＤ１〜ＶＤ３が正常範
囲内にない場合にはエラー信号ＥＲＲを論理値０として
シーケンス制御部３に対して出力する。
【００３５】エラー検出部２８において、正電源電圧Ｖ
ccとグラウンドＧＮＤとの間に接続される抵抗器Ｒ２８
０，Ｒ２８２および抵抗器Ｒ２８４，Ｒ２８６はそれぞ
れ分圧回路を構成し、正電源電圧Ｖccを分圧して閾値電
圧ＶEH，ＶEL（ＶEH＞ＶEL）を生成し、比較回路ＣＭＰ
２８０の負入力端子および比較回路ＣＭＰ２８２の正入
力端子に供給する。
ccとグラウンドＧＮＤとの間に接続される抵抗器Ｒ２８
０，Ｒ２８２および抵抗器Ｒ２８４，Ｒ２８６はそれぞ
れ分圧回路を構成し、正電源電圧Ｖccを分圧して閾値電
圧ＶEH，ＶEL（ＶEH＞ＶEL）を生成し、比較回路ＣＭＰ
２８０の負入力端子および比較回路ＣＭＰ２８２の正入
力端子に供給する。
【００３６】比較回路ＣＭＰ２８０は、抵抗器Ｒ２８０
と抵抗器Ｒ２８２との接続中点から入力される閾値電圧
ＶEHと、誤差アンプ部２６から入力される誤差信号ＶＤ
１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいず
れかが閾値電圧ＶEHよりも高い場合に出力信号を論理値
１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧Ｖ EH
よりも低い場合に出力信号を論理値０として論理和回路
ＯＲ２８０に対して出力する。
と抵抗器Ｒ２８２との接続中点から入力される閾値電圧
ＶEHと、誤差アンプ部２６から入力される誤差信号ＶＤ
１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいず
れかが閾値電圧ＶEHよりも高い場合に出力信号を論理値
１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧Ｖ EH
よりも低い場合に出力信号を論理値０として論理和回路
ＯＲ２８０に対して出力する。
【００３７】比較回路ＣＭＰ２８２は、抵抗器Ｒ２８４
と抵抗器Ｒ２８６との接続中点から入力される閾値電圧
ＶEHと、誤差アンプ部２６から入力される誤差信号ＶＤ
１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいず
れかが閾値電圧ＶELよりも低い場合に出力信号を論理値
１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧Ｖ EH
よりも高い場合に出力信号を論理値０として論理和回路
ＯＲ２８０に対して出力する。
と抵抗器Ｒ２８６との接続中点から入力される閾値電圧
ＶEHと、誤差アンプ部２６から入力される誤差信号ＶＤ
１〜ＶＤ３とを比較し、誤差信号ＶＤ１〜ＶＤ３のいず
れかが閾値電圧ＶELよりも低い場合に出力信号を論理値
１とし、誤差信号ＶＤ１〜ＶＤ３の全てが閾値電圧Ｖ EH
よりも高い場合に出力信号を論理値０として論理和回路
ＯＲ２８０に対して出力する。
【００３８】論理和回路ＯＲ２８０は、比較回路ＣＭＰ
２８０，ＣＭＰ２８２のいずれかの出力信号の論理値が
１の場合にエラー信号ＥＲＲを論理値１とし、比較回路
ＣＭＰ２８０，ＣＭＰ２８２の両方の出力信号の論理値
が０の場合にエラー信号ＥＲＲを論理値０として出力す
る。
２８０，ＣＭＰ２８２のいずれかの出力信号の論理値が
１の場合にエラー信号ＥＲＲを論理値１とし、比較回路
ＣＭＰ２８０，ＣＭＰ２８２の両方の出力信号の論理値
が０の場合にエラー信号ＥＲＲを論理値０として出力す
る。
【００３９】シーケンス制御部３ 図７は、図２に示した駆動部２のシーケンス制御部３の
構成を示す図である。図７に示すように、シーケンス制
御部３は、チャネルデコーダ回路３００、ＣＨ１ソフト
スタートラッチ回路３０２ａ、ＣＨ２ソフトスタートラ
ッチ回路３０２ｂ、ＣＨ３ソフトスタートラッチ回路３
０２ｃ、ＳＣＰモードラッチ回路３０４およびディスチ
ャージ制御回路３０６から構成される。
構成を示す図である。図７に示すように、シーケンス制
御部３は、チャネルデコーダ回路３００、ＣＨ１ソフト
スタートラッチ回路３０２ａ、ＣＨ２ソフトスタートラ
ッチ回路３０２ｂ、ＣＨ３ソフトスタートラッチ回路３
０２ｃ、ＳＣＰモードラッチ回路３０４およびディスチ
ャージ制御回路３０６から構成される。
【００４０】シーケンス制御部３は、これらの構成部分
により、起動制御部２２から入力されるタイミング信号
ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ、ＳＣＰ部２４から入力さ
れる制御信号ＯＶＲＶＴ、電源リセット回路４４から入
力される制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）、
および、エラー検出部２８から入力されるエラー信号Ｅ
ＲＲから、制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ，ＣＨ
１ＳＯＦＴ〜ＣＨ３ＳＯＦＴ，ＤＩＳＣＨＧおよびタイ
ミング信号ＳＣＰＥＮＡを生成し、駆動部２の各構成部
分の動作を制御する。
により、起動制御部２２から入力されるタイミング信号
ＣＴＲＬ−Ｈ，ＣＴＲＬ−Ｌ、ＳＣＰ部２４から入力さ
れる制御信号ＯＶＲＶＴ、電源リセット回路４４から入
力される制御信号ＥＮＡ３（リセット信号ＸＲＳＴ）、
および、エラー検出部２８から入力されるエラー信号Ｅ
ＲＲから、制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ，ＣＨ
１ＳＯＦＴ〜ＣＨ３ＳＯＦＴ，ＤＩＳＣＨＧおよびタイ
ミング信号ＳＣＰＥＮＡを生成し、駆動部２の各構成部
分の動作を制御する。
【００４１】チャネルデコーダ回路３００は、スイッチ
ングレギュレータ１の電源が投入され、起動された場合
に、ＣＨ１ソフトスタートラッチ回路３０２ａに対する
セット信号（ＳＥＴ）を活性化（論理値１に）し、リセ
ット信号（ＲＥＳＥＴ）を不活性化（論理値０に）して
出力するとともに、このセット信号を制御信号ＣＨ１Ｅ
ＮＡとして駆動回路３４ａ（図２）に対して出力する。
ングレギュレータ１の電源が投入され、起動された場合
に、ＣＨ１ソフトスタートラッチ回路３０２ａに対する
セット信号（ＳＥＴ）を活性化（論理値１に）し、リセ
ット信号（ＲＥＳＥＴ）を不活性化（論理値０に）して
出力するとともに、このセット信号を制御信号ＣＨ１Ｅ
ＮＡとして駆動回路３４ａ（図２）に対して出力する。
【００４２】また、チャネルデコーダ回路３００は、起
動制御部２２から入力されるタイミング信号ＣＴＲＬ−
Ｌが論理値１になった場合に、ＣＨ２ソフトスタートラ
ッチ回路３０２ｂに対するセット信号を論理値１にし、
リセット信号を論理値０にして出力するとともに、この
セット信号を制御信号ＣＨ２ＥＮＡとして駆動回路３４
ｂに対して出力する。
動制御部２２から入力されるタイミング信号ＣＴＲＬ−
Ｌが論理値１になった場合に、ＣＨ２ソフトスタートラ
ッチ回路３０２ｂに対するセット信号を論理値１にし、
リセット信号を論理値０にして出力するとともに、この
セット信号を制御信号ＣＨ２ＥＮＡとして駆動回路３４
ｂに対して出力する。
【００４３】また、チャネルデコーダ回路３００は、起
動制御部２２から入力されるタイミング信号ＣＴＲＬ−
Ｈが論理値１になった場合に、ＣＨ３ソフトスタートラ
ッチ回路３０２ｃに対するセット信号を論理値１にし、
リセット信号を論理値０にして出力するとともに、この
セット信号を制御信号ＣＨ３ＥＮＡとして駆動回路３４
ｃに対して出力する。
動制御部２２から入力されるタイミング信号ＣＴＲＬ−
Ｈが論理値１になった場合に、ＣＨ３ソフトスタートラ
ッチ回路３０２ｃに対するセット信号を論理値１にし、
リセット信号を論理値０にして出力するとともに、この
セット信号を制御信号ＣＨ３ＥＮＡとして駆動回路３４
ｃに対して出力する。
【００４４】また、チャネルデコーダ回路３００は、Ｓ
ＣＰ部２４から入力される制御信号ＯＶＲＶＴが論理値
１になった場合に、ＣＨ１ソフトスタートラッチ回路３
０２ａ〜ＣＨ３ソフトスタートラッチ回路３０２ｃに対
するリセット信号を論理値１にする。また、チャネルデ
コーダ回路３００は、スイッチングレギュレータ１が起
動された場合、タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ
−Ｌの少なくとも一方が論理値０の場合に、ＳＣＰモー
ドラッチ回路３０４に対するセット信号を論理値０に
し、リセット信号を論理値１にして出力する。また、チ
ャネルデコーダ回路３００は、タイミング信号ＣＴＲＬ
−Ｈ，ＣＴＲＬ−Ｌが共に論理値１のときに、制御信号
ＯＶＲＶＴが論理値１になると、ＳＣＰモードラッチ回
路３０４に対するセット信号を論理値１にし、リセット
信号を論理値０にして出力する。
ＣＰ部２４から入力される制御信号ＯＶＲＶＴが論理値
１になった場合に、ＣＨ１ソフトスタートラッチ回路３
０２ａ〜ＣＨ３ソフトスタートラッチ回路３０２ｃに対
するリセット信号を論理値１にする。また、チャネルデ
コーダ回路３００は、スイッチングレギュレータ１が起
動された場合、タイミング信号ＣＴＲＬ−Ｈ，ＣＴＲＬ
−Ｌの少なくとも一方が論理値０の場合に、ＳＣＰモー
ドラッチ回路３０４に対するセット信号を論理値０に
し、リセット信号を論理値１にして出力する。また、チ
ャネルデコーダ回路３００は、タイミング信号ＣＴＲＬ
−Ｈ，ＣＴＲＬ−Ｌが共に論理値１のときに、制御信号
ＯＶＲＶＴが論理値１になると、ＳＣＰモードラッチ回
路３０４に対するセット信号を論理値１にし、リセット
信号を論理値０にして出力する。
【００４５】ＣＨ１ソフトスタートラッチ回路３０２
ａ、ＣＨ２ソフトスタートラッチ回路３０２ｂおよびＣ
Ｈ３ソフトスタートラッチ回路３０２ｃは、それぞれチ
ャネルデコーダ回路３００から入力されるセット信号
（制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ）が論理値１に
なった場合に出力信号を論理値１にし、リセット信号が
論理値１になった場合に出力信号を論理値０にして、制
御信号ＣＨ１ＳＯＦＴ１〜ＣＨ３ＳＯＦＴ３として誤差
アンプ部２６に対して出力する。
ａ、ＣＨ２ソフトスタートラッチ回路３０２ｂおよびＣ
Ｈ３ソフトスタートラッチ回路３０２ｃは、それぞれチ
ャネルデコーダ回路３００から入力されるセット信号
（制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ）が論理値１に
なった場合に出力信号を論理値１にし、リセット信号が
論理値１になった場合に出力信号を論理値０にして、制
御信号ＣＨ１ＳＯＦＴ１〜ＣＨ３ＳＯＦＴ３として誤差
アンプ部２６に対して出力する。
【００４６】ＳＣＰモードラッチ回路３０４は、チャネ
ルデコーダ回路３００から入力されるセット信号が論理
値１になった場合に出力信号（タイミング信号ＳＣＰＥ
ＮＡ）を論理値１にし、リセット信号が論理値１になっ
た場合にタイミング信号ＳＣＰＥＮＡを論理値０に（リ
セット）する。
ルデコーダ回路３００から入力されるセット信号が論理
値１になった場合に出力信号（タイミング信号ＳＣＰＥ
ＮＡ）を論理値１にし、リセット信号が論理値１になっ
た場合にタイミング信号ＳＣＰＥＮＡを論理値０に（リ
セット）する。
【００４７】ディスチャージ制御回路３０６は、制御信
号ＣＨ１ＳＯＦＴ〜ＣＨ３ＳＯＦＴの少なくとも１つが
論理値１になった場合、タイミング信号ＳＣＰＥＮＡが
論理値１のときにエラー信号ＥＲＲが論理値０になった
場合に、制御信号ＤＩＳＣＨＧを論理値０にしてＳＣＰ
部２４に対して出力する。上記以外のときには、制御信
号ＤＩＳＣＨＧは論理値１である。
号ＣＨ１ＳＯＦＴ〜ＣＨ３ＳＯＦＴの少なくとも１つが
論理値１になった場合、タイミング信号ＳＣＰＥＮＡが
論理値１のときにエラー信号ＥＲＲが論理値０になった
場合に、制御信号ＤＩＳＣＨＧを論理値０にしてＳＣＰ
部２４に対して出力する。上記以外のときには、制御信
号ＤＩＳＣＨＧは論理値１である。
【００４８】アナログスイッチ部３８ 図８は、図２に示した駆動部２のアナログスイッチ部３
８の構成を示す図である。図８に示すように、アナログ
スイッチ部３８は、２個のアナログスイッチＡＳ３８
０，ＡＳ３８２から構成される。アナログスイッチ部３
８は、これらの構成部分により、タイミング信号ＳＣＰ
ＥＮＡが論理値１の場合にＳＣＰ部２４から入力される
電圧信号ＶＳＣＰを、タイミング信号ＳＣＰＥＮＡが論
理値０の場合にグラウンド電位（０Ｖ）を出力信号Ｓ３
８としてＳＣＰエラーラッチ回路４０に対して出力す
る。
８の構成を示す図である。図８に示すように、アナログ
スイッチ部３８は、２個のアナログスイッチＡＳ３８
０，ＡＳ３８２から構成される。アナログスイッチ部３
８は、これらの構成部分により、タイミング信号ＳＣＰ
ＥＮＡが論理値１の場合にＳＣＰ部２４から入力される
電圧信号ＶＳＣＰを、タイミング信号ＳＣＰＥＮＡが論
理値０の場合にグラウンド電位（０Ｖ）を出力信号Ｓ３
８としてＳＣＰエラーラッチ回路４０に対して出力す
る。
【００４９】アナログスイッチＡＳ３８０は、タイミン
グ信号ＳＣＰＥＮＡが論理値０の場合に非導通状態とな
り、タイミング信号ＳＣＰＥＮＡが論理値１の場合に導
通状態となって、ＳＣＰ部２４から入力される電圧信号
ＶＳＣＰを通過させ、出力信号Ｓ３８としてＳＣＰエラ
ーラッチ回路４０に対して出力する。アナログスイッチ
ＡＳ３８２は、タイミング信号ＳＣＰＥＮＡが論理値１
の場合に非導通状態となり、タイミング信号ＳＣＰＥＮ
Ａが論理値０の場合に導通状態となって、グラウンド電
位を出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０
に対して出力する。
グ信号ＳＣＰＥＮＡが論理値０の場合に非導通状態とな
り、タイミング信号ＳＣＰＥＮＡが論理値１の場合に導
通状態となって、ＳＣＰ部２４から入力される電圧信号
ＶＳＣＰを通過させ、出力信号Ｓ３８としてＳＣＰエラ
ーラッチ回路４０に対して出力する。アナログスイッチ
ＡＳ３８２は、タイミング信号ＳＣＰＥＮＡが論理値１
の場合に非導通状態となり、タイミング信号ＳＣＰＥＮ
Ａが論理値０の場合に導通状態となって、グラウンド電
位を出力信号Ｓ３８としてＳＣＰエラーラッチ回路４０
に対して出力する。
【００５０】ＳＣＰエラーラッチ回路４０ 再び図２を参照する。ＳＣＰエラーラッチ回路４０は、
アナログスイッチ部３８から入力される信号Ｓ３８の電
圧が所定の閾値電圧ＶTHSCP より高くなった場合に、制
御信号ＥＮＡ２を論理値０にし、信号Ｓ３８の電圧が閾
値電圧ＶTHSCP より低くなった場合に、制御信号ＥＮＡ
２を論理値１にして駆動回路３４ａ〜３４ｃに対して出
力する。
アナログスイッチ部３８から入力される信号Ｓ３８の電
圧が所定の閾値電圧ＶTHSCP より高くなった場合に、制
御信号ＥＮＡ２を論理値０にし、信号Ｓ３８の電圧が閾
値電圧ＶTHSCP より低くなった場合に、制御信号ＥＮＡ
２を論理値１にして駆動回路３４ａ〜３４ｃに対して出
力する。
【００５１】三角波発生回路４２ 三角波発生回路４２は、三角波信号を生成して比較回路
３２ａ〜３２ｃの正入力端子に対して出力する。比較回路３２ａ〜３２ｃ 比較回路３２ａ〜３２ｃは、それぞれ三角波発生回路４
２から入力される三角波信号と、誤差アンプ部２６から
入力される誤差信号ＶＤ１〜ＶＤ３とを比較してＰＷＭ
信号を生成し、駆動回路３４ａ〜３４ｃに対してそれぞ
れ出力する。
３２ａ〜３２ｃの正入力端子に対して出力する。比較回路３２ａ〜３２ｃ 比較回路３２ａ〜３２ｃは、それぞれ三角波発生回路４
２から入力される三角波信号と、誤差アンプ部２６から
入力される誤差信号ＶＤ１〜ＶＤ３とを比較してＰＷＭ
信号を生成し、駆動回路３４ａ〜３４ｃに対してそれぞ
れ出力する。
【００５２】駆動回路３４ａ〜３４ｃ 駆動回路３４ａ〜３４ｃは、それぞれシーケンス制御部
３から入力される制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ
（ＥＮＡ１）、ＳＣＰエラーラッチ回路４０から入力さ
れる制御信号ＥＮＡ２、および、電源電圧リセット回路
４４から入力される制御信号ＥＮＡ３が論理値１である
場合に、比較回路３２ａ〜３２ｃから入力されるＰＷＭ
信号を駆動信号ＣＯＵＴ１〜ＣＯＵＴ３として出力回路
１２ａ〜１２ｃ（図１）に対して出力する。
３から入力される制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ
（ＥＮＡ１）、ＳＣＰエラーラッチ回路４０から入力さ
れる制御信号ＥＮＡ２、および、電源電圧リセット回路
４４から入力される制御信号ＥＮＡ３が論理値１である
場合に、比較回路３２ａ〜３２ｃから入力されるＰＷＭ
信号を駆動信号ＣＯＵＴ１〜ＣＯＵＴ３として出力回路
１２ａ〜１２ｃ（図１）に対して出力する。
【００５３】出力回路１２ａ〜１２ｃ 図９は、図１に示した出力回路１２ａ〜１２ｃの構成を
示す図である。図９に示すように、出力回路１２ａ〜１
２ｃは、それぞれスイッチングトランジスタＱ１２０、
平滑コンデンサＣ１２０，Ｃ１２２、インダクタＬ１２
０およびダイオードＤ１２０から構成され、同一構成の
ステップダウンコンバータとして動作する。出力回路１
２ａ〜１２ｃは、これらの構成部分により、電圧ＶＩＮ
の電力をスイッチングして電圧をステップダウンし、さ
らに整流および平滑化し、電圧ＶＯＵＴの電力を付加
（図示せず）に供給する。なお、本実施形態では出力回
路１２ａ〜１２ｃをステップダウン方式を例に説明して
いるが、出力回路をステップアップ方式やインバーティ
ング方式としてもよい。
示す図である。図９に示すように、出力回路１２ａ〜１
２ｃは、それぞれスイッチングトランジスタＱ１２０、
平滑コンデンサＣ１２０，Ｃ１２２、インダクタＬ１２
０およびダイオードＤ１２０から構成され、同一構成の
ステップダウンコンバータとして動作する。出力回路１
２ａ〜１２ｃは、これらの構成部分により、電圧ＶＩＮ
の電力をスイッチングして電圧をステップダウンし、さ
らに整流および平滑化し、電圧ＶＯＵＴの電力を付加
（図示せず）に供給する。なお、本実施形態では出力回
路１２ａ〜１２ｃをステップダウン方式を例に説明して
いるが、出力回路をステップアップ方式やインバーティ
ング方式としてもよい。
【００５４】スイッチングレギュレータ１の動作 以下、さらに図１０を参照して、駆動部２に重点をおい
て、スイッチングレギュレータ１の動作を説明する。図
１０（Ａ）〜（Ｎ）は、図２に示した駆動部２の各構成
部分の動作タイミングを示すタイミングチャート図であ
る。
て、スイッチングレギュレータ１の動作を説明する。図
１０（Ａ）〜（Ｎ）は、図２に示した駆動部２の各構成
部分の動作タイミングを示すタイミングチャート図であ
る。
【００５５】図１０（Ａ）に示すように、期間ｂの最初
で電源が投入され、スイッチングレギュレータ１（図
１）が起動されると、電源電圧リセット回路４４は、図
１０（Ｂ）に示すように、制御信号ＥＮＡ３（リセット
信号ＸＲＳＴ）を不活性化（論理値１）とし、駆動部２
の各構成部分に動作を開始させる。なお、本図では制御
信号ＥＮＡ３は電源電圧と共に立ち上がっているが、実
際の回路においては電源電圧が立ち上がって所定の期間
が経過した時点で制御信号ＥＮＡ３が立ち上がることと
なる。また、起動制御部２２（図３）のコンデンサＣ１
は、期間ｂ〜期間ｆの間に徐々に充電され、電圧信号Ｖ
CTRLが、図１０（Ｃ）に示すように、徐々に上昇する。
で電源が投入され、スイッチングレギュレータ１（図
１）が起動されると、電源電圧リセット回路４４は、図
１０（Ｂ）に示すように、制御信号ＥＮＡ３（リセット
信号ＸＲＳＴ）を不活性化（論理値１）とし、駆動部２
の各構成部分に動作を開始させる。なお、本図では制御
信号ＥＮＡ３は電源電圧と共に立ち上がっているが、実
際の回路においては電源電圧が立ち上がって所定の期間
が経過した時点で制御信号ＥＮＡ３が立ち上がることと
なる。また、起動制御部２２（図３）のコンデンサＣ１
は、期間ｂ〜期間ｆの間に徐々に充電され、電圧信号Ｖ
CTRLが、図１０（Ｃ）に示すように、徐々に上昇する。
【００５６】また、ＳＣＰ部２４（図４）のコンデンサ
Ｃ２は、期間ｂにおいて充電され、図１０（Ｄ）に示す
ように、電圧信号ＶＳＣＰが上昇する。さらに、期間ｂ
の最初で、シーケンス制御部３（図７）のチャネルデコ
ーダ回路３００は、図１０（Ｈ）に示すように、制御信
号ＣＨ１ＥＮＡを論理値１とし、ＣＨ１ソフトスタート
ラッチ回路３０２ａは、図１０（Ｉ）に示すように制御
信号ＣＨ１ＳＯＦＴを論理値１にして、出力回路１２ａ
のソフトスタートを開始する。
Ｃ２は、期間ｂにおいて充電され、図１０（Ｄ）に示す
ように、電圧信号ＶＳＣＰが上昇する。さらに、期間ｂ
の最初で、シーケンス制御部３（図７）のチャネルデコ
ーダ回路３００は、図１０（Ｈ）に示すように、制御信
号ＣＨ１ＥＮＡを論理値１とし、ＣＨ１ソフトスタート
ラッチ回路３０２ａは、図１０（Ｉ）に示すように制御
信号ＣＨ１ＳＯＦＴを論理値１にして、出力回路１２ａ
のソフトスタートを開始する。
【００５７】期間ｂ（出力回路１２ａのソフトスタート
中）の間、誤差アンプ部２６の誤差アンプ２６０は、電
圧信号ＶＳＣＰと、分圧回路１０により分圧された出力
回路１２ａの出力電圧との誤差を検出および増幅し、誤
差信号ＶＤ１として比較回路３２ａに対して出力する。
比較回路３２ａは、三角波発生回路４２から入力される
三角波信号と誤差信号ＶＤ１とを比較してＰＷＭ信号を
生成し、駆動回路３４ａに対して出力する。駆動回路３
４ａは、比較回路３２ａから入力されるＰＷＭ信号によ
り出力回路１２ａを駆動する。出力回路１２ａの出力電
圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇す
る。
中）の間、誤差アンプ部２６の誤差アンプ２６０は、電
圧信号ＶＳＣＰと、分圧回路１０により分圧された出力
回路１２ａの出力電圧との誤差を検出および増幅し、誤
差信号ＶＤ１として比較回路３２ａに対して出力する。
比較回路３２ａは、三角波発生回路４２から入力される
三角波信号と誤差信号ＶＤ１とを比較してＰＷＭ信号を
生成し、駆動回路３４ａに対して出力する。駆動回路３
４ａは、比較回路３２ａから入力されるＰＷＭ信号によ
り出力回路１２ａを駆動する。出力回路１２ａの出力電
圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇す
る。
【００５８】期間ｃの最初で、電圧信号ＶＳＣＰが閾値
電圧ＶTHSCP に達すると、ＳＣＰ部２４は、図１０
（Ｅ）に示すように、制御信号ＯＶＲＶＴを論理値１と
し、ＣＨ１ソフトスタートラッチ回路３０２ａは、制御
信号ＣＨ１ＳＯＦＴ〔図１０（Ｉ）〕を論理値０にして
出力回路１２ａのソフトスタートを終了する。ソフトス
タートの終了後は、誤差アンプ部２６の誤差アンプ２６
０は、分圧回路１０を介して入力される出力回路１２ａ
の出力電圧を増幅し、誤差信号ＶＤ１として出力する。
駆動回路３４ａは、比較回路３２ａから入力されるＰＷ
Ｍ信号により出力回路１２ａを駆動し、出力回路１２ａ
は、分圧回路１０の分圧比によって規定される出力電圧
ＶＯＵＴの電力を負荷に供給する。
電圧ＶTHSCP に達すると、ＳＣＰ部２４は、図１０
（Ｅ）に示すように、制御信号ＯＶＲＶＴを論理値１と
し、ＣＨ１ソフトスタートラッチ回路３０２ａは、制御
信号ＣＨ１ＳＯＦＴ〔図１０（Ｉ）〕を論理値０にして
出力回路１２ａのソフトスタートを終了する。ソフトス
タートの終了後は、誤差アンプ部２６の誤差アンプ２６
０は、分圧回路１０を介して入力される出力回路１２ａ
の出力電圧を増幅し、誤差信号ＶＤ１として出力する。
駆動回路３４ａは、比較回路３２ａから入力されるＰＷ
Ｍ信号により出力回路１２ａを駆動し、出力回路１２ａ
は、分圧回路１０の分圧比によって規定される出力電圧
ＶＯＵＴの電力を負荷に供給する。
【００５９】シーケンス制御部３のディスチャージ制御
回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に
達してから、電圧信号ＶCTRLが閾値電圧ＶTHL に達する
までの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣ
Ｐ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣ
Ｐを０Ｖとする。
回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に
達してから、電圧信号ＶCTRLが閾値電圧ＶTHL に達する
までの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣ
Ｐ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣ
Ｐを０Ｖとする。
【００６０】期間ｄの最初で電圧信号ＶCTRLが閾値電圧
ＶTHL に達すると、制御信号ＤＩＳＣＨＧが立ち下が
り、シーケンス制御部３のチャネルデコーダ回路３００
は、図１０（Ｊ）に示すように、制御信号ＣＨ２ＥＮＡ
を論理値１にし、ＣＨ２ソフトスタートラッチ回路３０
２ｂは、図１０（Ｋ）に示すように、制御信号ＣＨ２Ｓ
ＯＦＴを論理値１にして、出力回路１２ｂのソフトスタ
ートを開始する。
ＶTHL に達すると、制御信号ＤＩＳＣＨＧが立ち下が
り、シーケンス制御部３のチャネルデコーダ回路３００
は、図１０（Ｊ）に示すように、制御信号ＣＨ２ＥＮＡ
を論理値１にし、ＣＨ２ソフトスタートラッチ回路３０
２ｂは、図１０（Ｋ）に示すように、制御信号ＣＨ２Ｓ
ＯＦＴを論理値１にして、出力回路１２ｂのソフトスタ
ートを開始する。
【００６１】期間ｄ（出力回路１２ｂのソフトスタート
中）の間、誤差アンプ部２６の誤差アンプ２６２は、電
圧信号ＶＳＣＰと、分圧回路１０により分割された出力
回路１２ｂの出力電圧との誤差を検出および増幅し、誤
差信号ＶＤ２として比較回路３２ｂに対して出力する。
比較回路３２ｂは、三角波発生回路４２から入力される
三角波信号と誤差信号ＶＤ２とを比較してＰＷＭ信号を
生成し、駆動回路３４ｂに対して出力する。駆動回路３
４ｂは、比較回路３２ｂから入力されるＰＷＭ信号によ
り出力回路１２ｂを駆動する。出力回路１２ｂの出力電
圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇す
る。
中）の間、誤差アンプ部２６の誤差アンプ２６２は、電
圧信号ＶＳＣＰと、分圧回路１０により分割された出力
回路１２ｂの出力電圧との誤差を検出および増幅し、誤
差信号ＶＤ２として比較回路３２ｂに対して出力する。
比較回路３２ｂは、三角波発生回路４２から入力される
三角波信号と誤差信号ＶＤ２とを比較してＰＷＭ信号を
生成し、駆動回路３４ｂに対して出力する。駆動回路３
４ｂは、比較回路３２ｂから入力されるＰＷＭ信号によ
り出力回路１２ｂを駆動する。出力回路１２ｂの出力電
圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇す
る。
【００６２】期間ｅの最初で、電圧信号ＶＳＣＰが閾値
電圧ＶTHSCP に達すると、ＳＣＰ部２４は、制御信号Ｏ
ＶＲＶＴを論理値１とし、ＣＨ２ソフトスタートラッチ
回路３０２ｂは、制御信号ＣＨ２ＳＯＦＴ〔図１０
（Ｋ）〕を論理値０にして出力回路１２ｂのソフトスタ
ートを終了する。ソフトスタートの終了後は、誤差アン
プ２６２は、分圧回路１０を介して入力される出力回路
１２ｂの出力電圧を増幅し、誤差信号ＶＤ２として出力
する。駆動回路３４ｂは、比較回路３２ｂから入力され
るＰＷＭ信号により出力回路１２ｂを駆動し、出力回路
１２ｂは、分圧回路１０の分圧比によって規定される出
力電圧ＶＯＵＴの電力を負荷に供給する。
電圧ＶTHSCP に達すると、ＳＣＰ部２４は、制御信号Ｏ
ＶＲＶＴを論理値１とし、ＣＨ２ソフトスタートラッチ
回路３０２ｂは、制御信号ＣＨ２ＳＯＦＴ〔図１０
（Ｋ）〕を論理値０にして出力回路１２ｂのソフトスタ
ートを終了する。ソフトスタートの終了後は、誤差アン
プ２６２は、分圧回路１０を介して入力される出力回路
１２ｂの出力電圧を増幅し、誤差信号ＶＤ２として出力
する。駆動回路３４ｂは、比較回路３２ｂから入力され
るＰＷＭ信号により出力回路１２ｂを駆動し、出力回路
１２ｂは、分圧回路１０の分圧比によって規定される出
力電圧ＶＯＵＴの電力を負荷に供給する。
【００６３】シーケンス制御部３のディスチャージ制御
回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に
達してから、電圧信号ＶCTRLが閾値電圧ＶTHL に達する
までの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣ
Ｐ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣ
Ｐを０Ｖとする。
回路３０６は、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に
達してから、電圧信号ＶCTRLが閾値電圧ＶTHL に達する
までの間、制御信号ＤＩＳＣＨＧを論理値１としてＳＣ
Ｐ部２４のコンデンサＣ２を放電させ、電圧信号ＶＳＣ
Ｐを０Ｖとする。
【００６４】期間ｆの最初で電圧信号ＶCTRLが閾値電圧
ＶTHH に達すると、制御信号ＤＩＳＣＨＧが立ち下が
り、シーケンス制御部３のチャネルデコーダ回路３００
は、図１０（Ｌ）に示すように、制御信号ＣＨ３ＥＮＡ
を論理値１にし、ＣＨ３ソフトスタートラッチ回路３０
２ｃは、図１０（Ｍ）に示すように、制御信号ＣＨ３Ｓ
ＯＦＴを論理値１にして、出力回路１２ｃのソフトスタ
ートを開始する。
ＶTHH に達すると、制御信号ＤＩＳＣＨＧが立ち下が
り、シーケンス制御部３のチャネルデコーダ回路３００
は、図１０（Ｌ）に示すように、制御信号ＣＨ３ＥＮＡ
を論理値１にし、ＣＨ３ソフトスタートラッチ回路３０
２ｃは、図１０（Ｍ）に示すように、制御信号ＣＨ３Ｓ
ＯＦＴを論理値１にして、出力回路１２ｃのソフトスタ
ートを開始する。
【００６５】期間ｆ（出力回路１２ｃのソフトスタート
中）の間、誤差アンプ部２６の誤差アンプ２６４は、電
圧信号ＶＳＣＰと、分圧回路１０により分割された出力
回路１２ｃの出力電圧との誤差を検出および増幅し、誤
差信号ＶＤ３として比較回路３２ｃに対して出力する。
比較回路３２ｃは、三角波発生回路４２から入力される
三角波信号と誤差信号ＶＤ３とを比較してＰＷＭ信号を
生成し、駆動回路３４ｃに対して出力する。駆動回路３
４ｃは、比較回路３２ｃから入力されるＰＷＭ信号によ
り出力回路１２ｃを駆動する。出力回路１２ｃの出力電
圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇す
る。
中）の間、誤差アンプ部２６の誤差アンプ２６４は、電
圧信号ＶＳＣＰと、分圧回路１０により分割された出力
回路１２ｃの出力電圧との誤差を検出および増幅し、誤
差信号ＶＤ３として比較回路３２ｃに対して出力する。
比較回路３２ｃは、三角波発生回路４２から入力される
三角波信号と誤差信号ＶＤ３とを比較してＰＷＭ信号を
生成し、駆動回路３４ｃに対して出力する。駆動回路３
４ｃは、比較回路３２ｃから入力されるＰＷＭ信号によ
り出力回路１２ｃを駆動する。出力回路１２ｃの出力電
圧ＶＯＵＴは、電圧信号ＶＳＣＰに応じて徐々に上昇す
る。
【００６６】期間ｇの最初で、電圧信号ＶＳＣＰが閾値
電圧ＶTHSCP に達すると、ＳＣＰ部２４は、制御信号Ｏ
ＶＲＶＴを論理値１とし、ＣＨ３ソフトスタートラッチ
回路３０２ｃは、制御信号ＣＨ３ＳＯＦＴ〔図１０
（Ｍ）〕を論理値０にして出力回路１２ｃのソフトスタ
ートを終了する。ソフトスタートの終了後は、誤差アン
プ２６４は、分圧回路１０を介して入力される出力回路
１２ｃの出力電圧を増幅し、誤差信号ＶＤ３として出力
する。駆動回路３４ｃは、比較回路３２ｃから入力され
るＰＷＭ信号により出力回路１２ｃを駆動し、出力回路
１２ｃは、分圧回路１０の分圧比によって規定される出
力電圧ＶＯＵＴの電力を負荷に供給する。
電圧ＶTHSCP に達すると、ＳＣＰ部２４は、制御信号Ｏ
ＶＲＶＴを論理値１とし、ＣＨ３ソフトスタートラッチ
回路３０２ｃは、制御信号ＣＨ３ＳＯＦＴ〔図１０
（Ｍ）〕を論理値０にして出力回路１２ｃのソフトスタ
ートを終了する。ソフトスタートの終了後は、誤差アン
プ２６４は、分圧回路１０を介して入力される出力回路
１２ｃの出力電圧を増幅し、誤差信号ＶＤ３として出力
する。駆動回路３４ｃは、比較回路３２ｃから入力され
るＰＷＭ信号により出力回路１２ｃを駆動し、出力回路
１２ｃは、分圧回路１０の分圧比によって規定される出
力電圧ＶＯＵＴの電力を負荷に供給する。
【００６７】電圧信号ＶＳＣＰ〔図１０（Ｄ）〕が閾値
電圧ＶTHSCP に達すると、シーケンス制御部３のディス
チャージ制御回路３０６は、制御信号ＤＩＳＣＨＧ〔図
１０（Ｇ）〕を論理値１としてＳＣＰ部２４のコンデン
サＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。さ
らに、シーケンス制御部３のＳＣＰモードラッチ回路３
０４は、図１０（Ｎ）に示すタイミング信号ＳＣＰＥＮ
Ａを論理値１として、出力回路１２ａ〜１２ｃのいずれ
かの出力電圧が正常値以外となった場合に、出力回路１
２ａ〜１２ｃの電力供給の全てを停止する保護動作〔シ
ョートサーキットプロテクション（ＳＣＰ）〕を開始す
る。
電圧ＶTHSCP に達すると、シーケンス制御部３のディス
チャージ制御回路３０６は、制御信号ＤＩＳＣＨＧ〔図
１０（Ｇ）〕を論理値１としてＳＣＰ部２４のコンデン
サＣ２を放電させ、電圧信号ＶＳＣＰを０Ｖとする。さ
らに、シーケンス制御部３のＳＣＰモードラッチ回路３
０４は、図１０（Ｎ）に示すタイミング信号ＳＣＰＥＮ
Ａを論理値１として、出力回路１２ａ〜１２ｃのいずれ
かの出力電圧が正常値以外となった場合に、出力回路１
２ａ〜１２ｃの電力供給の全てを停止する保護動作〔シ
ョートサーキットプロテクション（ＳＣＰ）〕を開始す
る。
【００６８】例えば、期間ｇの範囲ｈにおいて、出力回
路１２ａ〜１２ｃのいずれかの出力電圧が低下または上
昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図６に示した閾
値電圧ＶEL〜閾値電圧ＶEHの範囲外になると、エラー検
出部２８は、エラー信号ＥＲＲを論理値１にする。エラ
ー信号ＥＲＲが論理値１となり、シーケンス制御部３の
ディスチャージ制御回路３０６（図７）が、制御信号Ｄ
ＩＳＣＨＧを論理値０にすると、ＳＣＰ部２４（図４）
のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ〔図１
０（Ｄ）〕が上昇する。範囲ｈにおいては、出力回路１
２ａ〜１２ｃのいずれかの出力電圧の異常は短時間で復
旧し、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に達しない
ので出力回路１２ａ〜１２ｃの電力供給は停止されな
い。
路１２ａ〜１２ｃのいずれかの出力電圧が低下または上
昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図６に示した閾
値電圧ＶEL〜閾値電圧ＶEHの範囲外になると、エラー検
出部２８は、エラー信号ＥＲＲを論理値１にする。エラ
ー信号ＥＲＲが論理値１となり、シーケンス制御部３の
ディスチャージ制御回路３０６（図７）が、制御信号Ｄ
ＩＳＣＨＧを論理値０にすると、ＳＣＰ部２４（図４）
のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ〔図１
０（Ｄ）〕が上昇する。範囲ｈにおいては、出力回路１
２ａ〜１２ｃのいずれかの出力電圧の異常は短時間で復
旧し、電圧信号ＶＳＣＰが閾値電圧ＶTHSCP に達しない
ので出力回路１２ａ〜１２ｃの電力供給は停止されな
い。
【００６９】さらに、例えば、期間ｇの範囲ｉにおい
て、出力回路１２ａ〜１２ｃのいずれかの出力電圧が低
下または上昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図７
に示した閾値電圧ＶEL〜閾値電圧ＶEHの範囲外になる
と、エラー検出部２８は、エラー信号ＥＲＲを論理値１
にする。エラー信号ＥＲＲが論理値１となり、シーケン
ス制御部３のディスチャージ制御回路３０６（図７）
が、制御信号ＤＩＳＣＨＧを論理値０にすると、ＳＣＰ
部２４のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ
〔図１０（Ｄ）〕が上昇する。
て、出力回路１２ａ〜１２ｃのいずれかの出力電圧が低
下または上昇し、誤差信号ＶＤ１〜ＶＤ３の値が、図７
に示した閾値電圧ＶEL〜閾値電圧ＶEHの範囲外になる
と、エラー検出部２８は、エラー信号ＥＲＲを論理値１
にする。エラー信号ＥＲＲが論理値１となり、シーケン
ス制御部３のディスチャージ制御回路３０６（図７）
が、制御信号ＤＩＳＣＨＧを論理値０にすると、ＳＣＰ
部２４のコンデンサＣ２が充電され、電圧信号ＶＳＣＰ
〔図１０（Ｄ）〕が上昇する。
【００７０】範囲ｉにおいて、出力回路１２ａ〜１２ｃ
のいずれかの出力電圧の異常が長時間続き、電圧信号Ｖ
ＳＣＰが閾値電圧ＶTHSCP に達すると、ＳＣＰ部２４
は、制御信号ＯＶＲＶＴを論理値１とする。ＳＣＰ部２
４が制御信号ＯＶＲＶＴを論理値１とすると、シーケン
ス制御部３のチャネルデコーダ回路３００（図７）は制
御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ〔図１０（Ｉ），
（Ｊ），（Ｌ）〕を論理値０とする。チャネルデコーダ
回路３００が制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡを論
理値０とすると、駆動回路３４ａ〜３４ｃは出力回路１
２ａ〜１２ｃに対する駆動信号ＣＯＵＴ１〜ＣＯＵＴ３
の供給を停止し、出力回路１２ａ〜１２ｃの電力供給が
停止される。
のいずれかの出力電圧の異常が長時間続き、電圧信号Ｖ
ＳＣＰが閾値電圧ＶTHSCP に達すると、ＳＣＰ部２４
は、制御信号ＯＶＲＶＴを論理値１とする。ＳＣＰ部２
４が制御信号ＯＶＲＶＴを論理値１とすると、シーケン
ス制御部３のチャネルデコーダ回路３００（図７）は制
御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡ〔図１０（Ｉ），
（Ｊ），（Ｌ）〕を論理値０とする。チャネルデコーダ
回路３００が制御信号ＣＨ１ＥＮＡ〜ＣＨ３ＥＮＡを論
理値０とすると、駆動回路３４ａ〜３４ｃは出力回路１
２ａ〜１２ｃに対する駆動信号ＣＯＵＴ１〜ＣＯＵＴ３
の供給を停止し、出力回路１２ａ〜１２ｃの電力供給が
停止される。
【００７１】以上説明したように、スイッチングレギュ
レータ１においては、起動時に出力回路１２ａ〜１２ｃ
の出力電圧を次第に上昇させるソフトスタート機能、お
よび、出力回路１２ａ〜１２ｃの出力電圧に異常が生じ
た場合に、出力回路１２ａ〜１２ｃによる電力供給を停
止するショートサーキットプロテクション機能が実現さ
れている。従来、ソフトスタート機能の実現のために
は、出力回路それぞれに時間設定用のコンデンサが必要
とされ、サーキットプロテクション機能の実現のために
も、さらにもう１個の時間設定用のコンデンサが必要と
されていた。従って、駆動回路を収容するＩＣにも、こ
れらのコンデンサ用の端子を設ける必要があった。一
方、駆動部２においては、ソフトスタート機能およびサ
ーキットプロテクション機能の実現のための時間設定用
コンデンサとをＳＣＰ部２４のコンデンサＣ２に共通化
したため、スイッチングレギュレータ１は、従来に比べ
て部品点数が少なくて済み、しかも、駆動部２を収容す
るＩＣの端子数が少なくて済み、ピンネックも生じにく
い。
レータ１においては、起動時に出力回路１２ａ〜１２ｃ
の出力電圧を次第に上昇させるソフトスタート機能、お
よび、出力回路１２ａ〜１２ｃの出力電圧に異常が生じ
た場合に、出力回路１２ａ〜１２ｃによる電力供給を停
止するショートサーキットプロテクション機能が実現さ
れている。従来、ソフトスタート機能の実現のために
は、出力回路それぞれに時間設定用のコンデンサが必要
とされ、サーキットプロテクション機能の実現のために
も、さらにもう１個の時間設定用のコンデンサが必要と
されていた。従って、駆動回路を収容するＩＣにも、こ
れらのコンデンサ用の端子を設ける必要があった。一
方、駆動部２においては、ソフトスタート機能およびサ
ーキットプロテクション機能の実現のための時間設定用
コンデンサとをＳＣＰ部２４のコンデンサＣ２に共通化
したため、スイッチングレギュレータ１は、従来に比べ
て部品点数が少なくて済み、しかも、駆動部２を収容す
るＩＣの端子数が少なくて済み、ピンネックも生じにく
い。
【００７２】以下、本発明の変形例を説明する。図１１
は、図１に示した本発明にかかる駆動部２の変形例（駆
動部４）の構成を示す図である。図１２は、図１１に示
した駆動部４の誤差アンプ部５０の構成を示す図であ
る。図１３は、図１１に示した駆動部４のアナログスイ
ッチ部５２の構成を示す図である。
は、図１に示した本発明にかかる駆動部２の変形例（駆
動部４）の構成を示す図である。図１２は、図１１に示
した駆動部４の誤差アンプ部５０の構成を示す図であ
る。図１３は、図１１に示した駆動部４のアナログスイ
ッチ部５２の構成を示す図である。
【００７３】図１１に示した駆動部４は、図２等に示し
た駆動部２の誤差アンプ部２６（図５）を誤差アンプ部
５０に置換し、アナログスイッチ部３８（図８）をアナ
ログスイッチ部５２に置換し、比較回路３２ａ〜３２ｃ
を比較回路５４ａ〜５４ｃに置換した構成になってい
る。図１２に示すように、駆動部４の誤差アンプ部５０
は、誤差アンプ部２６からアナログスイッチを除いた構
成をとる。
た駆動部２の誤差アンプ部２６（図５）を誤差アンプ部
５０に置換し、アナログスイッチ部３８（図８）をアナ
ログスイッチ部５２に置換し、比較回路３２ａ〜３２ｃ
を比較回路５４ａ〜５４ｃに置換した構成になってい
る。図１２に示すように、駆動部４の誤差アンプ部５０
は、誤差アンプ部２６からアナログスイッチを除いた構
成をとる。
【００７４】図１３に示すように、アナログスイッチ部
５２は８個のアナログスイッチ（ＡＳ５２０ａ〜ＡＳ５
２０ｄ，ＡＳ５２２ａ〜ＡＳ５２２ｄ）から構成され、
タイミング信号ＳＣＰＥＮＡの論理値に応じて、比較回
路５４ａ〜５４ｃおよびＳＣＰエラーラッチ回路４０に
グラウンド電位（０Ｖ）または電圧信号ＶＳＣＰを供給
する。スイッチングレギュレータ１において、駆動部４
および駆動部２は置換可能であり、全く同じ機能および
性能を有している。
５２は８個のアナログスイッチ（ＡＳ５２０ａ〜ＡＳ５
２０ｄ，ＡＳ５２２ａ〜ＡＳ５２２ｄ）から構成され、
タイミング信号ＳＣＰＥＮＡの論理値に応じて、比較回
路５４ａ〜５４ｃおよびＳＣＰエラーラッチ回路４０に
グラウンド電位（０Ｖ）または電圧信号ＶＳＣＰを供給
する。スイッチングレギュレータ１において、駆動部４
および駆動部２は置換可能であり、全く同じ機能および
性能を有している。
【００７５】図１４は、図４に示したＳＣＰ部２４の変
形例（ＳＣＰ部５６）の構成を示す図である。ＳＣＰ部
５６は、ＳＣＰ部２４に加算回路５６０を加えた構成を
とり、加算回路５６０は、オペアンプＯＰ５６０、抵抗
器Ｒ５６０，Ｒ５６２、および、電圧源から構成され
る。加算回路５６０は、ＳＣＰ部２４が出力する電圧信
号ＶＳＣＰ１とともに、電圧信号ＶＳＣＰ１に電圧源の
出力電圧を加算した電圧信号ＶＳＣＰ２を出力する。こ
のように、ＳＣＰ部２４に加算回路５６０を付加するこ
とにより、電圧信号ＶＳＣＰの電圧を調整することがで
きる。
形例（ＳＣＰ部５６）の構成を示す図である。ＳＣＰ部
５６は、ＳＣＰ部２４に加算回路５６０を加えた構成を
とり、加算回路５６０は、オペアンプＯＰ５６０、抵抗
器Ｒ５６０，Ｒ５６２、および、電圧源から構成され
る。加算回路５６０は、ＳＣＰ部２４が出力する電圧信
号ＶＳＣＰ１とともに、電圧信号ＶＳＣＰ１に電圧源の
出力電圧を加算した電圧信号ＶＳＣＰ２を出力する。こ
のように、ＳＣＰ部２４に加算回路５６０を付加するこ
とにより、電圧信号ＶＳＣＰの電圧を調整することがで
きる。
【００７６】図１５は、図５に示した誤差アンプ部２６
の変形例（誤差アンプ部５８）の構成を示す図である。
図１５に示すように、誤差アンプ部５８は、３個の誤差
アンプ５８０〜５８４から構成され、誤差アンプ５８０
〜５８４はそれぞれ、誤差アンプ２６０〜２６４に電圧
源を加えた構成をとる。このように、誤差アンプ部２６
の各誤差アンプに電圧源を付加することにより、誤差信
号ＶＤ１〜ＶＤ３の電圧を調整することができる。
の変形例（誤差アンプ部５８）の構成を示す図である。
図１５に示すように、誤差アンプ部５８は、３個の誤差
アンプ５８０〜５８４から構成され、誤差アンプ５８０
〜５８４はそれぞれ、誤差アンプ２６０〜２６４に電圧
源を加えた構成をとる。このように、誤差アンプ部２６
の各誤差アンプに電圧源を付加することにより、誤差信
号ＶＤ１〜ＶＤ３の電圧を調整することができる。
【００７７】本実施形態においては、出力回路１２ａ〜
１２ｃの回路数を３個としたが、スイッチングレギュレ
ータ１を適切に変形することにより、出力回路の回路数
を任意とすることができる。また、本実施形態において
は、起動制御部２２の時定数回路が発生する電圧信号Ｖ
CTRLの電圧に応じて各出力回路をソフトスタートするよ
うに構成したが、例えば、外部から供給されるパルス信
号を計数し、その計数値に応じて各出力回路をソフトス
タートさせる方法といった他の方法をとることも可能で
ある。また、本実施形態においては、駆動部２をスイッ
チングレギュレータに応用したが、駆動部２は適切な変
形により、シリーズレギュレータ等の他の電源装置にも
応用可能である。
１２ｃの回路数を３個としたが、スイッチングレギュレ
ータ１を適切に変形することにより、出力回路の回路数
を任意とすることができる。また、本実施形態において
は、起動制御部２２の時定数回路が発生する電圧信号Ｖ
CTRLの電圧に応じて各出力回路をソフトスタートするよ
うに構成したが、例えば、外部から供給されるパルス信
号を計数し、その計数値に応じて各出力回路をソフトス
タートさせる方法といった他の方法をとることも可能で
ある。また、本実施形態においては、駆動部２をスイッ
チングレギュレータに応用したが、駆動部２は適切な変
形により、シリーズレギュレータ等の他の電源装置にも
応用可能である。
【００７８】
【発明の効果】以上説明したように、本発明にかかる電
源駆動装置によれば、複数の電源装置のソフトスタート
回路の時定数回路（コンデンサ）を共通化することがで
きる。また、本発明にかかる電源駆動装置によれば、複
数の電源装置のソフトスタート回路の時定数回路を共通
化することにより、複数のスイッチングトランジスタ駆
動回路を組み込んだＩＣの外付けコンデンサ用の端子を
減らすことができ、そのピンネックを解消することがで
きる。
源駆動装置によれば、複数の電源装置のソフトスタート
回路の時定数回路（コンデンサ）を共通化することがで
きる。また、本発明にかかる電源駆動装置によれば、複
数の電源装置のソフトスタート回路の時定数回路を共通
化することにより、複数のスイッチングトランジスタ駆
動回路を組み込んだＩＣの外付けコンデンサ用の端子を
減らすことができ、そのピンネックを解消することがで
きる。
【図１】本発明にかかる駆動部２を用いたスイッチング
レギュレータ１の構成を例示する図である。
レギュレータ１の構成を例示する図である。
【図２】図１に示した本発明にかかる駆動部の構成を示
す図である。
す図である。
【図３】図２に示した駆動部の起動制御部の構成を示す
図である。
図である。
【図４】図２に示した駆動部のＳＣＰ部の構成を示す図
である。
である。
【図５】図２に示した駆動部の誤差アンプ部の構成を示
す図である。
す図である。
【図６】図２に示した駆動部のエラー検出部の構成を示
す図である。
す図である。
【図７】図２に示した駆動部のシーケンス制御部の構成
を示す図である。
を示す図である。
【図８】図２に示した駆動部のアナログスイッチ部の構
成を示す図である。
成を示す図である。
【図９】図１に示した出力回路の構成を示す図である。
【図１０】（Ａ）〜（Ｎ）は、図２に示した駆動部２の
各構成部分の動作タイミングを示すタイミングチャート
である。
各構成部分の動作タイミングを示すタイミングチャート
である。
【図１１】図１に示した本発明にかかる駆動部の変形例
の構成を示す図である。
の構成を示す図である。
【図１２】図１１に示した駆動部の誤差アンプ部の構成
を示す図である。
を示す図である。
【図１３】図１１に示した駆動部のアナログスイッチ部
の構成を示す図である。
の構成を示す図である。
【図１４】図４に示したＳＣＰ部の変形例（ＳＣＰ部）
の構成を示す図である。
の構成を示す図である。
【図１５】図５に示した誤差アンプ部の変形例の構成を
示す図である。
示す図である。
１…スイッチングレギュレータ １０…分圧回路 １２ａ〜１２ｃ…出力回路 ２，４…駆動部 ２２…起動制御部 ２４，５６…ＳＣＰ部 ２４０…時定数回路 ５６０…加算回路 ２６，５０，５８…誤差アンプ部 ２６０〜２６４，５８４〜５８６…誤差アンプ ２８…エラー検出部 ３２ａ〜３２ｃ，５４ａ〜５４ｃ…比較回路 ３４ａ〜３４ｃ…駆動回路 ３８，５２…アナログスイッチ部 ４０…ＳＣＰエラーラッチ回路 ４２…三角波発生回路 ４４…電源電圧リセット回路 ３…シーケンス制御部 ３００…チャネルデコーダ回路 ３０２ａ…ＣＨ１ソフトスタートラッチ回路 ３０２ｂ…ＣＨ２ソフトスタートラッチ回路 ３０２ｃ…ＣＨ３ソフトスタートラッチ回路 ３０４…ＳＣＰモードラッチ回路
Claims (3)
- 【請求項１】複数の電源それぞれを起動するタイミング
を示す第１のタイミング信号を生成する第１のタイミン
グ信号生成手段と、 生成した前記第１のタイミング信号に応じて、前記複数
の電源それぞれの起動時の出力電圧の波形を生成する起
動時波形生成手段と、 予め設定された前記複数の電源それぞれの出力電圧の基
準値と、生成した前記複数の電源それぞれの起動時の出
力電圧の波形とに基づいて、前記複数の電源それぞれの
出力電圧の波形を生成する出力電圧波形生成手段と、 生成した前記複数の電源それぞれの出力電圧の波形に基
づいて、前記複数の電源それぞれを駆動する電源駆動手
段とを有する電源駆動装置。 - 【請求項２】前記起動時波形信号生成手段は、 コンデンサを用いた時定数手段と、 生成した前記第１のタイミング信号に応じて、前記時定
数回路のコンデンサを充電および放電する充電・放電手
段と、 生成した前記第１のタイミング信号に応じて、前記時定
数手段の出力電圧を前記複数の電源それぞれの出力電圧
の波形として配分する波形配分手段とを有する請求項１
に記載の電源駆動装置。 - 【請求項３】生成した前記第１のタイミング信号に応じ
て、前記複数の電源全ての起動が終了したことを示す第
２のタイミング信号を生成する第２のタイミング信号生
成手段と、 生成した前記第２のタイミング信号に応じて、前記複数
の電源それぞれの出力電圧が所定の範囲外にあることを
検出する出力電圧検出手段と、 前記複数の電源のいずれかの出力電圧が所定の範囲外に
あることを検出した場合に、前記電源駆動手段による前
記複数の電源の駆動を停止させる駆動停止手段とをさら
に有する請求項１に記載の電源駆動装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31635096A JP3573888B2 (ja) | 1996-11-27 | 1996-11-27 | 電源駆動装置 |
| EP97309572A EP0845852A3 (en) | 1996-11-27 | 1997-11-27 | A power source driving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31635096A JP3573888B2 (ja) | 1996-11-27 | 1996-11-27 | 電源駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10164825A true JPH10164825A (ja) | 1998-06-19 |
| JP3573888B2 JP3573888B2 (ja) | 2004-10-06 |
Family
ID=18076136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31635096A Expired - Fee Related JP3573888B2 (ja) | 1996-11-27 | 1996-11-27 | 電源駆動装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0845852A3 (ja) |
| JP (1) | JP3573888B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023948A (ja) * | 2002-06-19 | 2004-01-22 | Fuji Electric Holdings Co Ltd | 多チャネル電源回路装置、電源制御集積回路、及びソフトスタート回路 |
| WO2005062453A1 (ja) * | 2003-12-22 | 2005-07-07 | Rohm Co., Ltd | 電源駆動装置 |
| JP2007006663A (ja) * | 2005-06-27 | 2007-01-11 | Sony Corp | 電源保護回路 |
| JP2007306648A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 低電圧誤動作防止回路、方法ならびにそれを利用した電源回路および電子機器 |
| JP2007306646A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 起動回路、方法ならびにそれを用いた低電圧誤動作防止回路、電源回路および電子機器 |
| JP2012065388A (ja) * | 2010-09-14 | 2012-03-29 | Canon Inc | 電源システム |
| US8183844B2 (en) | 2004-11-26 | 2012-05-22 | Thine Electronics, Inc. | Switching power source |
| JP2019205300A (ja) * | 2018-05-24 | 2019-11-28 | ローム株式会社 | 過電流保護回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19932348B4 (de) * | 1999-07-10 | 2008-01-31 | Dr.Ing.H.C. F. Porsche Ag | Ventilspielausgleich für Brennkraftmaschinen |
| JP2002369509A (ja) * | 2001-06-07 | 2002-12-20 | Shindengen Electric Mfg Co Ltd | スイッチング電源 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4538073A (en) * | 1983-05-09 | 1985-08-27 | Convergent Technologies, Inc. | Modular power supply system |
| US5019996A (en) * | 1988-08-29 | 1991-05-28 | Advanced Micro Devices, Inc. | Programmable power supply level detection and initialization circuitry |
| US5130561A (en) * | 1990-08-29 | 1992-07-14 | Alcatel Network Systems, Inc. | Switching mode power supplies with controlled synchronization |
| EP0484745B1 (en) * | 1990-11-07 | 1999-01-07 | Kabushiki Kaisha Toshiba | Apparatus for controlling the power supply in a computer system |
| JP2592751Y2 (ja) * | 1990-11-26 | 1999-03-24 | 日本電気株式会社 | 電源盤装置 |
| US5537305A (en) * | 1994-10-11 | 1996-07-16 | Telephonics Corporation | Synchronously tuned power converter method and apparatus |
-
1996
- 1996-11-27 JP JP31635096A patent/JP3573888B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-27 EP EP97309572A patent/EP0845852A3/en not_active Withdrawn
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| JP2004023948A (ja) * | 2002-06-19 | 2004-01-22 | Fuji Electric Holdings Co Ltd | 多チャネル電源回路装置、電源制御集積回路、及びソフトスタート回路 |
| WO2005062453A1 (ja) * | 2003-12-22 | 2005-07-07 | Rohm Co., Ltd | 電源駆動装置 |
| JP2005210884A (ja) * | 2003-12-22 | 2005-08-04 | Rohm Co Ltd | 電源駆動装置 |
| US7332831B2 (en) | 2003-12-22 | 2008-02-19 | Rohm Co., Ltd. | Power supply apparatus with soft start control |
| US7566985B2 (en) | 2003-12-22 | 2009-07-28 | Rohm Co., Ltd. | Power supply apparatus with soft start control |
| JP4554335B2 (ja) * | 2003-12-22 | 2010-09-29 | ローム株式会社 | 電源駆動装置 |
| US8183844B2 (en) | 2004-11-26 | 2012-05-22 | Thine Electronics, Inc. | Switching power source |
| JP2007006663A (ja) * | 2005-06-27 | 2007-01-11 | Sony Corp | 電源保護回路 |
| JP2007306648A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 低電圧誤動作防止回路、方法ならびにそれを利用した電源回路および電子機器 |
| JP2007306646A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 起動回路、方法ならびにそれを用いた低電圧誤動作防止回路、電源回路および電子機器 |
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| JP2019205300A (ja) * | 2018-05-24 | 2019-11-28 | ローム株式会社 | 過電流保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0845852A3 (en) | 2000-01-05 |
| JP3573888B2 (ja) | 2004-10-06 |
| EP0845852A2 (en) | 1998-06-03 |
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