JP2023120946A - 電源回路、ゲートドライバ回路、モータドライバ回路 - Google Patents

Abstract

【課題】幅広い入力電圧に対応可能な電源回路を提供する。【解決手段】リニアレギュレータ１１０は、出力端子１０４に発生する出力電圧ＶＯＵＴが第１目標電圧ＶＯＵＴ（ＲＥＦ１）に近づくように、出力ノードＯＵＴに生ずる中間電圧ＶＲＥＧＯＵＴを調節する。ディクソン型のチャージポンプ回路１２０は、出力電圧ＶＯＵＴが第１目標電圧ＶＯＵＴ（ＲＥＦ１）より低く定められたしきい値電圧ＶＴＨ（ＣＰ）より高いときディセーブル状態となり、ディセーブル状態において、第１入力ノードＩＮ１の電圧ＶＲＥＧＯＵＴを出力ノードＯＵＴに出力し、出力電圧ＶＯＵＴがしきい値電圧ＶＴＨ（ＣＰ）より低いときにイネーブル状態となり、イネーブル状態において、出力端子１０４の出力電圧ＶＯＵＴを、第１目標電圧ＶＯＵＴ（ＲＥＦ１）より低く定められた第２目標電圧ＶＯＵＴ（ＲＥＦ２）に安定化する。【選択図】図１

Description

本開示は、電源回路に関する。

ＩＣ（Integrated Circuit）やＩＣ内の回路ブロック、あるいはさまざまな負荷回路に、適切な電源電圧を供給するために、電源回路が利用される。電源回路としては、リニアレギュレータや、降圧（Buck）コンバータや昇圧（Boost）コンバータなどのスイッチングレギュレータ、チャージポンプ回路などが知られており、入力電圧と出力電圧の関係によって選択される。

具体的には、電源電圧の入力電圧よりも、出力電圧の目標レベルの方が低い場合には、リニアレギュレータや降圧コンバータが利用される。反対に、電源電圧の入力電圧よりも、出力電圧の目標レベルの方が高い場合には、チャージポンプ回路や昇圧コンバータが利用される。

特開２０１２－５０２４３号公報

何らかの機能ＩＣに内蔵される電源回路（内部電源回路）について検討する。内部電源回路は、同じ機能ＩＣ内の回路ブロックに対する電源電圧を生成する。この場合、内部電源回路の出力電圧の目標レベルは、負荷となる回路ブロックによって決まる。一方、内部電源回路の入力電圧は、機能ＩＣに供給される電源電圧である。したがって、内部電源回路の入力電圧と出力電圧の大小関係は、機能ＩＣが使用されるアプリケーション回路（プラットフォーム）の電源電圧に応じて決まる。

入力電圧より出力電圧の目標レベル方が高いアプリケーション回路と、入力電圧より出力電圧の目標レベルの方が低いアプリケーション回路のいずれでも動作可能な内部電源回路があれば、複数のアプリケーション回路に対して、同じ機能ＩＣを使用することができ、複数のアプリケーション回路の設計が容易となる。

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、幅広い入力電圧に対応可能な電源回路の提供にある。

本開示のある態様は電源回路に関する。電源回路は、入力電圧を受ける入力端子と、負荷と接続されるべき出力端子と、入力端子と接続された入力ノードと、出力ノードと、を有し、出力端子に発生する出力電圧が第１目標電圧に近づくように、出力ノードに生ずる中間電圧を調節するリニアレギュレータと、中間電圧を受ける第１入力ノードと、入力電圧を受ける第２入力ノードと、出力端子と接続される出力ノードと、を有するディクソン型のチャージポンプ回路と、を備える。チャージポンプ回路は、出力電圧が第１目標電圧より低く定められたしきい値電圧より高いときディセーブル状態となり、ディセーブル状態において、第１入力ノードの電圧を出力ノードに出力し、出力電圧がしきい値電圧より低いときにイネーブル状態となり、イネーブル状態において、出力電圧を、第１目標電圧より低く定められた第２目標電圧に安定化する。

本開示の別の態様もまた、電源回路である。この電源回路は、入力電圧を受ける入力端子と、出力端子と、ソースが入力端子と接続された第１トランジスタと、出力端子の出力電圧に応じたフィードバック電圧と基準電圧の誤差を増幅し、出力が第１トランジスタのゲートと接続されたエラーアンプと、フライングキャパシタと、フライングキャパシタの一端に、入力電圧に応じたハイ電圧と、接地電圧をロー電圧とするスイッチング電圧を印加するドライバ回路と、フライングキャパシタの他端と第１トランジスタのドレインの間に接続された第１整流素子と、フライングキャパシタの他端と出力端子の間に接続された第２整流素子と、イネーブル状態において、ドライバ回路をアクティブとし、ディセーブル状態においてドライバ回路を停止するコントローラと、を備える。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本開示のある態様によれば、幅広い入力電圧に対応可能な電源回路を提供できる。

図１は、実施形態に係る電源回路の回路図である。 図２は、図１の電源回路の動作波形図である。 図３は、比較技術に係る電源回路の回路図である。 図４は、実施例１に係る電源回路の回路図である。 図５は、図４の電源回路の動作波形図である。 図６は、実施例２に係る電源回路の回路図である。 図７は、実施例３に係る電源回路の回路図である。 図８は、実施例４に係る電源回路の回路図である。 図９は、スイッチング回路のブロック図である。 図１０は、モータドライバのブロック図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係る電源回路は、入力電圧を受ける入力端子と、負荷と接続されるべき出力端子と、入力端子と接続された入力ノードと、出力ノードと、を有し、出力端子に発生する出力電圧が第１目標電圧に近づくように、出力ノードに生ずる中間電圧を調節するリニアレギュレータと、中間電圧を受ける第１入力ノードと、入力電圧を受ける第２入力ノードと、出力端子と接続される出力ノードと、を有するディクソン型のチャージポンプ回路と、を備える。チャージポンプ回路は、出力電圧が第１目標電圧より低く定められたしきい値電圧より高いときディセーブル状態となり、ディセーブル状態において、第１入力ノードの電圧を出力ノードに出力し、出力電圧がしきい値電圧より低いときにイネーブル状態となり、イネーブル状態において、出力電圧を、第１目標電圧より低く定められた第２目標電圧に安定化する。

この構成によると、入力電圧が十分に高い状態では、チャージポンプ回路はディセーブル状態となり、出力電圧は第１目標電圧に安定化される。入力電圧が低下して、リニアレギュレータ回路が出力電圧を第１目標電圧に維持できなくなり、出力電圧がしきい値電圧を下回るとチャージポンプ回路がイネーブル状態となり、出力電圧を、第１目標電圧よりわずかに低く定めた第２目標電圧に安定化することができる。なお、入力電圧が低下した状態でもリニアレギュレータは動作しており、フルオンした状態となるため、入力電圧に近い中間電圧が、チャージポンプ回路に供給される。リニアレギュレータは常時動作するため、その状態の切りかえによって出力電圧が不連続に変化するのを防止できる。

一実施形態において、チャージポンプ回路は、出力電圧に応じた監視電圧を第２目標電圧に応じた上側しきい値および下側しきい値と比較するヒステリシスを有する第１コンパレータをさらに含んでもよい。チャージポンプ回路は、イネーブル状態において、第１コンパレータの出力に応じて、動作期間と休止期間を繰り返してもよい。この構成によれば、チャージポンプ回路のイネーブル状態において、出力電圧を、上側しきい値と下側しきい値で決まる電圧範囲に安定化できる。

一実施形態において、チャージポンプ回路は、フライングキャパシタと、イネーブル状態において、フライングキャパシタの第１端に、入力電圧と接地電圧を交互に印加するドライバ回路と、第１入力ノードとフライングキャパシタの第２端の間に設けられた第１整流素子と、フライングキャパシタの第２端と出力ノードの間に設けられた第２整流素子と、を含んでもよい。

一実施形態において、チャージポンプ回路は、チャージポンプ回路がイネーブル状態の期間中、フライングキャパシタの第１端がローである区間に、出力電圧をフライングキャパシタの第２端の電圧と比較し、出力電圧の方が低いときに、停止信号をアサートする第２コンパレータをさらに含んでもよい。チャージポンプ回路は、停止信号がアサートされると、ディセーブル状態となってもよい。チャージポンプ回路の能力が、負荷電流に比べて小さい場合には、チャージポンプ回路を動作させると、出力電圧が中間電圧よりも低い状況が生じうる。この状況を第２コンパレータによって検出することができ、第２コンパレータが生成する停止信号に応じてチャージポンプ回路をディセーブル状態とすることで、出力電圧の低下を抑制できる。

一実施形態において、第１整流素子は、イネーブル状態においてスイッチングし、ディセーブル状態において、オン状態である第１同期整流トランジスタであり、第２整流素子は、イネーブル状態において第１同期整流トランジスタと相補的にスイッチングし、ディセーブル状態において、オン状態である第２同期整流トランジスタであってもよい。

一実施形態において、第１整流素子および第２整流素子は、ダイオードであってもよい。

一実施形態において、チャージポンプ回路は、出力電圧を中間電圧と比較し、出力電圧の方が低いときに、停止信号をアサートする第２コンパレータをさらに含んでもよい。チャージポンプ回路は、停止信号がアサートされると、ディセーブル状態となってもよい。チャージポンプ回路の能力が、負荷電流に比べて小さい場合には、チャージポンプ回路を動作させると、出力電圧が中間電圧よりも低い状況が生じうる。この状況を第２コンパレータによって検出することができ、第２コンパレータが生成する停止信号に応じてチャージポンプ回路をディセーブル状態とすることで、出力電圧の低下を抑制できる。

一実施形態において、電源回路は、出力電圧と入力電圧にもとづく電圧とを比較し、出力電圧の方が低いときに、停止信号をアサートする第２コンパレータをさらに備えてもよい。チャージポンプ回路は、停止信号がアサートされると、ディセーブル状態となってもよい。チャージポンプ回路の能力が、負荷電流に比べて小さい場合には、チャージポンプ回路を動作させると、出力電圧が中間電圧よりも低い状況が生じうる。この状況を第２コンパレータによって検出することができ、第２コンパレータが生成する停止信号に応じてチャージポンプ回路をディセーブル状態とすることで、出力電圧の低下を抑制できる。

一実施形態において、リニアレギュレータは、ソースが入力ノードと接続され、ドレインが出力ノードと接続された第１トランジスタと、ソースが入力ノードと接続され、ゲートおよびドレインが第１トランジスタのゲートと接続された第２トランジスタと、出力電圧に応じたフィードバック電圧と基準電圧を受け、出力が、第１トランジスタのゲート、第２トランジスタのゲートおよびドレインと接続されたエラーアンプと、を含んでもよい。

一実施形態において、電源回路は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

一実施形態に係る電源回路は、入力電圧を受ける入力端子と、出力端子と、ソースが入力端子と接続された第１トランジスタと、出力端子の出力電圧に応じたフィードバック電圧と基準電圧の誤差を増幅し、出力が第１トランジスタのゲートと接続されたエラーアンプと、フライングキャパシタと、フライングキャパシタの一端に、入力電圧に応じたハイ電圧と、接地電圧をロー電圧とするスイッチング電圧を印加するドライバ回路と、フライングキャパシタの他端と第１トランジスタのドレインの間に接続された第１整流素子と、フライングキャパシタの他端と出力端子の間に接続された第２整流素子と、イネーブル状態において、ドライバ回路をアクティブとし、ディセーブル状態においてドライバ回路を停止するコントローラと、を備える。

一実施形態に係るゲートドライバ回路は、Ｎ型のハイサイドトランジスタを駆動する。ゲートドライバ回路は、ハイサイドトランジスタの一端が接続されるスイッチング端子と、ハイサイドトランジスタのゲートを駆動するプリドライバと、ブートストラップ端子と、上述のいずれかの電源回路と、電源回路の出力端子とブートストラップ端子の間に設けられたブートストラップ用の整流素子と、ブートストラップ端子のブートストラップ電圧をハイ電圧として、プリドライバを駆動するプリドライバ回路と、を備えてもよい。

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図１は、実施形態に係る電源回路１００の回路図である。電源回路１００は、入力端子１０２および出力端子１０４を備える。電源回路１００は、入力端子１０２に入力電圧（電源電圧）Ｖ_ＣＣを受け、出力端子１０４に接続される負荷に、安定化された出力電圧Ｖ_ＯＵＴを供給する。たとえば、出力電圧Ｖ_ＯＵＴは、１２Ｖ程度であり、入力電圧Ｖ_ＣＣは、１２Ｖより高い第１電圧（たとえば１５Ｖ、２４Ｖ，６０Ｖ）と、１２Ｖより低い第２電圧（たとえば６Ｖ）の間を取り得る。

電源回路１００は、リニアレギュレータ１１０およびチャージポンプ回路１２０を備える。リニアレギュレータ１１０は、ＬＤＯ（Low Drop Output）レギュレータとも称され、入力端子１０２と接続された入力ノードＩＮと、出力ノードＯＵＴと、フィードバックノードＦＢと、を有する。リニアレギュレータ１１０は、フィードバックノードＦＢに、出力端子１０４に発生する出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを受け、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに近づくように、言い換えると、出力電圧Ｖ_ＯＵＴが第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}に近づくように、出力ノードＯＵＴに生ずる中間電圧Ｖ_{ＲＥＧＯＵＴ}を調節する。電源回路１００は、抵抗Ｒ１１，Ｒ１２を含む分圧回路１０６を備える。フィードバック電圧Ｖ_ＦＢは、出力電圧Ｖ_ＯＵＴを抵抗Ｒ１１，Ｒ１２によって分圧した電圧となっており、第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}は式（１）で表される。
Ｖ_{ＯＵＴ（ＲＥＦ１）}＝Ｖ_ＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２ …（１）

チャージポンプ回路１２０は、ディクソン型であり、フライングキャパシタＣｆ、出力キャパシタＣｏ、第１入力ノードＩＮ１、第２入力ノードＩＮ２、出力ノードＯＵＴを有する。第１入力ノードＩＮ１は、リニアレギュレータ１１０の出力ノードＯＵＴと接続され、中間電圧Ｖ_{ＲＥＧＯＵＴ}を受ける。第２入力ノードＩＮ２は、入力端子１０２と接続され、入力電圧Ｖ_ＣＣを受ける。チャージポンプ回路１２０の出力ノードＯＵＴは、出力端子１０４と接続される。

チャージポンプ回路１２０は、出力電圧Ｖ_ＯＵＴに応じて、イネーブル状態とディセーブル状態が切替可能である。チャージポンプ回路１２０には、第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}より低く定められたしきい値電圧Ｖ_{ＴＨ（ＣＰ）}が設定されており、Ｖ_ＯＵＴ＞Ｖ_{ＴＨ（ＣＰ）}のときディセーブル状態となる。チャージポンプ回路１２０はディセーブル状態においてスルー（導通）となり、第１入力ノードＩＮ１に生ずる中間電圧Ｖ_{ＲＥＧＯＵＴ}をそのまま出力ノードＯＵＴに出力する。このときの出力電圧Ｖ_ＯＵＴは以下の式で表される。
Ｖ_ＯＵＴ＝Ｖ_{ＲＥＧＯＵＴ}－ΔＶ_ＣＰ
ΔＶ_ＣＰは、ディセーブル状態におけるチャージポンプ回路１２０の電圧降下である。

チャージポンプ回路１２０は、Ｖ_ＯＵＴ＜Ｖ_{ＴＨ（ＣＰ）}のときにイネーブル状態となる。チャージポンプ回路１２０は、イネーブル状態においてクロック信号ＣＬＫと同期して動作し、第１入力ノードＩＮ１の電圧Ｖ_{ＲＥＧＯＵＴ}でフライングキャパシタＣｆを充電し、フライングキャパシタＣｆの電圧を、第２入力ノードＩＮ２の電圧Ｖ_ＣＣと加算した電圧を、出力ノード（出力キャパシタＣｏ）に発生する。チャージポンプ回路１２０をフリーランさせると、出力電圧Ｖ_ＯＵＴは、以下の式で表される。
Ｖ_ＯＵＴ＝Ｖ_ＣＣ＋Ｖ_{ＲＥＧＯＵＴ}

チャージポンプ回路１２０は、出力のレギュレーション機能を有しており、イネーブル状態において、出力電圧Ｖ_ＯＵＴを、第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}より低く定められた第２目標電圧Ｖ_{ＯＵＴ（ＲＥＦ２）}に安定化する。第２目標電圧Ｖ_{ＯＵＴ（ＲＥＦ２）}は、しきい値電圧Ｖ_{ＴＨ（ＣＰ）}と実質的に等しく定めることができる。

たとえば第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}が１２．５Ｖであるとき、第２目標電圧Ｖ_{ＯＵＴ（ＲＥＦ２）}およびしきい値電圧Ｖ_{ＴＨ（ＣＰ）}は、それよりも１Ｖ低い１１．５Ｖ程度とすることができる。

以上が電源回路１００の基本構成である。続いて電源回路１００の動作を説明する。図２は、図１の電源回路１００の動作波形図である。入力電圧Ｖ_ＣＣが、高い電圧レベルから低い電圧レベルに向かって時間とともに低下していく様子が示される。

時刻ｔ_０～ｔ_１の間は、入力電圧Ｖ_ＣＣが、第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}よりも高く、出力電圧Ｖ_ＯＵＴは、リニアレギュレータ１１０によって第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}に安定化される。この状態をＬＤＯモードと称する。

入力電圧Ｖ_ＣＣが、第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}より低くなると、リニアレギュレータ１１０は、出力電圧Ｖ_ＯＵＴを第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}に維持できなくなり、出力電圧Ｖ_ＯＵＴは、入力電圧Ｖ_ＣＣとともに低下する（ｔ_１～ｔ_２）。この区間ｔ_１～ｔ_２では、リニアレギュレータ１１０の内部の出力トランジスタはフルオン状態であり、中間電圧Ｖ_{ＲＥＧＯＵＴ}は入力電圧Ｖ_ＣＣよりもわずかに低い電圧レベルとなる。
Ｖ_{ＲＥＧＯＵＴ}＝Ｖ_ＣＣ－ΔＶ_ＬＤＯ
ΔＶ_ＬＤＯは、リニアレギュレータ１１０の電圧降下である。Ｖ_ＯＵＴ＞Ｖ_{ＴＨ（ＣＰ）}であるから、チャージポンプ回路１２０はディセーブル状態であり、出力電圧Ｖ_ＯＵＴは以下の式で表される。
Ｖ_ＯＵＴ＝Ｖ_{ＲＥＧＯＵＴ}－ΔＶ_ＣＰ＝Ｖ_ＣＣ－ΔＶ_ＬＤＯ－ΔＶ_ＣＰ
この区間ｔ_１～ｔ_２をスルーモードと称する。

時刻ｔ_２に出力電圧Ｖ_ＯＵＴがしきい値電圧Ｖ_{ＴＨ（ＣＰ）}まで低下すると、チャージポンプ回路１２０がイネーブル状態となり、出力電圧Ｖ_ＯＵＴが第２目標電圧Ｖ_{ＯＵＴ（ＲＥＦ２）}に安定化される。時刻ｔ_２以降の区間を、チャージポンプ（ＣＰ）モードと称する。

以上が電源回路１００の動作である。この電源回路１００によれば、幅広い入力電圧Ｖ_ＣＣにおいて、出力電圧Ｖ_ＯＵＴを所定の電圧範囲（Ｖ_{ＯＵＴ（ＲＥＦ２）}～Ｖ_{ＯＵＴ（ＲＥＦ１）}）に保つことができる。

図１の電源回路１００の利点は、比較技術との対比によって明確となる。

（比較技術）
図３は、比較技術に係る電源回路１００Ｒの回路図である。電源回路１００Ｒは、リニアレギュレータ１１０Ｒとチャージポンプ回路１２０Ｒを備えるが、それらの接続関係が、図１の電源回路１００と異なっている。すなわち比較技術では、リニアレギュレータ１１０Ｒとチャージポンプ回路１２０Ｒは、完全に並列に接続されており、相補的に動作する。具体的にはコンパレータ１３０によって入力電圧Ｖ_ＣＣがしきい値電圧Ｖ_ＴＨと比較され、Ｖ_ＣＣ＞Ｖ_ＴＨのときにリニアレギュレータ１１０Ｒの出力に接続されたスイッチＳＷ１がオンとなり、リニアレギュレータ１１０Ｒがイネーブル状態となり、出力電圧Ｖ_ＯＵＴを、目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}に安定化する。このとき、チャージポンプ回路１２０Ｒはディセーブル状態である。

Ｖ_ＣＣ＜Ｖ_ＴＨのときには、リニアレギュレータ１１０Ｒの出力に接続されたスイッチＳＷ１がオフとなり、リニアレギュレータ１１０Ｒがディセーブル状態となる。このとき、チャージポンプ回路１２０Ｒはイネーブル状態となる。イネーブル状態において、チャージポンプ回路１２０Ｒは、出力電圧Ｖ_ＯＵＴを、目標電圧Ｖ_{ＯＵＴ（ＲＥＦ２）}に安定化する。比較技術では、Ｖ_{ＯＵＴ（ＲＥＦ２）}≧Ｖ_{ＯＵＴ（ＲＥＦ１）}となるように目標電圧が定められる。

以上が電源回路１００Ｒの構成である。電源回路１００Ｒでは、入力電圧Ｖ_ＣＣとしきい値電圧Ｖ_ＴＨの比較結果に応じて、リニアレギュレータ１１０Ｒとチャージポンプ回路１２０Ｒが相補的に動作する。そのため、切り替わりに際して、動作が不連続となるという問題がある。

実施形態に係る電源回路１００は、リニアレギュレータ１１０が、常時、動作する点で比較技術と異なる。また、２つの目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}とＶ_{ＯＵＴ（ＲＥＦ２）}が、Ｖ_{ＯＵＴ（ＲＥＦ２）}＜Ｖ_{ＯＵＴ（ＲＥＦ１）}を満たすように定められる。その結果、図２に示すように、ＬＤＯモードとＣＰモードの間にスルーモードが挿入され、これにより連続的な遷移を実現できる。

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

（実施例１）
図４は、実施例１に係る電源回路１００Ａの回路図である。リニアレギュレータ１１０は、エラーアンプ１１２および出力段１１４を含む。出力段１１４は、第１トランジスタＭ２１、第２トランジスタＭ２２を含む。第１トランジスタＭ２１のソースは、入力ノードＩＮと接続され、ドレインは出力ノードＯＵＴと接続される。第２トランジスタＭ２２のソースは入力ノードＩＮと接続され、ゲートおよびドレインは第１トランジスタＭ２１のゲートと接続される。エラーアンプ１１２は、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦを受け、出力が、第１トランジスタＭ２１のゲート、第２トランジスタＭ２２のゲートおよびドレインと接続される。エラーアンプ１１２は、フィードバック電圧Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦの誤差を増幅し、第１トランジスタＭ２１のゲート電圧をフィードバック制御する。フィードバック電圧Ｖ_ＦＢは、抵抗Ｒ１１～Ｒ１３を含む分圧回路１０６によって生成され、
Ｖ_ＦＢ＝Ｖ_ＯＵＴ×Ｒ１３／（Ｒ１１＋Ｒ１２＋Ｒ１３）
で表される。リニアレギュレータ１１０によって、出力電圧Ｖ_ＯＵＴは、第１目標電圧Ｖ_{ＯＵＴ（ＲＥＦ１）}に安定化される。
Ｖ_{ＯＵＴ（ＲＥＦ１）}＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／Ｒ１３×Ｖ_ＲＥＦ

なお、リニアレギュレータ１１０の構成は、図４のものに限定されない。たとえば第２トランジスタＭ２２を省略してもよい。

チャージポンプ回路１２０Ａは、フライングキャパシタＣｆ、コントローラ１２２、ドライバ回路１２４、第１整流素子１２６、第２整流素子１２８を含む。

コントローラ１２２は、チャージポンプ回路１２０Ａのイネーブル状態において、クロック信号ＣＬＫを生成する。

ドライバ回路１２４は、第２入力ノードＩＮ２と接続され、入力電圧Ｖ_ＣＣを受ける。ドライバ回路１２４は、クロック信号ＣＬＫに応じて、フライングキャパシタＣｆの第１端ＣＰＬに、入力電圧Ｖ_ＣＣと接地電圧（０Ｖ）を交互に印加する。ドライバ回路１２４はたとえばインバータであり、トランジスタＭ３１，Ｍ３２を含む。

第１整流素子１２６は、第１入力ノードＩＮ１とフライングキャパシタＣｆの第２端ＣＰＨの間に接続される。第２整流素子１２８は、フライングキャパシタＣｆの第２端ＣＰＨと出力ノードＯＵＴの間に接続される。第１実施例において第１整流素子１２６および第２整流素子１２８は、ＰチャンネルＭＯＳＦＥＴである。

第１整流素子１２６のゲートには、反転クロック信号／ＣＬＫが入力され、第２整流素子１２８のゲートには、クロック信号ＣＬＫが入力される。

チャージポンプ回路１２０Ａのフリーラン動作を説明する。チャージポンプ回路１２０Ａは、クロック信号ＣＬＫがハイの状態φ１と、クロック信号ＣＬＫがローの状態φ２を交互に繰り返す。

クロック信号ＣＬＫがハイの状態φ１において、第１整流素子１２６はオン、ドライバ回路１２４の出力はロー（０Ｖ）、第２整流素子１２８はオフである。この状態で、フライングキャパシタＣｆは、第１入力ノードＩＮ１の電圧Ｖ_{ＲＥＧＯＵＴ}で充電される。

クロック信号ＣＬＫがローの状態φ２、第１整流素子１２６はオフ、ドライバ回路１２４の出力はハイ（Ｖ_ＣＣ）、第２整流素子１２８はオフである。この状態で、出力ノードＯＵＴに接続される出力キャパシタＣｏは、
Ｖ_ＯＵＴ＝Ｖ_ＣＣ＋Ｖ_{ＲＥＧＯＵＴ}
に充電される。２つの状態を繰り返すフリーラン状態において、出力端子１０４には、出力電圧Ｖ_ＯＵＴが発生する。
Ｖ_ＯＵＴ＝Ｖ_ＣＣ＋Ｖ_{ＲＥＧＯＵＴ}

上述のように、レギュレーション機能を有し、チャージポンプ回路１２０Ａはイネーブル状態においてフリーランせず、出力電圧Ｖ_ＯＵＴを第２目標電圧Ｖ_{ＯＵＴ（ＲＥＦ２）}に安定化する。電圧レギュレーションのために、チャージポンプ回路１２０Ａは、第１コンパレータＣＯＭＰ１を備える。

第１コンパレータＣＯＭＰ１は、ヒステリシスコンパレータであり、出力電圧Ｖ_ＯＵＴに応じた監視電圧Ｖ_ＭＯＮを、第２目標電圧Ｖ_{ＯＵＴ（ＲＥＦ２）}に応じた上側しきい値Ｖ_ＴＨＨおよび下側しきい値Ｖ_ＴＨＬと比較する。監視電圧Ｖ_ＭＯＮは、
Ｖ_ＭＯＮ＝Ｖ_ＯＵＴ×（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）
で表される。第１コンパレータＣＯＭＰ１は、監視電圧Ｖ_ＭＯＮと、上側しきい値Ｖ_ＴＨＨおよび下側しきい値Ｖ_ＴＨＬの関係に応じたイネーブル信号ＥＮを生成する。

具体的には、監視電圧Ｖ_ＭＯＮが、下側しきい値Ｖ_ＴＨＬより低くなると、イネーブル信号ＥＮはアサート（第１レベル、たとえばハイ）となる。また監視電圧Ｖ_ＭＯＮが、上側しきい値Ｖ_ＴＨＨを超えると、イネーブル信号ＥＮはネゲート（第２レベル、たとえばロー）となる。

コントローラ１２２は、イネーブル信号ＥＮがアサートのとき、動作期間となり、クロック信号ＣＬＫ、／ＣＬＫを生成し、イネーブル信号ＥＮがネゲートのとき、停止期間となりクロック信号ＣＬＫ、／ＣＬＫの生成を停止する。

コントローラ１２２は、チャージポンプ回路１２０Ａのイネーブル状態において、第１整流素子１２６であるＭＯＳＦＥＴのゲートおよび第２整流素子１２８であるＭＯＳＦＥＴのゲートをローに固定し、２個のＭＯＳＦＥＴをフルオン状態とすることが好ましい。これにより、ディセーブル状態におけるチャージポンプ回路１２０Ａの電圧降下ΔＶ_ＣＰを小さくして、損失を低減できる。

以上が電源回路１００Ａの構成である。続いてその動作を説明する。

図５は、図４の電源回路１００Ａの動作波形図である。時刻ｔ_０～ｔ_２までの動作は、図２と同様である。時刻ｔ_２に、監視電圧Ｖ_ＭＯＮが、下側しきい値Ｖ_ＴＨＬまで低下すると、イネーブル信号ＥＮがアサートされ、クロック信号ＣＬＫが生成される。クロック信号ＣＬＫが発生する動作期間において、出力電圧Ｖ_ＯＵＴが上昇する。出力電圧Ｖ_ＯＵＴの上昇にともなって、監視電圧Ｖ_ＭＯＮが上昇し、時刻ｔ_３に監視電圧Ｖ_ＭＯＮが上側しきい値Ｖ_ＴＨＨを超えるとイネーブル信号ＥＮがネゲートされ、クロック信号ＣＬＫが停止し、停止期間となる。停止期間の間、出力キャパシタＣｏが負荷電流によって放電され、出力電圧Ｖ_ＯＵＴは低下し、監視電圧Ｖ_ＭＯＮも低下する。

時刻ｔ_４に監視電圧Ｖ_ＭＯＮが、下側しきい値Ｖ_ＴＨＬまで低下すると、再びイネーブル信号ＥＮがアサートされ、動作期間となる。以降、同じ動作を繰り返す。

以上が電源回路１００Ａの動作である。イネーブル信号ＥＮは、監視電圧Ｖ_ＭＯＮが２つのしきい値Ｖ_ＴＨＨ，Ｖ_ＴＨＬの間に含まれるようにハイとローを繰り返し、チャージポンプ回路１２０Ａは、動作期間と停止期間を交互に繰り返す。その結果、出力電圧Ｖ_ＯＵＴは、Ｖ_ＴＨＨ×（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）を上限、Ｖ_ＴＨＬ×（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）を下限とする電圧範囲の間に安定化される。イネーブル信号ＥＮがハイ／ローを繰り返す状態が、チャージポンプ回路１２０Ａのイネーブル状態である。

出力電圧Ｖ_ＯＵＴが、Ｖ_ＴＨＬ×（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）を超えている状態が持続すると、イネーブル信号ＥＮはネゲートのまま固定される。この状態が、チャージポンプ回路１２０Ａのディセーブル状態である。

つまり第１コンパレータＣＯＭＰ１は、チャージポンプ回路１２０Ａのイネーブル状態、ディセーブル状態の切替機能と、イネーブル状態におけるレギュレーション機能を兼ねている。チャージポンプ回路１２０Ａは、Ｖ_ＯＵＴ＜Ｖ_ＴＨＬ×（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）のときに動作しているから、Ｖ_ＴＨＬ×（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）が、上述のしきい値電圧Ｖ_{ＴＨ（ＣＰ）}に相当すると考えられる。

（実施例２）
図６は、実施例２に係る電源回路１００Ｂの回路図である。実施例１との違いは、チャージポンプ回路１２０Ｂの構成である。チャージポンプ回路１２０Ｂは、図４のチャージポンプ回路１２０Ａに加えて、第２コンパレータＣＯＭＰ２をさらに備える。

第２コンパレータＣＯＭＰ２は、チャージポンプ回路１２０Ｂのイネーブル状態において、アクティブとなる。第２コンパレータＣＯＭＰ２は、フライングキャパシタＣｆの第１端ＣＰＬがローである区間、出力電圧Ｖ_ＯＵＴをフライングキャパシタＣｆの第２端ＣＰＨの電圧と比較する。そして、出力電圧Ｖ_ＯＵＴの方が低いときに、停止信号ＳＴＯＰをアサートする。

コントローラ１２２は、停止信号ＳＴＯＰがアサートされると、チャージポンプ回路１２０Ｂを強制的にディセーブル状態とする。

以上が電源回路１００Ｂの動作である。

第２コンパレータＣＯＭＰ２がアクティブとなるのは、クロック信号ＣＬＫがハイである区間φ１であり、第１整流素子１２６がオンである期間である。このとき、フライングキャパシタＣｆの第２端ＣＰＨの電圧は、中間電圧Ｖ_{ＲＥＧＯＵＴ}である。つまり第２コンパレータＣＯＭＰ２は、出力電圧Ｖ_ＯＵＴと、中間電圧Ｖ_{ＲＥＧＯＵＴ}を比較している。

チャージポンプ回路１２０Ｂの能力が、負荷電流に比べて小さい場合には、チャージポンプ回路１２０Ｂを動作させると、出力電圧Ｖ_ＯＵＴが中間電圧Ｖ_{ＲＥＧＯＵＴ}よりも低い状況が生じうる。実施例に係る電源回路１００Ｂでは、この状況を第２コンパレータＣＯＭＰ２によって検出することができる。Ｖ_ＯＵＴ＜Ｖ_{ＲＥＧＯＵＴ}となると、チャージポンプ回路１２０Ｂをディセーブル状態とすることで、中間電圧Ｖ_{ＲＥＧＯＵＴ}を出力電圧Ｖ_ＯＵＴとして出力でき、チャージポンプ回路１２０Ｂを動作させる場合よりも高い出力電圧Ｖ_ＯＵＴを負荷に供給できる。

（実施例３）
図７は、実施例３に係る電源回路１００Ｃの回路図である。図４との違いは、チャージポンプ回路１２０Ｃの構成である。チャージポンプ回路１２０Ｃにおいて、第１整流素子１２６および第２整流素子１２８それぞれが、ダイオードで構成される。

（実施例４）
図８は、実施例４に係る電源回路１００Ｄの回路図である。チャージポンプ回路１２０Ｄにおいて、第２コンパレータＣＯＭＰ２は、中間電圧Ｖ_{ＲＥＧＯＵＴ}に応じた電圧Ｖｘを、出力電圧Ｖ_ＯＵＴと比較する。電圧Ｖｘは、中間電圧Ｖ_{ＲＥＧＯＵＴ}そのものであってもよいし、中間電圧Ｖ_{ＲＥＧＯＵＴ}を所定電圧幅、低下させた電圧であってもよい。図８の構成によれば、実施例３と同様の機能を実現できる。さらにチャージポンプ回路１２０Ｄの状態φ１，φ２にかかわらず、電圧比較が可能となる。

あるいは第２コンパレータＣＯＭＰ２は、入力電圧Ｖ_ＣＣに応じた電圧Ｖｙを、出力電圧Ｖ_ＯＵＴと比較してもよい。電圧Ｖｙは、入力電圧Ｖ_ＣＣそのものであってもよいし、入力電圧Ｖ_ＣＣを所定電圧幅、低下させた電圧であってもよい。

上述のように、入力電圧Ｖ_ＣＣが低下すると、Ｖ_{ＲＥＧＯＵＴ}＝Ｖ_ＣＣ－ΔＶ_ＬＤＯとなり、入力電圧Ｖ_ＣＣと中間電圧Ｖ_{ＲＥＧＯＵＴ}は実質的に等しい。そこで、中間電圧Ｖ_{ＲＥＧＯＵＴ}の代わりに入力電圧Ｖ_ＩＮを、出力電圧Ｖ_ＯＵＴと比較することで、実施例３と同様の機能を実現できる。

（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

（変形例１）
図６、図８の電源回路１００Ｂ、１００Ｄにおいて整流素子１２６，１２８をダイオードで構成してもよい。

（変形例２）
レギュレーション機能付きのリニアレギュレータ１１０の実装は、ヒステリシスコンパレータを利用した間欠動作によるものに限定されない。たとえばエラーアンプを利用したフィードバックループを組み込んで、レギュレーション機能を実装してもよい。

（用途）
図９は、スイッチング回路２００のブロック図である。スイッチング回路２００は、ハイサイドトランジスタ２０２、ローサイドトランジスタ２０４、ゲートドライバ回路３００およびブートストラップキャパシタＣ_ＢＳを備える。ハイサイドトランジスタ２０２およびローサイドトランジスタ２０４は、Ｎチャンネルトランジスタである。ハイサイドトランジスタ２０２およびローサイドトランジスタ２０４は、Ｓｉ、ＳｉＣ、ＧａＮなどのＦＥＴであってもよいし、ＩＧＢＴやバイポーラトランジスタであってもよい。

ゲートドライバ回路３００は、電源ピンＶＣＣ、ブートストラップピンＢＳ、ハイサイドゲートピンＨＧ、ローサイドゲートピンＬＧ、スイッチングピンＳＷ、ハイサイドプリドライバ３１０、ローサイドプリドライバ３２０、ブートストラップ用の整流素子３０２および電源回路１００を備える。

ＢＳピンとＳＷピンの間には、ブートストラップキャパシタＣ_ＢＳが外付けされる。

ＨＧピンは、ハイサイドトランジスタ２０２のゲートと接続され、ＬＧピンは、ローサイドトランジスタ２０４のゲートと接続される。

ハイサイドプリドライバ３１０の出力は、ＨＧピンを介してハイサイドトランジスタ２０２のゲートと接続され、ローサイドプリドライバ３２０の出力は、ＬＧピンを介してローサイドトランジスタ２０４のゲートと接続される。電源回路１００の入力端子１０２は、ＶＣＣピンを介して、入力電圧Ｖ_ＣＣを受ける。整流素子３０２は、電源回路１００の出力端子１０４とＢＳピンの間に設けられる。ＢＳピンの電圧Ｖ_ＢＳは、ハイサイドプリドライバ３１０の上側端子に供給され、ハイサイドプリドライバ３１０の下側端子はＳＷピンと接続される。ハイサイドプリドライバ３１０は、制御信号ＨＣＴＲＬに応じて、ハイサイドトランジスタ２０２のゲートに、Ｖ_ＢＳをハイ、Ｖ_ＳＷをローとするゲート電圧Ｖ_ＨＧを供給する。

ローサイドプリドライバ３２０の上側端子には、電源回路１００の出力電圧Ｖ_ＯＵＴが供給され、下側端子は接地される。ローサイドプリドライバ３２０は、制御信号ＬＣＴＲＬに応じて、ローサイドトランジスタ２０４のゲートに、Ｖ_ＯＵＴをハイ、０Ｖをローとするゲート電圧Ｖ_ＬＧを供給する。

スイッチング回路の一例は、モータドライバ回路である。

図１０は、モータドライバ回路４００のブロック図である。モータドライバ回路４００は、三相モータ４０２を駆動する。モータドライバ回路４００は、三相インバータ４１０と、ゲートドライバ回路４２０を備える。三相インバータ４１０は、三相Ｕ，Ｖ，Ｗのレグを含み、各相のレグは、上アームであるハイサイドトランジスタＭＨと、下アームであるローサイドトランジスタＭＬを含む。

ゲートドライバ回路４２０は、電源回路１００およびＵ相、Ｖ相、Ｗ相のゲートドライバ回路４３０Ｕ，４３０Ｖ，４３０Ｗを備える。各相のゲートドライバ回路４３０は、整流素子３０２、ハイサイドプリドライバ３１０、ローサイドプリドライバ３２０を備える。

電源回路１００の用途は、モータドライバ回路には限定されず、その他の、ハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路を備えるアプリケーションに利用できる。たとえば、電源回路１００は、ＤＣ／ＤＣコンバータなどに利用できる。さらに言えば、電源回路１００の用途は、スイッチング回路に限定されず、どのようなＩＣに利用してもよい。

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

１００ 電源回路
１０２ 入力端子
１０４ 出力端子
１１０ リニアレギュレータ
ＩＮ 入力ノード
ＯＵＴ 出力ノード
ＦＢ フィードバックノード
１１２ エラーアンプ
１１４ 出力段
１２０ チャージポンプ回路
ＩＮ１ 第１入力ノード
ＩＮ２ 第２入力ノード
Ｃｆ フライングキャパシタ
Ｃｏ 出力キャパシタ
ＣＯＭＰ１ 第１コンパレータ
ＣＯＭＰ２ 第２コンパレータ
１２２ コントローラ
１２４ ドライバ回路
１２６ 第１整流素子
１２８ 第２整流素子
２００ スイッチング回路
２０２ ハイサイドトランジスタ
２０４ ローサイドトランジスタ
３００ ゲートドライバ回路
３０２ 整流素子
３１０ ハイサイドプリドライバ
３２０ ローサイドプリドライバ
４００ モータドライバ回路
４１０ 三相インバータ
４２０ ゲートドライバ回路

Claims (13)

1. 入力電圧を受ける入力端子と、
   負荷と接続されるべき出力端子と、
   前記入力端子と接続された入力ノードと、出力ノードと、を有し、前記出力端子に発生する出力電圧が第１目標電圧に近づくように、前記出力ノードに生ずる中間電圧を調節するリニアレギュレータと、
   前記中間電圧を受ける第１入力ノードと、前記入力電圧を受ける第２入力ノードと、前記出力端子と接続される出力ノードと、を有するディクソン型のチャージポンプ回路と、
   を備え、
   前記チャージポンプ回路は、前記出力電圧が前記第１目標電圧より低く定められたしきい値電圧より高いときディセーブル状態となり、ディセーブル状態において、前記第１入力ノードの電圧を前記出力ノードに出力し、前記出力電圧が前記しきい値電圧より低いときにイネーブル状態となり、前記イネーブル状態において、前記出力電圧を、前記第１目標電圧より低く定められた第２目標電圧に安定化する、電源回路。
2. 前記チャージポンプ回路は、前記出力電圧に応じた監視電圧を、前記第２目標電圧に応じた上側しきい値および下側しきい値と比較するヒステリシスを有する第１コンパレータを含み、
   前記チャージポンプ回路は、前記イネーブル状態において、前記第１コンパレータの出力に応じて、動作期間と休止期間を繰り返す、請求項１に記載の電源回路。
3. 前記チャージポンプ回路は、
   フライングキャパシタと、
   前記イネーブル状態において、前記フライングキャパシタの第１端に、前記入力電圧と接地電圧を交互に印加するドライバ回路と、
   前記第１入力ノードと前記フライングキャパシタの第２端の間に設けられた第１整流素子と、
   前記フライングキャパシタの第２端と前記出力ノードの間に設けられた第２整流素子と、
   を含む、請求項１または２に記載の電源回路。
4. 前記チャージポンプ回路は、前記チャージポンプ回路が前記イネーブル状態の期間中、前記フライングキャパシタの前記第１端がローである区間に、前記出力電圧を前記フライングキャパシタの前記第２端の電圧と比較し、前記出力電圧の方が低いときに、停止信号をアサートする第２コンパレータをさらに含み、
   前記チャージポンプ回路は、前記停止信号がアサートされると、前記ディセーブル状態となる、請求項３に記載の電源回路。
5. 前記第１整流素子は、前記イネーブル状態においてスイッチングし、前記ディセーブル状態において、オン状態である第１同期整流トランジスタであり、
   前記第２整流素子は、前記イネーブル状態において前記第１同期整流トランジスタと相補的にスイッチングし、前記ディセーブル状態において、オン状態である第２同期整流トランジスタである、請求項３または４に記載の電源回路。
6. 前記第１整流素子および前記第２整流素子は、ダイオードである、請求項３または４に記載の電源回路。
7. 前記チャージポンプ回路は、前記出力電圧を前記中間電圧と比較し、前記出力電圧の方が低いときに、停止信号をアサートする第２コンパレータをさらに含み
   前記チャージポンプ回路は、前記停止信号がアサートされると、前記ディセーブル状態となる、請求項１または２に記載の電源回路。
8. 前記チャージポンプ回路は、前記出力電圧を前記入力電圧にもとづく電圧と比較し、前記出力電圧の方が低いときに、停止信号をアサートする第２コンパレータをさらに含み、
   前記チャージポンプ回路は、前記停止信号がアサートされると、前記ディセーブル状態となる、請求項１または２に記載の電源回路。
9. 前記リニアレギュレータは、
   ソースが前記入力ノードと接続され、ドレインが前記出力ノードと接続された第１トランジスタと、
   ソースが前記入力ノードと接続され、ゲートおよびドレインが前記第１トランジスタのゲートと接続された第２トランジスタと、
   前記出力電圧に応じたフィードバック電圧と基準電圧を受け、出力が、前記第１トランジスタのゲート、前記第２トランジスタのゲートおよびドレインと接続されたエラーアンプと、
   を含む、請求項１から８のいずれかに記載の電源回路。
10. ひとつの半導体基板に集積化される、請求項１から９のいずれかに記載の電源回路。
11. 入力電圧を受ける入力端子と、
    出力端子と、
    ソースが前記入力端子と接続された第１トランジスタと、
    前記出力端子の出力電圧に応じたフィードバック電圧と基準電圧の誤差を増幅し、出力が前記第１トランジスタのゲートと接続されたエラーアンプと、
    フライングキャパシタと、
    前記フライングキャパシタの一端に、前記入力電圧に応じたハイ電圧と、接地電圧をロー電圧とするスイッチング電圧を印加するドライバ回路と、
    前記フライングキャパシタの他端と前記第１トランジスタのドレインの間に接続された第１整流素子と、
    前記フライングキャパシタの前記他端と前記出力端子の間に接続された第２整流素子と、
    イネーブル状態において、前記ドライバ回路をアクティブとし、ディセーブル状態において前記ドライバ回路を停止するコントローラと、
    を備える、電源回路。
12. Ｎ型のハイサイドトランジスタを駆動するゲートドライバ回路であって、
    前記ハイサイドトランジスタの一端が接続されるスイッチング端子と、
    前記ハイサイドトランジスタのゲートを駆動するプリドライバと、
    ブートストラップ端子と、
    請求項１から１１のいずれかに記載の電源回路と、
    前記電源回路の出力端子と前記ブートストラップ端子の間に設けられたブートストラップ用の整流素子と、
    前記ブートストラップ端子のブートストラップ電圧をハイ電圧として、前記プリドライバを駆動するプリドライバ回路と、
    を備える、ゲートドライバ回路。
13. 請求項１２に記載のゲートドライバ回路を備える、モータドライバ回路。

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