JP2024066296A - Ｄｃ／ｄｃコンバータの制御回路、電源回路、電子機器 - Google Patents

Abstract

【課題】昇圧ＤＣ／ＤＣコンバータにおいて、過電圧、過電流の少なくともひとつを解決可能な制御回路及び制御回路を備える電子機器を提供する。【解決手段】ＤＣ／ＤＣコンバータ１００において、制御回路２００のロードスイッチ駆動回路２７０は、ハイサイドトランジスタＭ２と負荷の間に接続されるＰＭＯＳトランジスタＭ３であるロードスイッチＳＷ１を駆動する。ロードスイッチ駆動回路２７０は、ＰＭＯＳトランジスタＭ３をフルオンさせる第１モードと、第１エラーアンプ２１２の出力信号ＶＥＲＲ１に応じた駆動電圧を、ＰＭＯＳトランジスタＭ３のゲートに供給する第２モードと、を切りかえる。チャージポンプ回路は、少なくとも昇圧ＤＣ／ＤＣコンバータ１００の起動中に動作する。第１整流素子Ｄ１は、ブートストラップピンＢＳＴにチャージポンプ回路の出力電圧ＶＣＰを印加する。【選択図】図１

Description

本開示は、ＤＣ／ＤＣコンバータに関する。

電源電圧より高い電圧を必要とするデバイスを動作させるために、昇圧ＤＣ／ＤＣコンバータ（Boost Converter）が使用される。昇圧ＤＣ／ＤＣコンバータは、入力ラインと出力ラインの間が、インダクタおよびハイサイドトランジスタのボディダイオードを介して常時、導通している。そのため、昇圧ＤＣ／ＤＣコンバータの停止中にも、出力ラインには入力電圧と等しい電圧が発生し、負荷に供給される。

昇圧ＤＣ／ＤＣコンバータの停止中に、負荷に電圧が供給されるのを防止したい場合には、ハイサイドトランジスタと出力ラインの間に、ロードスイッチが挿入される。あるいはロードスイッチの代わりに、入力ラインとインダクタの間に、ハイサイドスイッチが挿入される場合もある。昇圧ＤＣ／ＤＣコンバータの停止中は、ロードスイッチあるいはハイサイドスイッチをオフすることにより、出力ラインに電圧が発生するのを防止できる。

特開２００５－１３０６２２公報

本発明者らはロードスイッチあるいはハイサイドスイッチを備える昇圧ＤＣ／ＤＣコンバータについて検討した結果、以下の課題を認識するに至った。なおこれらの課題を当業者の一般的な認識として捉えてはならない。

昇圧ＤＣ／ＤＣコンバータの入力電圧Ｖ_ＩＮが変動し、出力電圧Ｖ_ＯＵＴの目標レベルＶ_{ＯＵＴ（ＲＥＦ）}を超えると、出力ラインには、電圧Ｖ_ＩＮ－Ｖ_Ｆが発生する。入力電圧Ｖ_ＩＮが高い場合には、過電圧が負荷に供給されるおそれがある。

また、昇圧ＤＣ／ＤＣコンバータは、スイッチングのデューティサイクルに最小値が設定される場合がある。この場合に、地絡などによって過電流状態となった場合に、デューティサイクルを最小値より小さくできないため、過電流が流れ続ける可能性がある。

本開示は係る課題においてなされたものであり、その例示的な目的のひとつは、上述の課題の少なくともひとつを解決可能な制御回路の提供にある。

本開示のある態様は、Ｎ型のハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ブートストラップキャパシタの一端が接続されるべきブートストラップピンと、少なくとも昇圧ＤＣ／ＤＣコンバータの起動中に動作するチャージポンプ回路と、ブートストラップピンにチャージポンプ回路の出力電圧を印加する第１整流素子と、昇圧ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅する第１エラーアンプを含み、第１エラーアンプの出力信号に応じてパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいて、ハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、ハイサイドトランジスタと負荷の間、または昇圧ＤＣ／ＤＣコンバータの入力端子とインダクタの間に接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであるスイッチを駆動するスイッチ駆動回路と、を備える。スイッチ駆動回路は、（i）ＰＭＯＳトランジスタをフルオンさせる第１モードと、（ii）第１エラーアンプの出力信号に応じた駆動電圧を、ＰＭＯＳトランジスタのゲートに供給する第２モードが切りかえ可能に構成される。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本開示のある態様によれば、出力電圧の過電圧を抑制できる。

図１は、実施形態１に係る昇圧ＤＣ／ＤＣコンバータの回路図である。 図２は、図１のＤＣ／ＤＣコンバータの動作を説明する図である。 図３は、比較技術１に係るＤＣ／ＤＣコンバータの起動時の動作波形図である。 図４は、比較技術２に係るＤＣ／ＤＣコンバータの起動時の動作波形図である。 図５は、実施形態１に係るＤＣ／ＤＣコンバータの起動時の波形図である。 図６は、実施形態２に係るＤＣ／ＤＣコンバータの動作波形図である。 図７は、チャージポンプ回路の構成例を示す回路図である。 図８は、昇圧ＤＣ／ＤＣコンバータとリニアレギュレータの入出力特性を示す図である。 図９は、ＤＣ／ＤＣコンバータの出力電圧Ｖ_ＯＵＴの遷移を説明する図である。 図１０は、ＤＣ／ＤＣコンバータの出力電圧Ｖ_ＯＵＴの遷移を説明する図である。 図１１は、ＤＣ／ＤＣコンバータの出力電圧Ｖ_ＯＵＴの遷移を説明する図である。 図１２は、ＤＣ／ＤＣコンバータの制御回路の一例の回路図である。 図１３は、スイッチ制御信号ＳＷＣＴＬがローに遷移した直後のＤＣ／ＤＣコンバータの等価回路図である。 図１４は、図１２のＤＣ／ＤＣコンバータの波形図（実測）である。 図１５は、比較技術３に係るＤＣ／ＤＣコンバータの回路図である。 図１６は、実施例２に係るＤＣ／ＤＣコンバータのブロック図である。 図１７は、昇圧ＤＣ／ＤＣコンバータの電流－電圧（Ｉ－Ｖ）特性を示す図である。 図１８は、実施例２に係るＤＣ／ＤＣコンバータの過電流保護を説明する図である。 図１９は、実施例２に係るＤＣ／ＤＣコンバータの状態遷移図である。 図２０は、実施例３に係るＤＣ／ＤＣコンバータの状態遷移図である。 図２１は、ハイサイドスイッチを備えるＤＣ／ＤＣコンバータの回路図である。 図２２は、実施形態に係るＤＣ／ＤＣコンバータを備える電子機器の一例を示す図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。その唯一の目的は、後で提示するより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化した形で提示することである。

一実施形態に係る制御回路は、Ｎ型のハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータに使用される。制御回路は、ブートストラップキャパシタの一端が接続されるべきブートストラップピンと、少なくとも昇圧ＤＣ／ＤＣコンバータの起動中に動作するチャージポンプ回路と、ブートストラップピンにチャージポンプ回路の出力電圧を印加する第１整流素子と、昇圧ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅する第１エラーアンプを含み、第１エラーアンプの出力信号に応じてパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいて、ハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、ハイサイドトランジスタと負荷の間、または昇圧ＤＣ／ＤＣコンバータの入力端子とインダクタの間に接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであるスイッチを駆動するスイッチ駆動回路と、を備える。スイッチ駆動回路は、（i）ＰＭＯＳトランジスタをフルオンさせる第１モードと、（ii）第１エラーアンプの出力信号に応じた駆動電圧を、ＰＭＯＳトランジスタのゲートに供給する第２モードが切りかえ可能に構成される。

この構成によると、スイッチ駆動回路を第２モードで動作させることにより、ＰＭＯＳトランジスタ、第１エラーアンプおよびスイッチ駆動回路が、リニアレギュレータ（ＬＤＯ：Low Drop Output）を形成することとなり、出力電圧をその目標レベルに安定化することができる。これにより、従来のロードスイッチあるいはハイサイドスイッチを有する昇圧ＤＣ／ＤＣコンバータで生じうる問題の少なくともひとつを解決できる。

このリニアレギュレータは、第１エラーアンプの出力信号にもとづいて動作するため、フィードバック信号が基準電圧に近づくようにフィードバックがかかり、したがって出力電圧を、第１モードと完全に同じ目標レベルに安定化することができる。

この昇圧ＤＣ／ＤＣコンバータの起動時において、チャージポンプ回路が生成する電圧によってブートストラップキャパシタが十分に充電される。そして、ブートストラップキャパシタの電圧が、ハイサイドトランジスタのゲートソース間しきい値より低い状態では、ハイサイドトランジスタはオフであり、ハイサイドトランジスタのボディダイオードを介して昇圧ＤＣ／ＤＣコンバータの出力キャパシタが充電される。ブートストラップキャパシタの電圧が、ハイサイドトランジスタのゲートソース間しきい値を超えると、ハイサイドトランジスタがターンオンする。その後、昇圧ＤＣ／ＤＣコンバータの出力電圧が入力電圧に達すると、昇圧ＤＣ／ＤＣコンバータがスイッチング動作を開始し、ブートストラップ動作に切り替わる。チャージポンプ回路を追加したことにより、出力電圧をソフトスタートさせることができ、またインダクタに流れるコイル電流が急上昇するのを抑制できる。

一実施形態において、制御回路は、ブートストラップピンに電源電圧を印加する第２整流素子をさらに備えてもよい。

一実施形態において、チャージポンプ回路は、昇圧ＤＣ／ＤＣコンバータの起動完了後においても動作し続けてもよい。これにより、起動完了後に、入力電圧が上昇するような場合にも、ブートストラップ動作を維持できる。

一実施形態において、チャージポンプ回路は、昇圧ＤＣ／ＤＣコンバータの起動開始前に、動作し始めてもよい。この場合、起動開始と実質的に同時に、ハイサイドトランジスタをターンオンさせることができる。ボディダイオードに電流が流れる場合、その電流の一部が、サブストレートに流れるため、寄生バイポーラ素子による誤動作が発生するおそれがある。これに対して、起動開始後に、直ちにハイサイドトランジスタがオンとなることで、誤動作を抑制できる。

一実施形態において、チャージポンプ回路の電流供給能力は、第２整流素子の電流供給能力より低くてもよい。スイッチング動作を介した後は、第２整流素子を経由してブートストラップキャパシタが充電され、チャージポンプ回路は、起動時にハイサイドトランジスタのゲート電圧を上昇させるだけの能力があれば足りる。したがって、チャージポンプ回路を追加したことによる回路面積の増大を抑制できる。

一実施形態において、チャージポンプ回路は、昇圧ＤＣ／ＤＣコンバータのスイッチングピンの電圧と電源電圧を加算する加算型のチャージポンプ回路であってもよい。

一実施形態において、スイッチ駆動回路は、（i）昇圧ＤＣ／ＤＣコンバータの入力電圧が所定のしきい値電圧より低い場合に第１モードとなり、（ii）入力電圧がしきい値電圧より高い場合に第２モードとなってもよい。この構成によれば、入力電圧が上昇した場合においても、出力電圧は目標レベルに安定化されるため、過電圧を抑制できる。

一実施形態において、制御回路は、昇圧ＤＣ／ＤＣコンバータがスイッチング動作しているときに、昇圧ＤＣ／ＤＣコンバータのインダクタに流れるコイル電流を示す第１電流検出信号を生成する第１電流検出回路と、昇圧ＤＣ／ＤＣコンバータのスイッチングが停止しているときに、ＰＭＯＳトランジスタに流れる電流を示す第２電流検出信号を生成する第２電流検出回路と、をさらに備えてもよい。パルス変調器は、第１エラーアンプの出力信号と第１電流検出信号の誤差を増幅する第２エラーアンプをさらに含み、第２エラーアンプの出力に応じたデューティサイクルを有するパルス信号を生成し、スイッチ駆動回路は、第１エラーアンプの出力信号と第２電流検出信号の誤差を増幅する第３エラーアンプを含み、第２モードにおいて、第３エラーアンプの出力信号に応じた駆動電圧をＰＭＯＳトランジスタのゲートに供給してもよい。昇圧ＤＣ／ＤＣコンバータとリニアレギュレータの両方を、電流モードで設計することにより、第１エラーアンプのみでなく、位相補償回路を共通化することができる。

一実施形態において、しきい値電圧は、出力電圧の目標レベルの０．９倍～１．１倍の範囲に定められてもよい。より好ましくは、しきい値電圧は、出力電圧の目標レベルの０．９５倍～１．０５倍の範囲に定められてもよい。

一実施形態においてしきい値電圧はヒステリシスを有してもよい。これにより第１モードと第２モードの間を行き来し、動作が不安定になるのを防止できる。

一実施形態において、ヒステリシスを有するしきい値電圧の上側しきい値と下側しきい値は両方とも、出力電圧の目標レベルより高くてもよい。昇圧ＤＣ／ＤＣコンバータおよびリニアレギュレータはいずれも、入力電圧と出力電圧の目標レベルの差が小さい範囲（不感帯という）において、出力電圧を目標レベルに維持できなくなる。この構成では、不感帯において、第１モードで動作することとなり、出力電圧が目標レベルを下回るのを防止できる。これにより、負荷が動作不能に陥るのを防止できる。

一実施形態において、ヒステリシスを有するしきい値電圧の上側しきい値と下側しきい値は両方とも、出力電圧の目標レベルより低くてもよい。この構成では、不感帯において、第２モードで動作することとなり、出力電圧は目標レベルを上回るのを防止できる。したがって、入力電圧が急峻に上昇したような場合に過電圧が生ずるのを防止できる。

一実施形態において、ヒステリシスを有するしきい値電圧の上側しきい値は出力電圧の目標レベルより高く、しきい値電圧の下側しきい値は出力電圧の目標レベルより低くてもよい。

一実施形態において、制御回路は、インダクタに流れるコイル電流が第１しきい値電流を超えないように制限する第１過電流保護回路と、第２モードにおいてＰＭＯＳトランジスタに流れる電流が第２しきい値電流を超えないように制限する第２過電流保護回路と、をさらに備えてもよい。スイッチ駆動回路は、ローサイド制御信号のデューティサイクルが所定値まで低下しており、かつ過電流状態である場合にも、第２モードとなってもよい。過電流状態において、デューティサイクルが所定値まで低下しているような状況では、第１モードで動作させ続けると、過電流状態が持続する。このような状況において第２モードを選択することで、出力電流を制限できる。

一実施形態において、第２しきい値電流は、第１しきい値電流より低くてもよい。これにより、抵抗負荷に対して、第１モードと第２モードのヒステリシスを設定できるため、発振を抑制できる。

一実施形態において、スイッチ駆動回路は、第２モードにおいて、入力電圧がしきい値電圧より低く、かつ過電流状態でない場合に、第１モードに遷移してもよい。

一実施形態において、スイッチ駆動回路は、第１モードにおいて、ＰＭＯＳトランジスタのゲートに、ＰＭＯＳトランジスタのソース電圧よりも所定電圧幅、低いオン電圧を印加してもよい。

一実施形態において、スイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止させる際に第３モードとなり、ＰＭＯＳトランジスタのゲートに昇圧ＤＣ／ＤＣコンバータの入力電圧に応じた電圧を印加してもよい。

この構成によると、昇圧ＤＣ／ＤＣコンバータを停止する際に、スイッチ（ＰＭＯＳトランジスタ）を直ちにオフせずに、ＰＭＯＳトランジスタのゲートに、入力電圧に応じた電圧Ｖｃを印加することで、ＰＭＯＳトランジスタを、ソースフォロア回路（ドレイン接地回路）として動作させることができる。このとき、ＰＭＯＳトランジスタのソース電圧、すなわちスイッチとハイサイドトランジスタの接続ノードの電圧Ｖ_ＭＩＤは、
Ｖ_ＭＩＤ＝Ｖｃ＋Ｖ_ＧＳ≒Ｖ_ＩＮ＋Ｖ_ＧＳ
にクランプされ、過電圧が発生するのを防止できる。ハイサイドトランジスタとローサイドトランジスタの接続ノード（スイッチングピン）の電圧Ｖ_ＳＷは、
Ｖ_ＳＷ＝Ｖ_ＭＩＤ＋Ｖ_Ｆ＝Ｖｃ＋Ｖ_ＧＳ＋Ｖ_Ｆ≒Ｖ_ＩＮ＋Ｖ_ＧＳ＋Ｖ_Ｆ
となり、スイッチングピンの過電圧も抑制される。Ｖ_Ｆはハイサイドトランジスタのボディダイオードの順方向電圧である。またこのときインダクタの両端間電圧Ｖ_Ｌは、
Ｖ_Ｌ＝Ｖ_ＩＮ－Ｖ_ＳＷ＝Ｖ_ＩＮ－（Ｖｃ＋Ｖ_ＧＳ＋Ｖ_Ｆ）≒－（Ｖ_ＧＳ＋Ｖ_Ｆ）
となる。これによりコイル電流を、－（Ｖ_ＧＳ＋Ｖ_Ｆ）／Ｌの傾きで時間とともに減少させることができる。

一実施形態において、スイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止させる際に、ＰＭＯＳトランジスタのゲートを入力ピンと接続してもよい。これにより、ＰＭＯＳトランジスタのゲートに、入力電圧Ｖ_ＩＮを印加できる。

一実施形態において、制御回路は、ハイサイドトランジスタ、ローサイドトランジスタおよびＰＭＯＳトランジスタをさらに備えてもよい。ハイサイドトランジスタ、ローサイドトランジスタおよびＰＭＯＳトランジスタは、外付けのディスクリート素子であってもよい。

一実施形態において、ハイサイドトランジスタとＰＭＯＳトランジスタの接続ノードに、ピンが設けられなくてもよい。ハイサイドトランジスタとＰＭＯＳトランジスタの接続ノードの電圧Ｖ_ＭＩＤを、スイッチのＰＭＯＳトランジスタを利用してクランプできるため、接続ノードの跳ね上がりを抑制するための回路素子が不要となり、したがって、回路素子を接続するためのピンが不要となる。

一実施形態において、制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

（実施形態）
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。

（実施形態１）
図１は、実施形態１に係る昇圧ＤＣ／ＤＣコンバータ１００の回路図である。昇圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータという）１００は、入力端子（入力ライン）１０２の入力電圧Ｖ_ＩＮを昇圧し、所定の電圧レベルに安定化して、出力端子（出力ライン）１０４に接続される負荷（不図示）に供給する。

ＤＣ／ＤＣコンバータ１００は、主回路１１０と、制御回路２００を備える。主回路１１０は、インダクタＬ１、ローサイドトランジスタ（スイッチングトランジスタ）Ｍ１、ハイサイドトランジスタ（同期整流トランジスタ）Ｍ２、出力キャパシタＣ１、ブートストラップキャパシタＣ_ＢＳＴおよびロードスイッチＳＷ１を含む。

制御回路２００は、ひとつの半導体基板（ダイ）に集積化された機能ＩＣである。本実施形態において、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２およびＰＭＯＳトランジスタＭ３は、制御回路２００に集積化されている。ＰＭＯＳトランジスタＭ３は、ロードスイッチＳＷ１として設けられる。

制御回路２００は、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２、ＰＭＯＳトランジスタＭ３に加えて、パルス変調器２１０、ロジック回路２２０、ハイサイドドライバ２３０、ローサイドドライバ２３２、ロードスイッチ駆動回路２７０、電圧監視回路２８０、抵抗Ｒ１１，Ｒ１２、第１整流素子Ｄ１、第２整流素子Ｄ２、チャージポンプ回路２４０を備える。

制御回路２００には、スイッチングピンＳＷ、接地ピンＰＧＮＤ、入力ピンＶＩＮ、出力ピンＶＯＵＴ、センスピンＶＯＵＴ＿ＳＮＳ、ブートストラップピンＢＳＴが設けられる。

スイッチングピンＳＷには、外付けのインダクタＬ１が接続される。出力ピンＶＯＵＴには出力キャパシタＣ１が接続される。ローサイドトランジスタＭ１は、スイッチングピンＳＷと接地ピンＰＧＮＤの間に接続される。ハイサイドトランジスタＭ２およびＰＭＯＳトランジスタＭ３は、スイッチングピンＳＷと出力ピンＶＯＵＴの間に直接に接続される。入力ピンＶＩＮには、ＤＣ／ＤＣコンバータ１００の入力電圧Ｖ_ＩＮが供給される。

本実施形態においてハイサイドトランジスタＭ２はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されており、ＤＣ／ＤＣコンバータ１００には、ブートストラップ回路が組み込まれている。

ブートストラップピンＢＳＴとスイッチングピンＳＷの間には、ブートストラップキャパシタＣ_ＢＳＴが外付けされている。第２整流素子Ｄ２は、ブートストラップピンＢＳＴに電源電圧Ｖ_ＤＤを供給する。電源電圧Ｖ_ＤＤは、図示しない電源回路によって生成される定電圧であり、ＭＯＳＦＥＴのゲートしきい値より高い電圧レベルを有する。たとえば電源電圧Ｖ_ＤＤは、５Ｖである。

チャージポンプ回路２４０は、少なくとも昇圧ＤＣ／ＤＣコンバータ１００の起動中に動作し、入力電圧Ｖ_ＩＮよりも高い電圧（チャージポンプ電圧という）Ｖ_ＣＰを生成する。たとえばチャージポンプ電圧Ｖ_ＣＰは、
Ｖ_ＣＰ≧Ｖ_ＩＮ＋Ｖ_ＤＤ
とすることができる。一実施例において、チャージポンプ回路２４０は、スイッチング電圧Ｖ_ＳＷと電源電圧Ｖ_ＤＤを加算する加算型チャージポンプ回路である。

第１整流素子Ｄ１と第２整流素子Ｄ２は、ダイオードＯＲ回路を構成しており、ブートストラップピンＢＳＴには、電源電圧Ｖ_ＤＤとチャージポンプ回路２４０の出力電圧Ｖ_ＣＰのうち、高い方の電圧が供給される。

ブートストラップピンＢＳＴの電圧Ｖ_ＢＳＴは、ハイサイドドライバ２３０の上側の電源ライン（電源端子）に供給される。

ＤＣ／ＤＣコンバータ１００は定電圧出力のコンバータであり、パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴが目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に近づくようにパルス変調されるパルス信号Ｓｐを生成する。

センスピンＶＯＵＴ＿ＳＮＳには出力電圧Ｖ_ＯＵＴがフィードバックされる。出力電圧Ｖ_ＯＵＴは抵抗Ｒ１１，Ｒ１２により分圧され、出力電圧Ｖ_ＯＵＴを示すフィードバック信号Ｖ_ＦＢが生成される。パルス変調器２１０は、第１エラーアンプ２１２およびパルス発生器２１３を含む。第１エラーアンプ２１２は、フィードバック信号Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦの誤差を増幅する。パルス発生器２１３は、第１エラーアンプ２１２の出力信号Ｖ_ＥＲＲ１に応じてパルス変調されるパルス信号Ｓｐを生成する。

出力電圧Ｖ_ＯＵＴの目標レベルＶ_{ＯＵＴ（ＲＥＦ）}は以下の式で表される。
Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２

パルス変調器２１０の構成や制御方式は特に限定されない。たとえばパルス変調器２１０は、電圧モードのコントローラであってもよいし、ピーク電流モードや平均電流モードのコントローラであってもよい。あるいはパルス変調器２１０は、リップル制御、具体的にはヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定制御、ピーク検出オフ時間固定制御のコントローラであってもよい。

またパルス変調器２１０の変調方式も特に限定されず、パルス幅変調であってもよいし、パルス周波数変調であってもよいし、その他の変調方式であってもよい。

ロジック回路２２０は、パルス信号Ｓｐにもとづいて、ハイサイド制御信号ＨＧＣＴＬおよびローサイド制御信号ＬＧＣＴＬを生成する。またロジック回路２２０は、ＰＭＯＳトランジスタＭ３の制御信号ＳＷＣＴＬを生成する。

ハイサイドドライバ２３０は、ハイサイド制御信号ＨＧＣＴＬにもとづいてハイサイドトランジスタＭ２を駆動する。ローサイドドライバ２３２は、ローサイド制御信号ＬＧＣＴＬにもとづいてローサイドトランジスタＭ１を駆動する。

ロードスイッチ駆動回路２７０は、制御信号ＳＷＣＴＬにもとづいて、ロードスイッチＳＷ１であるＰＭＯＳトランジスタＭ３を駆動する。具体的には、制御信号ＳＷＣＴＬがオンレベル（たとえばハイ）のときに、ＰＭＯＳトランジスタＭ３をオンし、制御信号ＳＷＣＴＬがオフレベル（たとえばロー）のときに、ＰＭＯＳトランジスタＭ３をオフする。

ロードスイッチ駆動回路２７０は、制御信号ＳＷＣＴＬがオンレベル（ハイ）の期間において、２つのモードが切りかえ可能に構成される。ロードスイッチ駆動回路２７０にはモードを指定する制御信号ＭＯＤＥが入力されている。

制御回路２００の入力ピンＶＩＮは、入力ライン１０２と接続され、入力電圧Ｖ_ＩＮが入力されている。電圧監視回路２８０は、入力電圧Ｖ_ＩＮをしきい値電圧Ｖ_ＴＨと比較し、比較結果に応じた比較信号ＶＩＮＣＯＭＰを生成する。ここでは、Ｖ_ＩＮ＞Ｖ_ＴＨのときにＶＩＮＣＯＭＰがハイをとるものとする。電圧監視回路２８０は電圧コンパレータで構成することができる。

ロジック回路２２０は、比較信号ＶＩＮＣＯＭＰを受け、昇圧ＤＣ／ＤＣコンバータの入力電圧Ｖ_ＩＮが所定のしきい値電圧Ｖ_ＴＨより低い場合に、ロードスイッチ駆動回路２７０を第１モードとする。またロジック回路２２０は、入力電圧Ｖ_ＩＮがしきい値電圧Ｖ_ＴＨより高い場合にロードスイッチ駆動回路２７０を第２モードとする。しきい値電圧Ｖ_ＴＨは、出力電圧Ｖ_ＯＵＴの目標レベルＶ_{ＯＵＴ（ＲＥＦ）}の近傍に定めるとよい。

ロードスイッチ駆動回路２７０は、第１モードにおいて、ＰＭＯＳトランジスタＭ３をフルオンさせる。たとえばロードスイッチ駆動回路２７０は、ＰＭＯＳトランジスタＭ３のソース電圧Ｖ_ＭＩＤよりも所定電圧幅ΔＶ低い電圧を生成し、ＰＭＯＳトランジスタＭ３のゲートに供給する。所定電圧幅ΔＶは、ＰＭＯＳトランジスタＭ３のしきい値電圧Ｖｇｓ_（ｔｈ）よりも大きい。

ロードスイッチ駆動回路２７０は第２モードにおいて、第１エラーアンプ２１２の出力信号Ｖ_ＥＲＲ１に応じた駆動電圧Ｖ_Ｇを、ＰＭＯＳトランジスタＭ３のゲートに供給する。

以上が制御回路２００の構成である。続いてその動作を説明する。図２は、図１のＤＣ／ＤＣコンバータ１００の動作を説明する図である。

時刻ｔ_０より前において、入力電圧Ｖ_ＩＮは、しきい値Ｖ_ＴＨ（ここでは出力電圧の目標レベルＶ_{ＯＵＴ（ＲＥＦ）}）より低くなっており、比較信号ＶＩＮＣＯＭＰはローである。ＤＣ／ＤＣコンバータ１００は昇圧コンバータとしてスイッチング動作しており、ロードスイッチ駆動回路２７０は第１モードであり、ＰＭＯＳトランジスタＭ３はフルオンしている。

ＤＣ／ＤＣコンバータ１００は、パルス信号Ｓｐにもとづいてスイッチング動作することにより、出力電圧Ｖ_ＯＵＴが目標レベルＶ_ＩＮに安定化されている。

時刻ｔ_０以降、入力電圧Ｖ_ＩＮが上昇し始めると、パルス信号Ｓｐのデューティサイクルが小さくなっていく。そして、時刻ｔ_１に入力電圧Ｖ_ＩＮが目標レベルＶ_{ＯＵＴ（ＲＥＦ）}まで低下すると、スイッチングが停止する。また比較信号ＶＩＮＣＯＭＰがハイとなり、ロードスイッチ駆動回路２７０が第２モードに切りかえられる。

ロードスイッチ駆動回路２７０が第２モードとなると、ＰＭＯＳトランジスタＭ３、第１エラーアンプ２１２およびロードスイッチ駆動回路２７０が、リニアレギュレータ（ＬＤＯ：Low Drop Output）を形成することとなり、フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに近づくようにフィードバックがかかる。その結果、出力電圧Ｖ_ＯＵＴは、目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定化される。

以上がＤＣ／ＤＣコンバータ１００の動作である。この制御回路２００によれば、入力電圧Ｖ_ＩＮが上昇し続けたとしても、出力電圧Ｖ_ＯＵＴは目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定されるため、過電圧が負荷に供給されるのを防止できる。

ＤＣ／ＤＣコンバータとリニアレギュレータとで、二系統のエラーアンプを別々に設けると、回路面積が大きくなる。また２つのエラーアンプのオフセット電圧が異なると、ＤＣ／ＤＣコンバータの出力電圧の目標レベルとリニアレギュレータの出力電圧の目標レベルを完全に同一にすることが難しくなる。本実施形態では、パルス変調器２１０の第１エラーアンプ２１２が、リニアレギュレータのエラーアンプとしても流用される。したがって、ＤＣ／ＤＣコンバータの出力電圧の目標レベルとリニアレギュレータの出力電圧の目標レベルを同一にすることができる。

ＤＣ／ＤＣコンバータ１００の利点は、比較技術との対比によって明確となる。そこで、先に２つの比較技術について説明する。

（比較技術１）
図３は、比較技術１に係るＤＣ／ＤＣコンバータの起動時の動作波形図である。比較技術１では、第１整流素子Ｄ１およびチャージポンプ回路２４０が省略される。比較技術１では、起動開始（時刻ｔ_０）とともに、ローサイドトランジスタＭ１をある時間にわたり、強制的にターンオンし、スイッチング電圧Ｖ_ＳＷを０Ｖとする。これにより、ブートストラップキャパシタＣ_ＢＳＴが、第２整流素子Ｄ２を介して充電され、その両端間電圧（ブートストラップ電圧）Ｖ_ＢＳＴが電源電圧Ｖ_ＤＤ付近まで上昇する。

ローサイドトランジスタＭ１がターンオフした後、ハイサイドトランジスタＭ２、ローサイドトランジスタＭ１はいずれもオフ状態であり、スイッチングノードＳＷには、インダクタＬ１を介して入力電圧Ｖ_ＩＮが供給される。出力電圧Ｖ_ＯＵＴは時間とともに上昇する。Ｖ_ＯＵＴ＜Ｖ_ＩＮの状態では、ＤＣ／ＤＣコンバータ１００はＬＤＯとして動作している。

時刻ｔ_１に、出力電圧Ｖ_ＯＵＴが入力電圧Ｖ_ＩＮまで到達すると、ＤＣ／ＤＣコンバータ１００は、スイッチング動作を開始し、昇圧コンバータとして動作する。

昇圧ＤＣ／ＤＣコンバータでは、起動時に、出力電圧Ｖ_ＯＵＴを一点鎖線で示すように、一定の傾きで上昇させることが望ましい（一点鎖線を理想直線といい、このような制御をスルーレート制御という）。比較技術１では、起動直後にローサイドトランジスタＭ１をターンオンすることにより、インダクタＬ１に流れるコイル電流Ｉ_Ｌが急激に上昇する。Ｖ_ＯＵＴ＜Ｖ_ＩＮであるため、コイル電流Ｉ_Ｌはすぐにはゼロに戻らず、このコイル電流Ｉ_Ｌが出力キャパシタＣ１に供給され、出力電圧Ｖ_ＯＵＴを大きく上昇させる。これにより、出力電圧Ｖ_ＯＵＴを一点鎖線で示すように一定の傾きで上昇させることが難しい。

以上が比較技術１で生じる問題である。

（比較技術２）
図４は、比較技術２に係るＤＣ／ＤＣコンバータの起動時の動作波形図である。比較技術２では、比較技術１と同様に、第１整流素子Ｄ１およびチャージポンプ回路２４０が省略される。

比較技術２では、起動開始（時刻ｔ_０）の後、ＤＣ／ＤＣコンバータがＬＤＯとして動作する間、ブートストラップキャパシタＣ_ＢＳＴの充電を停止する。そして、時刻ｔ_１にＤＣ／ＤＣコンバータが昇圧モードで動作し始めると、ブートストラップキャパシタＣ_ＢＳＴの充電を開始する。ブートストラップ電圧Ｖ_ＢＳＴを速やかに上昇させるためには、ローサイドトランジスタＭ１のオン時間を長くする必要があり、その際に、インダクタＬ１のコイル電流Ｉ_Ｌが急上昇する。このコイル電流Ｉ_Ｌが出力キャパシタＣ１に流れると、出力電圧Ｖ_ＯＵＴが一点破線の理想直線から逸脱する。

以上が比較技術２で生ずる問題である。つまりチャージポンプ回路２４０を設けない場合、起動時に、出力電圧Ｖ_ＯＵＴを理想直線に沿って上昇させることが難しい。

実施形態１に戻り、その動作を説明する。

図５は、実施形態１に係るＤＣ／ＤＣコンバータ１００の起動時の波形図である。本実施形態において、チャージポンプ回路２４０は、ＤＣ／ＤＣコンバータ１００の起動開始とともに動作を開始するものとする。

時刻ｔ_０の起動開始とともに、チャージポンプ回路２４０が動作しはじめる。これによりブートストラップ電圧Ｖ_ＢＳＴが時間とともに緩やかに上昇していく。起動直後は、ブートストラップ電圧Ｖ_ＢＳＴは、ハイサイドトランジスタＭ２のゲートソース間しきい値電圧Ｖ_{ｇｓ（ｔｈ）}よりも低いため、ハイサイドトランジスタＭ２はオフであり、ハイサイドトランジスタＭ２のボディダイオードを介して、出力キャパシタＣ１が充電される。

その後、時刻ｔ_１にブートストラップ電圧Ｖ_ＢＳＴが、しきい値電圧Ｖ_{ｇｓ（ｔｈ）}を超えると、ハイサイドトランジスタＭ２がターンオンし、電流経路が、ボディダイオードからチャンネルに切り替わる。その後、時刻ｔ_２に出力電圧Ｖ_ＯＵＴが入力電圧Ｖ_ＩＮに達すると、ＤＣ／ＤＣコンバータ１００が昇圧モードで動作しはじめる。

以上がＤＣ／ＤＣコンバータ１００の動作である。このＤＣ／ＤＣコンバータ１００によれば、起動時において、出力電圧Ｖ_ＯＵＴのオーバーシュートなどを抑制し、滑らかに上昇させることができる。

ここでチャージポンプ回路２４０によるブートストラップキャパシタＣ_ＢＳＴの充電速度は、出力電圧Ｖ_ＯＵＴが入力電圧Ｖ_ＩＮに到達する時刻ｔ_２より前に、ブートストラップ電圧Ｖ_ＢＳＴがしきい値電圧Ｖ_{ｇｓ（ｔｈ）}を超えるように定めればよい。ただし、チャージポンプ回路２４０の電流供給能力は、第２整流素子Ｄ２の電流供給能力に比べて十分に小さいものでよい。なぜなら、ＤＣ／ＤＣコンバータ１００がＬＤＯとして動作する起動中は、ハイサイドトランジスタＭ２の駆動は不要であり、ブートストラップキャパシタＣ_ＢＳＴの放電はほとんどないからである。チャージポンプ回路２４０の電流供給能力を第２整流素子Ｄ２のそれに比べて小さくすることで、チャージポンプ回路２４０の面積を小さくできる。

（実施形態２）
実施形態２に係るＤＣ／ＤＣコンバータ１００の構成は、実施形態１のそれと同様である。実施形態１との相違点は、チャージポンプ回路２４０がＤＣ／ＤＣコンバータ１００の起動開始に先だって、動作し始める点である。

図６は、実施形態２に係るＤＣ／ＤＣコンバータ１００の動作波形図である。時刻ｔ_２に、チャージポンプ回路２４０が先行して動作を開始する。これにより、起動開始時刻ｔ_０より前の時刻ｔ_１に、ブートストラップ電圧Ｖ_ＢＳＴが、ハイサイドトランジスタＭ２のしきい値電圧Ｖ_{ｇｓ（ｔｈ）}を超える。したがって、ＤＣ／ＤＣコンバータ１００がＬＤＯモードで動作する期間ｔ_０～ｔ_２の間、ハイサイドトランジスタＭ２がフルオン状態となるため、ボディダイオードではなく、チャンネルを介して電流が流れる。

実施形態１では、ＬＤＯモードで動作する区間の一部（図５のｔ_０～ｔ_１）において、ハイサイドトランジスタＭ２のボディダイオードに電流が流れていた。ボディダイオードに電流が流れる場合、その電流の一部が、サブストレートに流れるため、寄生バイポーラ素子による誤動作が発生するおそれがある。これに対して、実施形態２では、起動開始後に、直ちにハイサイドトランジスタＭ２がオンとなることで、誤動作を抑制できる。

なお、ＤＣ／ＤＣコンバータ１００の起動完了後に、チャージポンプ回路２４０を停止してもよい。この場合、回路の消費電力を削減できる。

あるいは、ＤＣ／ＤＣコンバータ１００の起動後に、チャージポンプ回路２４０を動作し続けてもよい。この場合、起動完了後に、入力電圧Ｖ_ＩＮが上昇するような場合にも、ブートストラップ電圧Ｖ_ＢＳＴを維持できる。

図７は、チャージポンプ回路２４０の構成例を示す回路図である。チャージポンプ回路２４０は、コンバータのスイッチング電圧Ｖ_ＳＷと電源電圧ＶＤＤを加算する加算型のチャージポンプ回路であり、キャパシタＣｆ、Ｃｏ、ダイオードＤ１１，Ｄ１２、オシレータ２４２およびドライバ２４４を含むコッククロフト・ウォルトン回路で構成される。

オシレータ２４２はクロック信号ＣＫを生成する。ドライバ２４４の電源端子には、電源電圧Ｖ_ＤＤが供給されている。ドライバ２４４の出力ノードＮ１の電圧Ｖ_Ｎ１は、クロック信号ＣＫに応じて、Ｖ_ＤＤと０Ｖを交互に繰り返す。

チャージポンプ回路２４０の動作を説明する。なお、ダイオードＤ１１，Ｄ１２の電圧降下は無視する。

クロック信号ＣＫがローのとき、ドライバ２４４の出力電圧Ｖ_Ｎ１が０Ｖとなり、ノードＮ２の電圧Ｖ_Ｎ２はスイッチング電圧Ｖ_ＳＷとなる。このとき、キャパシタＣｆは、スイッチング電圧Ｖ_ＳＷで充電される。

クロック信号ＣＫがハイのとき、ドライバ２４４の出力ノードＮ１の電圧Ｖ_Ｎ１がＶ_ＤＤとなる。このときキャパシタＣｆの両端間電圧は、Ｖ_ＳＷのまま維持されるから、ノードＮ２の電圧Ｖ_Ｎ２は、Ｖ_ＳＷ＋Ｖ_ＤＤとなる。このときの電圧Ｖ_Ｎ２＝Ｖ_ＳＷ＋Ｖ_ＤＤによってキャパシタＣｏが充電される。この動作を繰り返すことで、キャパシタＣｏの電圧Ｖ_ＣＰは、Ｖ_ＳＷ＋Ｖ_ＤＤとなる。

なおチャージポンプ回路２４０の形式やトポロジーは図７のそれに限定されず、公知のさまざまな回路を利用することができる。

続いて、しきい値電圧Ｖ_ＴＨについて説明する。入力電圧Ｖ_ＩＮがしきい値電圧Ｖ_ＴＨを跨いで変動すると、第１モードと第２モードを行き来し、回路動作が不安定になる。そこで、しきい値電圧Ｖ_ＴＨにはヒステリシスを付加することが望ましい。

図８は、昇圧ＤＣ／ＤＣコンバータとリニアレギュレータの入出力特性を示す図である。昇圧ＤＣ／ＤＣコンバータは、最小デューティサイクルより狭い領域で動作できないため、昇圧ＤＣ／ＤＣコンバータの出力電圧Ｖ_{ＯＵＴ（ＢＯＯＳＴ）}の最低レベルは、入力電圧Ｖ_ＩＮよりもΔＶ１、高い。つまり、Ｖ_ＩＮ～Ｖ_ＩＮ＋ΔＶ１の範囲の電圧を出力することができない。

一方で、リニアレギュレータは、ＰＭＯＳトランジスタＭ３のオン抵抗がゼロでないため、リニアレギュレータの出力電圧Ｖ_{ＯＵＴ（ＬＤＯ）}の最高レベルは、入力電圧Ｖ_ＩＮよりもΔＶ２、低い。つまり、リニアレギュレータは、Ｖ_ＩＮ～Ｖ_ＩＮ－ΔＶ２の範囲の電圧を出力することができない。

したがって、ＤＣ／ＤＣコンバータ１００は、第１モード、第２モードのいずれを選択したとしても、Ｖ_ＩＮ－ΔＶ２～Ｖ_ＩＮ＋ΔＶ１の範囲において、出力電圧Ｖ_ＯＵＴを目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に維持できない。これを不感帯と称する。

しきい値電圧Ｖ_ＴＨにヒステリシスを設ける場合において、上側しきい値Ｖ_ＴＨＨと下側しきい値Ｖ_ＴＨＬの両方を、目標レベルＶ_{ＯＵＴ（ＲＥＦ）}より高く定めてもよい。図９は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴの遷移を説明する図である。この場合、不感帯において、昇圧ＤＣ／ＤＣコンバータとして動作するため、出力電圧Ｖ_ＯＵＴは、目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}より高いことが保証される。この制御は、出力電圧Ｖ_ＯＵＴをアンダーシュートさせたくない場合に有効である。

しきい値電圧Ｖ_ＴＨにヒステリシスを設ける場合において、上側しきい値Ｖ_ＴＨＨと下側しきい値Ｖ_ＴＨＬの両方を、目標レベルＶ_{ＯＵＴ（ＲＥＦ）}より低く定めてもよい。図１０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴの遷移を説明する図である。この場合、不感帯において、リニアレギュレータとして動作するため、出力電圧Ｖ_ＯＵＴは、目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}を超えることはない。この制御は出力電圧Ｖ_ＯＵＴをオーバーシュートさせたくない場合に有効である。

しきい値電圧Ｖ_ＴＨにヒステリシスを設ける場合において、上側しきい値Ｖ_ＴＨＨと下側しきい値Ｖ_ＴＨＬを、目標レベルＶ_{ＯＵＴ（ＲＥＦ）}を挟むように定めてもよい。図１１は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴの遷移を説明する図である。この場合、不感帯において、リニアレギュレータと昇圧ＤＣ／ＤＣコンバータとして動作する。この制御は、オーバーシュート量、アンダーシュート量の両方を小さくしたい場合に有効である。

なお、しきい値電圧Ｖ_ＴＨは、目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に近ければ近いほど、オーバーシュート量やアンダーシュート量を小さくできる。この観点から、Ｖ_{ＯＵＴ（ＲＥＦ）}×０．９＜Ｖ_ＴＨ＜Ｖ_{ＯＵＴ（ＲＥＦ）}×１．１の範囲に定めてもよく、より好ましくは、Ｖ_{ＯＵＴ（ＲＥＦ）}×０．９５＜Ｖ_ＴＨ＜Ｖ_{ＯＵＴ（ＲＥＦ）}×１．０５の範囲に定めるとよい。しきい値電圧Ｖ_ＴＨが目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に近いほど、モード切替にともなう出力電圧Ｖ_ＯＵＴの変動を抑制できる。

たとえば図９の場合、Ｖ_ＴＨＨ＝１．０３、Ｖ_ＴＨＬ＝１．０２のように定めればよい。図１０の場合、Ｖ_ＴＨＨ＝０．９８、Ｖ_ＴＨＬ＝０．９７のように定めればよい。図１１の場合、Ｖ_ＴＨＨ＝１．０１、Ｖ_ＴＨＬ＝０．９９のように定めればよい。

続いて制御回路２００の具体的な構成例を説明する。

（実施例１）
図１２は、実施例１に係るＤＣ／ＤＣコンバータの制御回路２００の回路図である。ブートストラップ回路に関連する構成、具体的には、第１整流素子Ｄ１、第２整流素子Ｄ２、チャージポンプ回路２４０、ブートストラップピンＢＳＴ、ブートストラップキャパシタＣ_ＢＳＴは図示を省略する。

パルス変調器２１０は、電流モードのパルス幅変調器である。第１電流検出回路２６０は、昇圧ＤＣ／ＤＣコンバータ１００が昇圧動作するときに、インダクタＬ１に流れるコイル電流Ｉ_Ｌを示す第１電流検出信号Ｖ_{ＣＳ（ＢＯＯＳＴ）}を生成する。第１電流検出信号Ｖ_{ＣＳ（ＢＯＯＳＴ）}は、ローサイドトランジスタＭ１に流れる電流にもとづいていてもよいし、ハイサイドトランジスタＭ２に流れる電流にもとづいていてもよい。あるいは第１電流検出回路２６０は、コイル電流Ｉ_Ｌを直接検出してもよい。

パルス発生器２１３には、電流検出信号Ｖ_{ＣＳ（ＢＯＯＳＴ）}の目標値（電流指令信号）として、第１エラーアンプ２１２の出力信号Ｖ_ＥＲＲ１が入力される。パルス発生器２１３は、第２エラーアンプ２１４およびＰＷＭ（Pulse Width Modulation）コンパレータ２１６を含む。第２エラーアンプ２１４は、電流指令信号Ｖ_ＥＲＲ１と電流検出信号Ｖ_{ＣＳ（ＢＯＯＳＴ）}の誤差を増幅する。ＰＷＭコンパレータ２１６は、第２エラーアンプ２１４の出力信号Ｖ_ＥＲＲ２を、ランプ波あるいはのこぎり波の周期信号ＲＡＭＰと比較し、パルス信号Ｓｐを生成する。

図１２の制御回路２００Ｃにおいて、ＰＭＯＳトランジスタＭ３、第１エラーアンプ２１２およびロードスイッチ駆動回路２７０が形成するリニアレギュレータは、電流モードとして構成される。第２電流検出回路２６２は、ＰＭＯＳトランジスタＭ３に流れる電流Ｉ_{ＯＵＴ（ＬＤＯ）}を示す第２電流検出信号Ｖ_{ＣＳ（ＬＤＯ）}を生成する。

ロードスイッチ駆動回路２７０は、電圧源２７２、セレクタ２７４、第３エラーアンプ２７６を含む。

第３エラーアンプ２７６は、第１エラーアンプ２１２の出力である電流指令信号Ｖ_ＥＲＲ１と第２電流検出信号Ｖ_{ＣＳ（ＬＤＯ）}の誤差を増幅する。ロードスイッチ駆動回路２７０は、第２モードにおいて、第３エラーアンプ２７６の出力信号Ｖ_ＥＲＲ３に応じた駆動電圧をＰＭＯＳトランジスタＭ３のゲートに供給する。具体的には、セレクタ２７４は、第２モードにおいて、第３エラーアンプ２７６の出力ノードをＰＭＯＳトランジスタＭ３のゲートと接続する。

電圧源２７２は、第１モードにおいて、ＰＭＯＳトランジスタＭ３をフルオンさせるためのゲート電圧を生成する。具体的には電圧源２７２は、ＰＭＯＳトランジスタＭ３のソース電圧Ｖ_ＭＩＤをレベルシフトし、ソース電圧Ｖ_ＭＩＤよりも所定電圧幅ΔＶ低い電圧（Ｖ_ＭＩＤ－ΔＶ）を生成する。セレクタ２７４は、第１モードにおいて、電圧源２７２の出力電圧を選択し、ＰＭＯＳトランジスタＭ３のゲートに供給する。

ロードスイッチ駆動回路２７０は、ＤＣ／ＤＣコンバータ１００の停止させる際に第３モードとなる。ロードスイッチ駆動回路２７０は第３モードにおいて、ＰＭＯＳトランジスタＭ３のゲートに、入力電圧Ｖ_ＩＮに応じた電圧Ｖｃを印加する。電圧Ｖｃが「入力電圧Ｖ_ＩＮに応じている」とは、電圧Ｖｃが入力電圧Ｖ_ＩＮを利用して生成されていることを含む。これには、電圧Ｖｃが入力電圧Ｖ_ＩＮと等しい場合のみでなく、電圧Ｖｃが入力電圧Ｖ_ＩＮを正または負方向にレベルシフトされた電圧である場合や、電圧Ｖｃが入力電圧Ｖ_ＩＮに係数を乗じた電圧である場合も含まれる。本実施形態では、電圧Ｖｃは、入力電圧Ｖ_ＩＮと等しいものとする。セレクタ２７４は、第３モードにおいて、ＰＭＯＳトランジスタＭ３のゲートを、入力ピンＶＩＮと接続する。

セレクタ２７４の状態は、スイッチ制御信号ＳＷＣＮＴと比較信号ＶＩＮＣＯＭＰに応じて制御される。スイッチ制御信号ＳＷＣＮＴがハイ（オンレベル）であり、かつ比較信号ＶＩＮＣＯＭＰが第１レベル（ロー）のときに、セレクタ２７４は電圧Ｖ_ＭＩＤ－ΔＶを選択する（第１モード）。スイッチ制御信号ＳＷＣＮＴがハイ（オンレベル）であり、かつ比較信号ＶＩＮＣＯＭＰが第２レベル（ハイ）のときに、セレクタ２７４は電圧Ｖ_ＥＲＲ３を選択する（第２モード）。またスイッチ制御信号ＳＷＣＮＴがロー（オフレベル）のとき、セレクタ２７４は電圧Ｖｃ＝Ｖ_ＩＮを選択する（第３モード）。

以上が制御回路２００Ｃの構成である。この制御回路２００Ｃの利点を説明する。

この構成例では、昇圧ＤＣ／ＤＣコンバータとリニアレギュレータとが、両方とも電流モードで動作する。第１エラーアンプ２１２を共通化できる上、第１エラーアンプ２１２に接続される位相補償回路（第１エラーアンプ２１２の出力に接続されるＣＲ回路）がリニアレギュレータで動作するときの位相補償回路を兼ねることとなる。つまり、昇圧ＤＣ／ＤＣコンバータとリニアレギュレータとで、位相補償回路を個別に設計する必要がなくなるという利点がある。

続いて、第３モードの利点を説明する。ＤＣ／ＤＣコンバータ１００の出力停止のイベントが発生するとロジック回路２２０は、スイッチ制御信号ＳＷＣＴＬをローとする。図１３は、スイッチ制御信号ＳＷＣＴＬがローに遷移した直後のＤＣ／ＤＣコンバータ１００の等価回路図である。

ロードスイッチ駆動回路２７０は、ＰＭＯＳトランジスタＭ３のゲートに、入力電圧Ｖ_ＩＮと同じ電圧レベルを有する電圧Ｖｃを印加する。このときＰＭＯＳトランジスタＭ３は直ちにオフになるわけではなく、ソースフォロア回路として動作する。その結果、ＰＭＯＳトランジスタＭ３のソース電圧、すなわちロードスイッチＳＷ１とハイサイドトランジスタＭ２の接続ノードの電圧Ｖ_ＭＩＤは、
Ｖ_ＭＩＤ＝Ｖｃ＋Ｖ_ＧＳ
にクランプされ、過電圧が発生するのを防止できる。

このとき、ハイサイドトランジスタＭ２とローサイドトランジスタＭ１の接続ノードであるスイッチングピンＳＷの電圧Ｖ_ＳＷは、
Ｖ_ＳＷ＝Ｖ_ＭＩＤ＋Ｖ_Ｆ＝Ｖｃ＋Ｖ_ＧＳ＋Ｖ_Ｆ≒Ｖ_ＩＮ＋Ｖ_ＧＳ＋Ｖ_Ｆ
となり、スイッチングピンＳＷの過電圧も抑制される。

またこのときインダクタの両端間電圧Ｖ_Ｌは、
Ｖ_Ｌ＝Ｖ_ＩＮ－Ｖ_ＳＷ＝Ｖ_ＩＮ－（Ｖｃ＋Ｖ_ＧＳ＋Ｖ_Ｆ）
となる。上述のように、Ｖｃ≒Ｖ_ＩＮとなるように定めると、
Ｖ_Ｌ≒－（Ｖ_ＧＳ＋Ｖ_Ｆ）
となる。これによりコイル電流Ｉ_Ｌを、－（Ｖ_ＧＳ＋Ｖ_Ｆ）／Ｌの傾きで時間とともに減少させることができる。その後、コイル電流Ｉ_Ｌがゼロとなる。

図１４は、図１２のＤＣ／ＤＣコンバータ１００の波形図（実測）である。図１４には、スイッチングピンＳＷ、入力ピンＶＩＮ、出力ピンＶＯＵＴそれぞれの電圧Ｖ_ＳＷ，Ｖ_ＩＮ，Ｖ_ＯＵＴと、コイル電流Ｉ_Ｌが示される。時刻ｔ_０より前において、ＤＣ／ＤＣコンバータ１００はスイッチング動作しており、出力電圧Ｖ_ＯＵＴは目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定化されている。

時刻ｔ_０に、停止のトリガーとなるイベントが検出されると、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２のゲート電圧Ｖ_ＨＧ，Ｖ_ＬＧがローレベルとなり、ＰＭＯＳトランジスタＭ３のゲートに、電圧Ｖｃ＝Ｖ_ＩＮが印加される。その結果、スイッチング電圧Ｖ_ＳＷはＶ_ＩＮ＋Ｖ_ＧＳ＋Ｖ_Ｆにクランプされる。この区間において、コイル電流Ｉ_Ｌは、－（Ｖ_ＧＳ＋Ｖ_Ｆ）／Ｌの傾き（Ａ／ｓ）で減少していき、時刻ｔ_１にゼロとなる。時刻ｔ_１以降、ＤＣ／ＤＣコンバータ１００の出力は停止する。

以上がＤＣ／ＤＣコンバータ１００の動作である。ＤＣ／ＤＣコンバータ１００の利点は、比較技術３との対比によって明確となる。図１５は、比較技術３に係るＤＣ／ＤＣコンバータ１００Ｒの回路図である。比較技術３と図１２の構成とでは、ＤＣ／ＤＣコンバータ１００Ｒを停止する際にＰＭＯＳトランジスタＭ３のゲートに印加する電圧が異なっている。比較技術３では、ＰＭＯＳトランジスタＭ３を直ちにターンオフするために、ＰＭＯＳトランジスタＭ３のゲートソース間電圧がゼロとなるように、ゲートに、ソース電圧Ｖ_ＭＩＤと同じ電圧が印加される。

比較技術３では、ＰＭＯＳトランジスタＭ３が瞬時にターンオフするため、コイル電流Ｉ_Ｌの経路が遮断される。コイル電流Ｉ_Ｌは、ＰＭＯＳトランジスタＭ３のソースに向かって流れ続ける。ソース電圧Ｖ_ＭＩＤを上昇させ、過電圧状態を引き起こすおそれがある。ソース電圧Ｖ_ＭＩＤが上昇すると、スイッチング電圧Ｖ_ＳＷも過電圧状態となり得る。過電圧を抑制するためには、ＰＭＯＳトランジスタＭ３のソースにピンＶＭＩＤを設け、ピンＶＭＩＤに、キャパシタＣ２を接続するなどの対策が必要となる。

翻って、図１２の構成によれば、ＰＭＯＳトランジスタＭ３のソース電圧Ｖ_ＭＩＤはクランプされるため、過電圧が発生しにくくなっており、信頼性が改善されている。

さらに図１２の構成では、ＰＭＯＳトランジスタＭ３のソース電圧の過電圧が抑制されるため、過電圧を抑制するための対策が不要となる。つまり、ＰＭＯＳトランジスタＭ３のソースに、ピンＶＭＩＤを設け、キャパシタＣ２を接続する必要がない。これによりコストの観点において、比較技術３と比べて有利である。

続いて、図１２の構成に関する変形例を説明する。

（変形例１．１）
図１２では、昇圧ＤＣ／ＤＣコンバータとリニアレギュレータを両方、電流モードで構成したがその限りでなく、両方を電圧モードで構成してもよい。この場合は、昇圧ＤＣ／ＤＣコンバータとリニアレギュレータとで、位相補償回路を個別に設計する必要がある。

（変形例１．２）
昇圧ＤＣ／ＤＣコンバータを電流モード、リニアレギュレータを電圧モードで設計してもよい。その場合、第３エラーアンプ２７６を省略して、第１エラーアンプ２１２の出力信号Ｖ_ＥＲＲ１を、ＰＭＯＳトランジスタＭ３のゲートに入力するように変更してもよい。あるいは第１エラーアンプ２１２の出力信号Ｖ_ＥＲＲ１にもとづいてＰＭＯＳトランジスタＭ３のゲートを駆動する駆動回路やレベルシフタを追加してもよい。この場合も、昇圧ＤＣ／ＤＣコンバータとリニアレギュレータとで、位相補償回路を個別に設計する必要がある。

（変形例１．３）
図１２では、第３モードにおいて、ＰＭＯＳトランジスタＭ３のゲートに、入力電圧Ｖ_ＩＮにもとづく電圧Ｖｃを印加することとしたが、比較技術３と同様に、第３モードにおいて、ＰＭＯＳトランジスタＭ３のゲートソース間電圧をゼロとしてもよい。その場合は、ＰＭＯＳトランジスタＭ３のソースに、ピンを追加し、キャパシタを外付けするなどして、過電圧の対策を施せばよい。

（実施例２）
図１６は、実施例２に係るＤＣ／ＤＣコンバータ１００Ｄのブロック図である。実施例２では、実施例１と同様に、入力電圧Ｖ_ＩＮがしきい値電圧Ｖ_ＴＨを超えたときに加えて、過電流状態において、第２モードが選択される。

制御回路２００Ｄは、図１の制御回路２００に加えて、第１過電流保護回路２９０、第２過電流保護回路２９２を備える。

第１過電流保護回路２９０は、ＤＣ／ＤＣコンバータ１００Ｄが昇圧コンバータスイッチング動作するときに、インダクタＬ１に流れるコイル電流Ｉ_Ｌの第１しきい値電流Ｉ_ＯＣＰ１を超えないように制限する。第１過電流保護回路２９０は、コイル電流Ｉ_Ｌの平均電流を監視してもよいし、バレー電流を監視してもよいし、コイル電流Ｉ_Ｌのピークを監視してもよい。第１過電流保護回路２９０は、いわゆるパルスバイパルスの過電流保護を行ってもよい。たとえば第１過電流保護回路２９０は、コイル電流Ｉ_Ｌが第１しきい値電流に達すると、過電流保護信号ＯＣＰ１をアサートする。ロジック回路２２０は、過電流保護信号ＯＣＰ１のアサートに応答して、ローサイドトランジスタＭ１を直ちにターンオフする。

第２過電流保護回路２９２は、ＤＣ／ＤＣコンバータ１００Ｄがリニアレギュレータとして動作するときに、ＰＭＯＳトランジスタＭ３に流れる電流Ｉ_{ＯＵＴ（ＬＤＯ）}が、第２しきい値電流Ｉ_ＯＣＰ２を超えないように制限する。たとえば第２過電流保護回路２９２は出力電流Ｉ_{ＯＵＴ（ＬＤＯ）}がしきい値電流を超えると、ＰＭＯＳトランジスタＭ３のゲートソース間電圧を低下させる。第２過電流保護回路２９２の過電流保護の特性は、いわゆる垂下特性であってもよいし、フォールドバック特性であってもよい。

実施例２において、ロードスイッチ駆動回路２７０は、入力電圧Ｖ_ＩＮがしきい値を越えた場合に加えて、以下の場合にも第２モードで動作する。具体的には、パルス信号Ｓｐのデューティサイクルが所定値まで低下しており、かつ過電流状態である場合にも、第２モードとなる。ロジック回路２２０は、過電流保護信号ＯＣＰ１を監視することにより、過電流状態か否かを判定できる。そして過電流状態において、ローサイド制御信号ＬＧＣＴＬのデューティサイクル（パルス幅）が、最小デューティサイクル（最小パルス幅）まで低下している場合に、第２モードを選択する。

以上が制御回路２００の構成である。

続いて昇圧ＤＣ／ＤＣコンバータにおける過電流保護について説明する。図１７は、昇圧ＤＣ／ＤＣコンバータの電流－電圧（Ｉ－Ｖ）特性を示す図である。昇圧ＤＣ／ＤＣコンバータがスイッチング動作しているときに、過電流状態が発生すると、パルスバイパルスの過電流保護により、ローサイド制御信号ＬＧＣＴＬのパルス幅（デューティサイクル）が小さくなっていく。その結果、コイル電流Ｉ_Ｌは減少してき、出力電圧Ｖ_ＯＵＴも低下していく。しかしながら、制御回路２００Ｄには、ローサイド制御信号ＬＧＣＴＬとして生成可能な最小パルス幅が決まっており、それより狭いローサイド制御信号ＬＧＣＴＬを出力することができない。つまり、出力電圧Ｖ_ＯＵＴは入力電圧Ｖ_ＩＮよりわずかに高い電圧レベルまでしか低下しない。仮に出力ライン１０４が地絡しているような状況では、Ｖ_ＯＵＴ＜Ｖ_ＩＮとなるが、その場合、電流制限がかからなくなり、過電流が流れ続ける。

図１８は、実施例２に係るＤＣ／ＤＣコンバータ１００Ｄの過電流保護を説明する図である。昇圧ＤＣ／ＤＣコンバータで動作中に過電流保護がかかると、第１過電流保護回路２９０による過電流保護により、出力電圧Ｖ_ＯＵＴが入力電圧Ｖ_ＩＮよりわずかに高い電圧レベルまで低下していく。この状態で、ローサイド制御信号ＬＧＣＴＬのデューティサイクルは最小値となり、最小デューティサイクル動作となる。ロジック回路２２０は、最小デューティサイクルを検出すると、ロードスイッチ駆動回路２７０を第２モードに切りかえる。これにより、ＤＣ／ＤＣコンバータ１００Ｄはリニアレギュレータとして動作を開始する。リニアレギュレータとして動作するとき、第２過電流保護回路２９２による過電流保護がかかるため、出力電流Ｉ_{ＯＵＴ（ＬＤＯ）}をしきい値電流Ｉ_ＯＣＰ２以下に抑えつつ、出力電圧Ｖ_ＯＵＴを低下させることができる。

ここで、第２しきい値電流Ｉ_ＯＣＰ２を、第１しきい値電流Ｉ_ＯＣＰ１より低く定めておくとよい。これにより、抵抗負荷に対して、第１モードと第２モードのヒステリシスを設定できるため、発振を抑制できる。

図１９は、実施例２に係るＤＣ／ＤＣコンバータ１００Ｄの状態遷移図である。第１モードにおいて、Ｖ_ＩＮ＞Ｖ_ＴＨＨとなった場合、第２モードに遷移する。また第１モードにおいて、ローサイド制御信号ＬＧＣＴＬのデューティサイクルＤＵＴＹが最小値ＭＩＮであり、かつ、過電流状態であるとき（ＯＣＰ１がアサート）、第２モードに遷移する。

第２モードにおいて、Ｖ_ＩＮ＜Ｖ_ＴＨＬとなり、かつ過電流状態でなくなった場合（ＯＣＰ２がネゲート）、第１モードに遷移する。

（実施例３）
実施例２では、入力電圧Ｖ_ＩＮにもとづくモード遷移と、過電流状態におけるモード遷移の両方を行った。これに対して実施例３では、入力電圧Ｖ_ＩＮにもとづくモード遷移は行わずに、過電流状態におけるモード遷移のみを行う。

図２０は、実施例３に係るＤＣ／ＤＣコンバータの状態遷移図である。第１モードにおいて、ローサイド制御信号ＬＧＣＴＬのデューティサイクルＤＵＴＹが最小値ＭＩＮであり、かつ、過電流状態であるとき（ＯＣＰ１がアサート）、第２モードに遷移する。

第２モードにおいて、過電流状態でなくなった場合（ＯＣＰ２がネゲート）、第１モードに遷移する。

実施例３は、入力電圧Ｖ_ＩＮが、出力電圧Ｖ_ＯＵＴの目標レベルＶ_{ＯＵＴ（ＲＥＦ）}を超えない用途、プラットフォームにおいて有用である。

（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

実施形態１～３に関連して、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２はディスクイート素子として外付けされてもよい。

また実施形態１～３に関連して、ＰＭＯＳトランジスタＭ３はディスクリート素子として外付けされてもよい。この場合において、ロードスイッチ駆動回路２７０の一部、あるいは全部が、制御回路２００のＩＣの外部にディスクリート素子で構成されてもよい。

さらに実施例２、実施例３に関連して、第１過電流保護回路２９０は、インダクタＬ１に流れる電流を検出してもよいし、ハイサイドトランジスタＭ２に流れる電流を検出してもよい。また第２過電流保護回路２９２は、インダクタＬ１に流れるコイル電流を検出してもよい。

実施形態では、ロードスイッチＳＷ１を備える昇圧ＤＣ／ＤＣコンバータについて説明したが、本開示は、ハイサイドスイッチを備える昇圧ＤＣ／ＤＣコンバータにも適用可能である。

図２１は、ハイサイドスイッチを備えるＤＣ／ＤＣコンバータ１００Ｅの回路図である。ＤＣ／ＤＣコンバータ１００Ｅは、ロードスイッチＳＷ１に代えて、ハイサイドスイッチＳＷ２を備える。ハイサイドスイッチＳＷ２は、ＰＭＯＳトランジスタであり、ＤＣ／ＤＣコンバータ１００Ｅの入力ライン１０２とインダクタＬ１の間に設けられる。制御回路２００は、ロードスイッチ駆動回路２７０に代えて、ハイサイドスイッチ駆動回路２７０Ｅを備える。

（用途）
続いて、ＤＣ／ＤＣコンバータ１００の用途を説明する。

図２２は、実施形態に係るＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧Ｖ_ＢＡＴ（＝Ｖ_ＩＮ）を受け、出力端子に接続される負荷に、出力電圧Ｖ_ＯＵＴを供給する。

電子機器７００の種類は、電池駆動型のデバイスには限定されず、車載機器であってもよいし、ファクシミリなどのＯＡ機器であってもよいし、産業機器であってもよい。

（付記）
本明細書には以下の技術が開示される。

（項目１）
Ｎ型のハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータの制御回路であって、
ブートストラップキャパシタの一端が接続されるべきブートストラップピンと、
少なくとも前記昇圧ＤＣ／ＤＣコンバータの起動中に動作するチャージポンプ回路と、
前記ブートストラップピンに前記チャージポンプ回路の出力電圧を印加する第１整流素子と、
前記昇圧ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅する第１エラーアンプを含み、前記第１エラーアンプの出力信号に応じてパルス変調されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、ハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、
前記ハイサイドトランジスタと負荷の間、または前記昇圧ＤＣ／ＤＣコンバータの入力端子とインダクタの間に接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであるスイッチを駆動するスイッチ駆動回路と、
を備え、
前記スイッチ駆動回路は、（i）前記ＰＭＯＳトランジスタをフルオンさせる第１モードと、（ii）前記第１エラーアンプの前記出力信号に応じた駆動電圧を、前記ＰＭＯＳトランジスタのゲートに供給する第２モードが切りかえ可能に構成される、制御回路。

（項目２）
前記ブートストラップピンに電源電圧を印加する第２整流素子をさらに備える、項目１に記載の制御回路。

（項目３）
前記チャージポンプ回路は、前記昇圧ＤＣ／ＤＣコンバータの起動完了後においても動作し続ける、項目１または２に記載の制御回路。

（項目４）
前記チャージポンプ回路は、前記昇圧ＤＣ／ＤＣコンバータの起動開始前に、動作し始める、項目１から３のいずれかに記載の制御回路。

（項目５）
前記チャージポンプ回路の電流供給能力は、前記第２整流素子の電流供給能力より低い、項目２に記載の制御回路。

（項目６）
前記チャージポンプ回路は、前記昇圧ＤＣ／ＤＣコンバータのスイッチング電圧と前記電源電圧を加算する加算型のチャージポンプ回路である、項目２に記載の制御回路。

（項目７）
前記スイッチ駆動回路は、（i）前記昇圧ＤＣ／ＤＣコンバータの入力電圧が所定のしきい値電圧より低い場合に前記第１モードとなり、（ii）前記入力電圧が前記しきい値電圧より高い場合に前記第２モードとなる、項目１から６のいずれかに記載の制御回路。

（項目８）
前記昇圧ＤＣ／ＤＣコンバータがスイッチング動作しているときに、前記昇圧ＤＣ／ＤＣコンバータのインダクタに流れるコイル電流を示す第１電流検出信号を生成する第１電流検出回路と、
前記昇圧ＤＣ／ＤＣコンバータのスイッチングが停止しているときに、前記ＰＭＯＳトランジスタに流れる電流を示す第２電流検出信号を生成する第２電流検出回路と、
をさらに備え、
前記パルス変調器は、前記第１エラーアンプの前記出力信号と前記第１電流検出信号の誤差を増幅する第２エラーアンプをさらに含み、前記第２エラーアンプの出力に応じたデューティサイクルを有する前記パルス信号を生成し、
前記スイッチ駆動回路は、
前記第１エラーアンプの前記出力信号と前記第２電流検出信号の誤差を増幅する第３エラーアンプを含み、前記第２モードにおいて、前記第３エラーアンプの出力信号に応じた前記駆動電圧を前記ＰＭＯＳトランジスタの前記ゲートに供給する、項目１から７のいずれかに記載の制御回路。

（項目９）
前記しきい値電圧は、前記出力電圧の目標レベルの０．９倍～１．１倍の範囲に定められる、項目７に記載の制御回路。

（項目１０）
前記しきい値電圧はヒステリシスを有する、項目９に記載の制御回路。

（項目１１）
ヒステリシスを有する前記しきい値電圧の上側しきい値と下側しきい値は両方とも、前記出力電圧の前記目標レベルより低い、項目１０に記載の制御回路。

（項目１２）
ヒステリシスを有する前記しきい値電圧の上側しきい値と下側しきい値は両方とも、前記出力電圧の前記目標レベルより高い、項目１０に記載の制御回路。

（項目１３）
ヒステリシスを有する前記しきい値電圧の上側しきい値は前記出力電圧の前記目標レベルより高く、前記しきい値電圧の下側しきい値は前記出力電圧の前記目標レベルより低い、項目１０に記載の制御回路。

（項目１４）
インダクタに流れるコイル電流が第１しきい値電流を超えないように制限する第１過電流保護回路と、
前記第２モードにおいて前記ＰＭＯＳトランジスタに流れる電流が第２しきい値電流を超えないように制限する第２過電流保護回路と、
をさらに備え、
前記スイッチ駆動回路は、前記ローサイド制御信号のデューティサイクルが最小値まで低下しており、かつ過電流状態である場合に、前記第２モードとなる、項目１から１３のいずれかに記載の制御回路。

（項目１５）
前記第２しきい値電流は、前記第１しきい値電流より低い、項目１４に記載の制御回路。

（項目１６）
前記スイッチ駆動回路は、（i）前記昇圧ＤＣ／ＤＣコンバータの入力電圧が所定のしきい値電圧より低い場合に前記第１モードとなり、（ii）前記入力電圧が前記しきい値電圧より高い場合に前記第２モードとなり、
前記スイッチ駆動回路は、前記第２モードにおいて、前記入力電圧が前記しきい値電圧より低く、かつ過電流状態でない場合に、前記第１モードに遷移する、項目１４または１５に記載の制御回路。

（項目１７）
前記スイッチ駆動回路は、前記第１モードにおいて、前記ＰＭＯＳトランジスタのゲートに、前記ＰＭＯＳトランジスタのソース電圧よりも所定電圧幅、低いオン電圧を印加する、項目１から１６のいずれかに記載の制御回路。

（項目１８）
前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に第３モードとなり、前記ＰＭＯＳトランジスタのゲートに前記昇圧ＤＣ／ＤＣコンバータの入力電圧に応じた電圧を印加する、項目１から１７のいずれかに記載の制御回路。

（項目１９）
ひとつの半導体基板に一体集積化される、項目１から１８のいずれかに記載の制御回路。

（項目２０）
ＤＣ／ＤＣコンバータの主回路と、
項目１から１９のいずれかに記載の制御回路と、
を備える、電源回路。

（項目２１）
項目１から１９のいずれかに記載の制御回路を備える、電子機器。

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。

１００，１００Ｄ ＤＣ／ＤＣコンバータ
１０２ 入力ライン
１０４ 出力ライン
１１０，１１０ 主回路
２００，２００Ｃ，２００Ｄ 制御回路
２１０ パルス変調器
２１２ 第１エラーアンプ
２１４ 第２エラーアンプ
２１３ パルス発生器
２１６ ＰＷＭコンパレータ
２２０ ロジック回路
２３０ ハイサイドドライバ
２３２ ローサイドドライバ
Ｄ１ 第１整流素子
Ｄ２ 第２整流素子
２４０ チャージポンプ回路
２４２ オシレータ
２４４ ドライバ
２６０ 第１電流検出回路
２６２ 第２電流検出回路
２７０ ロードスイッチ駆動回路
２７２ 電圧源
２７４ セレクタ
２７６ 第３エラーアンプ
２７０Ｅ ハイサイドスイッチ駆動回路
２８０ 電圧監視回路
２９０ 第１過電流保護回路
２９２ 第２過電流保護回路
ＳＷ１ ロードスイッチ
ＳＷ２ ハイサイドスイッチ
Ｍ１ ローサイドトランジスタ
Ｍ２ ハイサイドトランジスタ
Ｍ３ ＰＭＯＳトランジスタ

Claims (21)

1. Ｎ型のハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータの制御回路であって、
   ブートストラップキャパシタの一端が接続されるべきブートストラップピンと、
   少なくとも前記昇圧ＤＣ／ＤＣコンバータの起動中に動作するチャージポンプ回路と、
   前記ブートストラップピンに前記チャージポンプ回路の出力電圧を印加する第１整流素子と、
   前記昇圧ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号と基準電圧の誤差を増幅する第１エラーアンプを含み、前記第１エラーアンプの出力信号に応じてパルス変調されるパルス信号を生成するパルス変調器と、
   前記パルス信号にもとづいて、ハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、
   前記ハイサイドトランジスタと負荷の間、または前記昇圧ＤＣ／ＤＣコンバータの入力端子とインダクタの間に接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであるスイッチを駆動するスイッチ駆動回路と、
   を備え、
   前記スイッチ駆動回路は、（i）前記ＰＭＯＳトランジスタをフルオンさせる第１モードと、（ii）前記第１エラーアンプの前記出力信号に応じた駆動電圧を、前記ＰＭＯＳトランジスタのゲートに供給する第２モードが切りかえ可能に構成される、制御回路。
2. 前記ブートストラップピンに電源電圧を印加する第２整流素子をさらに備える、請求項１に記載の制御回路。
3. 前記チャージポンプ回路は、前記昇圧ＤＣ／ＤＣコンバータの起動完了後においても動作し続ける、請求項１または２に記載の制御回路。
4. 前記チャージポンプ回路は、前記昇圧ＤＣ／ＤＣコンバータの起動開始前に、動作し始める、請求項１または２に記載の制御回路。
5. 前記チャージポンプ回路の電流供給能力は、前記第２整流素子の電流供給能力より低い、請求項２に記載の制御回路。
6. 前記チャージポンプ回路は、前記昇圧ＤＣ／ＤＣコンバータのスイッチング電圧と前記電源電圧を加算する加算型のチャージポンプ回路である、請求項２に記載の制御回路。
7. 前記スイッチ駆動回路は、（i）前記昇圧ＤＣ／ＤＣコンバータの入力電圧が所定のしきい値電圧より低い場合に前記第１モードとなり、（ii）前記入力電圧が前記しきい値電圧より高い場合に前記第２モードとなる、請求項１または２に記載の制御回路。
8. 前記昇圧ＤＣ／ＤＣコンバータがスイッチング動作しているときに、前記昇圧ＤＣ／ＤＣコンバータのインダクタに流れるコイル電流を示す第１電流検出信号を生成する第１電流検出回路と、
   前記昇圧ＤＣ／ＤＣコンバータのスイッチングが停止しているときに、前記ＰＭＯＳトランジスタに流れる電流を示す第２電流検出信号を生成する第２電流検出回路と、
   をさらに備え、
   前記パルス変調器は、前記第１エラーアンプの前記出力信号と前記第１電流検出信号の誤差を増幅する第２エラーアンプをさらに含み、前記第２エラーアンプの出力に応じたデューティサイクルを有する前記パルス信号を生成し、
   前記スイッチ駆動回路は、
   前記第１エラーアンプの前記出力信号と前記第２電流検出信号の誤差を増幅する第３エラーアンプを含み、前記第２モードにおいて、前記第３エラーアンプの出力信号に応じた前記駆動電圧を前記ＰＭＯＳトランジスタの前記ゲートに供給する、請求項１または２に記載の制御回路。
9. 前記しきい値電圧は、前記出力電圧の目標レベルの０．９倍～１．１倍の範囲に定められる、請求項７に記載の制御回路。
10. 前記しきい値電圧はヒステリシスを有する、請求項９に記載の制御回路。
11. ヒステリシスを有する前記しきい値電圧の上側しきい値と下側しきい値は両方とも、前記出力電圧の前記目標レベルより低い、請求項１０に記載の制御回路。
12. ヒステリシスを有する前記しきい値電圧の上側しきい値と下側しきい値は両方とも、前記出力電圧の前記目標レベルより高い、請求項１０に記載の制御回路。
13. ヒステリシスを有する前記しきい値電圧の上側しきい値は前記出力電圧の前記目標レベルより高く、前記しきい値電圧の下側しきい値は前記出力電圧の前記目標レベルより低い、請求項１０に記載の制御回路。
14. インダクタに流れるコイル電流が第１しきい値電流を超えないように制限する第１過電流保護回路と、
    前記第２モードにおいて前記ＰＭＯＳトランジスタに流れる電流が第２しきい値電流を超えないように制限する第２過電流保護回路と、
    をさらに備え、
    前記スイッチ駆動回路は、前記ローサイド制御信号のデューティサイクルが最小値まで低下しており、かつ過電流状態である場合に、前記第２モードとなる、請求項１または２に記載の制御回路。
15. 前記第２しきい値電流は、前記第１しきい値電流より低い、請求項１４に記載の制御回路。
16. 前記スイッチ駆動回路は、（i）前記昇圧ＤＣ／ＤＣコンバータの入力電圧が所定のしきい値電圧より低い場合に前記第１モードとなり、（ii）前記入力電圧が前記しきい値電圧より高い場合に前記第２モードとなり、
    前記スイッチ駆動回路は、前記第２モードにおいて、前記入力電圧が前記しきい値電圧より低く、かつ過電流状態でない場合に、前記第１モードに遷移する、請求項１４に記載の制御回路。
17. 前記スイッチ駆動回路は、前記第１モードにおいて、前記ＰＭＯＳトランジスタのゲートに、前記ＰＭＯＳトランジスタのソース電圧よりも所定電圧幅、低いオン電圧を印加する、請求項１または２に記載の制御回路。
18. 前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に第３モードとなり、前記ＰＭＯＳトランジスタのゲートに前記昇圧ＤＣ／ＤＣコンバータの入力電圧に応じた電圧を印加する、請求項１または２に記載の制御回路。
19. ひとつの半導体基板に一体集積化される、請求項１または２に記載の制御回路。
20. ＤＣ／ＤＣコンバータの主回路と、
    請求項１または２に記載の制御回路と、
    を備える、電源回路。
21. 請求項１または２に記載の制御回路を備える、電子機器。

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