JP6460592B2 - Ｄｃｄｃコンバータ、及び半導体装置 - Google Patents

Description

本発明の一態様は半導体装置に関する。特に本発明の一態様は、ＤＣＤＣコンバータ、及び上記ＤＣＤＣコンバータを用いた半導体装置に関する。

新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。酸化物半導体を用いたトランジスタの開発は日々進められおり、例えば、下記の特許文献１では、当該トランジスタを用いたＤＣＤＣコンバータの構成について開示されている。

特開２０１１−２３９６６４号公報

ＤＣＤＣコンバータは、入力電圧の値に係わらず、一定の出力電圧を得ることができる定電圧回路であり、整流回路などと共に電源回路に用いられている。スイッチング方式のＤＣＤＣコンバータは、スイッチング素子により入力電圧からパルス状の波形を有する電圧を形成し、当該電圧をコイルや容量素子などにおいて平滑化或いは保持することで、所望の値の出力電圧を得るものである。そして、上記スイッチング素子がオンである期間の割合、所謂デューティ比は、ＤＣＤＣコンバータ内の制御回路において制御されている。上記デューティ比の値を制御回路において制御することで、出力電圧の値を制御することができる。

スイッチング方式のＤＣＤＣコンバータは、リニア方式のものより高い電力変換効率が得られるが、半導体装置の低消費電力化を図るためにはさらなる電力変換効率の向上が要求される。特に、一次電池、二次電池などの各種電池や、キャパシタなどに蓄積された電力を用いる携帯型電子機器の場合、電池またはキャパシタなどから出力される電圧を最適な大きさに変換するためには、ＤＣＤＣコンバータを用いる必要がある。ＤＣＤＣコンバータの電力変換効率を向上させることは、半導体装置の消費電力を小さく抑え、延いては上記半導体装置を用いた携帯型電子機器の連続使用時間を長く確保することに繋がる。

上述したような技術的背景のもと、本発明の一態様は、新規なＤＣＤＣコンバータ、及び同ＤＣＤＣコンバータを用いた半導体装置の提供を課題の１つとする。または、本発明の一態様は、消費電力を抑えることができるＤＣＤＣコンバータ、及び同ＤＣＤＣコンバータを用いた半導体装置の提供を課題の一つとする。また、本発明の一態様は、電力変換効率を高めることができるＤＣＤＣコンバータ、及び上記ＤＣＤＣコンバータを用いた半導体装置の提供を課題の一つとする。

ＤＣＤＣコンバータの制御回路は、誤差増幅器、コンパレータなどの、オペアンプを有する回路が用いられており、当該オペアンプには電流源として機能するトランジスタが設けられている。本発明の一態様は、当該トランジスタのゲートとソース間に所定のバイアス電位を供給するバイアス回路に着目し、上記バイアス電位をオフ電流の小さいトランジスタで保持することで、当該バイアス回路において消費され続けている電力を削減する。

シリコンよりもバンドギャップが広く真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体膜に、チャネル形成領域が形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ）は、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、耐圧性が高く、オフ電流を著しく小さくすることが可能である。本発明の一態様では、バイアス電位を保持するためのトランジスタとして、ＯＳトランジスタを用いるものとする。

また、ＤＣＤＣコンバータは、入力電圧からパルス状の波形を有する電圧を形成する機能を有するスイッチング素子を有しており、ＤＣＤＣコンバータの信頼性を確保するために、当該スイッチング素子には耐圧性の高さが要求される。そこで、本発明の一態様では、ＯＳトランジスタを上記スイッチング素子に用いるものとする。

なお、バイアス電位を保持するためのＯＳトランジスタには、オフ電流が小さいことが求められる。一方、ＤＣＤＣコンバータの電力変換効率の向上を図るためには、スイッチング素子に用いられるＯＳトランジスタには、耐圧性の高さに加えて、オン電流が高いことが要求される。そこで、本発明の一態様では、低消費電力であることと、電力変換効率が高いこととを両立させるために、ＯＳトランジスタに要求される特性に合わせて、ＯＳトランジスタの構成を異ならせるものとする。

具体的に、本発明の一態様にかかるＤＣＤＣコンバータは、バイアス電位を保持するためのＯＳトランジスタが第１酸化物半導体膜を有し、スイッチング素子として機能するＯＳトランジスタが第２酸化物半導体膜を有する。

そして、本発明の第１の構成では、第１酸化物半導体膜及び第２酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含み、Ｍの原子数に対するＩｎの原子数の割合は、第２酸化物半導体膜の方が大きいものとする。

或いは、本発明の第２の構成では、第１酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むものとする。そして、第２酸化物半導体膜が、Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ酸化物を含むものとする。

或いは、本発明の第３の構成では、バイアス電位を保持するためのＯＳトランジスタが、第１酸化物半導体膜を間に挟んだ一対のゲート電極を有し、一方のゲート電極には、ＯＳトランジスタのスイッチングを制御するための信号の電位が供給され、他方のゲート電極にはＤＣＤＣコンバータに供給される電源電位のうち、ローレベルの電源電位が供給される。さらに、本発明の第３の構成では、スイッチング素子に用いられるＯＳトランジスタが、第２酸化物半導体膜を間に挟んだ一対のゲート電極を有し、一対の上記ゲート電極が電気的に接続されているものとする。

本発明の一態様では、新規なＤＣＤＣコンバータ、及び上記ＤＣＤＣコンバータを用いた半導体装置を提供することができる。または、本発明の一態様では、消費電力を抑えることができるＤＣＤＣコンバータと及び上記ＤＣＤＣコンバータを用いた半導体装置を提供することができる。または、本発明の一態様では、電力変換効率を高めることができるＤＣＤＣコンバータ、及び上記ＤＣＤＣコンバータを用いた半導体装置を提供することができる。

ＤＣＤＣコンバータの構成を示す図。 トランジスタの構成を示す図。 トランジスタの構成を示す図。 制御回路の構成を示す図。 バイアス回路と、保持回路と、オペアンプの構成例。 バイアス回路と、保持回路と、オペアンプの構成例。 タイミングチャート。 バイアス回路と、保持回路と、誤差増幅回路の構成例。 ＤＣＤＣコンバータの断面構造例。 半導体装置の作製方法の一形態を説明する断面図。 ＤＣＤＣコンバータの構成例。 ＤＣＤＣコンバータの構成例。 半導体装置の構成例。 電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の一態様は、集積回路、ＲＦタグ、記憶媒体、太陽電池、発光素子を用いた照明装置、半導体表示装置、電源回路など、ＤＣＤＣコンバータを用いることができる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、ＤＣＤＣコンバータを駆動回路に有している半導体表示装置が、その範疇に含まれる。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

〈ＤＣＤＣコンバータの構成例１〉
本発明の一態様に係るＤＣＤＣコンバータの構成を、図１（Ａ）に一例として示す。

図１（Ａ）に示すＤＣＤＣコンバータ１０は、トランジスタ１１と、平滑化回路１２と、制御回路１３とを有する。

トランジスタ１１は、入力端子ＩＮに与えられる入力電位の平滑化回路１２への供給を制御するスイッチング素子として、機能する。具体的には、トランジスタ１１がオンのときに、平滑化回路１２へ入力電位が供給される。また、トランジスタ１１がオフのときに、平滑化回路１２への入力電位の供給が停止される。トランジスタ１１がオフすると、平滑化回路１２にはグラウンドなどの基準電位が与えられる。そのため、トランジスタ１１のオンとオフの選択、すなわちスイッチングに従って、入力電位と基準電位が交互に出現するようなパルス状の波形を有する信号が、平滑化回路１２に供給される。

なお、図１（Ａ）では、一のトランジスタ１１を一のスイッチング素子として用いる場合を例示しているが、複数のトランジスタ１１を一のスイッチング素子として用いても良い。複数のトランジスタ１１を一のスイッチング素子として用いる場合、上記複数のトランジスタ１１は並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタのソース及びドレインの一方のみが、第２のトランジスタのソース及びドレインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース及びドレインの一方が第２のトランジスタのソース及びドレインの一方に接続され、第１のトランジスタのソース及びドレインの他方が第２のトランジスタのソース及びドレインの他方に接続されている状態を意味する。

平滑化回路１２は、パルス状の波形を有する上記信号の電位を平滑化し、出力電位として出力端子ＯＵＴに供給する機能を有する。具体的に、平滑化回路１２は、コイル、容量素子、ダイオードのいずれか一つまたは複数を有している。

制御回路１３は、トランジスタ１１のオンの時間とオフの時間の比を制御する機能を有する。制御回路１３において、トランジスタ１１のオンの時間とオフの時間の比を制御することで、平滑化回路１２に供給されるパルス状の波形を有する信号において、信号の周期に対するパルスが出現する期間の割合、すなわちデューティ比を制御することができる。

デューティ比が変化すると、出力電位の値も変化する。具体的には、入力電位を有するパルスの出現する期間の割合が大きいほど、出力電位と基準電位の差は大きくなる。逆に、入力電位を有するパルスの出現する期間の割合が小さいほど、出力電位と基準電位の差は小さくなる。

なお、本発明の一態様では、パルス幅制御とパルス周波数制御とを組み合わせて、トランジスタ１１のスイッチングによる出力電位の調整を行うことができる。例えば、出力電位が低い場合は、パルス周波数制御を用いた方がトランジスタ１１のスイッチングの周波数を低く抑えることができ、トランジスタ１１のスイッチングによる電力損失を小さく抑えることができる。逆に、出力電位が大きい場合は、パルス幅制御を用いた方がトランジスタ１１のスイッチングの周波数を低く抑えることができ、トランジスタ１１のスイッチングによる電力損失を小さく抑えることができる。よって、出力電位の大きさに合わせて、パルス幅制御とパルス周波数制御を切り替えることで、電力変換効率の向上を図ることができる。

具体的に、制御回路１３は、誤差増幅器、コンパレータなどのオペアンプが用いられた各種回路が用いられている。図１（Ａ）には、制御回路１３が有する一のオペアンプ１４を例示している。オペアンプ１４は、通常、電流源１７を有している。本発明の一態様では、図１（Ａ）に示すように、制御回路１３が、オペアンプ１４の電流源１７にバイアス電位を供給する機能を有するバイアス回路１５と、上記バイアス電位を保持する機能を有する保持回路１６とを有する。

図１（Ｂ）に、バイアス回路１５と、保持回路１６と、オペアンプ１４が有する電流源１７とを例示する。バイアス回路１５で生成されたバイアス電位は、保持回路１６を介して電流源１７に供給される。電流源１７はトランジスタ１８を有しており、バイアス回路１５から電流源１７に供給されるバイアス電位は、具体的に、トランジスタ１８のゲートに供給される。

保持回路１６は、トランジスタ１９と、容量素子２０とを有する。トランジスタ１９は、バイアス回路１５から出力されるバイアス電位の、容量素子２０と、電流源１７への供給を制御するスイッチング素子として機能する。具体的には、トランジスタ１９がオンのときに、バイアス電位が容量素子２０及び電流源１７に供給される。トランジスタ１９がオフのときに、容量素子２０へのバイアス電位の供給が停止される。そして、トランジスタ１９がオフすると、容量素子２０にて上記バイアス電位が保持され、保持されているバイアス電位が電流源１７に供給される。

本発明の一態様では、保持回路１６を有することで、バイアス回路１５において常にバイアス電位を生成しなくとも、電流源１７にバイアス電位を連続して供給することができる。よって、保持回路１６においてバイアス電位が保持されている期間では、バイアス回路１５の動作を停止することができる。すなわち、バイアス回路１５の動作中において、バイアス回路１５に接続された配線間に流れる電流を停止することができる。上記動作により、本発明の一態様では、制御回路１３で消費される電力を削減することができ、ＤＣＤＣコンバータ１０の低消費電力化を実現することができる。

なお、保持回路１６において用いられているトランジスタ１９はオフ電流が小さい方が、容量素子２０に蓄積された電荷がトランジスタ１９を介してリークしにくくなり、それによってバイアス電位を保持できる期間を長くすることができるので、望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体膜にチャネル形成領域が形成されるＯＳトランジスタは、シリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を著しく小さくすることが可能であるため、トランジスタ１９として用いるのに好適である。

なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。

また、酸化物半導体膜はバンドギャップが広いために、ＯＳトランジスタは、オフ電流を著しく小さくできるという特徴に加えて、シリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べ、耐圧性が高いという特徴を併せ持つ。入力端子ＩＮに与えられる入力電位の平滑化回路１２への供給を制御するトランジスタ１１には、高い耐圧性が要求されるため、ＯＳトランジスタをトランジスタ１１として用いることで、ＤＣＤＣコンバータ１０の信頼性を高めることができる。

ただし、ＤＣＤＣコンバータ１０の電力変換効率を向上させるためには、トランジスタ１１がオンのときの、ソースとドレイン間の抵抗による電力損失、すなわちオン抵抗による電力損失を、小さく抑えることが望ましい。よって、ＤＣＤＣコンバータ１０の電力変換効率の向上を図るためには、トランジスタ１１には、オフ電流が小さいという電気的特性よりも、オン電流が大きいという電気的特性が要求される。

そこで、本発明の一態様では、低消費電力であることと、電力変換効率が高いこととを両立させるために、ＯＳトランジスタに要求される特性に合わせて、ＯＳトランジスタの構成を異ならせるものとする。具体的に、本発明の一態様にかかるＤＣＤＣコンバータ１０は、バイアス電位を保持するためのトランジスタ１９が第１酸化物半導体膜を有し、平滑化回路１２への入力電位の供給を制御するトランジスタ１１が第２酸化物半導体膜を有する。

本発明の第１の構成では、第１酸化物半導体膜及び第２酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含み、Ｍの原子数に対するＩｎの原子数の割合は、第２酸化物半導体膜の方が大きいものとする。Ｍの原子数に対するインジウムの原子数の割合が高くなると、キャリア移動度が高くなるので、第２酸化物半導体膜を有するトランジスタ１１の方がトランジスタ１９よりもオン電流を大きくすることができる。また、Ｍの原子数に対するインジウムの原子数の割合が低くなると、キャリア移動度が低くなるので、第１酸化物半導体膜を有するトランジスタ１９の方がトランジスタ１１よりもオフ電流を小さくすることができる。

具体的に、第１酸化物半導体膜及び第２酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含み、第１酸化物半導体膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とし、第２酸化物半導体膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると、ｘ_１／ｙ_１＜ｘ_２／ｙ_２であることが望ましい。さらに、ｘ_１／ｙ_１及びｘ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが望ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

或いは、本発明の第２の構成では、第１酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むものとし、第２酸化物半導体膜がＩｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ酸化物を含むものとする。Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ酸化物を含む第２酸化物半導体膜は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含む第１酸化物半導体膜よりも、キャリア移動度が高い。よって、第１酸化物半導体膜を有するトランジスタ１９の方がトランジスタ１１よりもオフ電流を小さくすることができる。また、第２酸化物半導体膜を有するトランジスタ１１の方がトランジスタ１９よりもオン電流を大きくすることができる。

なお、酸化物半導体としてＩｎ−Ｚｎ酸化物の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１乃至１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１乃至１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１乃至１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１乃至１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４乃至１５：２）とする。例えば、Ｉｎ−Ｚｎ酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。

或いは、本発明の第３の構成では、バイアス電位を保持するためのトランジスタ１９が、第１酸化物半導体膜を間に挟んだ一対のゲート電極を有し、一方のゲート電極には、トランジスタ１９のスイッチングを制御するための信号の電位が供給され、他方の電極にはＤＣＤＣコンバータ１０に供給される複数の電位のうち、ローレベルの基準電位が供給される。一対のゲート電極のうち、一のゲート電極にローレベルの基準電位を供給することで、トランジスタ１９の閾値電圧をプラスの方向にシフトさせることができ、トランジスタ１９のオフ電流を小さくすることができる。さらに、本発明の第３の構成では、平滑化回路１２への入力電位の供給を制御するトランジスタ１１が、第２酸化物半導体膜を間に挟んだ一対のゲート電極を有し、一対の上記ゲート電極が電気的に接続されているものとする。一対のゲート電極を電気的に接続することで、第２酸化物半導体膜中におけるチャネル形成領域を増加させ、トランジスタ１１のオン電流を大きくすることができる。

本発明の一態様では、上記第１乃至第３の構成を用いることで、トランジスタ１９のオフ電流を小さくし、それにより、ＤＣＤＣコンバータ１０の低消費電力化を実現することができる。また、上記第１乃至第３の構成を用いることで、トランジスタ１１のオン電流を大きくし、それにより、ＤＣＤＣコンバータ１０の電力変換効率を高めることができる。

〈トランジスタの構成例〉
次いで、図１に示したトランジスタ１１またはトランジスタ１９として用いることができる、トランジスタ３０の具体的な構成例を、図２に示す。図２（Ａ）には、トランジスタ３０の上面図を示す。なお、図２（Ａ）では、トランジスタ３０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図２（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図２（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図２（Ｃ）に示す。

図２に示すように、基板２９上に絶縁膜３１が形成されている。トランジスタ３０は、絶縁膜３１上において順に積層された酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂと、酸化物半導体膜３２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜３３及び導電膜３４と、酸化物半導体膜３２ｂ、導電膜３３及び導電膜３４上の酸化物半導体膜３２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜３２ｃ上に位置する絶縁膜３５と、ゲート電極としての機能を有し、なおかつ絶縁膜３５上において酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃと重なる導電膜３６とを有する。

また、図１に示したトランジスタ１１またはトランジスタ１９として用いることができるトランジスタ３０の、具体的な構成の別の一例を、図３に示す。図３（Ａ）には、トランジスタ３０の上面図を示す。なお、図３（Ａ）では、トランジスタ３０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図３（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図３（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図３（Ｃ）に示す。

図３に示すように、トランジスタ３０は、絶縁膜３１上において順に積層された酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃと、酸化物半導体膜３２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜３３及び導電膜３４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜３２ｃ、導電膜３３及び導電膜３４上に位置する絶縁膜３５と、ゲート電極としての機能を有し、なおかつ絶縁膜３５上において酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃと重なる導電膜３６とを有する。絶縁膜３１は、基板２９上に形成されている。

そして、本発明の第１の構成では、図２及び図３に示すトランジスタ３０において、酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃのうち、少なくとも酸化物半導体膜３２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むものとし、なおかつ、Ｍの原子数に対するＩｎの原子数の割合が、トランジスタ３０の用途によって異なるものとする。具体的に、オン電流の大きさが要求されるトランジスタ１１として用いるトランジスタ３０は、オフ電流の小ささが要求されるトランジスタ１９として用いられるトランジスタ３０に比べて、酸化物半導体膜３２ｂにおける、Ｍの原子数に対するＩｎの原子数の割合が、大きいものとする。

具体的に、トランジスタ１９の酸化物半導体膜３２ｂ及びトランジスタ１１の酸化物半導体膜３２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、トランジスタ１９の酸化物半導体膜３２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とし、トランジスタ１１の酸化物半導体膜３２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると、ｘ_１／ｙ_１＜ｘ_２／ｙ_２であることが望ましい。さらに、ｘ_１／ｙ_１及びｘ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが望ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜３２ｂとして後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。

上記構成により、トランジスタ１９のオフ電流を小さくし、それにより、ＤＣＤＣコンバータ１０の低消費電力化を実現することができる。また、上記構成により、トランジスタ１１のオン電流を大きくし、それにより、ＤＣＤＣコンバータ１０の電力変換効率を高めることができる。

なお、図２及び図３では、積層された酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃを用いるトランジスタ３０の構成を例示している。トランジスタ１１及びトランジスタ１９が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。トランジスタ１１及びトランジスタ１９が単膜の酸化物半導体膜を用いている場合、トランジスタ１１がトランジスタ１９に比べて、当該酸化物半導体膜における、Ｍの原子数に対するＩｎの原子数の割合が、大きいものとすれば良い。

酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃは、酸化物半導体膜３２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜３２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。

具体的に、酸化物半導体膜３２ａ、酸化物半導体膜３２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜３２ａ、酸化物半導体膜３２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３とすると_、ｘ_３／ｙ_３＜ｘ_１／ｙ_１及びｘ_３／ｙ_３＜ｘ_２／ｙ_２であって、ｚ_３／ｙ_３は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_３／ｙ_３を１以上６以下とすることで、酸化物半導体膜３２ａ、酸化物半導体膜３２ｃとして後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜３２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜３２ｂが結晶質であることにより、トランジスタ３０に安定した電気的特性を付与することができるため、酸化物半導体膜３２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ３０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

上記構成を有する酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃをトランジスタ３０が有する場合、ゲートに電圧を印加することで、伝導帯下端のエネルギーが小さい酸化物半導体膜３２ｂにチャネル領域が形成される。即ち、酸化物半導体膜３２ｂと絶縁膜３５との間に酸化物半導体膜３２ｃが設けられていることによって、絶縁膜３５と離隔している酸化物半導体膜３２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜３２ｃは、酸化物半導体膜３２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜３２ｂと酸化物半導体膜３２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ３０の電界効果移動度が高くなる。

また、酸化物半導体膜３２ｂと酸化物半導体膜３２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ３０の閾値電圧が変動してしまう。しかし、酸化物半導体膜３２ａは、酸化物半導体膜３２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜３２ｂと酸化物半導体膜３２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ３０の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

なお、トランジスタ３０は、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。

また、トランジスタ３０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

絶縁膜３１は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜３１は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜３１は、加熱により上記酸素の一部を酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどを用いることができる。絶縁膜３１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図２及び図３に示すトランジスタ３０は、チャネル領域が形成される酸化物半導体膜３２ｂの端部のうち、導電膜３３及び導電膜３４とは重ならない端部、言い換えると、導電膜３３及び導電膜３４が位置する領域とは異なる領域に位置する端部と、導電膜３６とが、重なる構成を有する。酸化物半導体膜３２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図２及び図３に示すトランジスタ３０では、導電膜３３及び導電膜３４とは重ならない酸化物半導体膜３２ｂの端部と、導電膜３６とが重なるため、導電膜３６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、導電膜３６に与える電位に応じて酸化物半導体膜３２ｂの端部に形成される電界によって、導電膜３３と導電膜３４の間に流れる電流を制御することができる。このようなトランジスタ３０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ３０がオフとなるような電位を導電膜３６に与えたときは、酸化物半導体膜３２ｂの導電膜３３及び導電膜３４と重ならない端部に形成される電界によって、導電膜３３と導電膜３４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ３０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜３２ｂの上面における導電膜３３と導電膜３４の間の長さが短くなっても、トランジスタ３０のオフ電流を小さく抑えることができる。よって、トランジスタ３０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、非オンのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ３０がオンとなるような電位を導電膜３６に与えたときは、上掲の酸化物半導体膜３２ｂの端部に形成される電界によって、導電膜３３と導電膜３４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ３０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜３２ｂの端部と、導電膜３６とが重なることで、酸化物半導体膜３２ｂにおいてキャリアが、絶縁膜３５に近い酸化物半導体膜３２ｂの界面近傍のみでなく、酸化物半導体膜３２ｂの広い範囲において流れるため、トランジスタ３０におけるキャリアの移動量が増加する。この結果、トランジスタ３０のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

〈制御回路の構成例〉
パルス幅制御を用いる場合の制御回路の構成の一例について説明する。

図４に、制御回路の構成の一例を模式的に示す。図４に示す制御回路１３は、分圧回路４０、誤差増幅器４２、位相補償回路４３、コンパレータ４４、三角波発振器４５、及びバッファ４６を有している。図４に示す制御回路１３は、誤差増幅器４２にバイアス電位を供給する機能を有するバイアス回路１５ａ、及び上記バイアス電位を保持する機能を有する保持回路１６ａを有する。図４に示す制御回路１３は、コンパレータ４４にバイアス電位を供給する機能を有するバイアス回路１５ｂ、及び上記バイアス電位を保持する機能を有する保持回路１６ｂを有する。

分圧回路４０は、ＤＣＤＣコンバータの出力端子ＯＵＴからの出力電位と、グラウンドなどの基準電位との電位差を抵抗分割する機能を有する。具体的に、図４では、分圧回路４０が抵抗素子４１ａ及び抵抗素子４１ｂを有している場合を例示している。抵抗素子４１ａと抵抗素子４１ｂは直列に接続されている。抵抗素子４１ａの第１端子に、ＤＣＤＣコンバータの出力端子ＯＵＴからの出力電位が与えられ、抵抗素子４１ｂの第１端子には、グラウンドなどの基準電位が与えられている。抵抗素子４１ａの第２端子と、抵抗素子４１ｂの第２端子とが、誤差増幅器４２の反転入力端子（−）に接続されている。出力端子ＯＵＴから与えられる出力電位と基準電位との電位差は、抵抗素子４１ａと抵抗素子４１ｂによって抵抗分割され、誤差増幅器４２の反転入力端子（−）に与えられる。

誤差増幅器４２の非反転入力端子（＋）には基準電位Ｖｒｅｆが与えられている。誤差増幅器４２では、反転入力端子（−）に与えられた電位と、基準電位Ｖｒｅｆとを比較し、その誤差を増幅して誤差増幅器４２の出力端子から出力する。

バイアス回路１５ａは、保持回路１６ａに保持されているバイアス電位がコンパレータ４４に供給されている期間において、その動作を停止することができる。

誤差増幅器４２から出力された電位は、位相補償回路４３に与えられる。位相補償回路４３では、誤差増幅器４２から出力された電位の位相を制御する。位相補償回路４３による電位の位相の制御により、誤差増幅器４２またはコンパレータ４４などのオペアンプを用いた各種回路の出力電位が発振するのを防ぎ、ＤＣＤＣコンバータの動作を安定化させることができる。

位相補償回路４３から出力された電位は、コンパレータ４４の非反転入力端子（＋）に与えられる。また、コンパレータ４４の反転入力端子（−）には、三角波発振器４５から出力される、電位の波形が三角波、或いはノコギリ波である信号が与えられる。コンパレータ４４は、周期が一定であり、なおかつパルス幅が非反転入力端子（＋）に与えられる電位に従って変化する矩形波の信号を生成する。コンパレータ４４から出力された矩形波の信号は、バッファ４６を介して制御回路１３から出力され、図１（Ａ）に示したトランジスタ１１のゲートに供給される。

バイアス回路１５ｂは、保持回路１６ｂに保持されているバイアス電位がコンパレータ４４に供給されている期間において、その動作を停止することができる。

〈バイアス回路の構成例〉
図５に、バイアス回路１５と、保持回路１６と、オペアンプ１４の構成例を示す。図５に示す保持回路１６の構成は、図１（Ａ）に示した保持回路１６の構成と同じであり、保持回路１６は、トランジスタ１９と容量素子２０とを有する。また、図５ではオペアンプ１４が有する電流源１７を図示している。図５に示す電流源１７の構成は、図１（Ａ）に示した電流源１７の構成と同じであり、電流源１７はトランジスタ１８を有する。

バイアス回路１５は、ゲートとドレインが接続されたトランジスタ４８と、電流源４９とを有する。ゲートとドレインが接続されたトランジスタ４８は、可変抵抗としての機能を有する。電流源４９は、トランジスタ４８のソースとドレイン間に所定の電流を供給する機能を有する。トランジスタ４８のソースとドレイン間に流れる電流の値によって、トランジスタ４８のゲートの電位が定まる。当該電位は、バイアス電位として保持回路１６に供給される。

具体的に、電流源４９は、配線５０と、トランジスタ４８のゲートとの電気的な接続を制御するトランジスタ５１と、トランジスタ５１のゲートと配線５０の電気的な接続を制御するスイッチング素子５２とを有する。

なお、図５では、トランジスタ４８がｎチャネル型であり、トランジスタ５１がｐチャネル型である場合を例示しているので、トランジスタ４８のソースが電気的に接続されている配線５３にはグラウンドなどの基準電位が供給されており、配線５０には、グラウンドなどの基準電位よりも高いハイレベルの電位が供給されている。

バイアス回路１５を動作させるときには、スイッチング素子５２をオフにする。スイッチング素子５２がオフであるとき、トランジスタ５１のゲートとソース間を電気的に分離させることができるので、トランジスタ５１の導通状態は、ゲートに供給される電位により定まる。バイアス回路１５の動作を停止させるときには、スイッチング素子５２をオンにする。スイッチング素子５２がオンであるとき、トランジスタ５１のゲートとソース間は電気的に接続されるので、トランジスタ５１はオフになる。よって、電流源４９からトランジスタ４８への電流の供給が停止され、配線５０と配線５３の間に流れる上記電流は停止される。

図６に、バイアス回路１５と、保持回路１６と、オペアンプ１４の構成例を示す。ただし、図６では、図５に示したバイアス回路１５よりも、より具体的なバイアス回路１５の構成例を示す。

図６に示すバイアス回路１５は、図５に示すバイアス回路１５と同様に、ゲートとドレインが接続されたトランジスタ４８と、電流源４９とを有する。図６に示す電流源４９は、トランジスタ５１、スイッチング素子５２として機能するトランジスタ５２ｔ、トランジスタ５４、抵抗素子５５、オペアンプ５６とを有する。図６では、トランジスタ５１、トランジスタ５２ｔ、及びトランジスタ５４が全てｐチャネル型である場合を例示している。

具体的に、トランジスタ５１は、ソース及びドレインの一方が配線５０に接続されており、ソース及びドレインの他方がトランジスタ４８のゲートに接続されており、ゲートがオペアンプ５６の出力端子に接続されている。トランジスタ５２ｔは、ソース及びドレインの一方が配線５０に接続されており、ソース及びドレインの他方がトランジスタ５１のゲートに接続されており、ゲートには信号Ｓｉｇ１の電位が供給される。トランジスタ５４は、ソース及びドレインの一方が配線５０に接続されており、ソース及びドレインの他方が抵抗素子５５の第１端子に接続されており、ゲートがオペアンプ５６の出力端子に接続されている。抵抗素子５５の第２端子は配線５３に接続されている。オペアンプ５６は、非反転入力端子（＋）にバンドギャップリファレンス回路からの電位が供給され、反転入力端子（−）が抵抗素子５５の第１端子に接続されている。

スイッチング素子５２のスイッチングを制御する信号Ｓｉｇ１と、保持回路１６が有するトランジスタ１９のスイッチングを制御する信号Ｓｉｇ２のタイミングチャートを、図７に一例として示す。

図７に示すように、期間Ｔ１では、信号Ｓｉｇ１の電位がハイレベルとなる。よって、トランジスタ５２ｔはオフになり、オペアンプ５６が有する出力端子の電位がトランジスタ５１のゲートに供給される。当該電位に従ってトランジスタ５１がオンになると、トランジスタ５１のソースとドレイン間に流れる電流が、トランジスタ４８のソースとドレイン間に流れる。そして、トランジスタ４８のソースとドレイン間に流れる電流の値に従って、トランジスタ４８のゲートにバイアス電位が発生する。

また、期間Ｔ１では、信号Ｓｉｇ２の電位がハイレベルとなる。よって、トランジスタ１９はオンとなり、上記バイアス電位がトランジスタ１９を介して容量素子２０及びトランジスタ１８のゲートに供給される。

期間Ｔ２では、信号Ｓｉｇ１の電位がローレベルとなる。よって、トランジスタ５２ｔはオンになり、トランジスタ５１は、そのゲートとソース間が電気的に接続されるため、オフになる。よって、トランジスタ４８のソースとドレイン間に流れる電流は停止する。

また、期間Ｔ２では、信号Ｓｉｇ２の電位がローレベルとなる。よって、トランジスタ１９はオフとなり、上記バイアス電位が容量素子２０において保持される。容量素子２０において保持されているバイアス電位は、トランジスタ１８のゲートに供給される。

〈誤差増幅回路の構成例〉
図８に、バイアス回路１５ａと、保持回路１６ａと、誤差増幅器４２の構成例を示す。

図８に示すバイアス回路１５ａは、電流源９５１６と、ゲートとドレインが接続されたｎチャネル型のトランジスタ９５１４と、ゲートとドレインが接続されたｎチャネル型のトランジスタ９５１５とを有する。電流源９５１６は、ハイレベルの電位が供給される配線９５２０と、トランジスタ９５１４のドレインとの間に流れる電流を制御する機能を有する。トランジスタ９５１５のゲート及びドレインは、トランジスタ９５１４のソースに接続されている。トランジスタ９５１５のソースは、ローレベルの電位が供給される配線９５１７に接続されている。

保持回路１６ａは、ｎチャネル型のトランジスタ９５１２及び容量素子９５１３を有する。トランジスタ９５１２は、ソース及びドレインの一方がトランジスタ９５１５のゲートに接続されており、ソース及びドレインの他方が容量素子９５１３に接続されている。

誤差増幅器４２は、差動アンプ６０と、電流源１７と、出力回路６１とを有する。差動アンプ６０は、非反転入力端子（＋）と反転入力端子（−）の電位の差を増幅する機能を有する。電流源１７は、保持回路１６ａからのバイアス電位に従って、差動アンプ６０に所定の電流を供給する機能を有する。出力回路６１は、差動アンプ６０において増幅された電位差を、さらに増幅して出力する機能を有する。

具体的に、差動アンプ６０は、ｎチャネル型のトランジスタ９５０１及びトランジスタ９５０２、並びにｐチャネル型のトランジスタ９５０３及びトランジスタ９５０４を有する。電流源１７は、ｎチャネル型のトランジスタ９５０５を有する。

トランジスタ９５０３及びトランジスタ９５０４はソース及びドレインの一方がともに配線９５２０に接続されている。また、トランジスタ９５０３及びトランジスタ９５０４は、ゲートが互いに接続されている。トランジスタ９５０４のソース及びドレインの他方は、トランジスタ９５０４のゲートに接続されている。トランジスタ９５０５は、ゲートが、トランジスタ９５１２のソース及びドレインの他方に接続されている。トランジスタ９５０５は、ソース及びドレインの一方が配線９５１７に接続されており、ソース及びドレインの他方が、トランジスタ９５０１及びトランジスタ９５０２のソース及びドレインの一方に接続されている。トランジスタ９５０１のゲートは、差動アンプ６０の非反転入力端子（＋）として機能し、トランジスタ９５０２のゲートは、差動アンプ６０の反転入力端子（−）として機能する。トランジスタ９５０３のソース及びドレインの他方は、トランジスタ９５０１のソース及びドレインの他方に接続されている。トランジスタ９５０４のソース及びドレインの他方は、トランジスタ９５０２のソース及びドレインの他方に接続されている。

出力回路６１は、ｐチャネル型のトランジスタ９５０６と、ｎチャネル型のトランジスタ９５０７と、ｐチャネル型のトランジスタ９５０８と、ｎチャネル型のトランジスタ９５０９と、ｎチャネル型のトランジスタ９５１０と、ｐチャネル型のトランジスタ９５１１と、容量素子９５１３とを有する。トランジスタ９５０１のソース及びドレインの他方の電位は、出力回路６１において増幅され、出力端子６２に供給される。

〈ＤＣＤＣコンバータの断面構造の例〉
図９に、ＤＣＤＣコンバータの断面構造の一例を示す。図９では、図１に示したトランジスタ１１、トランジスタ１８、トランジスタ１９と、図４に示したバッファ４６が有するトランジスタ６５及びトランジスタ６６の断面構造を、一例として示す。

なお、図９では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１及びトランジスタ１９が、単結晶のシリコン基板にチャネル形成領域を有するｎチャネル型のトランジスタ１８、ｐチャネル型のトランジスタ６５、及びｎチャネル型のトランジスタ６６上に形成されている場合を例示している。

トランジスタ１８、トランジスタ６５及びトランジスタ６６は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１８、トランジスタ６５及びトランジスタ６６は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ１１及びトランジスタ１９はトランジスタ１８、トランジスタ６５及びトランジスタ６６上に積層されていなくとも良く、全てのトランジスタは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ１８、トランジスタ６５及びトランジスタ６６を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン膜、非晶質シリコン膜をレーザーアニールなどの処理により結晶化させた多結晶シリコン膜、単結晶シリコンウェハに水素イオン等を注入して、その表層部を剥離して形成された単結晶シリコン膜などを用いることができる。

トランジスタ１８、トランジスタ６５及びトランジスタ６６が形成される半導体基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図９では、単結晶シリコン基板を半導体基板４００として用いる場合を例示している。

また、トランジスタ１８、トランジスタ６５及びトランジスタ６６は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図９では、トレンチ分離法を用いてトランジスタ１８、トランジスタ６５及びトランジスタ６６を電気的に分離する場合を例示している。具体的に、図９では、半導体基板４００にエッチング等によりトレンチを形成した後、酸化シリコンなどを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域４０１により、トランジスタ１８、トランジスタ６５及びトランジスタ６６を素子分離させる場合を例示している。

トランジスタ１８、トランジスタ６５及びトランジスタ６６上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、絶縁膜４１１上には、上記開口部において、トランジスタ１８、トランジスタ６５及びトランジスタ６６のソース、ドレイン、またはゲートにそれぞれ接続されている複数の導電膜が設けられている。上記複数の導電膜のうち、導電膜４１２はトランジスタ１８のゲートに接続されている。また、上記複数の導電膜のうち、導電膜４１３は、トランジスタ６５のソース及びドレインの一方と、トランジスタ６６のソース及びドレインの一方とに接続されている。

絶縁膜４１１、導電膜４１２及び導電膜４１３上には、絶縁膜４１４が設けられている。そして、絶縁膜４１４上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４１５が設けられている。絶縁膜４１５は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４１５として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等で形成された膜を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４１５として、例えば、窒化シリコン、窒化酸化シリコン等で形成された膜を用いることができる。

絶縁膜４１５上には絶縁膜４１６が設けられている。絶縁膜４１６上には、トランジスタ１９が設けられている。そして、絶縁膜４１４乃至絶縁膜４１６には開口部が設けられており、トランジスタ１９のソースまたはドレインとして機能する導電膜４１７は、上記開口部において導電膜４１２に接続されている。また、絶縁膜４１６上には、上記開口部において導電膜４１３に接続されている、導電膜４１８が設けられている。

トランジスタ１９及び導電膜４１８上には絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、トランジスタ１１が設けられている。絶縁膜４２０には開口部が設けられており、トランジスタ１１のソースまたはドレインとして機能する導電膜４２１は、上記開口部において導電膜４１８に接続されている。そして、トランジスタ１１上には絶縁膜４２２が設けられている。

〈酸化物半導体膜について〉
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

（ＣＡＡＣ−ＯＳ膜）
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

（微結晶酸化物半導体膜）
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

（非晶質酸化物半導体膜）
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の膜密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合を踏まえた、加重平均で算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリーオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

〈トランジスタの作製方法〉
次いで、図１０に示したトランジスタ３０の作製方法の一例について、図１０を用いて説明する。

基板２９上に形成された絶縁膜３１上に、２層の酸化物半導体膜を順に積層するように形成した後、２層の酸化物半導体膜を選択的にエッチングすることで、順に積層された島状の酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂを形成する（図１０（Ａ）参照）。

絶縁膜３１は、絶縁膜３１の下層に含まれる不純物が、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂと、後に形成される酸化物半導体膜３２ｃとに混入するのを防ぐ機能を有する他、酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃに酸素を供給する機能をも有する。よって、絶縁膜３１は酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどを用いることができる。絶縁膜３１は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法等により、形成することができる。

また、絶縁膜３１に、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を注入してもよい。酸素を注入することによって、絶縁膜３１に、化学量論的組成よりも多くの酸素を、含有させることができる。

また、２層の酸化物半導体膜を選択的にエッチングし、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂを形成する際、絶縁膜３１がオーバーエッチングされても良い。絶縁膜３１がオーバーエッチングされることで、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂが形成されている領域における絶縁膜３１の膜厚が、それ以外の領域における絶縁膜３１の膜厚よりも、大きくすることができる。上記構成により、Ｓ−Ｃｈａｎｎｅｌ構造を有するトランジスタ３０を、形成することができる。

なお、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂを構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じやすい。そして、電子が生じることで、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そこで、絶縁膜３１上に２層の酸化物半導体膜を形成した後、エッチングにより酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂを形成する前に、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。第１の加熱処理により、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂから水素または水分を除去し、絶縁膜３１に含まれる酸素が酸化物半導体膜に供給されることで酸素欠損を補填することができる。また、第１の加熱処理により、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂの結晶性を高めることができる。なお、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、酸性化ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。上記構成により、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂへの酸素の供給量をより高め、酸素欠損量をより減少させることができる。

なお、第１の加熱処理は、エッチングにより酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂを形成した後に、行われても良い。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。よって、水素または水分が除去され、酸素欠損が補填されることによって高純度化された酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂは、ｉ型（真性）またはｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂにチャネル形成領域を有するトランジスタ３０は、オフ電流が著しく小さく、信頼性が高い。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

次に、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｂ上に導電膜を形成した後、当該導電膜をエッチング等により所望の形状に加工することで、ソース電極またはドレイン電極としての機能を有する導電膜３３及び導電膜３４を形成する（図１０（Ｂ）参照）。導電膜３３及び導電膜３４は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニオブ等の金属材料を用いた導電膜、これら金属材料を主成分とする合金材料を用いた導電膜を用いることができる。

酸化物半導体膜３２ｂ、導電膜３３及び導電膜３４上に、後に酸化物半導体膜３２ｃとなる酸化物半導体膜３９を形成した後、後に絶縁膜３５となる絶縁膜３８を酸化物半導体膜３９上に形成する（図１０（Ｃ）参照）。酸化物半導体膜３９を形成した後、上述した第１の加熱処理と同様の条件を用いて、第２の加熱処理を行い、酸化物半導体膜３９中の水素または水分を除去しても良い。

酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。また、トランジスタ３０の電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

例えば、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜３２ａ及び酸化物半導体膜３２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜３２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜３２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、Ｉｎ−Ｇａ−Ｚｎ酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

絶縁膜３８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。

例えば、２層構造の絶縁膜３８とする場合、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした多層膜とすればよい。２層目の酸化シリコン膜は酸化窒化シリコン膜にすることができる。また、１層目の窒化シリコン膜を窒化酸化シリコン膜とすることができる。

酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、電子スピン共鳴にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰酸素を有する酸化シリコン膜を用いると好ましい。窒化シリコン膜は水素及びアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて測定すればよい。

なお、特定の材料を絶縁膜３８に用いて、絶縁膜３８に電子を捕獲させることで、トランジスタ３０の閾値電圧をプラス方向へシフトさせることができる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、絶縁膜３８の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置またはＤＣＤＣコンバータの使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、後に形成される導電膜３６の電位が導電膜３３及び導電膜３４の電位よりも高い状態を、１秒以上、代表的には１分以上維持することで、酸化物半導体膜３２ａ乃至酸化物半導体膜３２ｃから導電膜３６に移動した電子の一部が、上記電子捕獲準位に捕獲される。

このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタ３０は、閾値電圧がプラス側にシフトする。そして、絶縁膜３８に捕獲される電子の量を、導電膜３６の電位の値によって制御することで、閾値電圧のシフト量を制御することができる。絶縁膜３８に電子を捕獲せしめる処理は、トランジスタ３０の作成行程中に行うことができる。

上記処理は、例えば、トランジスタ３０の導電膜３３及び導電膜３４に接続される配線の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前の、いずれかの段階で行うことができる。いずれの場合にも、上記処理を行った後に、１時間以上、トランジスタ３０を１２５℃以上の温度のもとに晒さないことが好ましい。

次いで、絶縁膜３８上に、スパッタリング法などにより導電膜を形成した後、当該導電膜と、絶縁膜３８と、酸化物半導体膜３９とをエッチング等により所望の形状に加工することで、導電膜３６と、島状の絶縁膜３５と、島状の酸化物半導体膜３２ｃとを形成する。導電膜３６としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステン、またはこれらを主成分とする合金材料を用いることができる。

以上の工程により、図１０に示すトランジスタ３０を作製することができる。

トランジスタ３０を形成した後、絶縁膜３５、及び導電膜３６上に、絶縁膜を形成することが望ましい。当該絶縁膜としては、酸素の拡散または移動が少ない材料を用いると良い。また、上記絶縁膜は、水素の含有量が少ない材料を用いると良い。絶縁膜中の水素の含有量は、好ましくは５×１０^１９ｃｍ^−３未満、さらに好ましくは５×１０^１８ｃｍ^−３未満とする。絶縁膜中の水素の含有量を上記数値とすることによって、トランジスタ３０のオフ電流を低くすることができる。

例えば、絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜を用いるとよい。また、絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。特に、絶縁膜は、スパッタリング法を用いて窒化シリコン膜を形成すると、膜中の水、水素の含有量が少ないため、好ましい。

〈ＤＣＤＣコンバータの構成例２〉
本発明の一態様に係るＤＣＤＣコンバータは、入力電位に対して高い出力電位が得られる昇圧型であっても良いし、入力電位に対して低い出力電位が得られる降圧型であっても良い。

図１１（Ａ）に、本発明の一態様に係る、降圧型のＤＣＤＣコンバータ１０の構成例を示す。図１１（Ａ）に示すＤＣＤＣコンバータ１０は、平滑化回路１２がダイオード１３０、コイル１３１、容量素子１３２を有する。また、図１１（Ａ）に示すＤＣＤＣコンバータ１０は、入力電位の与えられる入力端子ＩＮ１と、基準電位の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。

トランジスタ１１は、入力端子ＩＮ１とダイオード１３０の陰極との間の接続を制御している。具体的に、トランジスタ１１は、そのソース及びドレインの一方が入力端子ＩＮ１に接続されており、そのソース及びドレインの他方がダイオード１３０の陰極に接続されている。コイル１３１が有する一対の端子は、一方がダイオード１３０の陰極に接続され、他方がＤＣＤＣコンバータ１０の出力端子ＯＵＴ１に接続されている。入力端子ＩＮ２は、ダイオード１３０の陽極と出力端子ＯＵＴ２に接続されている。容量素子１３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続され、他方が出力端子ＯＵＴ２に接続されている。

図１１（Ａ）に示すＤＣＤＣコンバータ１０では、トランジスタ１１がオンになると、入力端子ＩＮ１と出力端子ＯＵＴ１との間に電圧が生じるので、コイル１３１に電流が流れる。コイル１３１には、自己誘導により電流の流れとは逆向きの起電力が生じる。そのため、出力端子ＯＵＴ１には、入力端子ＩＮ１に与えられる入力電位を降下させることで得られる電位が与えられる。すなわち、容量素子１３２が有する一対の電極間には、入力端子ＩＮ２から与えられる基準電位と、入力電位を降下させることで得られる電位との差分に相当する電圧が、与えられる。

次いで、トランジスタ１１がオフになると、入力端子ＩＮ１と出力端子ＯＵＴ１の間に形成されていた電流の経路が遮断される。コイル１３１では、上記電流の変化を妨げる方向、すなわち、トランジスタ１１がオンのときに生じた起電力とは逆の方向の起電力が生じる。そのため、コイル１３１を流れる電流は、上記起電力によって生じた電圧により、維持される。すなわち、トランジスタ１１がオフのときには、入力端子ＩＮ２または出力端子ＯＵＴ２と、出力端子ＯＵＴ１の間にコイル１３１とダイオード１３０を介した電流の経路が形成される。よって、容量素子１３２が有する一対の電極間に与えられている電圧は、ある程度保持される。

なお、容量素子１３２が有する一方の電極の電位は、出力端子ＯＵＴ１から出力される出力電位に相当する。上記動作において、トランジスタ１１がオンである期間の比率が高いほど、容量素子１３２に保持される電圧は基準電位と入力電位の差分に近くなる。よって、入力電位により近い高さの出力電位が得られるように、降下させることができる。逆に、トランジスタ１１がオフである期間の比率が高いほど、容量素子１３２が有する一方の電極の電位は、基準電位との差分が小さくなる。よって、基準電位により近い高さの出力電位が得られるように、降下させることができる。

次いで、図１１（Ｂ）に、本発明の一態様に係る、昇圧型のＤＣＤＣコンバータ１０の構成例を示す。

図１１（Ｂ）に示すＤＣＤＣコンバータ１０は、平滑化回路１２がダイオード１３０、コイル１３１、容量素子１３２を有する。また、図１１（Ｂ）に示すＤＣＤＣコンバータ１０は、入力電位の与えられる入力端子ＩＮ１と、基準電位の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。

コイル１３１が有する一対の端子は、一方が入力端子ＩＮ１に接続され、他方がダイオード１３０の陽極に接続されている。トランジスタ１１は、上記コイル１３１とダイオード１３０の間のノードと、入力端子ＩＮ２または出力端子ＯＵＴ２との間の接続を制御している。具体的に、トランジスタ１１は、そのソース及びドレインの一方がコイル１３１とダイオード１３０間のノードに接続されており、そのソース及びドレインの他方が入力端子ＩＮ２及び出力端子ＯＵＴ２に接続されている。また、ダイオード１３０の陰極は出力端子ＯＵＴ１に接続されている。容量素子１３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続され、他方が出力端子ＯＵＴ２に接続されている。

図１１（Ｂ）に示すＤＣＤＣコンバータ１０では、トランジスタ１１がオンになると、入力端子ＩＮ１と入力端子ＩＮ２の間に生じる電圧により、コイル１３１に電流が流れる。コイル１３１には、自己誘導により電流の流れとは逆向きの起電力が生じるため、上記電流は徐々に上昇する。

次いで、トランジスタ１１がオフになると、入力端子ＩＮ１と入力端子ＩＮ２の間に形成されていた電流の経路が遮断される。コイル１３１では、上記電流の変化を妨げる方向、すなわち、トランジスタ１１がオンのときに生じた起電力とは逆の方向の起電力が生じる。そのため、コイル１３１が有する一対の端子間には、トランジスタ１１がオンのときにコイル１３１に流れていた電流に準じた大きさの電圧が生じる。そして、コイル１３１を流れる電流は、端子間に生じた電圧によって維持される。すなわち、トランジスタ１１がオフのときには、入力端子ＩＮ１と出力端子ＯＵＴ１の間に、コイル１３１とダイオード１３０を介した電流の経路が形成される。このとき、出力端子ＯＵＴ１には、入力端子ＩＮ１に与えられている入力電位に、コイル１３１の端子間に生じた電圧が加算された電位が与えられ、この電位が出力電位としてＤＣＤＣコンバータ１０から出力される。上記出力端子ＯＵＴ１の電位と、基準電位との差分に相当する電圧は、容量素子１３２の電極間において保持される。

上記動作において、トランジスタ１１がオンである期間の比率が高いと、コイル１３１に流れる電流が高くなる。そのため、トランジスタ１１がオフになったときにコイル１３１の端子間に生じる電圧が大きくなるので、出力電位と入力電位の差が大きくなるように上昇させることができる。逆に、トランジスタ１１がオフである期間の比率が高いほど、コイル１３１に流れる電流は低くなる。そのため、トランジスタ１１がオフになったときにコイル１３１の端子間に生じる電圧が小さくなるので、出力電位と入力電位の差が小さくなるように上昇させることができる。

次いで、図１２（Ａ）に、本発明の一態様に係る、フライバック式のＤＣＤＣコンバータ１０の構成例を示す。図１２（Ａ）に示すＤＣＤＣコンバータ１０は、平滑化回路１２がダイオード１３０、容量素子１３２、トランス１３３を有する。また、図１２（Ａ）に示すＤＣＤＣコンバータ１０は、入力電位の与えられる入力端子ＩＮ１と、基準電位の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。

トランス１３３は、その中心に共通のコアが設けられた、一次コイルと二次コイルを有している。トランジスタ１１は、入力端子ＩＮ２と、トランス１３３の一次コイルが有する一方の端子との、間の接続を制御している。具体的に、トランジスタ１１は、そのソース及びドレインの一方が入力端子ＩＮ２に接続されており、そのソース及びドレインの他方が、トランス１３３の一次コイルが有する一方の端子に接続されている。また、トランス１３３の一次コイルが有する他方の端子は、入力端子ＩＮ１に接続されている。

また、トランス１３３が有する二次コイルは、一対の端子のいずれか一方がダイオード１３０の陽極に接続されており、他方の端子が出力端子ＯＵＴ２に接続されている。ダイオード１３０の陰極は、出力端子ＯＵＴ１に接続されている。容量素子１３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続されており、他方が出力端子ＯＵＴ２に接続されている。

また、図１２（Ｂ）に、本発明の一態様に係る、フォワード式のＤＣＤＣコンバータ１０の構成例を示す。図１２（Ｂ）に示すＤＣＤＣコンバータ１０は、平滑化回路１２がダイオード１３０、ダイオード１３４、コイル１３１、容量素子１３２、トランス１３５を有する。また、図１２（Ｂ）に示すＤＣＤＣコンバータ１０は、入力電位の与えられる入力端子ＩＮ１と、基準電位の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。

トランス１３５は、図１２（Ａ）に示したトランス１３３と同様に、その中心に共通のコアが設けられた、一次コイルと二次コイルを有している。ただし、トランス１３３は、一次コイルと二次コイルの巻き始めの位置が逆側に配置されているのに対し、トランス１３５は、一次コイルと二次コイルの巻き始めの位置が同じ側に配置されている。

トランジスタ１１は、入力端子ＩＮ２と、トランス１３５の一次コイルが有する一方の端子との、間の接続を制御している。具体的に、トランジスタ１１は、そのソース及びドレインの一方が入力端子ＩＮ２に接続されており、そのソース及びドレインの他方が、トランス１３５の一次コイルが有する一方の端子に接続されている。また、トランス１３５の一次コイルが有する他方の端子は、入力端子ＩＮ１に接続されている。

また、トランス１３５が有する二次コイルは、一対の端子のいずれか一方がダイオード１３０の陽極に接続されており、他方の端子が出力端子ＯＵＴ２に接続されている。ダイオード１３０の陰極は、ダイオード１３４の陰極及びコイル１３１の一方の端子に接続されている。ダイオード１３４の陽極は、出力端子ＯＵＴ２に接続されている。コイル１３１の他方の端子は、出力端子ＯＵＴ１に接続されている。容量素子１３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続されており、他方が出力端子ＯＵＴ２に接続されている。

図１３（Ａ）に、半導体装置の一つである発光装置の一形態を示す。図１３（Ａ）に示す発光装置は、交流電源３０１と、スイッチ３０２と、整流回路３０３と、ＤＣＤＣコンバータ１０と、発光素子３０４とを有している。整流回路３０３及びＤＣＤＣコンバータ１０が、電源回路を構成している。

具体的に、図１３（Ａ）に示す発光装置では、交流電源３０１からの交流電圧が、スイッチ３０２を介して整流回路３０３に与えられ、整流される。整流されることで得られた直流電圧は、ＤＣＤＣコンバータ１０に入力され、その大きさが調整されて出力される。ＤＣＤＣコンバータ１０の詳しい構成及び動作については、上記実施の形態を参照することができる。

そして、ＤＣＤＣコンバータ１０から出力された電圧が、発光素子３０４に与えられることで、発光素子３０４は発光する。発光素子３０４には、発光ダイオード、有機発光素子など、様々な光源を用いることができる。

なお、図１３（Ａ）では、電源として交流電源３０１を用いている発光装置の構成を示しているが、本発明はこの構成に限定されない。電源として交流電源ではなく直流電源を用いていても良い。ただし、直流電源を用いる場合は、整流回路３０３を設けなくとも良い。

また、図１３（Ａ）では、電源である交流電源３０１を有している発光装置の構成を示しているが、本発明の一態様に係る発光装置は、必ずしも電源をその構成要素に含める必要はない。

図１３（Ｂ）に、半導体装置の一つである、太陽電池の一形態を示す。

図１３（Ｂ）に示す太陽電池は、フォトダイオード３５０と、スイッチ３５１と、容量素子３５２と、ＤＣＤＣコンバータ１０と、パルス幅変調回路３５３と、インバータ３５４と、バンドパスフィルタ３５５とを有している。

具体的に、図１３（Ｂ）に示す太陽電池では、フォトダイオード３５０に光が照射されると電圧が生じる。上記電圧は、容量素子３５２において平滑化された後、スイッチ３５１を介して、ＤＣＤＣコンバータ１０に入力される。なお、容量素子３５２を設けることで、スイッチ３５１のスイッチングによって生じるパルス状の電流が、フォトダイオード３５０に流れ込むのを防ぐことができる。

そして、ＤＣＤＣコンバータ１０に入力された電圧は、ＤＣＤＣコンバータ１０においてその大きさが調整されてから、出力される。ＤＣＤＣコンバータ１０の詳しい構成及び動作については、上記実施の形態を参照することができる。

ＤＣＤＣコンバータ１０の出力端子ＯＵＴ１及び出力端子ＯＵＴ２から出力された電圧は直流電圧である。インバータ３５４は、ＤＣＤＣコンバータ１０から出力された直流電圧を交流電圧に変換し、出力する。図１３（Ｂ）では、インバータ３５４が４つのトランジスタ３５６乃至トランジスタ３５９と、４つのダイオード３６０乃至ダイオード３６３とで構成されている例を示している。

具体的に、トランジスタ３５６は、そのソース又はドレインの一方がＤＣＤＣコンバータ１０の出力端子ＯＵＴ１に接続されており、そのソース又はドレインの他方がトランジスタ３５７のソース又はドレインの一方に接続されている。トランジスタ３５７のソース又はドレインの他方は、ＤＣＤＣコンバータ１０の出力端子ＯＵＴ２に接続されている。トランジスタ３５８は、そのソース又はドレインの一方がＤＣＤＣコンバータ１０の出力端子ＯＵＴ１に接続されており、そのソース又はドレインの他方がトランジスタ３５９のソース又はドレインの一方に接続されている。トランジスタ３５９のソース又はドレインの他方は、ＤＣＤＣコンバータ１０の出力端子ＯＵＴ２に接続されている。ダイオード３６０乃至ダイオード３６３は、トランジスタ３５６乃至トランジスタ３５９と、それぞれ並列に接続されている。具体的には、トランジスタ３５６乃至トランジスタ３５９のソース又はドレインの一方にダイオード３６０乃至ダイオード３６３の陽極がそれぞれ接続され、トランジスタ３５６乃至トランジスタ３５９のソース又はドレインの他方にダイオード３６０乃至ダイオード３６３の陰極がそれぞれ接続されている。

また、パルス幅変調回路３５３には、ＤＣＤＣコンバータ１０から出力された電圧が与えられている。パルス幅変調回路３５３は、上記電圧が与えられることで動作し、トランジスタ３５６乃至トランジスタ３５９のスイッチングを制御する信号を生成する。

パルス幅変調回路３５３からの上記信号に従ってトランジスタ３５６乃至トランジスタ３５９がスイッチングを行うことで、インバータ３５４が有する、トランジスタ３５６のソース又はドレインの他方とトランジスタ３５７のソース又はドレインの一方が接続されているノードと、トランジスタ３５８のソース又はドレインの他方とトランジスタ３５９のソース又はドレインの一方が接続されているノードとから、ＰＷＭ波形を有する交流電圧が出力される。

そして、バンドパスフィルタ３５５を用いて、インバータ３５４から出力された交流の電圧の高周波成分を除去することで、正弦波を有する交流電圧を得ることができる。

〈電子機器〉
本発明の一態様に係るＤＣＤＣコンバータ、または半導体装置を用いることで、低消費電力の電子機器を実現することができる。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係るＤＣＤＣコンバータ、半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。

本発明の一態様に係るＤＣＤＣコンバータ或いは半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係るＤＣＤＣコンバータ或いは半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示す。

図１４（Ａ）に示す表示装置は、筐体５００１、表示部５００２、支持台５００３等を有する。本発明の一態様に係るＤＣＤＣコンバータは、表示装置の駆動を制御するための集積回路に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図１４（Ｂ）に示す携帯型ゲーム機は、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタイラス５３０８等を有する。本発明の一態様に係るＤＣＤＣコンバータは、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。なお、図１４（Ｂ）に示した携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１４（Ｃ）に示す表示装置は、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様に係るＤＣＤＣコンバータは、表示装置の駆動を制御するための集積回路に用いることができる。なお、本発明の一態様に係るＤＣＤＣコンバータに可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された表示部５７０２に、当該ＤＣＤＣコンバータを用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。

図１４（Ｄ）に示す携帯電話は、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。本発明の一態様に係るＤＣＤＣコンバータは、携帯電話の駆動を制御するための集積回路に用いることができる。また、本発明の一態様に係るＤＣＤＣコンバータを、可撓性を有する基板に形成した場合、図１４（Ｄ）に示すような曲面を有する表示部５９０２に当該ＤＣＤＣコンバータを適用することが可能である。

図１４（Ｅ）に示す卓上型の照明装置は、筐体７０７１、光源７０７２、支持台７０７３等を有する。本発明の一態様に係るＤＣＤＣコンバータは、照明装置の駆動を制御するための集積回路に用いることができる。また、本発明の一態様に係る半導体装置の一つである発光装置は、光源７０７２とその動作を制御する駆動回路に用いることができる。本発明の一態様に係るＤＣＤＣコンバータまたは半導体装置を用いることで、消費電力の低い照明装置を提供することができる。

図１４（Ｆ）に示す据え付け型の照明装置は、筐体７０８１、光源７０８２等を有する。本発明の一態様に係るＤＣＤＣコンバータは、照明装置の駆動を制御するための集積回路に用いることができる。また、本発明の一態様に係る半導体装置の一つである発光装置は、光源７０８２とその動作を制御する駆動回路に用いることができる。本発明の一態様に係るＤＣＤＣコンバータまたは半導体装置を用いることで、消費電力の低い照明装置を提供することができる。

１０ ＤＣＤＣコンバータ
１１ トランジスタ
１２ 平滑化回路
１３ 制御回路
１４ オペアンプ
１５ バイアス回路
１５ａ バイアス回路
１５ｂ バイアス回路
１６ 保持回路
１６ａ 保持回路
１６ｂ 保持回路
１７ 電流源
１８ トランジスタ
１９ トランジスタ
２０ 容量素子
２９ 基板
３０ トランジスタ
３１ 絶縁膜
３２ａ 酸化物半導体膜
３２ｂ 酸化物半導体膜
３２ｃ 酸化物半導体膜
３３ 導電膜
３４ 導電膜
３５ 絶縁膜
３６ 導電膜
３８ 絶縁膜
３９ 酸化物半導体膜
４０ 分圧回路
４１ 抵抗素子
４１ａ 抵抗素子
４１ｂ 抵抗素子
４２ 誤差増幅器
４３ 位相補償回路
４４ コンパレータ
４５ 三角波発振器
４６ バッファ
４８ トランジスタ
４９ 電流源
５０ 配線
５１ トランジスタ
５２ スイッチング素子
５２ｔ トランジスタ
５３ 配線
５４ トランジスタ
５５ 抵抗素子
５６ オペアンプ
６０ 差動アンプ
６１ 出力回路
６２ 出力端子
６５ トランジスタ
６６ トランジスタ
１３０ ダイオード
１３１ コイル
１３２ 容量素子
１３３ トランス
１３４ ダイオード
１３５ トランス
３０１ 交流電源
３０２ スイッチ
３０３ 整流回路
３０４ 発光素子
３５０ フォトダイオード
３５１ スイッチ
３５２ 容量素子
３５３ パルス幅変調回路
３５４ インバータ
３５５ バンドパスフィルタ
３５６ トランジスタ
３５７ トランジスタ
３５８ トランジスタ
３５９ トランジスタ
３６０ ダイオード
３６３ ダイオード
４００ 半導体基板
４０１ 素子分離領域
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 絶縁膜
４１５ 絶縁膜
４１６ 絶縁膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 導電膜
４２２ 絶縁膜
５００１ 筐体
５００２ 表示部
５００３ 支持台
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク
７０７１ 筐体
７０７２ 光源
７０７３ 支持台
７０８１ 筐体
７０８２ 光源
９５０１ トランジスタ
９５０２ トランジスタ
９５０３ トランジスタ
９５０４ トランジスタ
９５０５ トランジスタ
９５０６ トランジスタ
９５０７ トランジスタ
９５０８ トランジスタ
９５０９ トランジスタ
９５１０ トランジスタ
９５１１ トランジスタ
９５１２ トランジスタ
９５１３ 容量素子
９５１４ トランジスタ
９５１５ トランジスタ
９５１６ 電流源
９５１７ 配線
９５２０ 配線

Claims (4)

1. スイッチング素子と、
   制御回路と、
   前記スイッチング素子を介して入力された電位を平滑化する機能を有する第１回路と、を有するＤＣＤＣコンバータであり、
   前記制御回路は、オペアンプと、バイアス回路と、第２回路と、を有し、
   前記オペアンプは、前記スイッチング素子のスイッチングを制御する信号を生成する機能を有し、
   前記バイアス回路は、前記オペアンプが有する電流源に供給するバイアス電位を生成する機能を有し、
   前記第２回路は、第１トランジスタと、容量素子と、を有し、
   前記第１トランジスタは、前記バイアス電位を前記容量素子に供給する機能と、前記バイアス電位を前記電流源に供給する機能と、を有し、
   前記第１トランジスタは、前記容量素子において前記バイアス電位を保持する機能と、前記バイアス電位の前記電流源への供給を保持する機能と、を有し、
   前記スイッチング素子は、第２トランジスタを有し、
   前記第１トランジスタは、第１酸化物半導体膜を有し、
   前記第２トランジスタは、第２酸化物半導体膜を有し、
   前記第１酸化物半導体膜及び前記第２酸化物半導体膜は、それぞれ、Ｉｎ、Ｍ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）、及びＺｎを含み、
   前記Ｍの原子数に対する前記Ｉｎの原子数の割合は、前記第１酸化物半導体膜よりも、前記第２酸化物半導体膜の方が大きいＤＣＤＣコンバータ。
2. スイッチング素子と、
   制御回路と、
   前記スイッチング素子を介して入力された電位を平滑化する機能を有する第１回路と、を有するＤＣＤＣコンバータであり、
   前記制御回路は、オペアンプと、バイアス回路と、第２回路と、を有し、
   前記オペアンプは、前記スイッチング素子のスイッチングを制御する信号を生成する機能を有し、
   前記バイアス回路は、前記オペアンプが有する電流源に供給するバイアス電位を生成する機能を有し、
   前記第２回路は、第１トランジスタと、容量素子と、を有し、
   前記第１トランジスタは、前記バイアス電位を前記容量素子に供給する機能と、前記バイアス電位を前記電流源に供給する機能と、を有し、
   前記第１トランジスタは、前記容量素子において前記バイアス電位を保持する機能と、前記バイアス電位の前記電流源への供給を保持する機能と、を有し、
   前記スイッチング素子は、第２トランジスタを有し、
   前記第１トランジスタは、第１酸化物半導体膜と、前記第１酸化物半導体膜を介して重なる一対の第１ゲート電極と、を有し、
   前記第２トランジスタは、第２酸化物半導体膜と、前記第２酸化物半導体膜を介して重なる一対の第２ゲート電極と、を有し、
   前記一対の第１ゲート電極の一方には前記信号が供給され、前記一対の第１ゲート電極の他方には前記バイアス電位よりも低い電位が供給され、
   前記一対の第２ゲート電極は、電気的に接続され、
   前記第１酸化物半導体膜及び前記第２酸化物半導体膜は、それぞれ、Ｉｎ、Ｍ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）、及びＺｎを含むＤＣＤＣコンバータ。
3. スイッチング素子と、
   制御回路と、
   前記スイッチング素子を介して入力された電位を平滑化する機能を有する第１回路と、を有するＤＣＤＣコンバータであり、
   前記制御回路は、オペアンプと、バイアス回路と、第２回路と、を有し、
   前記オペアンプは、前記スイッチング素子のスイッチングを制御する信号を生成する機能を有し、
   前記バイアス回路は、前記オペアンプが有する電流源に供給するバイアス電位を生成する機能を有し、
   前記第２回路は、第１トランジスタと、容量素子と、を有し、
   前記第１トランジスタは、前記バイアス電位を前記容量素子に供給する機能と、前記バイアス電位を前記電流源に供給する機能と、を有し、
   前記第１トランジスタは、前記容量素子において前記バイアス電位を保持する機能と、前記バイアス電位の前記電流源への供給を保持する機能と、を有し、
   前記スイッチング素子は、第２トランジスタを有し、
   前記第１トランジスタは、第１酸化物半導体膜を有し、
   前記第２トランジスタは、第２酸化物半導体膜を有し、
   前記第１酸化物半導体膜は、Ｉｎ、Ｍ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）、及びＺｎを含み、
   前記第２酸化物半導体膜は、Ｉｎ及びＺｎの少なくとも一を含むＤＣＤＣコンバータ。
4. 請求項１乃至請求項３のいずれか１項に記載のＤＣＤＣコンバータを有する半導体装置。

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