JP4882353B2

JP4882353B2 - パルス幅変調増幅器

Info

Publication number: JP4882353B2
Application number: JP2005345235A
Authority: JP
Inventors: 守人森島
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-12-28
Filing date: 2005-11-30
Publication date: 2012-02-22
Anticipated expiration: 2025-11-30
Also published as: JP2006211647A; US20060140090A1; US7656946B2

Description

本発明は、入力されるＰＣＭ（Pulse Code Moduration）データをＰＷＭ（Pulse Width Moduration）信号に変換し、増幅して出力するパルス幅変調増幅器に係り、特に、出力ノイズの低減を図ったパルス幅変調増幅器に関する。

この種のパルス幅変調増幅器においては、出力ノイズを低減するためのフィードバック処理が行いにくく、このフィードバック処理を行わないとマスタークロックのジッタがそのまま出力ノイズとして表れてしまう。そこで、従来のパルス幅変調増幅器においては、特許文献１に記載されるように、パルス幅変調増幅器の出力をローパスフィルタを通したアナログ出力信号を、Ａ／Ｄ変換器によってディジタルデータに変換し、入力側へフィードバックするという処理が行われた。
しかしながら、このような処理は、Ａ／Ｄ変換器を必要とすることから部品点数が多くなり、回路が複雑、かつ高価になる欠点があった。

他方、従来、入力されるＰＣＭデータをアナログ信号に変換した後、ＰＷＭ信号に変換するアンプも実用化されている。そして、このアンプの場合はアナログ処理であるので、出力のフィードバックを容易に行うことができる。しかしながら、ＰＷＭの処理をアナログ処理によって行う場合、半導体プロセスの微細化に追従できない問題があった。
なお、パルス幅変調増幅器についての従来文献として特許文献２が知られている。
特開昭59-183510号公報実公平3-36099号公報

本発明は上記事情を考慮してなされたもので、その目的は、フィードバック処理を行わず、アナログ処理も行わず、ディジタル信号処理のみでノイズ低減を行うことにより、安価に構成できると共に高品位な出力を得ることができるパルス幅変調増幅器を提供することにある。

請求項１に記載の発明は、入力されるディジタルデータの絶対値を出力する絶対値出力手段と、前記絶対値出力手段から出力される絶対値データに対応する周期データを出力する周期データ出力手段と、前記周期データに対応する周期を有し、この周期内において信号レベルが逐次増加するキャリア信号を作成するキャリア作成手段と、前記ディジタルデータを前記キャリア信号に基づいてパルス幅変調信号に変換する変換手段と、を具備し、
前記変換手段は、
ｙ／（Ｈ＋Ｘabs）＝（Ｈ±Ｘabs）／２Ｈ
但し、Ｈ：ディジタルデータの最大値
Ｘabs：ディジタルデータの絶対値
なる式に基づいてパルス幅変調信号のパルス幅ｙを決定することを特徴とする。
請求項２に記載の発明は、請求項１に記載のパルス幅変調増幅器において、マスタークロックを生成するマスタークロック発生手段をさらに有し、前記周期データ出力手段は、前記絶対値データに所定の定数を加算し、前記周期データとし、前記キャリア作成手段は、前記周期データを前記マスタークロックの周波数により除算して、前記キャリア信号の周期を求めることを特徴とする。

この発明によれば、フィードバック処理を行わず、アナログ処理も行わず、ディジタル信号処理のみでノイズ低減を行うことができ、これにより、安価に構成できると共に、高品位で高効率な出力を得ることができる効果が得られる。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるパルス幅変調増幅器の構成を示すブロック図である。パルス幅変調増幅器は入力信号（ディジタル）を、パルス幅変調された信号に変換し増幅して出力する回路である。図１において、符号１はＰＣＭ楽音データが入力される入力端子、２は補正回路である。この補正回路２は、ＰＷＭの歪を補正する補正回路、ｆ特（周波数特性）補正回路、量子化ノイズを抑制するΔΣ補正回路からなる補正回路であり、従来から公知の回路である。３はエンベロープ検出回路であり、入力端子１に加えられるＰＣＭ楽音データのエンベロープを検出し、レベル検出回路４へ出力する。図２はＰＣＭ楽音データとそのエンベロープを示す図であり、この図において、点Ｐ１〜Ｐ３はＰＣＭ楽音データの例を示しており、エンベロープ検出回路３はこれらのデータＰ１〜Ｐ３のエンベロープＥを検出してレベル検出回路４へ出力する。なお、ＰＣＭ楽音データはディジタルデータであり、一定時間間隔で順次入力端子１へ加えられる。点Ｐ１〜Ｐ３はＰＣＭ楽音データの入力端子へ加えられるタイミング（横軸）および楽音データのレベル（縦軸）を示している。

レベル検出回路４はエンベロープ検出回路３から出力されるエンベロープの、図２に示すパルスＴｐにおけるレベル（Level１〜Level３）を検出し、サンプリング変換回路５へ出力する。なお、パルスＴｐについては後に説明する。サンプリング変換回路５はＰＷＭキャリア信号Ｐｃｔ（図２参照）の周波数（サンプリング周波数）を変換する回路であり、上述したレベル検出回路４の出力が加えられるレベル→サンプリング周波数変換回路６と、ＰＷＭキャリア作成回路７と、補間演算回路８とから構成されている。レベル→サンプリング周波数変換回路６は、レベル検出回路４から出力されたレベルをサンプリング周波数を示す周波数データＤｆに変換し、ＰＷＭキャリア作成回路７へ出力する。この場合、レベル検出回路４の出力レベルが大であるほど周波数データＤｆは小となり、レベル検出回路４の出力レベルが小になるほど周波数データＤｆは大となる。すなわち、入力端子１のＰＣＭ楽音データが大であれば（ＰＣＭ楽音データのディジタル値が大であれば）周波数データＤｆが小となり、ＰＣＭ楽音データが０に近づくほど（ＰＣＭ楽音データのディジタル値が０に近づくほど）周波数データＤｆが大となる。なお、レベル→周波数データの変換は変換テーブルで行ってもよく、あるいは、所定の一次式による反比例演算で行ってもよい。また、周波数データではなく、周期のデータとしてもよい。この場合、入力レベルが大きいと周期も大きくなる。

ＰＷＭキャリア作成回路７は、周波数データＤｆに対応する周波数のパルス信号Ｔｐ（図２参照）をマスタークロック発生回路９から出力されるマスタークロックΦｐに基づいて生成し、補間演算回路８へ出力する。また、このＰＷＭキャリア作成回路７は、パルス信号Ｔｐと同一周期の鋸歯状に変化するＰＷＭキャリアデータＰｃｔ（図２）を生成し、ＰＷＭ回路１０へ出力する。ここで、ＰＷＭキャリアデータＰｃｔは、パルス信号Ｔｐの立ち上がりにおいて、”０”となり、以後、一定の差分で順次直線的に増加する周期的なデータである。なお、図２においてはＰＷＭキャリアデータＰｃｔの変化をアナログ波形で示している。また、ＰＷＭキャリアデータＰｃｔは鋸歯状波ではなく、三角波でもよい。

上述したように、ＰＷＭキャリアデータＰｃｔの周波数（サンプリング周波数）は、周波数データＤｆによって決まる周波数であり、具体的には、周波数データＤｆが大であるほどサンプリング周波数が大となり、周波数データＤｆが小になると、サンプリング周波数が小となる。すなわち、入力端子１のＰＣＭ楽音データのレベルが大の時は周波数データＤｆが小となることからサンプリング周波数が小となり、逆に、ＰＣＭ楽音データのレベルが小の時は周波数データＤｆが大となることからサンプリング周波数が大となる。

補間演算回路８は、例えばＦＩＲフィルタによって構成される回路であり、補正回路２から出力されるＰＣＭ楽音データに基づく補間演算によって、パルス信号Ｔｐのタイミングにおける楽音データを求め、ＰＷＭ回路１０へ出力する。すなわち、図２に示すように、ＰＣＭ楽音データＰ１、Ｐ２、Ｐ３が入力端子１へ加えられるタイミングと、パルス信号Ｔｐのタイミングは一致していない。そこで、補間演算回路８は、直線補間（バイ−リニア）演算、線形補間演算、ポリフェース補間演算、スプライン補間演算等によってパルス信号Ｔｐのタイミングにおける楽音データを演算し、ＰＷＭ回路１０へ出力する。

ＰＷＭ回路１０は、補間演算回路８から出力される楽音データに対応するパルス幅を有するＰＷＭ信号ＳｐをＰＷＭキャリアデータＰｃｔに基づいて生成し出力する。すなわち、例えば、図２に示す時刻ｔ１において、補間演算回路８からデータLevel１が出力されたとする。ＰＷＭ回路１０は、時刻ｔ１においてＰＷＭ信号Ｓｐを立ち上げ、以後、ＰＷＭキャリアデータＰｃｔとデータLevel１とを逐次比較し、ＰＷＭキャリアデータＰｃｔがデータLevel１に一致し、あるいは、越えた時点においてＰＷＭ信号Ｓｐを立ち下げる。次に、時刻ｔ２において補間演算回路８からデータLevel２が出力されたとすると、ＰＷＭ回路１０は、時刻ｔ２においてＰＷＭ信号Ｓｐを再び立ち上げ、以後、ＰＷＭキャリアデータＰｃｔとデータLevel２とを逐次比較し、ＰＷＭキャリアデータＰｃｔがデータLevel２に一致し、あるいは、越えたた時点においてＰＷＭ信号Ｓｐを立ち下げる。以下、同様の動作が繰り返され、これにより、補間演算回路８から出力される楽音データLevel１、Level２、Level３・・・に対応するパルス幅Ｔ１、Ｔ２、Ｔ３・・・を有するＰＷＭ信号ＳｐがＰＷＭ回路１０から出力される。そして、ＰＷＭ回路１０から出力されたＰＷＭ信号Ｓｐは増幅器１１によって増幅され、ローパスフィルタ１２を通してアナログ信号に変換され、スピーカ等の負荷１４へ加えられる。

なお、上記説明においては、エンベロープ波形のレベルと補間演算回路８の出力データを同じデータ（Level１〜３）として説明したが、実際は補間の方法にもよるが僅かに異なったデータとなる。

以上説明したように、上記実施形態によるパルス幅変調増幅器においては、入力されるＰＣＭ楽音データのエンベロープのレベルに基づいてパルス信号ＴｐおよびＰＷＭキャリアデータＰｃｔのサンプリング周波数が決められ、入力されるＰＣＭ楽音データのレベルが大の時はサンプリング周波数が小となり、ＰＣＭ楽音データのレベルが小の時はサンプリング周波数が大となる。

ところで、通常、ローパスフィルタ１２のカットオフ周波数は、図３に示すように、サンプリング周波数より低く設定され、これにより、ＰＷＭキャリアに付随するジッタによるノイズを減衰させている。このノイズの低減は、図からも明らかなように、サンプリング周波数が高いほど効果的である。しかし、キャリアのサンプリング周波数を高くすると、出力ドライバの駆動電圧が高いため十分に駆動できず、効率も悪化する。そこで、この実施形態においては、入力ＰＣＭ楽音データのレベルが小の時にはキャリアのサンプリング周波数を高くしてノイズ成分を減衰させ、一方、入力ＰＣＭ楽音データのレベルが大の時には、ノイズの影響が小さいことからキャリアのサンプリング周波数を低くして効率を上げるようにしている。

次に、上記実施形態の変形例を説明する。
図４に示すように、入力されるＰＣＭ楽音データが小さくなった場合、例えば、上位８ビットが符号情報のみとなり、しばらく経過した場合に、ＰＷＭキャリアのサンプリング周波数を２倍に変更する。入力のＰＣＭ楽音データが再び大きくなった場合は、即刻サンプリング周波数を元に戻す。このように、この変形例では、２段階でサンプリング周波数を制御する。

通常、入力ＰＣＭ楽音データのサンプリングと、ＰＷＭキャリアのサンプリングの周波数は等しく同期している。この変形例では、入力ＰＣＭ楽音データが低レベルの時にキャリアのサンプリング周波数を２逓倍とする。この時、不足データを補うために、ＰＷＭ回路１０へ入力する楽音データは同じ値を２度繰り返してＰＷＭ回路１０へ加えてもよく、また、直線補間や２次補間などによって補間してもよい。あるいは、入力されるＰＣＭ楽音データを予め高いサンプリングによるデータとし、ＰＷＭ回路１０へ入力する際に間引くようにしてもよい。
また、図９に示すように、入力データから入力タイミング（ワードタイミング）を入力サンプリング同期回路で検出する。入力データに同期タイミング（ワードクロック等）が入力される場合はそれを使う。サンプリング周波数の２倍を用意し、低レベル検出回路の出力によって切り換える。

また、図５に示すように、入力されるＰＣＭ楽音データに”０”データが連続して現れる無音データの場合に、補正回路２のΔΣ補正動作をオフとし、また、ＰＷＭ回路１０において、デューティ５０％固定で、限界までキャリアのサンプリング周波数を上げる処理を行えば、無音データの時のノイズ（「サー」という雑音）を低減させることができる。但し、無音データは”０”データ以外にも”＋１”、”−１”などが存在するので、−２〜＋２が連続して入力端子１へ加えられた場合に無音として扱い、上記の固定パターンに切り換えるようにする。入力端子１にＤＣデータが加えられた時も同様に、ΔΣをオフとし、サンプリング周波数を高くした固定パターンをＰＭＷ回路１０から出力することでノイズ低減を行うことができる。

次に、この発明の第２の実施形態について説明する。
図６はこの発明の第２の実施形態によるパルス幅変調増幅器の構成を示すブロック図である。この図において、２１はＰＣＭ楽音データが入力される入力端子、２２は図１における補正回路２と同様の補正回路であり、その出力楽音データはＰＷＭ回路２３へ出力される。２４はマスタークロックΦｐが加えられる端子、２５は差動ＰＬＬ（フェイズロックドループ）回路である。この差動ＰＬＬ回路２５はマスタークロックΦｐを逓倍し、かつ、差動クロックパルスとして出力する回路であり、クロックパルスの１相がＰＷＭ回路２３へ出力され、また、差動クロックパルスがラッチ２６へ出力される。

ＰＷＭ回路２３は、差動ＰＬＬ回路２５から出力されるクロックパルスに基づいて鋸歯状に順次増加するＰＷＭキャリアデータを発生し、発生したデータと補正回路２２から出力される楽音データとを比較することによってＰＷＭ信号Ｓｐ（図２参照）を生成しラッチ２６へ出力する。ラッチ２６は、差動ＰＬＬ回路２５から出力される差動クロックパルスに基づいてＰＷＭ信号Ｓｐをラッチし、ラッチした信号を差動ＰＷＭ信号として出力する。図７はこのラッチ２６の構成を示す回路図であり、この図において、３１はＰＷＭ信号Ｓｐを反転増幅して出力するインバータ、３２はＰＷＭ信号Ｓｐを同相増幅して出力する増幅器である。また、３３、３４はそれぞれ同一構成のラッチ回路であり、差動ＰＬＬ回路２５から出力される差動クロックの変化タイミングにおいてインバータ３１、増幅器３２のデータを読み込み、次段の増幅器２７へ差動出力する。

２７、２７・・・は増幅器であり、ラッチ２６の出力を増幅し、差動出力をＦＥＴ（電界効果トランジスタ）２８、２９からなる差動ドライバ３０へ出力する。差動ドライバ３０は、ＦＥＴ２８、２９を直列接続して構成されており、増幅器２７の出力を増幅し、ローパスフィルタ３１を介して負荷３２へ出力する。

図８は上述したパルス幅変調増幅器の各部の波形を示す図である。この図において（イ）は差動ＰＬＬ回路２５から出力される差動クロックの波形であり、（ロ）はＰＷＭ回路２３から出力されるＰＷＭ信号Ｓｐの波形である。この図に示すように、ＰＷＭ信号ＳｐにはＰＷＭ変換の際に発生するジッタが含まれている。（ハ）はラッチ２６の出力波形であり、（イ）に示す差動クロックのタイミングでＰＷＭ信号Ｓｐを読み込んでいる。そして、この読み込みによって、ＰＷＭ信号Ｓｐに含まれていたジッタが除去される。（ニ）は差動ドライバ３０の入力波形である。この入力波形には、増幅器２７、２７・・・において生じたノイズが含まれている。（ホ）は差動ドライバ３０の出力波形である。増幅器２７、２７・・・において生じるノイズは大部分が同相ノイズであり、したがって、このノイズがＦＥＴ２８、２９の直列回路によって相殺され、ノイズが大幅に減衰された信号がローパスフィルタ３１へ出力される。

次に、この発明の第３の実施形態について説明する。
図１０はこの発明の第３の実施形態によるパルス幅変調増幅器の構成を示すブロック図であり、この図において、図１の各部と同一構成の部分には同一の符号が付してある。図１０において、１は入力端子であり、この入力端子１へ加えられた楽音データＸinが補間演算回路８において前述した図１の場合と同様に補間処理され、ＰＷＭ回路４１へ出力される。ＰＷＭ回路４１は補間演算回路８の出力Ｘをパルス幅変調信号Ｓｐに変換し、増幅器１１、ローパスフィルタ１２を介してスピーカ等の負荷１４へ出力する。

４２は絶対値出力回路であり、補間演算回路８の出力Ｘの絶対値Ｘabsをサンプリング変換回路４３の周波数計算回路４４へ出力する。周波数計算回路４４は、絶対値Ｘabsおよび定数Ｈから、入力楽音データＸinの値に応じて変化する周期データＤｐを次式によって演算し、演算結果をＰＷＭキャリア作成回路４５へ出力する。
Ｄｐ＝Ｈ＋Ｘabs
ここで、この実施形態においては、入力データＸinの範囲を、
−５１２＜Ｘin＜＋５１２
とし、また、定数Ｈを、入力データＸinの最大値である
Ｈ＝５１２
としている。

ＰＷＭキャリア作成回路４５は、マスタークロック発生回路９から出力されるマスタークロックΦｐ（周波数ｆｐとする）に基づいて、周期がＤｐ／ｆｐのパルス信号Ｔｐ（周期が（１／ｆｐ）のＤｐ倍のパルス信号）（図１１参照）を生成し、補間演算回路８へ出力する。また、このＰＷＭキャリア作成回路４５は、パルス信号Ｔｐと同一周期の鋸歯状に変化するＰＷＭキャリアデータＰｃｔ（図１１参照）を生成し、ＰＷＭ回路４１へ出力する。ここで、ＰＷＭキャリアデータＰｃｔは、パルス信号Ｔｐの立ち上がりにおいて、”０”となり、以後、一定の差分で順次直線的に増加する周期的なデータである。

次に、ＰＷＭ回路４１の処理を説明する。
いま、入力データＸに対応して生成されるＰＷＭ信号のパルス幅をｙ（図１１（ハ）参照）とすると、ＰＷＭ信号のＤｕｔｙは
Ｄｕｔｙ＝ｙ／（Ｈ＋Ｘabs）
となる。また、この値は、鋸歯状波の波高値が２Ｈであり、入力データＸ＝０に対応する中点ＣのレベルがＨであることから、
ｙ／（Ｈ＋Ｘabs）＝（Ｈ±Ｘabs）／２Ｈ
と表される。

この式から、入力データＸが正の時のパルス幅ｙ+は、
ｙ+＝（Ｈ^２＋２ＨＸ＋Ｘ^２）／２Ｈ＝Ｈ／２＋Ｘ＋Ｘ^２／２Ｈ
なる式によって求められ、入力データＸが負の時のパルス幅ｙ-は、
ｙ-＝（Ｈ^２−Ｘ^２）／２Ｈ＝Ｈ／２−Ｘ^２／２Ｈ
なる式によって求められる。

ＰＷＭ回路４１は上述したｙ+、ｙ-の式によってパルス幅を演算し、この演算結果を用いてＰＷＭ信号Ｓｐを生成し出力する。これらの式を実行する処理（回路）は２乗とビットシフトのみで構成できるので、ＤＳＰ（ディジタルシグナルプロセッサ）によって容易に構成することができ、ハードウエア化も容易である。そして、この実施形態の構成により、入力レベルに応じたＰＷＭ変調器を容易に構成することが可能となる。
なお、上述した実施形態の説明においては、入力データをＰＣＭ楽音データとして説明したが、この発明は楽音データに限らず、他の種のデータ、例えば、入力データが音声データ等の場合も適用できることは勿論である。

この発明は、ＡＶアンプ等に用いられる。

この発明の第１の実施形態によるパルス幅変調増幅器の構成を示すブロック図である。同実施形態における各部の波形を示す波形図である。同実施形態の効果を説明するための図である。同実施形態の変形例を説明するための波形図である。同実施形態の変形例を説明するための波形図である。この発明の第２の実施形態の構成を示すブロック図である。同実施形態におけるラッチ２６の構成を示す回路図である。同実施形態における各部の波形を示す波形図である。図１に示す実施形態の変形例を示すブロック図である。この発明の第３の実施形態によるパルス幅変調増幅器の構成を示すブロック図である。同実施形態における各部の波形を示す波形図である。

符号の説明

１、２１…入力端子、２、２２…補正回路、３…エンベロープ検出回路、４…レベル検出回路、５…サンプリング変換回路、６…レベル→サンプリング周波数変換回路、７…ＰＷＭキャリア作成回路、８…補間演算回路、９…マスタークロック発生回路、１０、２３…ＰＷＭ回路、１１…増幅器、１２、３１…ローパスフィルタ、２５…差動ＰＬＬ回路、２６…ラッチ、２７…増幅器、２８、２９…ＦＥＴ、３０…差動ドライバ。４１…ＰＷＭ回路、４２…絶対値出力回路、４３…サンプリング変換回路、４４…周期計算回路、４５…ＰＷＭキャリア生成回路。

Claims

入力されるディジタルデータの絶対値を出力する絶対値出力手段と、
前記絶対値出力手段から出力される絶対値データに対応する周期データを出力する周期データ出力手段と、
前記周期データに対応する周期を有し、この周期内において信号レベルが逐次増加するキャリア信号を作成するキャリア作成手段と、
前記ディジタルデータを前記キャリア信号に基づいてパルス幅変調信号に変換する変換手段と、
を具備し、
前記変換手段は、
ｙ／（Ｈ＋Ｘabs）＝（Ｈ±Ｘabs）／２Ｈ
但し、Ｈ：ディジタルデータの最大値
Ｘabs：ディジタルデータの絶対値
なる式に基づいてパルス幅変調信号のパルス幅ｙを決定することを特徴とするパルス幅変調増幅器。
マスタークロックを生成するマスタークロック発生手段をさらに有し、
前記周期データ出力手段は、
前記絶対値データに所定の定数を加算し、前記周期データとし、
前記キャリア作成手段は、
前記周期データを前記マスタークロックの周波数により除算して、前記キャリア信号の周期を求めることを特徴とする請求項１に記載のパルス幅変調増幅器。