JP2005341550A - Ｄ級増幅器 - Google Patents

Abstract

【課題】 ＡＤＣを使用することなくデジタル処理によって歪みを低減することができるＤ級増幅器を提供する。
【解決手段】 ＰＷＭ回路３は演算器２の出力データをパルス幅変調信号に変換し、バッファアンプ４、ローパスフィルタ５を介して、負荷（スピーカ）６へ出力する。デジタルローパスフィルタ７はローパスフィルタ５と同一フィルタ特性を有する。誤差演算器８は入力データとフィルタ７の出力との誤差Δ（ｚ）を演算し、演算器２へ出力する。フィルタ７の出力は、負荷６に加えられるアナログ信号と略同一波形のデジタル信号となり、しかも、このデジタル信号には歪みが含まれていない。したがって、誤差演算器８の出力データΔ（ｚ）は、出力信号の歪に相当するデータとなり、演算器２において入力データからデータΔ（ｚ）を減算し、その減算結果をＰＷＭ回路３へ加えることにより、歪みの低減を図ることができる。
【選択図】 図１

Description

本発明は、オーディオ等の分野において用いられるＤ級増幅器に係り、特に、歪みの低減およびダイナミックレンジの向上を図ったＤ級増幅器に関する。

従来のＰＷＭ変調によるＤ級増幅器は、歪みの低減を行うため、ＰＷＭ（パルス幅変調）回路から出力され、ローパスフィルタによってアナログ信号に変化された信号を、ＡＤＣ（アナログ／デジタルコンバータ）によってデジタルデータに変換してＰＷＭ回路の前段にフィードバックする構成がとられていた（特許文献１参照）。
しかしながら、このような構成によれば、ＡＤＣが必要になることから、部品点数が増加し、また、価格も高くなる問題があった。
また、従来のＰＣＭ信号をＰＷＭ変換するＤ級増幅器は、ダイナミックレンジがＰＷＭ回路のクロック周波数によって決まってしまい、クロック周波数が３００ＭＨｚであってもダイナミックレンジが６０ｄＢしかとれない問題があった。

なお、従来のＤ級増幅器が記載された文献として、特許文献２〜５も知られている。
特開昭59-183510号公報 特表2002-536903号公報 特開平06-152269号公報 特開2003-110376号公報 特開2000-500625号公報

本発明は上記事情を考慮してなされたもので、その目的は、ＡＤＣを使用することなくデジタル処理によって歪みを低減することができるＤ級増幅器を提供することにある。また、本発明の他の目的は、ＰＷＭ回路のクロック周波数を上げることなく、ダイナミックレンジを従来のものより広くすることができるＤ級増幅器を提供することにある。

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、前記ＰＷＭ回路の出力を増幅するバッファアンプと、前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、前記ＰＷＭ回路の出力が入力端に加えられるデジタルフィルタであって、前記アナログローパスフィルタと同じフィルタ特性を有するデジタルフィルタと、前記デジタルフィルタの出力とＤ級増幅器の入力端子の入力信号との差を演算する誤差演算手段と、前記入力端子に加えられる入力信号から前記誤差演算手段の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段とを具備することを特徴とするＤ級増幅器である。

請求項２に記載の発明は、請求項１に記載のＤ級増幅器において、前記デジタルフィルタに代えて、前記ＰＷＭ回路の出力に基づきパルス幅を読み取り、前記アナログローパスフィルタに前記パルス幅のパルス波形が加えられた時のステップ応答を演算によって求めるステップ応答演算手段を設けたことを特徴とする。

請求項３に記載の発明は、入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、前記ＰＷＭ回路の出力を増幅するバッファアンプと、前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、Ｄ級増幅器の入力端子の入力信号を振幅変調することによって得られる正規のインパルス応答と、前記入力信号を前記ＰＷＭ回路によってパルス幅変調することによって得られるインパルス応答との差分を演算する誤差予測手段と、前記入力信号から前記誤差予測手段の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段とを具備することを特徴とするＤ級増幅器である。

請求項４に記載の発明は、マスタークロックの立ち上がりまたは立ち下がりを１／ｎ（ｎ：２以上の整数）周期、２／ｎ周期、・・・（ｎ−１）／ｎ周期遅延させた信号を出力する遅延回路と、前記遅延回路の出力の１つをＤ級増幅器の入力端子へ加えられる入力信号の第１のビット情報に基づいて選択する選択回路と、前記入力端子へ加えられる入力信号の第２のビット情報を前記マスタークロックに基づいてパルス幅変調信号に変換するＰＷＭ回路であって、前記入力信号の第２のビット情報が指定するタイミングで立ち上がりまたは立ち下がり、該第２のビット情報が指定する立ち下がりまたは、立ち上がりタイミングから前記選択回路の出力が指定する時間だけ遅延させたタイミングで立ち下がる、または、立ち上がるパルス幅変調信号を生成するＰＷＭ回路とを具備することを特徴とするＤ級増幅器である。

請求項５に記載の発明は、請求項４に記載のＤ級増幅器において、前記遅延回路は、複数の遅延量可変インバータをリング状に接続してなるリングオシレータと、前記マスタークロックと前記リングオシレータの出力の位相差を検出する位相比較器と、前記各インバータの遅延量を制御する遅延量制御手段と、前記位相比較器の出力の低周波成分を抽出し前記遅延量制御手段の入力端へ出力するローパスフィルタとを具備することを特徴とする。

請求項６に記載の発明は、入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、前記ＰＷＭ回路の出力を増幅するバッファアンプと、前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、前記バッファアンプの出力レベルを調整するレベル調整手段と、前記ＰＷＭ回路の出力と前記レベル調整手段の出力との差を増幅する増幅器と、前記増幅器の出力を積分する積分器と、Ｄ級増幅器の入力端子に加えられる入力信号から前記積分器の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段とを具備することを特徴とするＤ級増幅器である。

請求項７に記載の発明は、入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、前記ＰＷＭ回路の出力を増幅するバッファアンプと、前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、前記アナログローパスフィルタの出力レベルを調整するレベル調整手段と、前記ＰＷＭ回路の出力の低周波成分を抽出するフィルタ手段であって、前記バッファアンプおよび前記負荷による回路と同等の特性を有するフィルタ手段と、前記フィルタ手段の出力と前記レベル調整手段の出力との差を増幅する増幅器と、前記増幅器の出力を積分する積分器と、前記積分器の出力をデジタル信号に変換するアナログ／デジタル変換器と、前記アナログ／デジタル変換器の出力の位相を調整する位相補償手段と、Ｄ級増幅器の入力端子に加えられる入力信号から前記位相補償手段の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段とを具備することを特徴とするＤ級増幅器である。

請求項８に記載の発明は、請求項１、請求項４、請求項６のいずれかの項に記載のＤ級増幅器において、前記ＰＷＭ回路の打切誤差を、該ＰＷＭ回路に入力される入力信号のサンプリングロックの１周期遅延させて出力する遅延手段と、前記遅延手段の出力を前記Ｄ級増幅器の入力端の信号に加算する加算手段とを具備することを特徴とする。
請求項９に記載の発明は、請求項１に記載のＤ級増幅器において、前記ＰＷＭ回路の打切誤差を、該ＰＷＭ回路に入力される入力信号のサンプリングロックの１周期遅延させて出力する第１の遅延手段と、前記第１の遅延手段の出力を前記サンプリングクロックの１周期遅延させて出力する第２の遅延手段と、前記第１、第２の遅延手段の出力のレベルをそれぞれ調整する第１、第２のレベル変換手段と、前記第１、第２のレベル変換手段の出力をＤ級増幅器の入力端の信号に加算する加算手段とを具備することを特徴とする。

請求項１０に記載の発明は、入力される信号をパルス幅変調信号に変換する第１のＰＷＭ回路と、前記第１のＰＷＭ回路の出力を増幅するバッファアンプと、前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、前記第１のＰＷＭ回路の打切誤差を、該第１のＰＷＭ回路のマスタークロックの１周期遅延させて出力する遅延手段と、前記第１のＰＷＭ回路と同一特性の第２のＰＷＭ回路と、前記第２のＰＷＭ回路の出力が入力端に加えられるデジタルフィルタであって、前記アナログローパスフィルタと同じフィルタ特性を有するデジタルフィルタと、前記デジタルフィルタの出力とＤ級増幅器の入力端子の入力信号との差を演算する誤差演算手段と、前記入力端子に加えられる入力信号から前記誤差演算手段の出力を減算し、その減算結果を前記第２のＰＷＭ回路の入力端へ加える減算手段と、前記減算手段の出力と前記遅延手段の出力とを加算して前記第１のＰＷＭ回路へ加える加算手段とを具備することを特徴とするＤ級増幅器である。

請求項１〜３、６〜１０の発明によれば、アナログ／デジタル変換器を使用することなく歪みを低減することができる。また、請求項４、５の発明によれば、ＰＷＭ回路のクロック周波数を上げることなく、ダイナミックレンジを従来のものより広くすることができる。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ級増幅器の構成を示すブロック図である。この図において、符号１は入力データ（デジタル楽音データ，ＰＣＭデータ等）が加えられる入力端子、２は第１入力端のデータから第２入力端のデータを減算する演算器、３はＰＷＭ回路、４はバッファアンプ、５はＬ（コイル）、Ｃ（コンデンサ）によるアナログローパスフィルタ、６は負荷（スピーカ）、７はローパスフィルタ５と同一フィルタ特性を有するデジタルローパスフィルタ、８は入力データとデジタルローパスフィルタ７の出力との誤差Δ（ｚ）を演算する誤差演算器である。

このような構成において、デジタルローパスフィルタ７の出力は、負荷６に加えられるアナログ信号と略同一波形のデジタル信号となり、しかも、このデジタル信号にはバッファアンプ４およびアナログローパスフィルタ５による歪みが含まれていない。したがって、誤差演算器８の出力データΔ（ｚ）は、出力信号の歪に相当するデータとなる。この結果、演算器２において入力データからデータΔ（ｚ）を減算し、その減算結果をＰＷＭ回路３へ加えることにより、歪みの低減を図ることができる。また、デジタルローパスフィルタ７は、これが含まれるループが安定するように位相補償を加えてもよい。

ところで、上述した回路の動作周波数は、ＰＷＭ回路３のサンプリング周波数の数十倍程度に高くする必要があるため、デジタルローパスフィルタ７を実現するための回路（ＤＳＰ；デジタルシグナルプロセッサ等）において高速演算が必要となる。そこで、デジタルローパスフィルタ７を使用しないで同等の効果を上げることができるこの発明の第２の実施形態を図３に示す。この実施形態が図１の回路と異なる点は、デジタルローパスフィルタ７に代えてステップ応答回路９が設けられている点である。

この実施形態の考え方は次の通りである。ＰＷＭ回路３の出力は入力データの周期とオン時間のみで表現できるので、アナログローパスフィルタ５にＰＷＭ回路３の出力を加えた時の動作は、アナログローパスフィルタ５にステップ波形を加えた時の応答と同一となり、周知のステップ応答計算によって求めることができる。図２はアナログローパスフィルタ５のステップ応答を示す曲線であり、式はステップ応答ｇ（ｔ）の計算式の例である。この式の値ｇ（ｔ）をプロットすることにより、図２の曲線が得られる。したがって、ＰＷＭ回路３から出力されたデータからＯＮ時間を読み取り、アナログローパスフィルタ５のステップ応答を計算し、その計算結果と入力端子１の入力データとの差分を誤差演算器８によってとることにより誤差Δ（ｚ）を求めることができる。この場合、ステップ応答はアナログローパスフィルタ５の特性式の逆ラプラス変換によって求めてもよく、あるいは、予め実測してテーブルに記憶させておき、データ間は補完によって求めてもよい。テーブルの場合、負荷６による歪みも合わせて記憶できるので、負荷の特性補正も可能となる。また、ＰＷＭ回路３における立ち上がり／立ち下がり時のまるめ誤差を補正することも可能となる。

図４はこの発明の第３の実施形態の構成を示すブロック図であり、この図に示す実施形態が図３に示すものと異なる点は、図３における誤差演算器８およびステップ応答回路９に代えてＰＷＭ誤差予測回路１０が設けられている点である。
ＰＷＭ誤差予測回路１０は、入力端子１の入力データの振幅変調によって得られる正しいインパルス応答と、ＰＷＭ回路３によって得られると予測されるインパルス応答の差分による誤差Δ（ｚ）を求め、演算器２へ出力する。具体的に説明すると、いま、アナログローパスフィルタ５をＬＣフィルタ（図１３参照）とすると、アナログローパスフィルタ５および負荷６による回路のインピーダンスは、
Ｚ（ｓ）＝Ｒ＋ｓＬ＋Ｚｐ（Ｃ、Ｌ）
但し、Ｒ：経路のシリーズ抵抗
Ｚｐ（Ｃ、Ｌ）：コンデンサと負荷との並列回路のインピーダンス
となる。このインピーダンスのステップ応答は、
ｇ（ｔ）＝Ｌ^−１ ｛Ｅ／Ｚ（ｚ）・（１／ｓ）｝
＝（１−ｋｅ^（αｔ） ｓｉｎ（βｔ））
となり、誤差Δ（ｚ）は、入力データの立ち上がりからの時間をｔとすると、理想ステップ応答Ｋ_１・ｔとＬＰＦ（ｚ）のステップ応答ｇ（ｔ）との差分、
Δ（ｚ）＝Ｋ_１・ｔ−ｇ（ｔ）
但し、Ｋ_１：理想ステップ応答である積分器を通したステップ応答のゲイン
として求められる。ここで、Ｋ_１の値は、ｇ（ｔ）の立ち上がり部分のゲインに合うように決定される。図１６は、理想ステップ応答の直線とＬＰＦ（ｚ）のステップ応答の曲線およびそれらの差分 Δ（ｚ）を図示している。この実施形態は帰還ループがないので、発振を起こさない利点がある。

次に、この発明の第４の実施形態について図５〜図８を参照して説明する。
図５は同実施形態によるＤ級増幅器の要部の構成を示すブロック図である。この図において、符号１は入力データが加えられる入力端子である。いま、入力データのビット数を１５ビットとする。１２はＰＷＭ回路であり、内部回路のビット数を１０ビットとする。この場合、入力データの上位１０ビットがＰＷＭ回路１２に入力される。１３はマスタークロックΦａが加えられる端子であり、このマスタークロックΦａはＰＷＭ回路１２およびディレイタップ回路１４へ加えられる。ディレイタップ回路１４はマスタークロックΦａを０／３２周期遅延させたクロックパルスΦｂ0、１／３２周期遅延させたクロックパルスΦｂ1、２／３２周期遅延させたクロックパルスΦｂ2、・・・、３１／３２周期遅延させたクロックパルスΦｂ31を生成する回路であり、これらのクロックパルスΦｂ0〜Φｂ31はセレクタ１５へ出力される。セレクタ１５は、入力データの下位５ビットに基づいてクロックパルスΦｂ0〜Φｂ31のいずれか１つを選択し、ＰＷＭ回路１２へ出力する。

図６はディレイタップ回路１４の構成例を示すブロック図である。この図において、１７は位相比較器、１８はローパスフィルタ、１９は電圧／電流変換回路、２０、２０・・・はシリーズ接続された３２個のインバータである。このインバータ２０は遅延量が電圧／電流変換回路１９の出力に応じて変化する遅延量可変インバータであり、その構成を図７に示す。図７において、２５はカレントミラー回路、２６は反転カレントミラー回路、２７〜３４はＭＯＳ・ＦＥＴである。ＭＯＳ・ＦＥＴ２８、２９、３２、３３による反転回路の上下に電流制限用のＭＯＳ・ＦＥＴ２７、３１、３０、３４を設け、カレントミラー回路２５、２６で電流を制限する。この電流で寄生容量Ｃを充電する時間を制御することで遅延量を変えることができる。

図６において、３２個のインバータ２０、２０・・・はその最前部のインバータ２０の入力端と、最後部のインバータ２０の出力端が接続されてリングオシレータ２２を構成している。そして、最後部のインバータ２０の出力が位相比較器１７の一方の入力端に加えられている。また、位相比較器１７、ローパスフィルタ１８、電圧／電流変換回路１９およびリングオシレータ２２による回路がＰＬＬ（フェイズロックドループ）を構成している。この構成により、リングオシレータ２２は、位相比較器１７の他方の入力端へ入力されるマスタークロックΦａと同期して同一周波数で発振する。これにより、インバータ２０、２０・・・の各出力としてマスタークロックΦａを１／３２周期、２／３２周期、・・・、３１／３２周期遅延させたクロックパルスΦｂ1〜Φｂ31が得られる。また、インバータ２０、２０・・・の各出力は１つおきに反転しているため、１つおきの出力にインバータ２１、２１・・・を挿入して位相を揃えている。

なお、一定量づつ遅延させた複数のクロックパルスを作るには、単に遅延素子を並べても作成できるが、そのような構成では、マスタークロックΦａを正確に３２等分したクロックパルスを作成することは困難であり、正確に３２等分したクロックを生成するには上述した構成が有効である。

さて、図５に戻ると、ＰＷＭ回路１２は、前述した図１（図３、図４）のＰＷＭ回路３と次の点で異なっている。すなわち、図１のＰＷＭ回路３は、図８（イ）、（ロ）に示すように、立ち上がり、立ち下がりともマスタークロックΦａの立ち上がりに同期したパルスを生成して出力する。したがって、当然ながら、図１のＰＷＭ回路３の分解能はマスタークロックΦａの周波数で決定される。これに対し、図５のＰＷＭ回路１２は、いま、セレクタ１５から出力されているクロックパルスΦｂをΦｂｘとすると、図８（ハ）、（ニ）に示すように、立ち上がりはマスタークロックΦａに同期して立ち上がるが、立ち下がりは、図１のＰＷＭ回路３の立ち下がりと同一タイミング後における、クロックパルスΦｂｘの最初の立ち上がり時点で立ち下がる。すなわち、このＰＷＭ回路１２においては、入力端子１の入力データの下位５ビットに対応する時間、出力パルスの立ち下がりタイミングが遅延される。これによって、分解能、ダイナミックレンジを上げることができる。例えば、マスタークロックΦａが３００ＭＨｚの場合、図１の構成ではダイナミックレンジが６０ｄＢ程度であっても、図５の構成によれば、ダイナミックレンジを９０ｄＢまで上げることができる。

次に、この発明の第５の実施形態について図９〜図１１を参照して説明する。
図９はこの発明の第５の実施形態によるＤ級増幅器の構成を示すブロック図である。この図に示す実施形態が図１に示す実施形態と異なる点は、ＰＷＭ回路３において発生する打切誤差ΔｄをＰＷＭ回路３に入力される入力信号のサンプリングクロックの１周期遅延させて演算器２へ戻す１次遅延回路４０（ノイズシェーパー）を設けた点である。演算器２は入力端子１の入力データから誤差演算器８の出力を減算し、その結果に１次遅延回路４０の出力を加算して出力する。
ここで、打切誤差とは、入力データのビット数とＰＷＭ回路３のビット数の違いに基づく誤差であり、例えば、入力データが０．５０５であり、ＰＷＭ回路３がその入力データに対し０．５０のパルス幅の信号しか出力することができない場合、打切誤差Δｄ＝０．００５となり、この打切誤差Δｄが１クロック遅延されて入力側へ戻される。
上述した１次遅延回路４０は１次ＩＲフィルタを構成し、その伝達関数は、

となる。そして、ＰＷＭ回路３に入力される入力信号（デジタル楽音データ）のサンプリング周波数を３２０ＫＨｚとすると、１次遅延回路は６ｄＢ／ｏｃｔのノイズ抑圧効果があるので、２０ＫＨｚの音声信号を出力する際、約２４ｄＢダイナミックレンジを上げることができる。また、１次遅延回路４０に代えて２次遅延回路を用いれば、約４８ｄＢダイナミックレンジを上げることが可能となる。図１０は２次遅延回路を用いた構成であり、２次遅延回路の伝達関数は、

となる。また、この図において、４１、４２はＰＷＭ回路３に入力される入力信号のサンプリングクロックの１周期遅延させる遅延回路、４３、４４は定数Ａ、Ｂを各々乗算する乗算器である。
ところで、上述した図９、図１０に示す回路は、フィードバックループが２重になり、安定したループ設計が難しい問題がある。この問題を解決した回路が図１１に示す回路でり、この図に示す回路においては、ＰＷＭ回路３と同一構成のＰＷＭ回路３ａが演算器２の出力に接続され、デジタルローパスフィルタ７および誤差演算器８によるフィードバックループがＰＷＭ回路３ａの出力に接続されている。これにより、デジタルローパスフィルタ７のフィードバックループと、打切誤差Δｄのフィードバックループが別ループとなる。そして、演算器２の出力が新たに設けられた演算器２ａへ加えられ、演算器２ａにおいて遅延回路４０の出力が加算され、この加算結果がＰＷＭ回路３へ入力される。

次に、この発明の第６の実施形態について説明する。図１２はこの発明の第６の実施形態の構成を示すブロック図であり、この図において、図１の各部に対応する部分には同一の符号を付し、その説明を省略する。図において、５１はプリバッファ、５２は減衰器である。この減衰器５２は、バッファアンプ４の出力レベルをプリバッファ５１の出力レベルまで減衰させる。５３はプリバッファ５１と減衰器５２の出力の差を増幅する差動増幅器、５４は積分器である。積分器５４は差動増幅器５３の出力を積分するもので、リセット信号Ｒｅによってリセットされる。５５は積分器５４の出力が一定以下の場合にデータ”０”、一定以上の場合にデータ”１”を演算器２へ出力するコンパレータであり、データ”１”がリセット信号Ｒｅとして積分器５４へ出力される。

この実施形態の動作は次の通りである。すなわち、バッファアンプ４の後段のローパスフィルタ５の時定数は大きく、また、ローパスフィルタ５の出力で直接負荷を駆動することが多いので、バッファアンプ４に必要とされる容量は大きい。そのため、リンギングや電圧変動によって正しい方形波が得られず、歪が発生する。そこで、この実施形態においては、メインバッファ４を駆動するプリバッファ５１との電源を分け、同一電圧となるように減衰器５２によって電圧調整をした後、差動増幅器５３によってバッファアンプ４の入力と出力の信号差（歪成分）を求め、求めた信号差を積分し、積分値が予め設定された一定値を越えた時、ＰＷＭ回路３の入力側に誤差を打ち消すように加算する。この時、同時に積分器５４をリセットする。なお、ループが安定するようにＤＣ近辺のゲインを抵抗とＬＰＦを用いてもよい。この場合にこのリセットは行わなくてもよい。また、積分器５４には、このループが安定するように位相補償を加えてもよいし、アナログではなくデジタル処理してもよい。

次に、この発明の第７の実施形態について説明する。図１３はこの発明の第７の実施形態の構成を示すブロック図であり、この図において、図１２の各部に対応する部分には同一の符号を付し、その説明を省略する。この実施形態は、コイル５ａおよびコンデンサ５ｂからなるローパスフィルタ５においても歪が発生することを考慮し、バッファアンプ４およびローパスフィルタ５による歪を共に除去することを目的とした回路である。図において、６１は２次アナログフィルタであり、ローパスフィルタ５および負荷６による回路６０と同じ伝達特性を有している。すなわち、２次アナログフィルタ６１の出力は、バッファアンプ４およびローパスフィルタ５による歪を含まない楽音波形となり、差動増幅器５３の第１入力端へ加えられる。一方、負荷６の入力端の信号が減衰器５２によってレベル調整され、差動増幅器５３の第２入力端へ加えられる。

差動増幅器５３は両信号の差を増幅することによってバッファアンプ４およびローパスフィルタ５による歪分を抽出し、積分器５４へ出力する。積分器５４は差動増幅器５３の出力を積分してアナログ／デジタル変換器６４へ出力する。アナログ／デジタル変換器６４は、積分器５４の出力をデジタルデータに変換し、発振防止用の位相補償回路６５を介して演算器２へ出力する。演算器２は、入力端子１の入力データから位相補償回路６５の出力を減算し、減算結果をＰＷＭ回路３へ出力する。
なお、アナログ／デジタル変換器６４に代えて、図１２と同様に、コンパレータを１ビットのアナログ／デジタル変換器として用いてもよい。また、積分器５４はアナログで行わず、デジタル部の位相補償回路６５で処理してもよい。

図１４は上述した各実施形態を組み合わせて構成したこの発明の第８の実施形態の構成を示すブロック図であり、この実施形態は、図５、図１１、図１２の各実施形態を組み合わせたものである。なお、この図においては、図５におけるセレクタ１５およびＰＷＭ回路１２内の立ち下がり調整の回路部を微調回路１５ａとして示している。
なお、この組み合わせ以外にも各種の組み合わせが可能あることは勿論である。

上述した第８の実施形態の効果を図に示すと図１５の通りとなる。通常のクロックを用いたＰＷＭの分解能は、３ｎｓ（３３３ＭＨｚ）程度のマスタークロックを用い、サンプリング周波数を３２０ｋＨｚとすると、約１０２４（２^１０）ステップ程度であり、ダイナミックレンジは６０ｄＢ程度である。ディレイタップ回路１４を用いて分解能を向上させると、回路のジッタを考慮に入れ９０ｐｓ程度で先のマスタークロックの３２（２^５ ）倍程度であるので、３０ｄＢダイナミックレンジが向上する。アナログローパスフィルタ５が２次であると、ＰＷＭ回路３の下位ビットのΔΣノイズシェーパーを２次とすれば（図１０参照）、２０ｋＨｚの音声信号を出力する場合、２４ｄＢ｛２０＊Ｌｏｇ（２０ｋ／３２０ｋ）｝ノイズが低減する。１ｋＨｚでは５０ｄＢ低減する。この結果、トータルのダイナミックレンジは、２０ＫＨｚの音声信号を出力する場合、１１４ｄＢとなり、１ＫＨｚの音声信号を出力する場合、１４０ｄＢとなる。また、ノイズシェーピングによる広域のノイズとＰＷＭサンプリングによる折り返しノイズはアナログローパスフィルタ５によって低減し、ＰＷＭ変換の残留ノイズはディジタルローパスフィルタ７によって低減する。

この発明の第１の実施形態によるＤ級増幅器の構成を示すブロック図である。 図１におけるアナログローパスフィルタ５のステップ応答を示す図および式である。 この発明の第２の実施形態によるＤ級増幅器の構成を示すブロック図である。 この発明の第３の実施形態によるＤ級増幅器の構成を示すブロック図である。 この発明の第４の実施形態によるＤ級増幅器の構成を示すブロック図である。 図５におけるディレイタップ回路１４の構成を示すブロック図である。 図６におけるインバータ２０の構成を示す回路図である。 図５に示すＤ級増幅器の動作を説明するためのタイミングチャートである。 この発明の第５の実施形態によるＤ級増幅器の構成を示すブロック図である。 同実施形態の変形例を示すブロック図である。 同実施形態の変形例を示すブロック図である。 この発明の第６の実施形態によるＤ級増幅器の構成を示すブロック図である。 この発明の第７の実施形態によるＤ級増幅器の構成を示すブロック図である。 この発明の第８の実施形態によるＤ級増幅器の構成を示すブロック図である。 同実施形態の効果を説明するための図である。 図４において理想ステップ応答の直線とＬＰＦ（ｚ）のステップ応答の曲線およびそれらの差分 Δ（ｚ）を示す図である。

符号の説明

１…入力端子、２…演算器、２ａ…加算回路、３、３ａ…ＰＷＭ回路、４…バッファアンプ、５…アナログローパスフィルタ、６…負荷、７…デジタルローパスフィルタ、８…誤差演算器、９…ステップ応答回路、１０…ＰＷＭ誤差予測回路、１４…ディレイタップ回路、１５…セレクタ、１７…位相比較器、１８…ローパスフィルタ、１９…電圧／電流変換回路、２０…インバータ、２１…インバータ、２２…リングオシレータ、４０〜４２…遅延回路、５１…プリバッファ、５２…減衰器、５３…差動増幅器、５４…積分器、５５…コンパレータ、６４…アナログ／デジタル変換器、６５…位相補償回路。

Claims (10)

1. 入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、
   前記ＰＷＭ回路の出力を増幅するバッファアンプと、
   前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、
   前記ＰＷＭ回路の出力が入力端に加えられるデジタルフィルタであって、前記アナログローパスフィルタと同じフィルタ特性を有するデジタルフィルタと、
   前記デジタルフィルタの出力とＤ級増幅器の入力端子の入力信号との差を演算する誤差演算手段と、
   前記入力端子に加えられる入力信号から前記誤差演算手段の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段と、
   を具備することを特徴とするＤ級増幅器。
2. 前記デジタルフィルタに代えて、前記ＰＷＭ回路の出力に基づきパルス幅を読み取り、前記アナログローパスフィルタに前記パルス幅のパルス波形が加えられた時のステップ応答を演算によって求めるステップ応答演算手段を設けたことを特徴とする請求項１に記載のＤ級増幅器。
3. 入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、
   前記ＰＷＭ回路の出力を増幅するバッファアンプと、
   前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、
   Ｄ級増幅器の入力端子の入力信号を振幅変調することによって得られる正規のインパルス応答と、前記入力信号を前記ＰＷＭ回路によってパルス幅変調することによって得られるインパルス応答との差分を演算する誤差予測手段と、
   前記入力信号から前記誤差予測手段の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段と、
   を具備することを特徴とするＤ級増幅器。
4. マスタークロックの立ち上がりまたは立ち下がりを１／ｎ（ｎ：２以上の整数）周期、２／ｎ周期、・・・（ｎ−１）／ｎ周期遅延させた信号を出力する遅延回路と、
   前記遅延回路の出力の１つをＤ級増幅器の入力端子へ加えられる入力信号の第１のビット情報に基づいて選択する選択回路と、
   前記入力端子へ加えられる入力信号の第２のビット情報を前記マスタークロックに基づいてパルス幅変調信号に変換するＰＷＭ回路であって、前記入力信号の第２のビット情報が指定するタイミングで立ち上がりまたは立ち下がり、該第２のビット情報が指定する立ち下がりまたは、立ち上がりタイミングから前記選択回路の出力が指定する時間だけ遅延させたタイミングで立ち下がる、または、立ち上がるパルス幅変調信号を生成するＰＷＭ回路と、
   を具備することを特徴とするＤ級増幅器。
5. 前記遅延回路は、
   複数の遅延量可変インバータをリング状に接続してなるリングオシレータと、
   前記マスタークロックと前記リングオシレータの出力の位相差を検出する位相比較器と、
   前記各インバータの遅延量を制御する遅延量制御手段と、
   前記位相比較器の出力の低周波成分を抽出し前記遅延量制御手段の入力端へ出力するローパスフィルタと、
   を具備することを特徴とする請求項４に記載のＤ級増幅器。
6. 入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、
   前記ＰＷＭ回路の出力を増幅するバッファアンプと、
   前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、
   前記バッファアンプの出力レベルを調整するレベル調整手段と、
   前記ＰＷＭ回路の出力と前記レベル調整手段の出力との差を増幅する増幅器と、
   前記増幅器の出力を積分する積分器と、
   Ｄ級増幅器の入力端子に加えられる入力信号から前記積分器の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段と、
   を具備することを特徴とするＤ級増幅器。
7. 入力される信号をパルス幅変調信号に変換するＰＷＭ回路と、
   前記ＰＷＭ回路の出力を増幅するバッファアンプと、
   前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、
   前記アナログローパスフィルタの出力レベルを調整するレベル調整手段と、
   前記ＰＷＭ回路の出力の低周波成分を抽出するフィルタ手段であって、前記バッファアンプおよび前記負荷による回路と同等の特性を有するフィルタ手段と、
   前記フィルタ手段の出力と前記レベル調整手段の出力との差を増幅する増幅器と、
   前記増幅器の出力を積分する積分器と、
   前記積分器の出力をデジタル信号に変換するアナログ／デジタル変換器と、
   前記アナログ／デジタル変換器の出力の位相を調整する位相補償手段と、
   Ｄ級増幅器の入力端子に加えられる入力信号から前記位相補償手段の出力を減算し、減算結果を前記ＰＷＭ回路の入力端へ加える減算手段と、
   を具備することを特徴とするＤ級増幅器。
8. 前記ＰＷＭ回路の打切誤差を、該ＰＷＭ回路に入力される入力信号のサンプリングロックの１周期遅延させて出力する遅延手段と、
   前記遅延手段の出力を前記Ｄ級増幅器の入力端の信号に加算する加算手段と、
   を具備することを特徴とする請求項１、請求項４、請求項６のいずれかの項に記載のＤ級増幅器。
9. 前記ＰＷＭ回路の打切誤差を、該ＰＷＭ回路に入力される入力信号のサンプリングロックの１周期遅延させて出力する第１の遅延手段と、
   前記第１の遅延手段の出力を前記サンプリングクロックの１周期遅延させて出力する第２の遅延手段と、
   前記第１、第２の遅延手段の出力のレベルをそれぞれ調整する第１、第２のレベル変換手段と、
   前記第１、第２のレベル変換手段の出力をＤ級増幅器の入力端の信号に加算する加算手段と、
   を具備することを特徴とする請求項１に記載のＤ級増幅器。
10. 入力される信号をパルス幅変調信号に変換する第１のＰＷＭ回路と、
    前記第１のＰＷＭ回路の出力を増幅するバッファアンプと、
    前記バッファアンプの出力の低周波成分を通過させて負荷へ供給するアナログローパスフィルタとを具備するＤ級増幅器において、
    前記第１のＰＷＭ回路の打切誤差を、該第１のＰＷＭ回路のマスタークロックの１周期遅延させて出力する遅延手段と、
    前記第１のＰＷＭ回路と同一特性の第２のＰＷＭ回路と、
    前記第２のＰＷＭ回路の出力が入力端に加えられるデジタルフィルタであって、前記アナログローパスフィルタと同じフィルタ特性を有するデジタルフィルタと、
    前記デジタルフィルタの出力とＤ級増幅器の入力端子の入力信号との差を演算する誤差演算手段と、
    前記入力端子に加えられる入力信号から前記誤差演算手段の出力を減算し、その減算結果を前記第２のＰＷＭ回路の入力端へ加える減算手段と、
    前記減算手段の出力と前記遅延手段の出力とを加算して前記第１のＰＷＭ回路へ加える加算手段と、
    を具備することを特徴とするＤ級増幅器。

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