JP2000341099A - 遅延回路 - Google Patents

遅延回路

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Abstract

(57)【要約】 【課題】製品ごとあるいは半導体回路ごとの製造プロセ
スに影響されずに、また、環境変化等の外部要因に影響
されにくく、入力信号に対して微少な遅延時間を高精度
に設定することができる遅延回路を提供することにあ
る。 【解決手段】共通の電力受給ラインに接続された複数の
第１の回路素子を多段従属接続した発振回路を有し、基
準周波数のクロックと位相比較してこの位相比較結果に
応じて電力需給ラインの電圧を制御するＰＬＬループを
形成して基準クロックの周波数にロックされた所定の周
波数で発振するＰＬＬループ発振回路と、第１の回路素
子と等価の、共通の電力受給ラインに接続された複数の
第２の回路素子を多段従属接続してその初段に入力信号
を受けてこれを遅延させた出力を発生する遅延素子回路
とを備えるものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、遅延回路に関
し、詳しくは、製品ごとあるいは半導体回路ごとの製造
プロセスに影響されずに、また、環境変化等の外部要因
に影響されにくく、入力信号に対して微少な遅延時間を
高精度に設定することができるような遅延回路に関す
る。
【０００２】
【従来の技術】最近のＣＤ−Ｒ／ＲＷでは、データの書
込み速度が２倍、４倍、８倍、…とその速度が高速化さ
れてきている。このＣＤ−Ｒ／ＲＷでは、通常、ホスト
コンピュータからＳＣＳＩやＡＴＰＩのインタフェース
を通して転送された書込みデータがＥＦＭ変調されてレ
ーザコントローラに加えられ、レーザコントローラによ
り書込用に制御されたレーザ光がＥＦＭ変調されたデー
タによってＯＮ／ＯＦＦされてＣＤの所定のトラックに
照射されることでデータの書込みが行われる。このよう
なＣＤ−Ｒ／ＲＷのほか、ＣＤ−Ｒ、ＤＶＤ−ＲＡＭ等
の光ディスクにあっては、特にそのデータ書き込みの際
にｐsec〜数十ｎsec程度の微少な遅延時間を高精度に設
定する回路が必要になる。また、ＣＰＵ等のクロック速
度の高速化に伴い、一般的なロジック回路にあってもｐ
sec〜数十ｎsec程度の微少な遅延時間を高精度に設定す
ることが必要になる。
【０００３】
【発明が解決しようとする課題】微少な遅延時間を精度
よく設定する従来の遅延回路においては、製品ごとある
いは半導体回路ごとの製造プロセスにその遅延時間が影
響される関係から製造工程で外部から電圧を調整して遅
延時間を設定し、そのばらつきを吸収したり、例えば、
特開平７−８６８８８号に開示されているように、遅延
回路に遅延時間を制御する制御端子を設けて実際の遅延
量を計測手段により計測した上で、計測結果に基づいて
適正な遅延時間になるように制御端子に制御信号を加え
ることが行われる。さらに、Ａ／Ｄ、Ｄ／Ａ、ＣＰＵ等
のマクロセルを形成してプロセッサ処理等により遅延時
間を計測して補正することも行われている。
【０００４】いずれにしても入力信号に対して微少な遅
延時間を高精度に設定するためには製品ごとに調整する
か、あるいは実際の遅延時間を計測してフィードバック
制御により補正することなどが必要になる。しかも、前
者の遅延時間を補正する場合には温度変化や経年変化、
そして電源電圧の変化等、遅延回路が外部環境の影響を
受けやすく、精度上の問題が残る。この発明の目的は、
このような従来技術の問題点を解決するものであって、
製品ごとあるいは半導体回路ごとの製造プロセスに影響
されずに、また、環境変化等の外部要因に影響されにく
く、入力信号に対して微少な遅延時間を高精度に設定す
ることができる遅延回路を提供することにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るこの発明の遅延回路の特徴は、共通の電力受給ライン
に接続された複数の第１の回路素子を多段従属接続した
発振回路を有し、基準周波数のクロックと位相比較して
この位相比較結果に応じて電力需給ラインの電圧を制御
するＰＬＬループを形成して基準クロックの周波数にロ
ックされた所定の周波数で発振するＰＬＬループ発振回
路と、第１の回路素子と等価の、共通の電力受給ライン
に接続された複数の第２の回路素子を多段従属接続して
その初段に入力信号を受けてこれを遅延させた出力を発
生する遅延素子回路とを備えるものである。
【０００６】
【発明の実施の形態】このように、ＰＬＬループ発振回
路の第１の回路素子と等価の第２の回路素子で遅延素子
回路を形成し、ＰＬＬループ発振回路の発振周波数を基
準クロックの周波数にロックさせることにより第１の回
路素子と第２の回路素子の動作遅延時間を基準クロック
の周波数に従って決定される一定値になるように制御す
ることができる。通常、基準クロックの周波数は、製品
毎のばらつきが吸収され、温度変化や経年変化、そして
電源電圧の変化等の外部環境の影響を受けにくいような
クロック発生回路としてＩＣ等の内部に形成されている
ので、これを利用することでこの遅延回路も同様に外部
環境に影響されにくく、製品ごとのばらつきが吸収され
た遅延回路として実現することができる。特に、基準ク
ロックを発生するクロック発生回路をクリスタル発振器
等を利用することにより、無調整化された遅延回路を実
現することができる。
【０００７】
【実施例】図１は、この発明の遅延回路を適用した一実
施例の回路図、図２は、この発明の遅延回路を適用した
他の実施例の回路図、図３は、遅延素子部とＶＣＯにお
ける各段の素子のレイアウトその接続についての説明図
である。遅延回路１０は、ＰＬＬ発振回路１と、遅延素
子回路１１、基準クロック発生回路１２、そしてコント
ローラ１３とからなる。なお、ここでの基準クロック発
生回路１２は、クリスタル発振器等で構成され、その発
振周波数は外部環境の変化にほとんど影響されないもの
である。ＰＬＬ発振回路１は、基準クロック発生回路１
２からの基準クロックＣＬＫ（以下クロックＣＬＫ）を
受けてこれの周波数にロックされ発振する発振回路であ
って、遅延素子回路１１の各インバータ素子の動作遅延
時間を設定する電源電圧信号を出力する回路である。こ
の回路には、ＶＣＯ２と、１／ｎ分周器３、位相比較回
路４、チャージポンプ５、ローパスフィルタ（ＬＰＦ）
６、ボルテージフォロア７、１／ｍ分周器８が設けれて
いる。そして、遅延素子回路１１に加えられる前記の電
圧信号は、ＶＣＯ２に加えられる制御電圧Ｖsが当てら
れる。
【０００８】ここで、ＶＣＯ２は、インバータ２ａ，２
ａ，２ａ…を奇数段従属接続して出力を入力に帰還した
リング発振器で構成され、遅延素子回路１１は、インバ
ータ２ａと同時に同じＩＣの中の回路として集積化され
た等価のインバータ２ｂを複数段、インバータ２ｂ，２
ｂ，２ｂ…として同様に従属接続して構成される。イン
バータ２ａ、２ｂは、ここではそれぞれに加えられる電
源電圧が制御電圧Ｖsになっていて、電源電圧の値に応
じて１個のインバータ動作の遅延時間が変化するので、
これらに加えられる電源電圧が等しいときには１個当た
りのインバータの動作遅延時間は等しいものになる。両
者のインバータ２ａ、２ｂの電源電圧となる制御電圧Ｖ
sは、ＰＬＬ発振回路１において、基準クロック発生回
路１２のクロックＣＬＫの周波数にあるいはこれに所定
の係数値をかけた周波数に一致するように制御されてい
る。すなわち、ＰＬＬ発振回路１において、ＶＣＯ２の
出力は、１／ｎ分周器により１／ｎに分周されて位相比
較回路４の一方に入力され、その他方に入力される１／
ｍ分周器８を経て供給されたクロックＣＬＫと位相比較
される。
【０００９】位相比較回路４は、クロックＣＬＫの立ち
上がりからＶＣＯ２側の入力信号の立ち上がりまでの位
相差に対応する期間“Ｈ”となるチャージアップ信号Ｃ
Ｕをインバータ４ａを介してチャージポンプ５に送出し
てその電流吐き出し側のＰチャネルのＭＯＳトランジス
タＱ１をＯＮにする。このとき電流シンク側のＮチャネ
ルのＭＯＳトランジスタＱ２はチャージダウン信号ＣＤ
が“Ｌ”となってＯＦＦになる。また、位相比較回路４
は、ＶＣＯ２側の入力信号の立ち上がりからクロックＣ
ＬＫの立ち上がりまでの位相差に対応する期間“Ｈ”と
なるチャージダウン信号ＣＤをチャージポンプ５に送出
してその電流シンク側のＭＯＳトランジスタＱ２をＯＮ
にする。このときＭＯＳトランジスタＱ１はチャージア
ップ信号が“Ｌ”となってＯＦＦになる。このようなチ
ャージポンプ５の出力信号は、ＬＰＦ６に加えられ、平
滑化されてボルテージフォロア７に入力される。そこ
で、ボルテージフォロア７からは、ＶＣＯ２の発振周波
数をクロックＣＬＫの周波数にロックあるいは所定の周
波数比率で一致させるように制御する制御電圧Ｖsが発
生する。
【００１０】このように、インバータの動作電圧を決定
する電力受給ラインをボルテージフォロア７の出力にし
て発振回路を駆動し、ボルテージフォロア７の入力側に
周波数を制御する制御電圧信号をＬＰＦ６を介して入力
することにより、入力側の制御電圧と等しい電圧Ｖｓの
電力供給をＶＣＯ２（リング発振器）に与えてその発振
周波数をクロックＣＬＫの周波数にロックすることがで
きる。その結果、ＰＬＬ発振回路１の発振周波数は、温
度やデバイスの電源電圧等の外部環境の変化にほとんど
影響されない基準クロック発生回路１２の周波数にそれ
ぞれの分周率１／ｎ，１／ｍに対応する形で所定の比率
で一致するように制御され、ロックされる。このときの
制御電圧Ｖｓは、１個のインバータ２ａの動作の遅延時
間が基準クロック発生回路１２の周波数に応じて決定さ
れ、一定値となる。このことは、同じ制御電圧Ｖｓを受
けて動作するインバータ２ｂにも適用される。インバー
タ２ｂは、インバータ２ａと同時にＩＣの中の回路とし
て集積化された等価の遅延素子回路１１の素子であるか
らである。そこで、遅延素子回路１１の遅延時間は、温
度やデバイスの電源電圧等の外部環境の変化にほとんど
影響されないで決定され、その入力端子９の入力信号Ｄ
inに対する遅延時間は、インバータ２ｂの１個当たりの
遅延時間τに対してその接続段数をＰ個とすればτ×Ｐ
により決定され、最終段のインバータ２ｂの出力に接続
された出力端子１５ａに高精度に設定された遅延量の遅
延信号が出力される。
【００１１】ところで、インバータ１個当たりの遅延時
間τは、ここではプログラマブルになっている。それ
は、コントローラ１３により１／ｎ分周器３と１／ｍ分
周器８の分周率の値を変更すればよい。１／ｎ分周器３
と１／ｍ分周器８は、それぞれｎ進、ｍ進のカウンタで
構成され、その最大カウント値、すなわち、ｎ、ｍの進
数がコントローラ１３からのデータ設定により変更でき
る回路である。
【００１２】図２は、他の実施例であって、ＰＬＬ発振
回路１ａと遅延素子回路１１ａとを有している。その遅
延素子回路１１ａは、図１の遅延素子回路１１の各イン
バータ２ｂの出力に負荷として奇数段にスリーステート
バッファアンプ（バッファ）２ｃを設け、初段入力と偶
数段とにスリーステートバッファアンプ（バッファ）２
ｄを設けて、偶数の各段のバッファ２ｄを介して遅延出
力を取り出せるようにしてものである。各段に負荷とし
て交互に接続されたバッファ２ｃ，２ｄもその電源電圧
として制御電圧Ｖｓを受けて動作する。ここで、バッフ
ァ２ｃは、各インバータのダミー負荷となっていて各段
で等しい遅延動作時間を確保する役割を果たす。偶数各
段の出力となるバッファ２ｄは、コントローラ１３から
の選択信号ＳＥＬを受けてグランドＧＮＤ端子側が接地
されることで所定のレベルの出力をレベルシフタ１４に
供給する。レベルシフタ１４は、偶数各段のバッファ２
ｄからの出力を受けて、“Ｈ”、“Ｌ”のデータの出力
レベルを整合させて出力端子１５ｂに出力する回路であ
る。なお、最終段のインバータ２ｂからの出力は、前記
の図１の実施例で説明したように出力端子１５ａに出力
されてもよい。
【００１３】このような遅延素子回路１１ａの回路構成
に対応して、図２のＰＬＬ発振回路１ａでは、ＶＣＯ２
に換えてＶＣＯ２０が設けられている。ＶＣＯ２０は、
図１のＶＣＯ２の各インバータ２ａの出力に負荷として
スリーステートバッファアンプ（バッファ）２ｅをダミ
ー回路として設けたリング発振器である。各段の出力に
接続されたバッファ２ｅは，バッファ２ｃ，２ｄに対応
するダミー負荷回路であって、これらは、それぞれにそ
の電源電圧として制御電圧Ｖｓを受けて動作し、それぞ
れのグランドＧＮＤ端子側は接地されている。また、Ｖ
ＣＯ２０の出力は、レベルシフタ１４と等価のレベルシ
フタ１４ａを介して１／ｎ分周器３に入力される。これ
により遅延素子回路１１ａのインバータ２ｂと実質的に
等価の回路としてＶＣＯ２０のインバータ２ａが形成さ
れる。その結果、それぞれのインバータの動作遅延時間
が実質的に等しくなる。
【００１４】図３は、遅延素子回路１１ａとＶＣＯ２０
における各段の素子のレイアウトについての説明図であ
る。（ａ）は、ＶＣＯ２０のレイアウトであって、イン
バータ２ａとバッファ２ｅを１つのセル１６として初段
のセル１６ａの除いてセル１６を２段のセル配置として
最終段のセル１６ｎのインバータ２ａの出力から初段の
セル１６ａのインバータ２ａの入力に配線１７ａで接続
し、配線１７ｂにより反対側の上段のインバータと下段
のインバータの出力と入出とを接続してリングになるよ
うにする。なお、配線１７ａ、１７ｂの配線長は、イン
バータ２ａ間あるいはインバータ２ｂ間の接続配線長に
できるだけ近い配線長とする。遅延素子回路１１ａは、
これと同じ配置であり、配線１７ａを削除したものであ
り、図のセル１６の構成においてインバータ２ａがイン
バータ２ｂとなり、バッファ２ｅがバッファ２ｃあるい
はバッファ２ｄに入れ替わる。
【００１５】このようにすることで、各段からの出力を
得ても入力信号に設定される各段からの遅延時間出力の
誤差を最小限にすることができる。また、電源ラインあ
るいはグランドＧＮＤの配線については、図３（ｂ）に
示すように、○と○，×と×，//と//，／と／として示
すように対称となる配線長を等しく採ったトーナメント
パス配線１８によりすべてのセル１６に対して電源ある
いはグランドＧＮＤまでの配線長が等しくなるようにす
るとよい。このようなトーナメントパス配線１８は、偶
数各段のバッファ２ｄから出力を取り出すときにも適用
するとよく、入力信号に設定される各段からの遅延時間
出力の誤差を最小限に抑えることができる。最後に、ボ
ルテージフォロア７の制御電圧Ｖｓを遅延素子回路１１
ａあるいは遅延素子回路１１とＶＣＯ２０あるいはＶＣ
Ｏ２の電源ラインに接続する配線レイアウトについても
図３（ｃ）に示すように、等距離配線になるように、ボ
ルテージフォロア７の出力から対称的な配線１９ａ，１
９ｂによりそれぞれ行い、それぞれのグランドＧＮＤ配
線も対称的な配線１９ｃ，１９ｄを介してグランドＧＮ
Ｄラインに接続するようにするとよい。
【００１６】以上説明したきたが、実施例では遅延素子
としてインバータの例を上げているが、この発明の遅延
素子回路の遅延素子としては、フリップフロップ等、所
定の動作遅延時間をもって動作する回路素子を遅延回路
として使用してもよいことはもちろんである。
【００１７】
【発明の効果】以上説明してきたが、この発明にあって
は、ＰＬＬループ発振回路の第１の回路素子と等価の第
２の回路素子で遅延素子回路を形成し、ＰＬＬループ発
振回路の発振周波数を基準クロックの周波数にロックさ
せることにより第１の回路素子と第２の回路素子の動作
遅延時間を基準クロックの周波数に従って決定される一
定値になるように制御することができる。通常、基準ク
ロックの周波数は、製品毎のばらつきが吸収され、温度
変化や経年変化、そして電源電圧の変化等の外部環境の
影響を受けにくいようなクロック発生回路としてＩＣ等
の内部に形成されているので、これを利用することでこ
の遅延回路も同様に外部環境に影響されにくく、製品ご
とのばらつきが吸収された遅延回路として実現すること
ができる。
【図面の簡単な説明】
【図１】図１は、この発明の遅延回路を適用した一実施
例の回路図である。
【図２】図２は、この発明の遅延回路を適用した他の実
施例の回路図である。
【図３】図３は、遅延素子部とＶＣＯにおける各段の素
子のレイアウトその接続についての説明図であって、
（ａ）は、そのＶＣＯおよび遅延素子回路のセルレイア
ウトの説明図、（ｂ）は、その電源配線ラインあるいは
グランド配線ラインの説明図、（ｃ）は、ＶＣＯと遅延
素子回路との配線ラインの説明図である。
【符号の説明】
１，１ａ…ＰＬＬ発振回路、２，２０…ＶＣＯ、２ａ，
２ｂ…インバータ、２ｃ，２ｄ，２ｅ…スリーステート
バッファ、３…１／ｎ分周器、４…位相比較回路、５…
チャージポンプ、６…ローパスフィルタ（ＬＰＦ）、７
…ボルテージフォロア、８…１／ｍ分周器、９…入力端
子、１０…遅延回路、１１，１１ａ…遅延素子回路、１
２…基準クロック発生回路、１３…コントローラ、１
４，１４ａ…レベルシフタ、１５ａ，１５ｂ…出力端
子、１６…セル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗原 直樹 京都市右京区西院溝崎町21番地ローム株式 会社内 (72)発明者 根本 崇史 京都市右京区西院溝崎町21番地ローム株式 会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】共通の電力受給ラインに接続された複数の
    第１の回路素子を多段従属接続した発振回路を有し、基
    準周波数のクロックと位相比較してこの位相比較結果に
    応じて前記電力需給ラインの電圧を制御するＰＬＬルー
    プを形成して前記基準クロックの周波数にロックされた
    所定の周波数で発振するＰＬＬループ発振回路と、前記
    第１の回路素子と等価の、前記共通の電力受給ラインに
    接続された複数の第２の回路素子を多段従属接続してそ
    の初段に入力信号を受けてこれを遅延させた出力を発生
    する遅延素子回路とを備えることを特徴とする遅延回
    路。
  2. 【請求項２】さらにクリスタル発振器と分周器とを有
    し、前記基準クロックは、前記クリスタル発振器による
    信号であり、前記第１および第２の回路素子は、インバ
    ータであり、前記発振回路は、前記インバータを接続し
    たリング発振器であり、前記分周器は、前記リング発振
    器の出力あるいは前記基準クロックの少なくとも一方を
    分周するものであって、その分周率が外部から設定でき
    る請求項１記載の遅延回路。
  3. 【請求項３】多段従属接続された前記複数の第２のイン
    バータの各段の出力側にはそれぞれに前記共通の電力受
    給ラインに接続されたバッファアンプが負荷として接続
    され、偶数段の前記バッファアンプから前記入力信号の
    遅延された出力が取り出される請求項２記載の遅延回
    路。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053593A (ja) * 1999-06-28 2001-02-23 Lucent Technol Inc 可変位相シフトクロック発生器
JP2004158063A (ja) * 2002-11-01 2004-06-03 Rohm Co Ltd 記録パルス発生装置
WO2005039051A1 (ja) * 2003-10-17 2005-04-28 Fujitsu Limited 半導体装置及び電圧制御発振回路
JP2005341550A (ja) * 2004-04-30 2005-12-08 Yamaha Corp Ｄ級増幅器
US7197099B2 (en) 2002-12-26 2007-03-27 Renesas Technology Corp. Delay circuit with timing adjustment function
JP2009182447A (ja) * 2008-01-29 2009-08-13 Fujitsu Microelectronics Ltd 位相ロックループ回路及び遅延ロックループ回路
US8427211B2 (en) 2010-05-31 2013-04-23 SK Hynix Inc. Clock generation circuit and delay locked loop using the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353809A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp クロック発生回路
DE10154249C1 (de) * 2001-11-05 2003-05-22 Austriamicrosystems Ag Schloss Analog/Digital-Wandler
US7042296B2 (en) * 2003-09-25 2006-05-09 Lsi Logic Corporation Digital programmable delay scheme to continuously calibrate and track delay over process, voltage and temperature
JP2005136798A (ja) * 2003-10-31 2005-05-26 Renesas Technology Corp クロック生成システム及び半導体集積回路
US7205805B1 (en) 2004-11-02 2007-04-17 Western Digital Technologies, Inc. Adjusting power consumption of digital circuitry relative to critical path circuit having the largest propagation delay error
US7129763B1 (en) * 2004-11-08 2006-10-31 Western Digital Technologies, Inc. Adjusting power consumption of digital circuitry by generating frequency error representing error in propagation delay
US8294503B1 (en) 2004-11-22 2012-10-23 Marvell International Ltd. Method and apparatus for reducing jitter in a transmitter
US7486060B1 (en) 2006-03-30 2009-02-03 Western Digital Technologies, Inc. Switching voltage regulator comprising a cycle comparator for dynamic voltage scaling
US7551383B1 (en) 2006-06-28 2009-06-23 Western Digital Technologies, Inc. Adjusting voltage delivered to disk drive circuitry based on a selected zone
JP2008035031A (ja) * 2006-07-27 2008-02-14 Matsushita Electric Ind Co Ltd 混合装置とこれを用いた高周波受信装置
US7330019B1 (en) 2006-10-31 2008-02-12 Western Digital Technologies, Inc. Adjusting on-time for a discontinuous switching voltage regulator
KR100862230B1 (ko) * 2006-12-29 2008-10-09 한국과학기술원 멀티-모듈러스 주파수 분주기
US7733189B1 (en) 2007-09-14 2010-06-08 Western Digital Technologies, Inc. Oscillator comprising foldover detection
KR20090030078A (ko) * 2007-09-19 2009-03-24 삼성전자주식회사 부트 로딩 동작을 안전하게 수행하기 위한 반도체 메모리장치 및 그것의 부트 로딩 방법
US8384462B2 (en) * 2007-11-29 2013-02-26 Nlt Technologies, Ltd. Delay element, variable delay line, and voltage controlled oscillator, as well as display device and system comprising the same
US8085020B1 (en) 2008-06-13 2011-12-27 Western Digital Technologies, Inc. Switching voltage regulator employing dynamic voltage scaling with hysteretic comparator
US7714630B2 (en) * 2008-06-13 2010-05-11 International Business Machines Corporation Method and apparatus to limit circuit delay dependence on voltage
US8937404B1 (en) 2010-08-23 2015-01-20 Western Digital Technologies, Inc. Data storage device comprising dual mode independent/parallel voltage regulators
US8324974B1 (en) 2010-12-17 2012-12-04 Western Digital Technologies, Inc. Regulating power consumption of digital circuitry using a multi-layer ring oscillator
US8390367B1 (en) * 2011-02-15 2013-03-05 Western Digital Technologies, Inc. Ensuring minimum gate speed during startup of gate speed regulator
US10790832B2 (en) 2018-03-22 2020-09-29 Intel Corporation Apparatus to improve lock time of a frequency locked loop
CN112671383B (zh) * 2021-01-31 2022-08-23 山西大学 一种频率可连续调谐的激光相位快速锁定装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6139722A (ja) * 1984-07-31 1986-02-25 Nippon Gakki Seizo Kk 遅延時間安定化回路
JPH02100514A (ja) * 1988-10-07 1990-04-12 Ricoh Co Ltd ディレイライン
JPH02296410A (ja) * 1989-05-11 1990-12-07 Mitsubishi Electric Corp 遅延回路
JPH1188127A (ja) * 1997-09-04 1999-03-30 Texas Instr Japan Ltd 発振回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494021A (en) * 1982-08-30 1985-01-15 Xerox Corporation Self-calibrated clock and timing signal generator for MOS/VLSI circuitry
US5412697A (en) * 1993-01-14 1995-05-02 Apple Computer, Inc. Delay line separator for data bus
JPH0786888A (ja) 1993-09-14 1995-03-31 Fujitsu Ltd 遅延時間制御回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6139722A (ja) * 1984-07-31 1986-02-25 Nippon Gakki Seizo Kk 遅延時間安定化回路
JPH02100514A (ja) * 1988-10-07 1990-04-12 Ricoh Co Ltd ディレイライン
JPH02296410A (ja) * 1989-05-11 1990-12-07 Mitsubishi Electric Corp 遅延回路
JPH1188127A (ja) * 1997-09-04 1999-03-30 Texas Instr Japan Ltd 発振回路

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053593A (ja) * 1999-06-28 2001-02-23 Lucent Technol Inc 可変位相シフトクロック発生器
JP2004158063A (ja) * 2002-11-01 2004-06-03 Rohm Co Ltd 記録パルス発生装置
US7197099B2 (en) 2002-12-26 2007-03-27 Renesas Technology Corp. Delay circuit with timing adjustment function
US7379521B2 (en) 2002-12-26 2008-05-27 Renesas Technology Corp. Delay circuit with timing adjustment function
WO2005039051A1 (ja) * 2003-10-17 2005-04-28 Fujitsu Limited 半導体装置及び電圧制御発振回路
US7315213B2 (en) 2003-10-17 2008-01-01 Fujitsu Limited Semiconductor device and voltage-controlled oscillation circuit
US7952410B2 (en) 2003-10-17 2011-05-31 Fujitsu Semiconductor Limited Semiconductor device and voltage-controlled oscillation circuit
JP2005341550A (ja) * 2004-04-30 2005-12-08 Yamaha Corp Ｄ級増幅器
JP4561459B2 (ja) * 2004-04-30 2010-10-13 ヤマハ株式会社 Ｄ級増幅器
JP2009182447A (ja) * 2008-01-29 2009-08-13 Fujitsu Microelectronics Ltd 位相ロックループ回路及び遅延ロックループ回路
US8264259B2 (en) 2008-01-29 2012-09-11 Fujitsu Semiconductor Limited Phase-locked loop circuit and delay-locked loop circuit
US8427211B2 (en) 2010-05-31 2013-04-23 SK Hynix Inc. Clock generation circuit and delay locked loop using the same

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Publication number Publication date
JP3452834B2 (ja) 2003-10-06
KR100615115B1 (ko) 2006-08-22
KR20000077455A (ko) 2000-12-26
TW519793B (en) 2003-02-01
US6333652B1 (en) 2001-12-25

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