KR100862230B1 - 멀티-모듈러스 주파수 분주기 - Google Patents

멀티-모듈러스 주파수 분주기 Download PDF

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Abstract

멀티-모듈러스 주파수 분주기가 개시된다. 멀티-모듈러스 주파수 분주기는 입력 딜레이 셀, 링 전압제어발진기, 바이어스 회로 및 제어 신호 생성부를 포함한다. 링 전압 제어 발진기는 지연된 입력 주파수 신호를 제공받아 바이어스 회로에서 제공되는 바이어스 전압 및 제어 신호 생성부에서 제공되는 스위치 제어 신호와 전류 제어 신호에 기초하여 주파수 분주비가 결정된 출력 주파수 제어 신호를 제공한다. 분주비는 스위치 제어 신호와 전류 제어 신호에 의하여 다양하게 디자인 될 수 있다.

Description

멀티-모듈러스 주파수 분주기{multi-modulus frequency divider}
도 1은 일반적인 기존의 커런트 모드 로직(Current Mode Logic, CML) 타입의 주파수 2분주기 회로의 구성을 나타낸다.
도 2는 도 1의 플립플롭의 구성을 나타내는 블록도이다.
도 3은 주파수 분주 비를 2 또는 3으로 조절할 수 있는 종래의 Dual Modulus 주파수 분주기이다.
도 4는 본 발명의 일 실시예에 따른 멀티-모듈러스 주파수 분주기의 구성을 나타내는 블록도이다.
도 5는 입력 딜레이 셀 및 제1 타입의 딜레이 셀들의 구성을 나타낸다.
도 6은 제2 타입의 딜레이 셀들의 구성을 나타낸다.
도 7은 차동 구조에서 제1 타입의 딜레이 셀을 대체할 수 있는 딜레이 셀의 구조를 나타낸다.
도 8은 차동 구조에서 제2 타입의 딜레이 셀을 대체할 수 있는 딜레이 셀의 구조를 나타낸다.
<도면의 주요부분의 부호에 대한 설명>
100: 링 타입 전압제어발진기
110, 120, 130, 140, 150, 160, 170, 180:딜레이 셀
180: 바이어스 회로
190: 제어 신호 생성부
본 발명은 주파수 분주기에 관한 것으로, 보다 상세하게는 분주비를 다양화할 수 있는 주파수 분주기에 관한 것이다.
최근에 통신시스템이 발전하고 클럭(clock)이 사용되는 디지털 시스템이 다양해 지면서 넓은 범위의 주파수를 갖는 국부(local) 신호나 클럭 신호를 만들어 내는 주파수 합성기(Frequency Synthesizer)나 클럭 생성기(Clock Generator)가 요구된다. 이러한 Frequency Synthesizer 나 Clock Generator 에서는 주파수를 분주하는 주파수 분주기가 사용된다. 높은 주파수의 신호를 분주하기 위해서 사용되는 주파수 분주기의 타입은 여러 가지로 분류할 수 있다. 그 중에서 많이 사용되는 타입은 두 가지로 구분할 수 있다. 첫 번째 타입은 CML(Current Mode Logic) 을 이용한 주파수 분주기이다.
도 1은 일반적인 기존의 CML 타입의 주파수 2분주기 회로의 구성을 나타낸다.
도 1을 참조하면, 주파수 2분주기 회로는 두 개의 플립플롭(FF1, FF2)을 연결함으로써 구현이 된다.
도 2는 도 1의 플립플롭의 구성을 나타내는 블록도이다.
도 2를 참조하면, 각각의 플립플롭(FF1, FF2)은 복수개의 트랜지스터들(M21 내지 M26)과 전류원으로 구성된다. 주파수 분주기가 높은 주파수에서 동작하기 위해서 일반적인 게이트로 구현된 로직 회로가 아니라 도2와 과 같이 전류원을 이용해서 로직 회로를 구현한 CML회로가 사용된다. 이러한 CML 회로의 가장 큰 단점은 전류 소모가 크다는 것이다. 특히 주파수가 높아질수록 안정적으로 주파수를 분주하기 위해서는 소모되는 파워가 계속적으로 증가한다.
또한 출력 단에 출력 파형의 크기를 증가시키기 위해서 저항이 사용되며 작은 바이어스 전류로 큰 파형을 얻기 위해서 저항의 크기가 커지게 된다. 하지만 저항의 크기가 커지게 되면 높은 주파수에서 주파수 분주기가 동작하기 어려워 진다. 그 이유는 다음과 같다. 출력 단에 있는 저항과 모스에 존재하는 기생 캐패시턴스와 와이어의 기생 캐패시턴스에 의해서 저 대역 필터의 특성이 나타나게 된다. 저항의 크기가 커지거나 캐패시터의 크기가 커지게 되면 3dB 대역폭 주파수가 작아지기 때문에 동작 주파수에 제한이 생긴다. 이를 해결하기 위해서 높은 주파수에서는 저항대신 인덕터를 사용하게 된다. 실리콘 웨이퍼 에서 인덕터를 사용할 경우 인덕터가 차지하는 면적이 매우 크기 때문에 전체적으로 주파수 합성기나 클락 발생기의 면적이 증가할 수 있다.
또 다른 단점으로는 주파수 분주 비를 다양하게 하기 위한 Modulus 주파수 분주기를 설계할 때 주파수 분주 비를 다양하게 하기 어렵다.
도 3은 주파수 분주 비를 2 또는 3으로 조절할 수 있는 종래의 Dual Modulus 주파수 분주기이다.
도 3을 참조하면, 종래의 CML Dual Modulus 주파수 분주기는 CML 타입의 플립플랍(FF1, FF2) 이외에 추가적으로 논리 게이트(10, 20)가 사용되기 때문에 게이트 딜레이에 의해서 동작 주파수가 제한이 된다. 따라서 CML 타입의 Modulus 주파수 분주기는 세 가지 이상의 분주 비를 갖도록 설계하기기 쉽지 않다. 다양한 분주비가 요구되는 주파수 분주기를 설계하기 위해서는 추가적으로 CML 형태의 주파수 분주기가 Dual Modulus 주파수 분주기 이외에 더 요구된다. 결국 CML 타입으로 높은 주파수에서 동작하면서 주파수 분주비가 다양한 주파수 분주기를 설계하는 것은 매우 어려운 일이다.
상기 문제점을 해결하기 위한 본 발명의 목적은 높은 주파수에서 동작하면서 분주비가 다양한 멀티-모듈러스 주파수 분주기를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티-모듈러스 주파수 분주기는 입력 딜레이 셀, 링 전압제어발진기, 바이어스 회로 및 제어 신호 생성부를 포함한다.
상기 입력 딜레이 셀은 입력 주파수 신호를 지연시킨다. 상기 링 전압제어 발진기는 복수개의 제1 타입의 딜레이 셀들과 복수개의 제2 타입의 딜레이 셀들과 복수개의 스위치들을 포함하고, 상기 입력 딜레이 셀에 의하여 지연된 입력 주파수 신호를 제공받아, 상기 스위치들의 개폐여부에 의하여 주파수 분주비가 결정된 출 력 주파수 신호를 제공한다. 상기 바이어스 회로는 상기 입력 딜레이 셀과 상기 복수개의 제1 타입의 딜레이 셀들 및 상기 복수개의 제2 타입의 딜레이 셀들에 공급되는 전류를 조절하기 위한 바이어스 전압을 생성한다. 상기 제어 신호 생성부는 상기 복수개의 스위치들의 개폐를 결정하는 스위치 제어신호와 상기 복수개의 제2 타입의 딜레이 셀들에 흐르는 전류의 온/오프를 결정하는 전류 제어 신호를 생성한다.
실시예에 따라, 상기 링 전압제어발진기는 상기 입력 주파수 신호와 상기 출력 주파수 신호의 동기화를 위한 로킹 트랜지스터를 더 포함한다.
실시예에 따라, 상기 복수개의 제1 타입의 딜레이 셀들과 상기 복수개의 제2 타입의 딜레이 셀들과 상기 복수개의 스위치들은 상기 스위치 제어 신호에 의하여 가변적인 루프를 구성할 수 있다. 상기 주파수 분주비는 상기 가변적인 루프에 의하여 결정될 수 있다.
실시예에 따라, 상기 딜레이 셀들의 지연정도는 상기 딜레이 셀들에 공급되는 전류의 크기에 의하여 결정될 수 있다.
실시예에 따라, 상기 복수개의 제1 타입의 딜레이 셀들은 상기 제1 딜레이 셀과 같은 형태의 제2 및 제3 딜레이 셀들로 구성되고, 상기 복수개의 제2 타입의 딜레이 셀들은 제4 내지 제7 딜레이 셀들로 구성되고, 상기 복수개의 스위치들은 제1 내지 제5 스위치들을 포함할 수 있다.
실시예에 따라, 상기 로킹 트랜지스터는 드레인이 상기 제3 딜레이 셀의 입력에 연결되고, 소스는 상기 제3 딜레이 셀의 출력에 연결되고, 게이트에는 상기 입력 주파수 신호가 인가되는 엔모스 트랜지스터로 구성될 수 있다.
실시예에 따라, 상기 제1 타입의 딜레이 셀들은 전원전압에 일 단자가 연결되는 인버터와 상기 인버터의 타 단자와 접지 전압 사이에 연결되는 전류원으로 구성될 수 있다.
실시예에 따라, 상기 전류원은 게이트에 상기 바이어스 전압이 인가되는 엔모스 트랜지스터로 구성될 수 있다.
실시예에 따라, 상기 제2 타입의 딜레이 셀들은 일 단자가 상기 전원 전압에 연결되는 인버터, 상기 인버터의 타 단자에 연결되는 전류원 및 상기 전류원과 접지 전압 사이에 연결되는 스위치 트랜지스터를 포함할 수 있다.
실시예에 따라, 상기 전류원은 게이트에 상기 바이어스 전압이 인가되는 엔모스 트랜지스터로 구성되고, 상기 스위치 트랜지스터는 게이트에 상기 전류 제어 신호가 인가되는 엔모스 트랜지스터로 구성될 수 있다.
실시예에 따라, 상기 복수개의 제1 타입의 딜레이 셀들과 상기 복수개이 제2 타입의 딜레이 셀들은 각각 양의 입력 주파수 신호와 음의 주파수 신호를 입력받는 차동 구조로 구성될 수 있다.
실시예에 따라, 상기 복수개의 스위치들은 트랜스미션 게이트로 구성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 멀티-모듈러스 주파수 분주기의 구성을 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 멀티-모듈러스 주파수 분주기는 입력 딜레이 셀(110), 링 전압제어발진기(100), 바이어스 회로(180) 및 제어 신호 생성부(190)를 포함한다.
링 전압제어발진기(100)는 제2 내지 제7 딜레이 셀들(120, 130, 140, 150, 160, 170)과 제1 내지 제5 스위치(S1, S2, S3, S4, S5)를 포함한다. 도시하지는 않았지만, 제1 내지 제5 스위치(S1, S2, S3, S4, S5)들은 트랜스미션 게이트로 구성될 수 있다.
제2 및 제3 딜레이 셀들(120, 130)은 입력 딜레이 셀(110)과 같은 형태로 구성된다. 제2 및 제3 딜레이 셀들(120, 130)은 제1 타입이라 한다. 제4 내지 제7 딜레이 셀들(140,150,160,170)은 제2 및 제3 딜레이 셀들(120, 130)과는 다른 형태로 제2 타입이라 한다. 딜레이 셀들은 서로 직렬로 연결된다. 제1 스위치(S1)는 제7 딜레이 셀(170)의 출력을 출력 주파수 신호로 연결한다. 제2 스위치(S2)는 제6 딜레이 셀(160)의 출력을 출력 주파수 신호로 연결한다. 제3 스위치(S3)는 제5 딜레이 셀(150)의 출력을 출력 주파수 신호로 연결한다. 제4 스위치(S4)는 제4 딜레이 셀(140)의 출력을 출력 주파수 신호로 연결한다. 제5 스위치(S5)는 제3 딜레이 셀(130)의 출력을 출력 주파수 신호로 연결한다. 또한 로킹 트랜지스터(M1)이 온 되면 제5 스위치(S5)는 제2 딜레이 셀(120)의 출력을 출력 주파수 신호로 연결한다.
도 5는 입력 딜레이 셀 및 제1 타입의 딜레이 셀들의 구성을 나타낸다. 도 6은 제2 타입의 딜레이 셀들의 구성을 나타낸다.
도 5 및 도 6을 참조하면, 제1 타입의 딜레이 셀은 전원 전압에 연결된 인버터(M52 및 M53으로 구성)와 인버터와 접지 전압에 연결된 전류원(M51)으로 구성된다. 인버터는 피모스 트랜지스터(M53)와 엔모스 트랜지스터(M52)가 캐스코드 형태로 연결되어 구성된다. 인버터에 캐스코드 형태로 연결되는 전류원(M51)은 엔모스 트랜지스터로 구성되고, 게이트에 바이어스 전압이 인가된다.
제2 타입의 딜레이 셀은 전원 전압에 연결된 인버터(M63 및 M64로 구성)와 인버터에 연결된 전류원(M62) 및 전류원(M62)과 접지 전압 사이에 연결된 스위치 트랜지스터(M61)로 구성된다. 인버터는 피모스 트랜지스터(M64)와 엔모스 트랜지스터(M63)가 캐스코드 형태로 연결되어 구성된다. 인버터에 캐스코드 형태로 연결되는 전류원(M62)은 엔모스 트랜지스터로 구성된다. 전류원(M62)에 캐스코드 형태로 연결되는 스위치 트랜지스터(M61)는 엔모스 트랜지스터로 구성된다. 전류원들(M51. M62)은 물론 엔모스 트랜지스터 말고 다른 형태의 전류원으로도 구성될 수 있음은 자명하다.
다시 도 4를 참조하면, 제3 딜레이 셀(130)에는 입력 주파수 신호와 출력 주파수 신호의 동기를 위한 로킹 트랜지스터(M1)가 연결된다. 로킹 트랜지스터(M1)는 드레인이 제3 딜레이 셀(130)의 입력에 연결되고 소스는 제3 딜레이 셀(130)의 입력에 연결되고, 게이트는 입력 주파수 신호를 인가받는 엔모스 트랜지스터로 구성된다. 로킹 트랜지스터(M1)는 제3 딜레이 셀(130)에 의한 지연을 없애는 역할을 한다.
이하 도 4 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 멀티-모듈러스 분주기의 동작을 설명한다.
입력 주파수 신호는 제1 딜레이 셀(110) 거쳐 지연되어 링 전압제어 발진기로 입력된다. 또한 입력 주파수 신호는 로킹 트랜지스터(M1)의 게이트에 제공되어 입력 주파수 신호가 하이이면 제2 딜레이 셀(120)의 출력이 지연 없이 제4 딜레이 셀(140)로 전달된다.
입력 입력 딜레이 셀(100)과 제2 내지 제7 딜레이 셀들(120, 130, 140, 150, 160, 170)은 인버터(M52 및 M53으로 구성)와 전류원(M53)을 포함하는데 전류원에는 바이어스 회로(180)에서 생성된 바이어스 전압이 인가된다. 이 바이어스 전압에 의하여 전류원(M51. M62)에 흐르는 전류의 양을 조절하여 딜레이 셀들의 지연 정도를 조절할 수 있다. 제2 타입의 딜레이 셀들은 스위치 트랜지스터(M61)를 포함하는데 제어 신호 생성부(190)에서 제공되는 전류 제어 신호에 의하여 스위치 트랜지스터(M61)의 온/오프가 결정된다. 즉, 제2 타입의 딜레이 셀들은 전류원(M62)에 공급 되는 전류를 차단하여 지연정도가 조절된다.
제어 신호 생성부(190)는 스위치들(S1~S5)의 개폐를 결정하는 스위치 제어 신호를 생성한다. 이 스위치 제어 신호에 의하여 개폐가 결정된 스위치에 따라 멀티-모듈러스 주파수 분주기의 분주비가 결정된다. 또한 딜레이 셀들의 지연 정도에 따라서 주파수 분주기의 분주비가 결정된다.
예를 들어, 딜레이 셀들(120 ~ 170)과 제1 스위치(S1)로 이루어지는 루프에 의하여 구성되는 링 전압제어 발진기의 발진 주파수(출력 주파수 신호)가 가장 낮다. 이 경우에 있어서, 다른 스위치들은 모두 오프된다. 또한 딜레이 셀들(120~130)과 제5 스위치(S5)로 이루어지는 루프에 의하여 구성되는 링 전압제어 발진기의 발진 주파수가 가장 높다.
예를 들어, 입력 주파수 신호가 6GHz이고 링 전압제어발진기(100)의 발진 주파수가 3GHz이면, 주파수 분주기의 출력 주파수는 3GHz가 되고, 이 경우에 주파수 분주비는 2가 된다. 스위치 제어 신호와 전류 제어 신호를 조절하여 링 전압제어발진기(100)의 발진 주파수가 2GHz이면, 분주비는 3이 된다. 이러한 식으로 스위치 제어 신호와 전류 제어 신호를 조절하여 링 전압제어발진기를 구성하는 루프를 조절하면, 주파수 분주비를 조절할 수 있다. 도 4와 같은 구성으로 스위치 제어 신호와 전류 제어 신호를 조절하여 얻을 수 있는 주파수 분주비는 2,3,4,5,6이다. 또한 바이어스 전압을 통하여 딜레이 셀들의 지연 정도를 조절하면, 정수뿐만 아니라 4.5나 6.5와 같은 소수점 분주비도 가능하다. 도 4와 같은 구성에 딜레이 셀과 스위치들을 더 포함하면 더 큰 수의 분주비를 얻을 수 있는 것은 당업자에게 자명하 다.
본 발명의 일 실시예에 따른 멀티-모듈러스 주파수 분주기가 소모하는 전력은 0.24mW 이며 이는 CML 형태의 주파수 분주기가 소모하는 전력의 1/10정도이다.
이상에서는 단일 입출력 구조를 가지는 멀티-모듈러스 주파수 분주기에 대하여 설명하였다. 동상 모드 잡음이나 전원부에서 발생하는 잡음을 가지는 차동 구조를 가지는 주파수 분주기가 요구된다.
도 7은 차동 구조에서 제1 타입의 딜레이 셀을 대체할 수 있는 딜레이 셀의 구조를 나타낸다. 도 8은 차동 구조에서 제2 타입의 딜레이 셀을 대체할 수 있는 딜레이 셀의 구조를 나타낸다.
도 7 및 도 8을 참조하면, 차동 구조에서는 제1 타입의 딜레이 셀들은 양의 입력 주파수 신호가 입력되는 인버터(M72 및 M73으로 구성)와 음의 입력 주파수 신호가 입력되는 인버터(M74 및 M75로 구성)와 바이어스 전압이 인가되는 전류원(M71)으로 구성된다. 또한 제2 타입의 딜레이 셀들은 양의 입력 주파수 신호가 입력되는 인버터(M83 및 M84으로 구성)와 음의 입력 주파수 신호가 입력되는 인버터(M85 및 M86로 구성)와 바이어스 전압이 인가되는 전류원(M82)과 전류 제어 신호가 인가되는 스위치 트랜지스터(M81)로 구성된다. 차동 구조의 딜레이 셀들을 포함하는 멀티-모듈러스 주파수 분주기의 동작은 단일 입출력 구조를 가지는 멀티-모듈러스 주파수 분주기의 동작과 유사하므로 이에 대한 설명은 생략한다. 차동 구조의 딜레이 셀들은 포함되는 트랜지스터의 수가 증가되어 전력소모는 증가하지만 외부의 잡음에 강하다는 장점이 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 멀티-모듈러스 주파수 분주기는 커패시터나 저항 또는 인덕터가 사용되지 않기 때문에 회로의 크기를 작게 할 수 있으며, 사용되는 트랜지스터의 수가 적기 때문에 설계가 용이하다. 또한 회로가 간단하기 때문에 소모되는 전력을 크게 줄일 수 있다. 또한 딜레이 셀들과 스위치들의 개수를 조절하면 분주비를 다양하게 설계할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 입력 주파수 신호를 지연시키는 입력 딜레이 셀;
    복수개의 제1 타입의 딜레이 셀들과 복수개의 제2 타입의 딜레이 셀들과 복수개의 스위치들을 포함하고, 상기 입력 딜레이 셀에 의하여 지연된 입력 주파수 신호를 제공받아, 상기 스위치들의 개폐여부에 의하여 주파수 분주비가 결정된 출력 주파수 신호를 제공하고, 상기 입력 주파수 신호와 상기 출력 주파수 신호의 동기화를 위한 로킹 트랜지스터를 포함하는 링 전압제어발진기;
    상기 입력 딜레이 셀과 상기 복수개의 제1 타입의 딜레이 셀들 및 상기 복수개의 제2 타입의 딜레이 셀들에 공급되는 전류를 조절하기 위한 바이어스 전압을 생성하는 바이어스 회로; 및
    상기 복수개의 스위치들의 개폐를 결정하는 스위치 제어신호와 상기 복수개의 제2 타입의 딜레이 셀들에 흐르는 전류의 온/오프를 결정하는 전류 제어 신호를 생성하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  2. 삭제
  3. 제 1 항에 있어서, 상기 복수개의 제1 타입의 딜레이 셀들과 상기 복수개의 제2 타입의 딜레이 셀들과 상기 복수개의 스위치들은 상기 스위치 제어 신호에 의하여 가변적인 루프를 구성하는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  4. 제 3 항에 있어서, 상기 주파수 분주비는 상기 가변적인 루프에 의하여 결정되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  5. 제 3 항에 있어서, 상기 딜레이 셀들의 지연정도는 상기 딜레이 셀들에 공급되는 전류의 크기에 의하여 결정되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  6. 제 1 항에 있어서, 상기 복수개의 제1 타입의 딜레이 셀들은 상기 제1 딜레이 셀과 같은 형태의 제2 및 제3 딜레이 셀들로 구성되고, 상기 복수개의 제2 타입의 딜레이 셀들은 제4 내지 제7 딜레이 셀들로 구성되고, 상기 복수개의 스위치들은 제1 내지 제5 스위치들을 포함하는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  7. 제 6 항에 있어서, 상기 로킹 트랜지스터는 드레인이 상기 제3 딜레이 셀의 입력에 연결되고, 소스는 상기 제3 딜레이 셀의 출력에 연결되고, 게이트에는 상기 입력 주파수 신호가 인가되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  8. 제 6 항에 있어서, 상기 제1 타입의 딜레이 셀들은 전원전압에 일 단자가 연결되는 인버터와 상기 인버터의 타 단자와 접지 전압 사이에 연결되는 전류원으로 구성되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  9. 제 8 항에 있어서, 상기 전류원은 게이트에 상기 바이어스 전압이 인가되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  10. 제 6 항에 있어서, 상기 제2 타입의 딜레이 셀들은 일 단자가 상기 전원 전압에 연결되는 인버터, 상기 인버터의 타 단자에 연결되는 전류원 및 상기 전류원과 접지 전압 사이에 연결되는 스위치 트랜지스터를 포함하는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  11. 제 10 항에 있어서, 상기 전류원은 게이트에 상기 바이어스 전압이 인가되는 엔모스 트랜지스터로 구성되고, 상기 스위치 트랜지스터는 게이트에 상기 전류 제어 신호가 인가되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  12. 제 6 항에 있어서, 상기 복수개의 제1 타입의 딜레이 셀들과 상기 복수개의 제2 타입 딜레이 셀들은 각각 양의 입력 주파수 신호와 음의 주파수 신호를 입력받 는 제1 인버터와 제2 인버터를 포함하는 차동 구조로 구성되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
  13. 제 1 항에 있어서, 상기 복수개의 스위치들은 트랜스미션 게이트로 구성되는 것을 특징으로 하는 멀티-모듈러스 주파수 분주기.
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