JPH11273252A - パルス幅制御回路及びディスク記録制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速クロックを用いることなく高精度なパル
ス幅制御を実現し、ディスクへの記録時には、メディア
種別や回転速度に対応した適切な記録を実現する。 【解決手段】 第１及び第２の遅延回路１０，３０毎
に、各遅延素子段の出力信号のいずれかを選択して出力
する第１及び第２のセレクタ１１，３１を接続し、遅延
回路の入力信号とセレクタ１１の遅延信号とを入力する
ＡＮＤゲート１２と、第２の遅延回路の入力信号とセレ
クタ３１の遅延信号とを入力するＯＲゲート３２を設
け、ＡＮＤゲートの出力を遅延回路の入力信号とする。
さらに各遅延回路を、複数の遅延素子を接続したディレ
イライン２とＰＬＬ回路３で構成し、ＰＬＬ回路中のＶ
ＣＯ３とディレイライン２とを同一の遅延素子で構成
し、同一の制御電圧を供給する。またディスク記録装置
に適用する際は、メディア種別及び回転速度に応じてセ
レクタの選択を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延素子を複数段
接続した遅延回路を用いて構成したパルス幅制御回路、
及びディスク記録装置においてこのパルス幅制御回路を
利用して記録マークの記録タイミングを調整可能なディ
スク記録制御回路に関する。

【０００２】

【従来の技術】光ディスク装置や光磁気ディスク装置に
おいては、データを再生するだけでなく書き込み可能な
ものがあり、このような装置では、データの変調信号に
対応する記録マークをレーザー装置でディスク上に記録
することによって、データの記録媒体への書き込みを行
っている。

【０００３】たとえば、ＣＤ−Ｒでは、まず、書き込も
うとするデータをＥＦＭエンコーダでＥＦＭ信号に変調
し、このＥＦＭ信号をレーザー装置に送出してＥＦＭ信
号に対応する記録マークをディスクに記録するようにし
ている。ところが、データを記録するメディアの種類や
ディスクの回転速度によって記録状態が変化するため、
単純にＥＦＭ信号をレーザー装置に送出するだけでは、
所望の記録マークを記録することはできない。そこで、
ＥＦＭ信号の立ち上がりや立ち下がりのタイミングを遅
延させることによって、所望の記録マークを記録する試
みが従来より行われていた。そして、このようにＥＦＭ
信号を遅延させるためには、一般に、クロックに同期し
て動作するＤフリップフロップ等のロジック回路を複数
段接続して使用していた。

【０００４】

【発明が解決しようとする課題】ＥＦＭ信号は、ＥＦＭ
クロックと呼ばれる基準信号に同期した信号であって、
このクロックの３〜１１周期分のパルス幅を有してい
る。従って、上述の如くクロックに同期して動作するＤ
フリップフロップで遅延回路を構成する場合には、Ｄフ
リップフロップに印加するクロックとして、ＥＦＭクロ
ックより高速のクロックを用いなければならず、たとえ
ば、遅延回路の分解能を１６段階とすればＥＦＭクロッ
クの１６倍の速さのクロックが必要となる。

【０００５】しかしながら、このＥＦＭクロックは元々
相当周波数の高いクロックであり、４倍速では「１７．
２８ＭＨｚ」、８倍速では「３４．５６ＭＨｚ」であ
る。従って、上記Ｄフリップフロップに印加するクロッ
クとしては、４倍速では「２７６．４８ＭＨｚ」、８倍
速では「５５２．９６ＭＨｚ」ときわめて高速となって
しまう。このため、実際にはこのような高速のクロック
を供給することは不可能であり、且つこのような高速ク
ロックに同期して安定して動作するロジック回路を作る
こともきわめて難しい。

【０００６】更に、ロジック回路は、電源変動や温度変
化などの外的要因を受けやすいので、コントロールした
いパルス幅が非常に短い場合は、精度良くコントロール
することは困難である。

【０００７】

【課題を解決するための手段】本発明は、遅延素子を複
数段接続して入力信号を遅延させる第１及び第２の遅延
回路と、第１及び第２の遅延回路毎に各遅延素子段の出
力信号のいずれかを選択して遅延信号として出力する第
１及び第２のセレクタと、各遅延回路毎に入力信号と前
記遅延信号との論理演算を行う第１及び第２の論理回路
を有し、第１の論理回路の出力信号を第２の遅延回路の
入力信号とすると共に、第１及び第２の論理回路の一方
を論理積回路とし他方を論理和回路として、パルス幅制
御回路を構成することを特徴とする。

【０００８】また、本発明では、前記遅延回路は、遅延
素子を複数段リング状に接続して構成され、各段の遅延
量が入力される制御電圧により制御されるＶＣＯと、該
ＶＣＯの出力信号もしくはその分周信号と基準信号とを
入力し両信号の位相を比較する位相比較器と、該位相比
較器で検出された位相差に応じた前記制御電圧を発生す
るローパスフィルタと、前記ＶＣＯの遅延素子と同一構
成の遅延素子を複数段接続して構成され、入力信号を遅
延させて出力すると共に各段の遅延量が前記制御電圧に
より制御されるディレイラインとを備えたことを特徴と
する。

【０００９】更に、本発明では、ディスク記録制御回路
が上記パルス幅制御回路で構成され、入力信号として記
録すべき変調信号が供給され、メディアの種類及び／又
は回転速度に応じたセレクト信号が前記第１及び第２の
セレクタに入力され、前記変調信号に対応する記録マー
クをディスクに記録する記録装置へ出力信号を送出し
て、記録マークの記録タイミングを調整可能としたこと
を特徴とする。

【００１０】

【発明の実施の形態】図１は、本発明によるパルス幅制
御回路の実施形態を示すブロック図であり、入力信号の
立ち上がりと立ち下がりの遅延量を独立して設定できる
ように、２つの遅延回路１０，３０を用いている。各遅
延回路１０，３０は、インバータよりなる遅延素子４０
を複数段直列に接続して構成され、各段の出力信号のい
ずれか一つをセレクト信号ＳＥＬ１，ＳＥＬ２に応じて
選択するセレクタ１１，３１が、各遅延回路１０，３０
に各々接続されている。更に、セレクタ１１で選択され
た遅延信号と遅延回路１０への入力信号を入力するＡＮ
Ｄゲート１２と、セレクタ３１で選択された遅延信号と
遅延回路３０への入力信号を入力するＯＲゲート３２が
設けられ、ＡＮＤゲート１２の出力信号が遅延回路３０
の入力信号として供給されている。

【００１１】ここで、各遅延回路１０，３０は、遅延素
子４０が１６段接続されて構成されており、１つの遅延
素子の遅延量ｄｔは、基準クロックであるEFMCKの周期
Ｔの１／１６に設定されている。そこで、図６ｂに示す
ように、遅延回路１０にEFMCK（図６ａ）６周期分であ
る６ＴのEFM信号が入力されたとすると、遅延回路１０
では各遅延素子が入力EFM信号を順次Ｔ／１６づつ遅延
させていく。そして、セレクタ１１はSEL1により指定さ
れた段数ｎの遅延信号EFMD1（図６ｃ）を選択し、ＡＮ
Ｄゲート１２に出力する。今SEL1により指定された段数
ｎが「１０」ならば、立ち上がりの遅延量Ｔｄｆは、Ｔ
ｄｆ＝１０・Ｔ／１６に設定される。また、ＡＮＤゲー
ト１２の他方の入力端には入力信号EFMがそのまま印加
されているので、ＡＮＤゲート１２の出力信号は、図６
ｄに示すようになり、この信号が次段の遅延回路３０の
入力信号となる。遅延回路３０においても遅延回路１０
と同様、各遅延素子によりＡＮＤゲート１２の出力信号
が順次Ｔ／１６づつ遅延されてゆき、SEL2により指定さ
れた段数ｎの遅延信号EFMD2（図６ｅ）がセレクタ３１
で選択され、ＯＲゲート３２に出力される。SEL2により
指定された段数ｎが「８」ならば、立ち下がりの遅延量
Ｔｄｂは、Ｔｄｂ＝８・Ｔ／１６に設定される。そし
て、ＯＲゲート３２では、ＡＮＤゲートの出力信号と遅
延信号EFMD2の論理和がとられるので、その出力WDATと
しては図６ｆに示すように、入力されたEFM信号と比べ
ると、立ち上がりがＴｄｆ（１０・Ｔ／１６）だけ遅延
され、立ち下がりがＴｄｂ（８・Ｔ／１６）だけ遅延さ
れ、パルス幅が２Ｔ／１６短くなった信号が出力される
こととなる。

【００１２】このように、立ち上がりと立ち下がりの遅
延量Ｔｄｆ，Ｔｄｂは、セレクト信号SEL1,2により各々
独立に設定することができる。尚、遅延回路３０にEFM
信号を入力し、ＯＲゲート３２の出力を遅延回路１０に
入力して、ＡＮＤゲート１２の出力を最終的な出力信号
WDATとしても、図１と全く同様の出力を得ることができ
る。また、遅延素子４０としてインバータの代わりにコ
ンパレータを用いても良い。

【００１３】次に、以上説明したパルス幅制御回路をＣ
Ｄ−Ｒ用のディスク記録制御回路に適用した例を、図７
を参照して説明する。図７は、ＣＤ−Ｒ用のディスク記
録装置全体の構成を示すブロック図であり、ディスク５
０に書き込むべきデータは、まずＥＦＭエンコーダ５１
でEFM信号に変調され、図１に示したパルス幅制御回路
５２にEFMCKと共に供給される。ディスク記録制御回路
５４は、このパルス幅制御回路５２とレジスタ５３から
成り、パルス幅制御回路５２の出力信号がレーザーピッ
クアップ等のレーザー装置５５に供給され、ディスクに
EFM信号に対応する記録マークが記録される。また、デ
ィスク記録装置全体をコントロールするマイコン５６に
は、使用するディスクのメディア種別及び回転速度を示
す情報が入力されており、マイコン５６に接続されたテ
ーブル５７には図８に示すように、メディア種別及び回
転速度に各々対応して、立ち上がり遅延量Ｔｄｆと立ち
下がり遅延量Ｔｄｂがあらかじめ記憶されている。尚、
記憶されている遅延量は、単位遅延量Ｔ／１６の何倍で
あるかを示す数値で記憶されており、このためこの数値
そのものがSEL1,2となる。

【００１４】マイコンは、メディア種別及び回転速度が
指定されると、テーブルから対応する立ち上がり及び立
ち下がりの遅延量を読み出し、この数値をレジスタ５３
にセットする。そして、レジスタ５３にセットされた数
値がSEL1,2として、パルス幅制御回路５２に入力され
る。パルス幅制御回路５２では、上述したように入力さ
れたEFM信号をSEL1により指定された遅延量だけ立ち上
がりを遅延し、SEL2により指定された遅延量だけ立ち下
がりを遅延して、レーザー装置５５に送出する。従っ
て、レーザー装置５５では、EFM信号の記録タイミング
がメディアの種別及び回転速度に応じて調整され、適切
な記録マークが記録される。

【００１５】ところで、図１に示した遅延回路１０，３
０を構成する遅延素子４０は、製造ばらつきにより遅延
素子を構成するトランジスタの特性が均一にならないた
めに、遅延量にばらつきが生じる。そこで、遅延量を高
精度に設定したい場合は、遅延回路１０，３０として、
図２に示す遅延回路１を用いればよい。図２は示す遅延
回路１は、入力信号を遅延するためのディレイライン２
と、このディレイライン２の遅延量を制御するためのＰ
ＬＬ回路３から成る。ＰＬＬ回路３は、入力される制御
電圧Ｖｔにより出力信号周波数が変化するＶＣO４と、
ＶＣＯ４の出力信号を１／Ｎに分周するプログラマブル
デバイダ５と、入力される基準信号RFCKを１／Ｍに分周
するリファレンスデバイダ６と、両デバイダ５，６の出
力信号の位相を比較する位相比較器７と、位相比較器７
により検出された位相差に応じた制御電圧ＶｔをＶＣＯ
３に供給するローパスフィルタ８とを備えており、両デ
バイダ５，６とも分周比が変更可能なデバイダである。
また位相比較器７の出力段にはチャージポンプが設けら
れている。

【００１６】このＰＬＬ回路３中のＶＣＯ４は、図２に
示すように、遅延セル４０を複数段直列に接続し、更に
最終段の遅延セル４１の出力を初段に負帰還するリング
状の構成であって、最終段の出力をバッファ４５を介し
てプログラマブルデバイダ５に送出している。また、各
遅延セルは第１及び第２の制御端子を有し、第１の制御
端子にバイアス回路４６からの一定バイアスＶｂが供給
され、第２の制御端子にローパスフィルタ８からの制御
電圧Ｖｔが供給されている。

【００１７】一方、ディレイライン２は、ＶＣＯ４を構
成する遅延セルと同一構成の遅延セル４０を、複数段直
列に接続して構成され、ＶＣＯ４とは異なり初段の遅延
セルには外部から入力信号SINが印加されている。そし
て、セレクタ２０で各段の遅延セルからの出力のいずれ
か一つを選択し、遅延信号SOUTとして取り出すようにし
ている。このセレクタ２０は、図１におけるセレクタ１
１，３１に相当するセレクタである。尚、図２に示す回
路は同一チップ内の近傍に構成されており、このため遅
延セルの遅延特性は、ＶＣＯ４とディレイラインとでほ
ぼ同一となる。

【００１８】ここで、図３を参照して、遅延セル４０の
具体構成について説明する。遅延セル４０は、基本的に
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタを縦続接続してなるインバータ１０
１，１０２を２段直列に接続して構成されており、各イ
ンバータ１０１，１０２の後ろにバッファ１０３，１０
４が接続されている。また、インバータ１０１，１０２
の電源電位との間には電流制御用のＰチャンネルＭＯＳ
トランジスタ１０５，１０６が接続され、インバータ１
０１，１０２の接地電位との間には電流制御用のＮチャ
ンネルＭＯＳトランジスタ１０７，１０８が接続されて
いる。この電流制御用のＰチャンネルＭＯＳトランジス
タ１０５のゲートは第１の制御端子１１０に接続され，
電流制御用のＮチャンネルＭＯＳトランジスタ１０７の
ゲートは第２の制御端子１１１に接続されている。尚、
１０９は寄生容量を示す。

【００１９】そして、本実施形態においては、第１の制
御端子１１０にバイアス回路４６からの一定バイアスＶ
ｂが供給され、第２の制御端子１１１にローパスフィル
タ８からの制御電圧Ｖｔが供給されている。よって、制
御電圧Ｖｔが大きくなるとインバータ１０１，１０２に
流れる電流が増加して入力信号INの遅延量ｄｔは減少
し、制御電圧Ｖｔが小さくなるとインバータ１０１，１
０２に流れる電流が減少して入力信号INの遅延量ｄｔは
増加する。このように、遅延セル４０の遅延量ｄｔは制
御電圧Ｖｔの大きさに応じて変化する。

【００２０】ところで、ＶＣＯ４の最終段は負帰還をか
けるために、遅延セル４０の前半部分のみ、即ちインバ
ータ１０１，バッファ１０３，制御用トランジスタ１０
５，１０７で構成されており、インバータ１０１の出力
がＶＣＯ４の初段の遅延セル４０に入力されている。以
下、図２に示す実施形態の動作を説明する。

【００２１】まず、ＶＣＯ４の出力信号周波数ｆ１はプ
ログラマブルデバイダ５によって１／Ｎに分周されｆ１
／Ｎになり、基準信号周波数ｆ０はリファレンスデバイ
ダ６により分周されｆ０／Ｍになる。これらの分周信号
は位相比較器７でその位相が比較され、ローパスフィル
タ８からは位相差に応じた制御電圧ＶｔがＶＣＯ４に供
給される。これによって、両デバイダの出力信号の位相
差をなくすようにＰＬＬ回路３が動作し、ＰＬＬがロッ
クすると式（１）が成り立つ。

【００２２】

【数１】

【００２３】一方、ＶＣＯ４では、上述したようにロー
パスフィルタ８からの制御電圧Ｖｔにより各遅延セルの
遅延量ｄｔが決定され、初段の遅延セル４０に入力され
た信号ｄｔ０は、図４に示すように各遅延セル４０で順
次ｄｔづつ遅延されていく。そして、最終段の遅延セル
４１では信号が反転され、この反転信号が折り返し遅延
ｄαの後に初段に帰還される。つまり、折り返し遅延ｄ
αがｄｔに比べて十分小さいとすれば、ＶＣＯ４の周期
Ｔの半周期Ｔ／２は、遅延量ｄｔを遅延セル４０の段数
Ｄ分だけ加算した長さとなる。従って、遅延量ｄｔは式
（２）で表される。

【００２４】

【数２】

【００２５】ここで、周期Ｔは１／ｆ１であって、上述
したようにＰＬＬ回路３がロックすると式（１）が成立
するので、ロック状態では、遅延量ｄｔは式（３）で表
される。

【００２６】

【数３】

【００２７】つまり、ＶＣＯの遅延セル段数Ｄと分周比
Ｍ，Ｎを決定すれば、遅延セル４０の遅延量ｄｔは、基
準信号RFCKの周波数ｆ０のみに依存する一定値となる。
ところで、図２に示す回路では、上述したようにディレ
イライン２を構成する遅延セルはＶＣＯ４の遅延セルと
全く同一の構成であり、しかもディレイライン２中の遅
延セルに供給される制御電圧もＶＣＯ４の遅延セル４０
に供給される制御電圧Ｖｔと全く同一である。このた
め、ディレイライン２中の遅延セルの遅延量は、ＶＣＯ
４の遅延セル４０の遅延量ｄｔと全く同一となり、ＰＬ
Ｌのロック時には基準信号周波数ｆ０に依存した一定値
となる。

【００２８】ディレイライン２は、入力信号SINを遅延
セル４０で順次遅延して、セレクタ２０により所望の段
の遅延出力を選択して、遅延信号SOUTとして出力する構
成であり、この各遅延セル段の遅延量ｄｔがＰＬＬロッ
ク時には一定値となるので、ディレイライン２において
セレクタ２０から出力する遅延信号の遅延量も所望の一
定値となる。つまり、このディレイライン２では、製造
時の調整は不要となり、且つＰＬＬ回路３で保証される
精度で遅延量を設定でき、このためpsecオーダーでの高
精度の設定が可能となる。しかも、ＰＬＬでは電源変動
や温度変動に対しても保証されるので、ディレイライン
２の遅延量もこれら変動の影響を受けなくなる。

【００２９】また、基準信号RFCKの周波数ｆ０や分周比
Ｍ，Ｎを変更するだけで、遅延量ｄｔを用意に変更でき
るので、ディレイライン２の分解能の設定が容易とな
る。たとえば、ＶＣＯ４の段数Ｄが「１６段」である場
合、分周比Ｍ，Ｎを各々「２」とし、ｆ０を「１７．２
８ＭＨｚ」とすれば、式（３）より遅延量ｄｔは「１．
８１nsec」となる。そして、分周比Ｍ，Ｎを各々「４」
に変更し、ｆ０を「３４．５６ＭＨｚ」に変更すれば、
式（３）より遅延量ｄｔは「０．９０nsec」とpsecオー
ダーの分解能となる。

【００３０】更に、図５のＶＣＯ特性に示すように、Ｐ
ＬＬがロックする周波数範囲は広く、この範囲内で遅延
セルの遅延量ｄｔを変更できるので、ディレイライン２
の遅延量可変範囲を広帯域とすることができる。以上説
明した実施形態は、遅延セル内の遅延素子をインバータ
で構成する例を示したが、インバータの代わりにコンパ
レータを用いる構成でも良い。また、遅延セル内の一方
の電流制御用トランジスタ１０５，１０６には一定バイ
アスを印加し、他方の電流制御用トランジスタ１０７，
１０８のみにローパスフィルタ８からの制御電圧Ｖｔを
供給するようにしたが、双方の電流制御用トランジスタ
に制御電圧Ｖｔを供給するようにしてもよい。

【００３１】

【発明の効果】本発明によれば、高速のクロックを用い
ることなく所望のパルス波形を得ることが可能となり、
特に、ＰＬＬ回路を用いた場合には遅延量を高精度で設
定できるようになる。また、ディスク記録装置に適用す
れば、メディア種別や回転速度に対応した適切な記録を
実現できるようになる。

【図面の簡単な説明】

【図１】本発明によるパルス幅制御回路の実施形態を示
すブロック図である。

【図２】遅延回路の他の実施形態を示すブロック図であ
る。

【図３】実施形態における遅延セルの具体構成を示す回
路図である。

【図４】実施形態におけるＶＣＯの動作を説明するため
のタイミングチャートである。

【図５】実施形態におけるＶＣＯ特性及び遅延特性を示
す特性図である。

【図６】図１に示す実施形態の動作を説明するためのタ
イミングチャートである。

【図７】本発明によるディスク記録制御回路の実施形態
を示すブロック図である。

【図８】実施形態におけるテーブルの記憶内容を示す説
明図である。

【符号の説明】

１、１０、３０ 遅延回路 ２ ディレイライン ３ ＰＬＬ回路 ４ ＶＣＯ ５ プログラマブルデバイダ ６ リファレンスデバイダ ７ 位相比較器 ８ ローパスフィルタ １２ ＡＮＤゲート ２０、１１、３１ セレクタ ３２ ＯＲゲート ４０ 遅延セル ５０ ディスク ５１ ＥＦＭエンコーダ ５２ パルス幅制御回路 ５４ ディスク記録制御回路 ５５ レーザー装置 １０１、１０２ インバータ １０５、１０６、１０７、１０８ 電流制御用トランジ
スタ １１０ 第１制御端子 １１１ 第２制御端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 遅延素子を複数段接続して入力信号を遅
   延させる第１及び第２の遅延回路と、第１及び第２の遅
   延回路毎に各遅延素子段の出力信号のいずれかを選択し
   て遅延信号として出力する第１及び第２のセレクタと、
   各遅延回路毎に入力信号と前記遅延信号との論理演算を
   行う第１及び第２の論理回路を有し、第１の論理回路の
   出力信号を第２の遅延回路の入力信号とすると共に、第
   １及び第２の論理回路の一方を論理積回路とし他方を論
   理和回路とすることを特徴とするパルス幅制御回路。
2. 【請求項２】 前記遅延素子は、インバータまたはコン
   パレータにより構成されていることを特徴とする請求項
   １記載のパルス幅制御回路。
3. 【請求項３】 前記遅延回路は、遅延素子を複数段リン
   グ状に接続して構成され、各段の遅延量が入力される制
   御電圧により制御されるＶＣＯと、該ＶＣＯの出力信号
   もしくはその分周信号と基準信号とを入力し両信号の位
   相を比較する位相比較器と、該位相比較器で検出された
   位相差に応じた前記制御電圧を発生するローパスフィル
   タと、前記ＶＣＯの遅延素子と同一構成の遅延素子を複
   数段接続して構成され、入力信号を遅延させて出力する
   と共に各段の遅延量が前記制御電圧により制御されるデ
   ィレイラインとを備えたことを特徴とする請求項１記載
   のパルス幅制御回路。
4. 【請求項４】 請求項１乃至３のいずれかに記載のパル
   ス幅制御回路で構成され、入力信号として記録すべき変
   調信号が供給され、メディアの種類及び／又は回転速度
   に応じたセレクト信号が前記第１及び第２のセレクタに
   入力され、前記変調信号に対応する記録マークをディス
   クに記録する記録装置へ出力信号を送出して、記録マー
   クの記録タイミングを調整可能としたことを特徴とする
   ディスク記録制御回路。
5. 【請求項５】 遅延量が制御電圧により制御される遅延
   素子を複数段接続して構成され、記録すべき変調信号を
   入力して遅延させるディレイラインと、前記遅延素子と
   同一構成の遅延素子を複数段接続して構成され、各段の
   遅延量が前記制御電圧により制御されるＶＣＯ、及び前
   記制御電圧を発生するループフィルタを有するＰＬＬ回
   路と、前記ディレイラインの各遅延素子段の出力信号の
   いずれかを選択して遅延信号として出力するセレクタ
   と、該セレクタからの遅延信号と入力変調信号を論理演
   算する論理回路とを有し、該論理回路の演算結果に基づ
   く出力信号を、前記変調信号に対応する記録マークをデ
   ィスクに記録する記録装置へ送出して、記録マークの記
   録タイミングを調整可能としたことを特徴とするディス
   ク記録制御回路。