JP4395988B2 - パルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路 - Google Patents
パルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明はパルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路に関し、特に所望のデューティ比のパルス列を生成するパルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路に関する。
【０００２】
【従来の技術】
高密度光記録装置には、大別して光磁気ディスクシステムと相変化ディスクシステムとがある。特に、最近では、磁気ヘッドが不要で光学ヘッドの小型化が容易、ダイレクト・オーバーライトが容易に実現可能、信号強度が高く、再生系のＳ／Ｎが有利である、等の理由から、相変化ディスクシステムが注目され、開発が重点的にすすめられている。図１５は、高密度光記録装置の一例の構成図である。ディスク４００は、例えば、相変化ディスクで、スピンドルモータ３１０によって回転駆動される。スピンドルモータ３１０は、サーボ３２０によってディスク４００を一定の回転速度（回転数）で回転駆動する。データ再生時には、パルス生成回路（以下、ＷＰとする）３４０の供給されるパルスに従って、レーザーダイオードコントローラ（以下、ＬＤＣとする）３５０が駆動し、光学ヘッド３６０から再生レベルのレーザー光がディスク４００に照射される。この反射光を光学ヘッド３６０で受光し、光電変換してＲＦ（Radio Frequency）信号が再生回路（以下、ＲＰとする）３７０に供給される。ＲＰ３７０により復調された復調データがシステムコントローラに送られ、再生処理が行なわれる。
【０００３】
一方、データの記録時には、システムコントローラから送られたデータがデータ変調部３３０で変調され、ＷＰ３４０で変調データに対応する書き込み用のパルス信号に変換されてＬＤＣ３５０に供給される。ＬＤＣ３５０が駆動し、光学ヘッド３６０から、記録用のレーザー光が照射される。図１６は、ＷＰの出力信号及びＬＤＣのレーザーパルス発光波形を示している。ＷＰ３４０は、読出し用レーザー制御信号Ｐ１、及び入力する変調された入力データＤ１に従って書き込み用レーザー制御信号Ｐ２、Ｐ３を生成する。記録時のＬＤＣ３５０のレーザーパルス発光波形Ｐ４は、ＤＣバイアス信号にパルスを重ねた形となっている。
【０００４】
高密度光記録装置においては、微小なマーク列を正確な位置に記録する必要がある。特に相変化ディスクは純粋な熱記録であるため、記録時の熱の管理が最も重要である。この熱の管理を正確に行なうため、マーク形成に用いるレーザー光には連続したパルス列が用いられている。また、このパルス列は、単にクロック同期したパルスでなく、位置及び幅を最適に設定する、いわゆる記録補償が必須のものとなっている。
【０００５】
このような相変化ディスクの記録補償方式の一例について説明する。図１７は、相変化ディスク記録補償回路の一例の動作波形である。１クロックのパルス幅をＴとし、ｎ＊Ｔ（ｎは整数）のマークを記録する場合に、Ｍを１（Ｈレベル）に対応するマーク、Ｓを０（Ｌレベル）に対応するスペースとし、遅延量をｘ、ｙとすると、記録パルスは、
【０００６】
【数１】
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ ……（１）
または、
【０００７】
【数２】
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓ ……（２）
で、表すことができる。
【０００８】
式（１）、（２）のようなパルス列を生成する手法として、例えば多段シフトレジスタを用いた記録パルス発生回路が提案されている。図１８は、多段シフトレジスタを用いた記録パルス発生回路のタイミングチャートである。多段シフトレジスタを用いて、入力データをクロックＣＬＫでラッチしたＣＤＡＴＡ０に対して、１クロック周期（以下、Ｔとする）遅延したＤＡＴＡ０、そこから０．５Ｔずつ遅延したＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、及びＤＡＴＡ４とＤＡＴＡ５（図示せず）を生成する。論理回路を用いて、ＴＯＰ＝ＤＡＴＡ２＊〜ＤＡＴＡ５（〜ＤＡＴＡ５は、ＤＡＴＡ５のインバータであることを示す。以下、〜はインバータを表すことにする）。またＥＮＤ＝〜ＤＡＴＡ０＊ＤＡＴＡ３、ＭＰ＝ＴＯＰ＋ＥＮＤ＋ＣＬＫとする。ＧＡＴＥ＝ＤＡＴＡ１＋ＤＡＴＡ２、ＲＥＣ＝ＧＡＴＥ＊ＭＰとすることで、（１）式においてｘ＝０、ｙ＝０としたときの記録パルスＲＥＣを得る。ここで、２個の遅延量可変素子を用い、ｘＴ遅延したＤＡＴＡ２であるＤＤＡＴＡ２、ｙＴ遅延したＤＡＴＡ１であるＤＤＡＴＡ１によりＡＧＡＴＥ＝ＤＤＡＴＡ２＊ＤＤＡＴＡ１、ＲＥＣ＝ＧＡＴＥ＊ＭＰとすることで、（１）式で任意のｘ、ｙにより表現される、立上り、立下りを制御した記録パルスＧＲＥＣを得る。従って、通常の論理回路と遅延量可変素子があれば、上記説明の記録補償回路を実現できることになる。
【０００９】
このような記録補償回路として、インバータ２段で構成されるディレイ素子と、クロック１Ｔがディレイ素子何段に相当するかカウントし出力するディレイ・ロック・ループ、及びその出力１Ｔに対する相対ディレイ量を乗ずる乗算器から構成される可変遅延回路を用いた記録補償回路が提案されている。この回路は、式（１）、（２）の遅延量ｘ、ｙの値を外部から設定可能で、そのディレイ量は温度変動などの外乱やプロセスばらつき等の個体差に対して安定している。しかも、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにて作成可能である。
【００１０】
近年の相変化ディスクシステムの高密度化、高転送レート化に対応して、記録補償方式は上記式（１）、（２）のみでなく、さらに複雑なものが用いられるようになっている。また、レーザーパワーも３値以上の多値を用いることも多くなっている。特に、パルス幅の制御は記録特性を大きく左右する重要なパラメータであるため、例えば、上式において（０．５Ｓ＋０．５Ｍ）で表現されるマルチパルス部分のデューティ比を制御することも行われている。このマルチパルス部分を安定して同一幅のパルス幅で供給することができれば、記録再生特性は向上するためである。
【００１１】
【発明が解決しようとする課題】
しかし、従来の記録補償回路に用いられる可変遅延回路は、安定して同一幅のマルチパルスを生成することが困難であるという問題がある。このため、安定的な相変化ディスクの記録補償回路を構成することができないという問題がある。
【００１２】
上記説明の回路は、（１）、（２）式のマルチパルス部分の生成において、ＣＬＫ信号を論理の１つとして用いている。すなわち、ＣＬＫの立上り、立下りエッジがそれぞれマルチパルスの立上り、立下りエッジの基準位置となるため、上記の外乱、個体差等により入力されるクロック・デューティが変動した場合に、図１８に示したように、常に同一幅となるパルスを生成することが不可能である。特に、マルチパルスのデューティ比を制御する必要がある場合、この部分の安定性がシステムの記録特性を大きく左右する。
【００１３】
この現象を回避する手段として、例えば、クロックＣＬＫと、ディレイ・ロック・ループを用いてＣＬＫを０．５Ｔ遅延させたＤＣＬＫとの、各々の立上りエッジを新たなクロックＡＣＬＫの立上り、立下りのエッジの基準位置とする方法が提案されている。
【００１４】
しかし、このように生成したクロックＡＣＬＫを一部の同期論理回路のみに用いることは、調整前のクロックＣＬＫを用いる他の同期論理回路部分との間でクロックスキュを発生させることになり、回路設計上不都合が生じやすい。また、ＩＣ内におけるクロック信号は通常、高駆動能力のセルで駆動し、配線長も最適化する等、特殊な処理が行なわれていることが多い。このため、一部または全部のクロックを、ＩＣ内の論理回路で生成したＡＣＬＫで置き換えることは、クロックネットに余分なゲート等を挿入することにつながり、ＩＣ全体の信頼性に問題を起こす恐れがある。
【００１５】
本発明はこのような点に鑑みてなされたものであり、シフトレジスタ等の同期回路部分のクロック波形に依存せず、出力パルスのデューティを所望の値に制御することが可能なパルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、所望のデューティ比のパルス列を生成するパルス幅制御回路において、出力パルスに同期したクロック信号を入力し、前記クロック信号を２分周したクロック分周信号を生成するクロック分周回路と、前記クロック信号の１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数を算出するデューティ調整回路と、前記クロック分周信号を前記ディレイ設定段数遅延して出力するとともに前記クロック分周信号を０段遅延して出力するプログラマブル・ディレイラインと、前記プログラマブル・ディレイラインにより前記ディレイ設定段数遅延された出力信号と前記０段遅延された出力信号とから所定のデューティ比のパルス列を生成するパルス列生成回路と、を有することを特徴とするパルス幅制御回路、が提供される。
【００１７】
このような構成のパルス幅制御回路では、クロック分周回路は、クロック信号を２分周したクロック分周信号を生成し、カウント回路は、クロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路は、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じてディレイ設定段数を算出する。プログラマブル・ディレイラインは、デューティ調整回路の算出したディレイ設定段数に応じてクロック分周信号を遅延させて出力するとともに、クロック分周信号を０段遅延して出力する。パルス列生成回路は、プログラマブル・ディレイラインの出力するディレイ設定段数遅延された出力信号と、０段遅延された出力信号とから所定のデューティ比のパルス列を生成する。
【００１８】
また、上記課題を解決するために、始端パルス、マルチパルス、及び終端パルスを合成して得られる記録パルスにしたがってデータを記録する光ディスク用記録補償回路において、出力パルスに同期したクロック信号を入力し、前記クロック信号を２分周したクロック分周信号を生成するクロック分周回路と、前記クロック信号の１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数を算出するデューティ調整回路と、前記クロック分周信号を前記ディレイ設定段数遅延して出力するとともに前記クロック分周信号を０段遅延して出力するプログラマブル・ディレイラインと、前記プログラマブル・ディレイラインにより前記ディレイ設定段数遅延された出力信号と前記０段遅延された出力信号とから所定のデューティ比のパルス列を生成するパルス列生成回路と、を有するパルス幅制御回路をマルチパルス発生器として備えたことを特徴とする光ディスク用記録補償回路、が提供される。
【００１９】
このような構成の光ディスク用記録補償回路では、マルチパルス発生器であるパルス幅制御回路の、クロック分周回路によりクロック信号を２分周したクロック分周信号を生成する。また、カウント回路は、クロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路は、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じてディレイ設定段数を算出する。プログラマブル・ディレイラインは、デューティ調整回路の算出したディレイ設定段数に応じてクロック分周信号を遅延させて出力するとともに、クロック分周信号を０段遅延して出力する。パルス列生成回路は、プログラマブル・ディレイラインの出力するディレイ設定段数遅延された出力信号と、０段遅延された出力信号とから所定のデューティ比のマルチパルスを生成する。生成されたマルチパルスは、マルチパルスに所定の遅延量を加えた始端パルスと終端パルスとともに光ディスク用の記録パルスとして用いられる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の一実施の形態であるパルス幅制御回路のブロック図である。
【００２１】
本発明に係るパルス幅制御回路は、クロック信号ＣＬＫを入力し、クロック分周信号ＭＰＲを生成するクロック分周回路（ＤＩＶ）１１０、基準ディレイ段数ＤＲＥＦをカウントするカウント回路（ＣＮＴ）１２０、所定のデューティ比に応じてディレイ設定段数ＤＲＥＦＨを算出するデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０、クロック分周信号ＭＰＲをディレイ設定段数遅延した遅延信号ＤＭＰＲとクロック分周信号ＭＰＲを０段遅延した遅延信号ＺＭＰＲを生成するプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０、及び遅延信号ＤＭＰＲ、ＺＭＰＲよりパルス列ＭＰを生成するパルス列生成回路（ＭＰ＿ＧＥＮ）１５０とから構成される。
【００２２】
クロック分周回路（ＤＩＶ）１１０は、クロック信号ＣＬＫを入力し、これを２分周したクロック分周信号ＭＰＲを生成し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。クロック分周回路（ＤＩＶ）１１０は、例えば、Ｄ−フリップフロップ回路で構成することができる。図２は、クロック分周回路の一例であるＤ−フリップフロップ回路のブロック図である。Ｄ−フリップフロップ回路（以下、Ｄ−ＦＦとする）１１０ａは、クロック信号ＣＬＫを入力し、立上り、立下りエッジで信号を反転させて出力する。すなわち、クロック信号ＣＬＫの周期をＴとすると、これを２分周した周期２Ｔのパルス信号ＭＰＲを出力する。クロック分周回路（ＤＩＶ）１１０は、微分回路等により構成することもできる。
【００２３】
図１に戻って説明する。
カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、これをデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０へ出力する。クロックの周期は、温度や電源電圧等の影響で変化する。このクロック周期のゆらぎに応じた基準ディレイ段数ＤＲＥＦの算出方法として、例えば、ディレイ・ロック・ループがある。
【００２４】
ディレイ・ロック・ループは、クロックの繰り返しの長短に応じてカウントダウンまたはカウントアップしてディレイ段数を算出し、現在のディレイ段数とこれをシフトして得られる１クロック前のディレイ段数とを比較し、小さい方を基準ディレイ段数として出力する回路である。ここでは、ディレイ段数を算出するディレイ・ロック検出回路について説明する。図３は、カウント回路を構成するディレイ・ロック検出回路のブロック図である。本発明に係るディレイ・ロック検出回路は、２段のＤ−ＦＦ１２１ａ、１２１ｂから成るシフトレジスタ１２１、第１の比較器１２２、第２の比較器１２３、ＡＮＤゲート１２４、Ｄ−ＦＦ１２５、セレクタ１２６、Ｄ−ＦＦ１２７によって構成される。カウントされるディレイ段数ＤＵＰＤが、シフトレジスタ１２１に供給される。シフトレジスタ１２１では、現在のディレイ段数ＤＵＰＤに対して、Ｄ−ＦＦ１２１ａの出力として１クロック前のディレイ段数ＤＲ１、Ｄ−ＦＦ１２１ｂの出力として２クロック前のディレイ段数ＤＲ２を得る。なお、シフトレジスタ１２１に供給されるクロックは、データパルスＴＰ４とする。比較器１２２では、現在のディレイ段数ＤＵＰＤと１クロック前のディレイ段数ＤＲ１との比較を行ない、例えばＤＵＰＤ＞ＤＲ１である場合にデータ出力を行なう。また、比較器１２３は、現在のディレイ段数ＤＵＰＤと２クロック前のディレイ段数ＤＲ２との比較を行ない、例えばＤＵＰＤ＝ＤＲ２である場合にデータ出力を行なう。すなわち、ＡＮＤゲート１２４からは、ＤＵＰＤ＞ＤＲ１とＤＵＰＤ＝ＤＲ２の場合の論理積が出力される。Ｄ−ＦＦ１２５は、ＤＵＰＤ＝ＤＲ２の場合のディレイ段数をデータパルスＴＰ４でラッチして、ディレイ・ロック信号ＬＯＣＫとしてハイレベルのデータを出力する。セレクタ１２６は、１クロック前のディレイ段数ＤＲ１と現在のディレイ段数ＤＵＰＤを入力して、ＡＮＤゲート１２４からの論理積に基づいて、入力したディレイ段数ＤＵＰＤとＤＲ１とを選択的に出力する。例えば、ディレイ段数ＤＵＰＤとＤＲ２が一致し、かつ、ディレイ段数ＤＵＰＤがＤＲ１よりも大きい場合にディレイ段数ＤＲ１を出力し、これ以外の場合に、ディレイ段数ＤＵＰＤを出力する。セレクタ１２６で選択されたディレイ段数（ＤＵＰＤまたはＤＲ１）は、Ｄ−ＦＦ１２７に供給され、データパルスＴＰ４によってラッチされて基準ディレイ段数ＤＲＥＦとして常に出力されている。このように、２クロック前のディレイ段数ＤＲ２と現在のディレイ段数ＤＵＰＤを比較して一致していればディレイ・ロック信号ＬＯＣＫを出力し、１クロック前のディレイ段数ＤＲ１と現在のディレイ段数ＤＵＰＤとを比較して、小さい方を基準ディレイ段数ＤＲＥＦとして出力する。
【００２５】
カウント回路（ＣＮＴ）１２０をこのようなディレイ・ロック・ループ構成とすることで、クロックＣＬＫの周期の変化に応じて基準ディレイ段数ＤＲＥＦが変化するため、クロックＣＬＫの周期変化量に対応して所望するディレイ量を算出することができるようになる。
【００２６】
図１に戻って説明する。
デューティ調整回路１３０は、カウント回路１２０の出力である基準ディレイ段数ＤＲＥＦを入力し、予め設定された所定のデューティ比に応じたディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン１４０へ出力する。例えば、５０パーセントデューティのクロックを生成する場合、ディレイ設定段数ＤＲＥＦＨは、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦの１／２の値とすればよい。このようなデューティ調整回路１３０は、例えば、ビットシフト回路や乗算回路により構成することができる。
【００２７】
デューティ調整回路１３０をビットシフト回路で構成した場合について説明する。図４は、デューティ調整回路の一例であるビットシフト回路のブロック図である。入力する基準ディレイ段数ＤＲＥＦは、６ビット（ＤＲＥＦ［０］〜［５］）とし、ディレイ設定段数ＤＲＥＦＨは、基準ディレイ段数ＤＲＥＦの１／２、すなわち５０パーセントデューティとする。ビットシフト回路１３０ａは、基準ディレイ段数ＤＲＥＦの各ビットを入力し、これを１ビットずつシフトし、ＤＲＥＦＨ［５：０］として出力する。ビットシフト回路１３０ａの演算は、次式のように表すことができる。
【００２８】
【数３】
ＤＲＥＦＨ［５：０］＝｛１’ｂ０、ＤＲＥＦ［５：１］｝ …（３）
このように、極めて単純な回路でディレイ設定段数ＤＲＥＦＨを得ることができる。ここでは、基準ディレイ段数ＤＲＥＦの１／２を算出するとしたが、同様に１／４等、他の比率とすることもできる。
【００２９】
次に、デューティ調整回路１３０を乗算回路で構成した場合について説明する。図５は、デューティ調整回路の一例である乗算回路のブロック図である。これは、一般的なＩＣで用いられる乗算器＜ＭＰＬ＞である。乗算回路１３０ｂは、基準ディレイ段数ＤＲＥＦを入力し、予め設定された乗算値ＤＵＴＹを用いて
【００３０】
【数４】
ＤＲＥＦＨ＝ ＤＲＥＦ × ＤＵＴＹ …（４）
の演算を行なう。ＤＵＴＹ＝１／２とすると、ディレイ設定段数ＤＲＥＦＨは、基準ディレイ段数ＤＲＥＦの１／２、すなわち５０パーセントデューティが得られる。ＤＵＴＹは、任意に設定が可能である。
【００３１】
図１に戻って説明する。
プログラマブル・ディレイライン１４０は、周期２Ｔのクロック分周信号ＭＰＲをＤＬＩＮに、ディレイ設定段数ＤＲＥＦＨをＳＥＬに入力する。入力したクロック分周信号ＭＰＲをディレイ設定段数ＤＲＥＦに応じて遅延した遅延信号ＤＭＰＲをＳＤＬＹより出力する。また、クロック分周信号ＭＰＲを０段遅延した遅延信号ＺＭＰＲをＺＤＬＹより出力する。プログラマブル・ディレイライン１４０は、ＮＡＮＤ素子によるディレイチェーンとマルチプレクサや、インバータとマルチプレクサにように、ＣＭＯＳ論理回路により構成する。一般に、プログラマブル・ディレイ回路は、遅延０段を選択しても、マルチプレクサによるゲート遅延が存在する。このため、本発明に係るプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０では、ディレイ段数遅延した信号とともに、遅延を行なわない、すなわち０段遅延した信号とを共通のマルチプレクサを通過させて位相を合わせている。例えば、ディレイ設定段数ＤＲＥＦＨを基準ディレイ段数ＤＲＥＦの１／２とすると、ＳＤＬＹ出力は、クロック分周信号ＭＰＲをＴ／２＋マルチプレクサのゲート遅延量遅延したＤＭＰＲとなり、ＺＤＬＹ出力は、クロック信号ＭＰＲをマルチプレクサのゲート量遅延したＺＭＰＲとなる。このため、ＤＭＰＲとＺＭＰＲの差は、ディレイ設定段数ＤＲＥＦＨにより設定された遅延量になる。
【００３２】
プログラマブル・ディレイライン１４０を、ＮＡＮＤ素子を用いたディレイチェーンで構成した場合について説明する。図６は、プログラマブル・ディレイラインの一例であるＮＡＮＤ素子を用いたディレイチェーンの回路図である。
【００３３】
これは、ＮＡＮＤ２段を単位遅延素子とした８段のプログラマブル・ディレイラインであって、ＮＡＮＤ素子によって構成されるディレイライン１４１ａと選択信号ＳＥＬに応じて所望の遅延量の信号を選択するマルチプレクサ１４２ａとから成る。
【００３４】
次に、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０を、インバータとマルチプレクサで構成した場合について説明する。図７は、プログラマブル・ディレイラインの一例であるインバータとマルチプレクサを用いたディレイ回路の回路図である。インバータにより構成されるディレイライン１４１ｂと選択信号ＳＥＬに応じて所望の遅延量の信号を選択するマルチプレクサ１４２ｂとから成る。これは、図６のディレイラインをインバータで構成しているものである。
【００３５】
図１に戻って説明する。
パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０の生成した、遅延信号ＤＭＰＲとＺＭＰＲを入力し、所定のデューティ比のパルス列を生成する。パルス列は、ディレイ設定段数遅延された遅延信号ＤＭＰＲの立上りと、０段遅延された遅延信号ＺＭＰＲの立上りとを、パルス出力信号の立上りと立下りのタイミングとして生成する。パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、例えば、論理回路により構成することができる。図８は、パルス列生成回路の一例である論理回路の回路図である。論理ゲート１５０ａは、ディレイ設定段数遅延された遅延信号ＤＭＰＲと、０段遅延された遅延信号ＺＭＰＲとの排他的論理を算出し、パルス列ＭＰとしている。すなわち、遅延信号ＺＭＰＲの立上りと立下りで立上り、遅延信号ＤＭＰＲの立上りと立下りで立下るパルス列ＭＰが生成され、出力される。
【００３６】
このような構成のパルス幅制御回路の動作について、図１に戻って説明する。ここでは、デューティ比５０パーセントが設定されているとして説明する。
クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０によって２分周され、クロック分周信号ＭＰＲとしてプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力される。カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０へ出力する。デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０は、デューティ比が５０パーセントとなるように、基準ディレイ段数ＤＲＥＦを１／２したディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０では、ディレイ設定段数ＤＲＥＦＨに基づいてクロック分周信号ＭＰＲを遅延した遅延信号ＤＭＰＲを生成するとともに、クロック分周信号ＭＰＲ０段の遅延を行なった遅延信号ＺＭＰＲを生成し、パルス列生成回路（ＭＰ＿ＧＥＮ）１５０へ出力する。パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、遅延信号ＤＭＰＲとＺＭＰＲとの排他的論理を算出し、パルス列ＭＰとして出力する。
【００３７】
上記説明のパルス幅制御回路の動作を、動作波形で説明する。図９は、本発明の一実施の形態であるパルス幅制御回路のタイミングチャートである。Ｔ１の区間のクロック信号ＣＬＫのデューティ比は７５パーセント、Ｔ２の区間でのデューティ比は２５パーセントである。このように、クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０を通過して２分周されるため、クロック信号ＣＬＫのデューティ比が変化していても、クロック分周信号ＭＰＲ以降の信号には伝搬されない。クロック分周信号ＭＰＲを設定ディレイ段数ＤＲＥＦＨで遅延した遅延信号ＤＭＰＲは、クロック分周信号ＭＰＲに対して、Ｔ／２＋マルチプレクサのゲート遅延量遅延している。一方、０段遅延した遅延信号ＺＭＰＲは、クロック分周信号ＭＰＲに対してマルチプレクサのゲート量遅延している。遅延信号ＤＭＰＲとＺＭＰＲは、共通のクロック分周信号ＭＰＲから生成されており、共通のマルチプレクサを通過するため、信号は、常に、設定ディレイ段数ＤＲＥＦ分ずれている。パルス列ＭＰは、この遅延信号ＤＭＰＲとＺＭＰＲを用いて、ＤＭＰＲとＺＭＰＲの両方の信号レベルがＨまたはＬのときにＬ、それ以外はＨのとすることにより生成される。上記説明のように、ＤＭＰＲとＺＭＰＲの位相差は、Ｔ／２であるため、５０パーセントのデューティ比のパルス列を得ることができる。
【００３８】
このように、温度、電源電圧等の外乱、プロセスばらつき等の個体差に影響されず、クロックと同一周波数でデューティ５０パーセントのパルス列を、外部回路等を必要とせずに実現することができる。このパルス列は、システムクロックと独立のネットであり、他の同期回路部分等には従来通りクロックを供給することが可能である。このため、上記パルス列の負荷駆動能力を高くする必要がなく、応答速度の向上が期待できる。また、遅延素子も含めてすべての回路ブロックがＣＭＯＳの論理回路プロセスにより作成可能であり、低コストで実現可能である。
【００３９】
次に、上記説明のパルス幅制御回路を光ディスク用の記録補償回路に用いる場合について説明する。図１０は、本発明の一実施の形態である記録補償回路のブロック図である。
【００４０】
本発明に係る記録補償回路は、多段シフトレジスタ３１１、３１２、３１３、３１４、３１５、３１６、３１７、遅延量可変型素子３２１、３２２、上記説明のパルス幅制御回路である記録用のマルチパルス発生器（ＲＥＣ＿ＧＥＮ）１００、論理ゲート３３１、３３２、３３３、３３４、３３５とから構成される。
【００４１】
ＡＮＤゲート３３１は、多段シフトレジスタ３１４、３１７を入力し、論理積をとり、出力信号ＴＯＰ＝ＤＡＴＡ２＊〜ＤＡＴＡ５を得る。同様に、ＡＮＤゲート３３２は、出力信号ＥＮＤ＝〜ＤＡＴＡ０＊ＤＡＴＡ３を得る。ＯＲゲート３３４は、マルチパルス発生器（ＲＥＣ＿ＧＥＮ）１００によりデューティ５０パーセントに制御されたマルチパルスＭＰと、ＴＯＰ、ＥＮＤを入力し、論理和をとり、出力信号ＭＰ２＝ＴＯＰ＋ＥＮＤ＋ＭＰを得る。これにより、式（１）において、ｘ＝０、ｙ＝０としたときの記録パルスＲＥＣを得る。
【００４２】
さらに、遅延量可変素子３２１でＤＡＴＡ１をｙＴ遅延したＤＤＡＴＡ１と、遅延量可変素子３２２でＤＡＴＡ２をｘＴ遅延したＤＤＡＴＡ２とを、ＡＮＤゲート３３３で論理積をとり、出力信号ＡＧＡＴＥ＝ＤＤＡＴＡ２＊ＤＤＡＴＡ１を得る。さらに、ＡＮＤゲート３３５で、ＡＧＡＴＥとＭＰ２の論理積をとることにより、ＧＲＥＣ＝ＡＧＡＴＥ＊ＭＰ２を得る。これにより、式（１）において、任意のｘ、ｙにより表現される、立上り、立下りを制御した記録パルスＧＲＥＣを得る。
【００４３】
上記説明の記録補償回路の動作を動作波形で説明する。図１１は、本発明の一実施の形態である記録補償回路のタイミングチャートである。信号名は、図１０の出力信号名と同じである。システムクロックＣＬＫは、Ｔ１区間は、クロック・デューティは７５パーセントであり、Ｔ２区間になるとクロック・デューティ２５パーセントに変化している。しかしながら、上記説明のように、マルチパルス発生器１００の出力するパルス列ＭＰは、クロックと同一周波数で任意のデューティ比のパルスを安定して発生させることができる。
【００４４】
このように、パルス・デューティの正確な制御が可能になることで、光ディスクドライブ等の記録補償回路に応用した場合、記録特性の安定、システムマージンの拡大が期待される。また、記録補償回路等のように、ディレイ回路を有するＩＣに組み込んで１チップ化することが容易であるため、実装面積の低減、信頼性向上、消費電力低下が期待できる。
【００４５】
上記の説明ではデューティ比を予め設定しておくとしたが、デューティ比を可変にすることもできる。図１２は、本発明の一実施の形態であるデューティ比が可変のパルス幅制御回路のブロック図である。図１と同じものには同じ番号を付し、説明は省略する。
【００４６】
デューティ調整回路１３１は、カウント回路１２０からクロックの１周期に相当する基準ディレイ段数ＤＲＥＦを入力し、外部より設定されたデューティ比ＲＡＴＩＯに応じたディレイ設定段数ＤＲＥＦＲを算出し、プログラマブル・ディレイライン１４０へ出力する。このようなデューティ調整回路１３１は、例えば、乗算回路により構成することができる。図１３は、デューティ比を可変にする乗算回路のブロック図である。これは、一般的なＩＣで用いられる乗算器＜ＭＰＬ＞である。乗算器１３１ａは、基準ディレイ段数ＤＲＥＦと、所望のデューティ比ＲＡＴＩＯを入力し、
【００４７】
【数５】
ＤＲＥＦＲ＝ＤＲＥＦ×ＲＡＴＩＯ ……（５）
の演算を行なう。ＲＡＴＩＯは、外部より任意に変更が可能である。
【００４８】
このような構成のパルス幅制御回路の動作について、図１２に戻って説明する。
クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０によって２分周され、クロック分周信号ＭＰＲとしてプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力される。カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３１へ出力する。デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３１は、外部から設定された任意のデューティ比ＲＡＴＩＯに応じたディレイ設定段数ＤＲＥＦＲを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０では、ディレイ設定段数ＤＲＥＦＲに基づいてクロック分周信号ＭＰＲを遅延した遅延信号ＤＭＰＲを生成するとともに、クロック分周信号ＭＰＲ０段の遅延を行なった遅延信号ＺＭＰＲを生成し、パルス列生成回路（ＭＰ＿ＧＥＮ）１５０へ出力する。パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、遅延信号ＤＭＰＲとＺＭＰＲとの排他的論理を算出し、パルス列ＭＰとして出力する。
【００４９】
上記説明のパルス幅制御回路の動作を、動作波形で説明する。図１４は、本発明の一実施の形態であるデューティ比可変のパルス幅制御回路のタイミングチャートである。ここでは、ＲＡＴＩＯ＝０．３７５に設定している。Ｔ１の区間のクロック信号ＣＬＫのデューティ比は７５パーセント、Ｔ２の区間でのデューティ比は２５パーセントである。このように、クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０を通過して２分周されるため、クロック信号ＣＬＫのデューティ比が変化していても、クロック分周信号ＭＰＲ以降の信号には伝搬されない。このように、デューティ比を可変にしても、クロックと同一周波数で任意のデューティ比に制御されたパルス列を発生させることが可能となる。
【００５０】
【発明の効果】
以上説明したように本発明のパルス幅制御回路では、クロック信号を２分周したクロック分周信号を生成し、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じたディレイ設定段数を算出する。ディレイ設定段数に応じてクロック分周信号を遅延した信号と、クロック分周信号を０段遅延した信号とから所定のデューティ比のパルス列を生成する。
【００５１】
このため、システムクロックを論理の１要素として用いる非同期または同期デジタル回路において、温度、電源等の外乱、プロセスばらつき等の個体差に影響されず、クロックと同一周波数で任意のデューティ比に制御されたパルス列を発生させることが可能となる。また、このための外部回路等を必要としない。さらに、生成されたパルス列はシステムクロックと独立のネットであり、他の同期回路部分等には、従来通りクロックを供給することが可能である。このため、パルス列の負荷駆動能力を高くする必要がなく、応答速度の向上が期待される。
【００５２】
また、上記説明のパルス幅制御回路をマルチパルス発生器として光ディスクドライブ等の光ディスク用記録補償回路に組み込むことにより、記録特性が安定するとともに、システムマージンが拡大する。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるパルス幅制御回路のブロック図である。
【図２】クロック分周回路の一例であるＤ−フリップフロップ回路のブロック図である。
【図３】カウント回路を構成するディレイ・ロック検出回路のブロック図である。
【図４】デューティ調整回路の一例であるビットシフト回路のブロック図である。
【図５】デューティ調整回路の一例である乗算回路のブロック図である。
【図６】プログラマブル・ディレイラインの一例であるＮＡＮＤ素子を用いたディレイチェーンの回路図である。
【図７】プログラマブル・ディレイラインの一例であるインバータとマルチプレクサを用いたディレイ回路の回路図である。
【図８】パルス列生成回路の一例である論理回路の回路図である。
【図９】本発明の一実施の形態であるパルス幅制御回路のタイミングチャートである。
【図１０】本発明の一実施の形態である記録補償回路のブロック図である。
【図１１】本発明の一実施の形態である記録補償回路のタイミングチャートである。
【図１２】本発明の一実施の形態であるデューティ比が可変のパルス幅制御回路のブロック図である。
【図１３】デューティ比を可変にする乗算回路のブロック図である。
【図１４】本発明の一実施の形態であるデューティ比が可変のパルス幅制御回路のタイミングチャートである。
【図１５】高密度光記録装置の一例の構成図である。
【図１６】ＷＰの出力信号及びＬＤＣのレーザーパルス発光波形を示している。
【図１７】相変化ディスク記録補償回路の一例の動作波形である。
【図１８】多段シフトレジスタを用いた記録パルス発生回路のタイミングチャートである。
【符号の説明】
１１０…クロック分周回路（ＤＩＶ）、１２０…カウント回路（ＣＮＴ）、１３０…デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）、１４０…プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）、１５０…パルス列生成回路（ＭＰ＿ＧＥＮ）
【発明の属する技術分野】
本発明はパルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路に関し、特に所望のデューティ比のパルス列を生成するパルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路に関する。
【０００２】
【従来の技術】
高密度光記録装置には、大別して光磁気ディスクシステムと相変化ディスクシステムとがある。特に、最近では、磁気ヘッドが不要で光学ヘッドの小型化が容易、ダイレクト・オーバーライトが容易に実現可能、信号強度が高く、再生系のＳ／Ｎが有利である、等の理由から、相変化ディスクシステムが注目され、開発が重点的にすすめられている。図１５は、高密度光記録装置の一例の構成図である。ディスク４００は、例えば、相変化ディスクで、スピンドルモータ３１０によって回転駆動される。スピンドルモータ３１０は、サーボ３２０によってディスク４００を一定の回転速度（回転数）で回転駆動する。データ再生時には、パルス生成回路（以下、ＷＰとする）３４０の供給されるパルスに従って、レーザーダイオードコントローラ（以下、ＬＤＣとする）３５０が駆動し、光学ヘッド３６０から再生レベルのレーザー光がディスク４００に照射される。この反射光を光学ヘッド３６０で受光し、光電変換してＲＦ（Radio Frequency）信号が再生回路（以下、ＲＰとする）３７０に供給される。ＲＰ３７０により復調された復調データがシステムコントローラに送られ、再生処理が行なわれる。
【０００３】
一方、データの記録時には、システムコントローラから送られたデータがデータ変調部３３０で変調され、ＷＰ３４０で変調データに対応する書き込み用のパルス信号に変換されてＬＤＣ３５０に供給される。ＬＤＣ３５０が駆動し、光学ヘッド３６０から、記録用のレーザー光が照射される。図１６は、ＷＰの出力信号及びＬＤＣのレーザーパルス発光波形を示している。ＷＰ３４０は、読出し用レーザー制御信号Ｐ１、及び入力する変調された入力データＤ１に従って書き込み用レーザー制御信号Ｐ２、Ｐ３を生成する。記録時のＬＤＣ３５０のレーザーパルス発光波形Ｐ４は、ＤＣバイアス信号にパルスを重ねた形となっている。
【０００４】
高密度光記録装置においては、微小なマーク列を正確な位置に記録する必要がある。特に相変化ディスクは純粋な熱記録であるため、記録時の熱の管理が最も重要である。この熱の管理を正確に行なうため、マーク形成に用いるレーザー光には連続したパルス列が用いられている。また、このパルス列は、単にクロック同期したパルスでなく、位置及び幅を最適に設定する、いわゆる記録補償が必須のものとなっている。
【０００５】
このような相変化ディスクの記録補償方式の一例について説明する。図１７は、相変化ディスク記録補償回路の一例の動作波形である。１クロックのパルス幅をＴとし、ｎ＊Ｔ（ｎは整数）のマークを記録する場合に、Ｍを１（Ｈレベル）に対応するマーク、Ｓを０（Ｌレベル）に対応するスペースとし、遅延量をｘ、ｙとすると、記録パルスは、
【０００６】
【数１】
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ ……（１）
または、
【０００７】
【数２】
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓ ……（２）
で、表すことができる。
【０００８】
式（１）、（２）のようなパルス列を生成する手法として、例えば多段シフトレジスタを用いた記録パルス発生回路が提案されている。図１８は、多段シフトレジスタを用いた記録パルス発生回路のタイミングチャートである。多段シフトレジスタを用いて、入力データをクロックＣＬＫでラッチしたＣＤＡＴＡ０に対して、１クロック周期（以下、Ｔとする）遅延したＤＡＴＡ０、そこから０．５Ｔずつ遅延したＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、及びＤＡＴＡ４とＤＡＴＡ５（図示せず）を生成する。論理回路を用いて、ＴＯＰ＝ＤＡＴＡ２＊〜ＤＡＴＡ５（〜ＤＡＴＡ５は、ＤＡＴＡ５のインバータであることを示す。以下、〜はインバータを表すことにする）。またＥＮＤ＝〜ＤＡＴＡ０＊ＤＡＴＡ３、ＭＰ＝ＴＯＰ＋ＥＮＤ＋ＣＬＫとする。ＧＡＴＥ＝ＤＡＴＡ１＋ＤＡＴＡ２、ＲＥＣ＝ＧＡＴＥ＊ＭＰとすることで、（１）式においてｘ＝０、ｙ＝０としたときの記録パルスＲＥＣを得る。ここで、２個の遅延量可変素子を用い、ｘＴ遅延したＤＡＴＡ２であるＤＤＡＴＡ２、ｙＴ遅延したＤＡＴＡ１であるＤＤＡＴＡ１によりＡＧＡＴＥ＝ＤＤＡＴＡ２＊ＤＤＡＴＡ１、ＲＥＣ＝ＧＡＴＥ＊ＭＰとすることで、（１）式で任意のｘ、ｙにより表現される、立上り、立下りを制御した記録パルスＧＲＥＣを得る。従って、通常の論理回路と遅延量可変素子があれば、上記説明の記録補償回路を実現できることになる。
【０００９】
このような記録補償回路として、インバータ２段で構成されるディレイ素子と、クロック１Ｔがディレイ素子何段に相当するかカウントし出力するディレイ・ロック・ループ、及びその出力１Ｔに対する相対ディレイ量を乗ずる乗算器から構成される可変遅延回路を用いた記録補償回路が提案されている。この回路は、式（１）、（２）の遅延量ｘ、ｙの値を外部から設定可能で、そのディレイ量は温度変動などの外乱やプロセスばらつき等の個体差に対して安定している。しかも、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにて作成可能である。
【００１０】
近年の相変化ディスクシステムの高密度化、高転送レート化に対応して、記録補償方式は上記式（１）、（２）のみでなく、さらに複雑なものが用いられるようになっている。また、レーザーパワーも３値以上の多値を用いることも多くなっている。特に、パルス幅の制御は記録特性を大きく左右する重要なパラメータであるため、例えば、上式において（０．５Ｓ＋０．５Ｍ）で表現されるマルチパルス部分のデューティ比を制御することも行われている。このマルチパルス部分を安定して同一幅のパルス幅で供給することができれば、記録再生特性は向上するためである。
【００１１】
【発明が解決しようとする課題】
しかし、従来の記録補償回路に用いられる可変遅延回路は、安定して同一幅のマルチパルスを生成することが困難であるという問題がある。このため、安定的な相変化ディスクの記録補償回路を構成することができないという問題がある。
【００１２】
上記説明の回路は、（１）、（２）式のマルチパルス部分の生成において、ＣＬＫ信号を論理の１つとして用いている。すなわち、ＣＬＫの立上り、立下りエッジがそれぞれマルチパルスの立上り、立下りエッジの基準位置となるため、上記の外乱、個体差等により入力されるクロック・デューティが変動した場合に、図１８に示したように、常に同一幅となるパルスを生成することが不可能である。特に、マルチパルスのデューティ比を制御する必要がある場合、この部分の安定性がシステムの記録特性を大きく左右する。
【００１３】
この現象を回避する手段として、例えば、クロックＣＬＫと、ディレイ・ロック・ループを用いてＣＬＫを０．５Ｔ遅延させたＤＣＬＫとの、各々の立上りエッジを新たなクロックＡＣＬＫの立上り、立下りのエッジの基準位置とする方法が提案されている。
【００１４】
しかし、このように生成したクロックＡＣＬＫを一部の同期論理回路のみに用いることは、調整前のクロックＣＬＫを用いる他の同期論理回路部分との間でクロックスキュを発生させることになり、回路設計上不都合が生じやすい。また、ＩＣ内におけるクロック信号は通常、高駆動能力のセルで駆動し、配線長も最適化する等、特殊な処理が行なわれていることが多い。このため、一部または全部のクロックを、ＩＣ内の論理回路で生成したＡＣＬＫで置き換えることは、クロックネットに余分なゲート等を挿入することにつながり、ＩＣ全体の信頼性に問題を起こす恐れがある。
【００１５】
本発明はこのような点に鑑みてなされたものであり、シフトレジスタ等の同期回路部分のクロック波形に依存せず、出力パルスのデューティを所望の値に制御することが可能なパルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、所望のデューティ比のパルス列を生成するパルス幅制御回路において、出力パルスに同期したクロック信号を入力し、前記クロック信号を２分周したクロック分周信号を生成するクロック分周回路と、前記クロック信号の１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数を算出するデューティ調整回路と、前記クロック分周信号を前記ディレイ設定段数遅延して出力するとともに前記クロック分周信号を０段遅延して出力するプログラマブル・ディレイラインと、前記プログラマブル・ディレイラインにより前記ディレイ設定段数遅延された出力信号と前記０段遅延された出力信号とから所定のデューティ比のパルス列を生成するパルス列生成回路と、を有することを特徴とするパルス幅制御回路、が提供される。
【００１７】
このような構成のパルス幅制御回路では、クロック分周回路は、クロック信号を２分周したクロック分周信号を生成し、カウント回路は、クロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路は、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じてディレイ設定段数を算出する。プログラマブル・ディレイラインは、デューティ調整回路の算出したディレイ設定段数に応じてクロック分周信号を遅延させて出力するとともに、クロック分周信号を０段遅延して出力する。パルス列生成回路は、プログラマブル・ディレイラインの出力するディレイ設定段数遅延された出力信号と、０段遅延された出力信号とから所定のデューティ比のパルス列を生成する。
【００１８】
また、上記課題を解決するために、始端パルス、マルチパルス、及び終端パルスを合成して得られる記録パルスにしたがってデータを記録する光ディスク用記録補償回路において、出力パルスに同期したクロック信号を入力し、前記クロック信号を２分周したクロック分周信号を生成するクロック分周回路と、前記クロック信号の１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数を算出するデューティ調整回路と、前記クロック分周信号を前記ディレイ設定段数遅延して出力するとともに前記クロック分周信号を０段遅延して出力するプログラマブル・ディレイラインと、前記プログラマブル・ディレイラインにより前記ディレイ設定段数遅延された出力信号と前記０段遅延された出力信号とから所定のデューティ比のパルス列を生成するパルス列生成回路と、を有するパルス幅制御回路をマルチパルス発生器として備えたことを特徴とする光ディスク用記録補償回路、が提供される。
【００１９】
このような構成の光ディスク用記録補償回路では、マルチパルス発生器であるパルス幅制御回路の、クロック分周回路によりクロック信号を２分周したクロック分周信号を生成する。また、カウント回路は、クロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路は、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じてディレイ設定段数を算出する。プログラマブル・ディレイラインは、デューティ調整回路の算出したディレイ設定段数に応じてクロック分周信号を遅延させて出力するとともに、クロック分周信号を０段遅延して出力する。パルス列生成回路は、プログラマブル・ディレイラインの出力するディレイ設定段数遅延された出力信号と、０段遅延された出力信号とから所定のデューティ比のマルチパルスを生成する。生成されたマルチパルスは、マルチパルスに所定の遅延量を加えた始端パルスと終端パルスとともに光ディスク用の記録パルスとして用いられる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の一実施の形態であるパルス幅制御回路のブロック図である。
【００２１】
本発明に係るパルス幅制御回路は、クロック信号ＣＬＫを入力し、クロック分周信号ＭＰＲを生成するクロック分周回路（ＤＩＶ）１１０、基準ディレイ段数ＤＲＥＦをカウントするカウント回路（ＣＮＴ）１２０、所定のデューティ比に応じてディレイ設定段数ＤＲＥＦＨを算出するデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０、クロック分周信号ＭＰＲをディレイ設定段数遅延した遅延信号ＤＭＰＲとクロック分周信号ＭＰＲを０段遅延した遅延信号ＺＭＰＲを生成するプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０、及び遅延信号ＤＭＰＲ、ＺＭＰＲよりパルス列ＭＰを生成するパルス列生成回路（ＭＰ＿ＧＥＮ）１５０とから構成される。
【００２２】
クロック分周回路（ＤＩＶ）１１０は、クロック信号ＣＬＫを入力し、これを２分周したクロック分周信号ＭＰＲを生成し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。クロック分周回路（ＤＩＶ）１１０は、例えば、Ｄ−フリップフロップ回路で構成することができる。図２は、クロック分周回路の一例であるＤ−フリップフロップ回路のブロック図である。Ｄ−フリップフロップ回路（以下、Ｄ−ＦＦとする）１１０ａは、クロック信号ＣＬＫを入力し、立上り、立下りエッジで信号を反転させて出力する。すなわち、クロック信号ＣＬＫの周期をＴとすると、これを２分周した周期２Ｔのパルス信号ＭＰＲを出力する。クロック分周回路（ＤＩＶ）１１０は、微分回路等により構成することもできる。
【００２３】
図１に戻って説明する。
カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、これをデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０へ出力する。クロックの周期は、温度や電源電圧等の影響で変化する。このクロック周期のゆらぎに応じた基準ディレイ段数ＤＲＥＦの算出方法として、例えば、ディレイ・ロック・ループがある。
【００２４】
ディレイ・ロック・ループは、クロックの繰り返しの長短に応じてカウントダウンまたはカウントアップしてディレイ段数を算出し、現在のディレイ段数とこれをシフトして得られる１クロック前のディレイ段数とを比較し、小さい方を基準ディレイ段数として出力する回路である。ここでは、ディレイ段数を算出するディレイ・ロック検出回路について説明する。図３は、カウント回路を構成するディレイ・ロック検出回路のブロック図である。本発明に係るディレイ・ロック検出回路は、２段のＤ−ＦＦ１２１ａ、１２１ｂから成るシフトレジスタ１２１、第１の比較器１２２、第２の比較器１２３、ＡＮＤゲート１２４、Ｄ−ＦＦ１２５、セレクタ１２６、Ｄ−ＦＦ１２７によって構成される。カウントされるディレイ段数ＤＵＰＤが、シフトレジスタ１２１に供給される。シフトレジスタ１２１では、現在のディレイ段数ＤＵＰＤに対して、Ｄ−ＦＦ１２１ａの出力として１クロック前のディレイ段数ＤＲ１、Ｄ−ＦＦ１２１ｂの出力として２クロック前のディレイ段数ＤＲ２を得る。なお、シフトレジスタ１２１に供給されるクロックは、データパルスＴＰ４とする。比較器１２２では、現在のディレイ段数ＤＵＰＤと１クロック前のディレイ段数ＤＲ１との比較を行ない、例えばＤＵＰＤ＞ＤＲ１である場合にデータ出力を行なう。また、比較器１２３は、現在のディレイ段数ＤＵＰＤと２クロック前のディレイ段数ＤＲ２との比較を行ない、例えばＤＵＰＤ＝ＤＲ２である場合にデータ出力を行なう。すなわち、ＡＮＤゲート１２４からは、ＤＵＰＤ＞ＤＲ１とＤＵＰＤ＝ＤＲ２の場合の論理積が出力される。Ｄ−ＦＦ１２５は、ＤＵＰＤ＝ＤＲ２の場合のディレイ段数をデータパルスＴＰ４でラッチして、ディレイ・ロック信号ＬＯＣＫとしてハイレベルのデータを出力する。セレクタ１２６は、１クロック前のディレイ段数ＤＲ１と現在のディレイ段数ＤＵＰＤを入力して、ＡＮＤゲート１２４からの論理積に基づいて、入力したディレイ段数ＤＵＰＤとＤＲ１とを選択的に出力する。例えば、ディレイ段数ＤＵＰＤとＤＲ２が一致し、かつ、ディレイ段数ＤＵＰＤがＤＲ１よりも大きい場合にディレイ段数ＤＲ１を出力し、これ以外の場合に、ディレイ段数ＤＵＰＤを出力する。セレクタ１２６で選択されたディレイ段数（ＤＵＰＤまたはＤＲ１）は、Ｄ−ＦＦ１２７に供給され、データパルスＴＰ４によってラッチされて基準ディレイ段数ＤＲＥＦとして常に出力されている。このように、２クロック前のディレイ段数ＤＲ２と現在のディレイ段数ＤＵＰＤを比較して一致していればディレイ・ロック信号ＬＯＣＫを出力し、１クロック前のディレイ段数ＤＲ１と現在のディレイ段数ＤＵＰＤとを比較して、小さい方を基準ディレイ段数ＤＲＥＦとして出力する。
【００２５】
カウント回路（ＣＮＴ）１２０をこのようなディレイ・ロック・ループ構成とすることで、クロックＣＬＫの周期の変化に応じて基準ディレイ段数ＤＲＥＦが変化するため、クロックＣＬＫの周期変化量に対応して所望するディレイ量を算出することができるようになる。
【００２６】
図１に戻って説明する。
デューティ調整回路１３０は、カウント回路１２０の出力である基準ディレイ段数ＤＲＥＦを入力し、予め設定された所定のデューティ比に応じたディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン１４０へ出力する。例えば、５０パーセントデューティのクロックを生成する場合、ディレイ設定段数ＤＲＥＦＨは、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦの１／２の値とすればよい。このようなデューティ調整回路１３０は、例えば、ビットシフト回路や乗算回路により構成することができる。
【００２７】
デューティ調整回路１３０をビットシフト回路で構成した場合について説明する。図４は、デューティ調整回路の一例であるビットシフト回路のブロック図である。入力する基準ディレイ段数ＤＲＥＦは、６ビット（ＤＲＥＦ［０］〜［５］）とし、ディレイ設定段数ＤＲＥＦＨは、基準ディレイ段数ＤＲＥＦの１／２、すなわち５０パーセントデューティとする。ビットシフト回路１３０ａは、基準ディレイ段数ＤＲＥＦの各ビットを入力し、これを１ビットずつシフトし、ＤＲＥＦＨ［５：０］として出力する。ビットシフト回路１３０ａの演算は、次式のように表すことができる。
【００２８】
【数３】
ＤＲＥＦＨ［５：０］＝｛１’ｂ０、ＤＲＥＦ［５：１］｝ …（３）
このように、極めて単純な回路でディレイ設定段数ＤＲＥＦＨを得ることができる。ここでは、基準ディレイ段数ＤＲＥＦの１／２を算出するとしたが、同様に１／４等、他の比率とすることもできる。
【００２９】
次に、デューティ調整回路１３０を乗算回路で構成した場合について説明する。図５は、デューティ調整回路の一例である乗算回路のブロック図である。これは、一般的なＩＣで用いられる乗算器＜ＭＰＬ＞である。乗算回路１３０ｂは、基準ディレイ段数ＤＲＥＦを入力し、予め設定された乗算値ＤＵＴＹを用いて
【００３０】
【数４】
ＤＲＥＦＨ＝ ＤＲＥＦ × ＤＵＴＹ …（４）
の演算を行なう。ＤＵＴＹ＝１／２とすると、ディレイ設定段数ＤＲＥＦＨは、基準ディレイ段数ＤＲＥＦの１／２、すなわち５０パーセントデューティが得られる。ＤＵＴＹは、任意に設定が可能である。
【００３１】
図１に戻って説明する。
プログラマブル・ディレイライン１４０は、周期２Ｔのクロック分周信号ＭＰＲをＤＬＩＮに、ディレイ設定段数ＤＲＥＦＨをＳＥＬに入力する。入力したクロック分周信号ＭＰＲをディレイ設定段数ＤＲＥＦに応じて遅延した遅延信号ＤＭＰＲをＳＤＬＹより出力する。また、クロック分周信号ＭＰＲを０段遅延した遅延信号ＺＭＰＲをＺＤＬＹより出力する。プログラマブル・ディレイライン１４０は、ＮＡＮＤ素子によるディレイチェーンとマルチプレクサや、インバータとマルチプレクサにように、ＣＭＯＳ論理回路により構成する。一般に、プログラマブル・ディレイ回路は、遅延０段を選択しても、マルチプレクサによるゲート遅延が存在する。このため、本発明に係るプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０では、ディレイ段数遅延した信号とともに、遅延を行なわない、すなわち０段遅延した信号とを共通のマルチプレクサを通過させて位相を合わせている。例えば、ディレイ設定段数ＤＲＥＦＨを基準ディレイ段数ＤＲＥＦの１／２とすると、ＳＤＬＹ出力は、クロック分周信号ＭＰＲをＴ／２＋マルチプレクサのゲート遅延量遅延したＤＭＰＲとなり、ＺＤＬＹ出力は、クロック信号ＭＰＲをマルチプレクサのゲート量遅延したＺＭＰＲとなる。このため、ＤＭＰＲとＺＭＰＲの差は、ディレイ設定段数ＤＲＥＦＨにより設定された遅延量になる。
【００３２】
プログラマブル・ディレイライン１４０を、ＮＡＮＤ素子を用いたディレイチェーンで構成した場合について説明する。図６は、プログラマブル・ディレイラインの一例であるＮＡＮＤ素子を用いたディレイチェーンの回路図である。
【００３３】
これは、ＮＡＮＤ２段を単位遅延素子とした８段のプログラマブル・ディレイラインであって、ＮＡＮＤ素子によって構成されるディレイライン１４１ａと選択信号ＳＥＬに応じて所望の遅延量の信号を選択するマルチプレクサ１４２ａとから成る。
【００３４】
次に、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０を、インバータとマルチプレクサで構成した場合について説明する。図７は、プログラマブル・ディレイラインの一例であるインバータとマルチプレクサを用いたディレイ回路の回路図である。インバータにより構成されるディレイライン１４１ｂと選択信号ＳＥＬに応じて所望の遅延量の信号を選択するマルチプレクサ１４２ｂとから成る。これは、図６のディレイラインをインバータで構成しているものである。
【００３５】
図１に戻って説明する。
パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０の生成した、遅延信号ＤＭＰＲとＺＭＰＲを入力し、所定のデューティ比のパルス列を生成する。パルス列は、ディレイ設定段数遅延された遅延信号ＤＭＰＲの立上りと、０段遅延された遅延信号ＺＭＰＲの立上りとを、パルス出力信号の立上りと立下りのタイミングとして生成する。パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、例えば、論理回路により構成することができる。図８は、パルス列生成回路の一例である論理回路の回路図である。論理ゲート１５０ａは、ディレイ設定段数遅延された遅延信号ＤＭＰＲと、０段遅延された遅延信号ＺＭＰＲとの排他的論理を算出し、パルス列ＭＰとしている。すなわち、遅延信号ＺＭＰＲの立上りと立下りで立上り、遅延信号ＤＭＰＲの立上りと立下りで立下るパルス列ＭＰが生成され、出力される。
【００３６】
このような構成のパルス幅制御回路の動作について、図１に戻って説明する。ここでは、デューティ比５０パーセントが設定されているとして説明する。
クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０によって２分周され、クロック分周信号ＭＰＲとしてプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力される。カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０へ出力する。デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０は、デューティ比が５０パーセントとなるように、基準ディレイ段数ＤＲＥＦを１／２したディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０では、ディレイ設定段数ＤＲＥＦＨに基づいてクロック分周信号ＭＰＲを遅延した遅延信号ＤＭＰＲを生成するとともに、クロック分周信号ＭＰＲ０段の遅延を行なった遅延信号ＺＭＰＲを生成し、パルス列生成回路（ＭＰ＿ＧＥＮ）１５０へ出力する。パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、遅延信号ＤＭＰＲとＺＭＰＲとの排他的論理を算出し、パルス列ＭＰとして出力する。
【００３７】
上記説明のパルス幅制御回路の動作を、動作波形で説明する。図９は、本発明の一実施の形態であるパルス幅制御回路のタイミングチャートである。Ｔ１の区間のクロック信号ＣＬＫのデューティ比は７５パーセント、Ｔ２の区間でのデューティ比は２５パーセントである。このように、クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０を通過して２分周されるため、クロック信号ＣＬＫのデューティ比が変化していても、クロック分周信号ＭＰＲ以降の信号には伝搬されない。クロック分周信号ＭＰＲを設定ディレイ段数ＤＲＥＦＨで遅延した遅延信号ＤＭＰＲは、クロック分周信号ＭＰＲに対して、Ｔ／２＋マルチプレクサのゲート遅延量遅延している。一方、０段遅延した遅延信号ＺＭＰＲは、クロック分周信号ＭＰＲに対してマルチプレクサのゲート量遅延している。遅延信号ＤＭＰＲとＺＭＰＲは、共通のクロック分周信号ＭＰＲから生成されており、共通のマルチプレクサを通過するため、信号は、常に、設定ディレイ段数ＤＲＥＦ分ずれている。パルス列ＭＰは、この遅延信号ＤＭＰＲとＺＭＰＲを用いて、ＤＭＰＲとＺＭＰＲの両方の信号レベルがＨまたはＬのときにＬ、それ以外はＨのとすることにより生成される。上記説明のように、ＤＭＰＲとＺＭＰＲの位相差は、Ｔ／２であるため、５０パーセントのデューティ比のパルス列を得ることができる。
【００３８】
このように、温度、電源電圧等の外乱、プロセスばらつき等の個体差に影響されず、クロックと同一周波数でデューティ５０パーセントのパルス列を、外部回路等を必要とせずに実現することができる。このパルス列は、システムクロックと独立のネットであり、他の同期回路部分等には従来通りクロックを供給することが可能である。このため、上記パルス列の負荷駆動能力を高くする必要がなく、応答速度の向上が期待できる。また、遅延素子も含めてすべての回路ブロックがＣＭＯＳの論理回路プロセスにより作成可能であり、低コストで実現可能である。
【００３９】
次に、上記説明のパルス幅制御回路を光ディスク用の記録補償回路に用いる場合について説明する。図１０は、本発明の一実施の形態である記録補償回路のブロック図である。
【００４０】
本発明に係る記録補償回路は、多段シフトレジスタ３１１、３１２、３１３、３１４、３１５、３１６、３１７、遅延量可変型素子３２１、３２２、上記説明のパルス幅制御回路である記録用のマルチパルス発生器（ＲＥＣ＿ＧＥＮ）１００、論理ゲート３３１、３３２、３３３、３３４、３３５とから構成される。
【００４１】
ＡＮＤゲート３３１は、多段シフトレジスタ３１４、３１７を入力し、論理積をとり、出力信号ＴＯＰ＝ＤＡＴＡ２＊〜ＤＡＴＡ５を得る。同様に、ＡＮＤゲート３３２は、出力信号ＥＮＤ＝〜ＤＡＴＡ０＊ＤＡＴＡ３を得る。ＯＲゲート３３４は、マルチパルス発生器（ＲＥＣ＿ＧＥＮ）１００によりデューティ５０パーセントに制御されたマルチパルスＭＰと、ＴＯＰ、ＥＮＤを入力し、論理和をとり、出力信号ＭＰ２＝ＴＯＰ＋ＥＮＤ＋ＭＰを得る。これにより、式（１）において、ｘ＝０、ｙ＝０としたときの記録パルスＲＥＣを得る。
【００４２】
さらに、遅延量可変素子３２１でＤＡＴＡ１をｙＴ遅延したＤＤＡＴＡ１と、遅延量可変素子３２２でＤＡＴＡ２をｘＴ遅延したＤＤＡＴＡ２とを、ＡＮＤゲート３３３で論理積をとり、出力信号ＡＧＡＴＥ＝ＤＤＡＴＡ２＊ＤＤＡＴＡ１を得る。さらに、ＡＮＤゲート３３５で、ＡＧＡＴＥとＭＰ２の論理積をとることにより、ＧＲＥＣ＝ＡＧＡＴＥ＊ＭＰ２を得る。これにより、式（１）において、任意のｘ、ｙにより表現される、立上り、立下りを制御した記録パルスＧＲＥＣを得る。
【００４３】
上記説明の記録補償回路の動作を動作波形で説明する。図１１は、本発明の一実施の形態である記録補償回路のタイミングチャートである。信号名は、図１０の出力信号名と同じである。システムクロックＣＬＫは、Ｔ１区間は、クロック・デューティは７５パーセントであり、Ｔ２区間になるとクロック・デューティ２５パーセントに変化している。しかしながら、上記説明のように、マルチパルス発生器１００の出力するパルス列ＭＰは、クロックと同一周波数で任意のデューティ比のパルスを安定して発生させることができる。
【００４４】
このように、パルス・デューティの正確な制御が可能になることで、光ディスクドライブ等の記録補償回路に応用した場合、記録特性の安定、システムマージンの拡大が期待される。また、記録補償回路等のように、ディレイ回路を有するＩＣに組み込んで１チップ化することが容易であるため、実装面積の低減、信頼性向上、消費電力低下が期待できる。
【００４５】
上記の説明ではデューティ比を予め設定しておくとしたが、デューティ比を可変にすることもできる。図１２は、本発明の一実施の形態であるデューティ比が可変のパルス幅制御回路のブロック図である。図１と同じものには同じ番号を付し、説明は省略する。
【００４６】
デューティ調整回路１３１は、カウント回路１２０からクロックの１周期に相当する基準ディレイ段数ＤＲＥＦを入力し、外部より設定されたデューティ比ＲＡＴＩＯに応じたディレイ設定段数ＤＲＥＦＲを算出し、プログラマブル・ディレイライン１４０へ出力する。このようなデューティ調整回路１３１は、例えば、乗算回路により構成することができる。図１３は、デューティ比を可変にする乗算回路のブロック図である。これは、一般的なＩＣで用いられる乗算器＜ＭＰＬ＞である。乗算器１３１ａは、基準ディレイ段数ＤＲＥＦと、所望のデューティ比ＲＡＴＩＯを入力し、
【００４７】
【数５】
ＤＲＥＦＲ＝ＤＲＥＦ×ＲＡＴＩＯ ……（５）
の演算を行なう。ＲＡＴＩＯは、外部より任意に変更が可能である。
【００４８】
このような構成のパルス幅制御回路の動作について、図１２に戻って説明する。
クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０によって２分周され、クロック分周信号ＭＰＲとしてプログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力される。カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３１へ出力する。デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３１は、外部から設定された任意のデューティ比ＲＡＴＩＯに応じたディレイ設定段数ＤＲＥＦＲを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０では、ディレイ設定段数ＤＲＥＦＲに基づいてクロック分周信号ＭＰＲを遅延した遅延信号ＤＭＰＲを生成するとともに、クロック分周信号ＭＰＲ０段の遅延を行なった遅延信号ＺＭＰＲを生成し、パルス列生成回路（ＭＰ＿ＧＥＮ）１５０へ出力する。パルス列生成回路（ＭＰ＿ＧＥＮ）１５０は、遅延信号ＤＭＰＲとＺＭＰＲとの排他的論理を算出し、パルス列ＭＰとして出力する。
【００４９】
上記説明のパルス幅制御回路の動作を、動作波形で説明する。図１４は、本発明の一実施の形態であるデューティ比可変のパルス幅制御回路のタイミングチャートである。ここでは、ＲＡＴＩＯ＝０．３７５に設定している。Ｔ１の区間のクロック信号ＣＬＫのデューティ比は７５パーセント、Ｔ２の区間でのデューティ比は２５パーセントである。このように、クロック信号ＣＬＫは、クロック分周回路（ＤＩＶ）１１０を通過して２分周されるため、クロック信号ＣＬＫのデューティ比が変化していても、クロック分周信号ＭＰＲ以降の信号には伝搬されない。このように、デューティ比を可変にしても、クロックと同一周波数で任意のデューティ比に制御されたパルス列を発生させることが可能となる。
【００５０】
【発明の効果】
以上説明したように本発明のパルス幅制御回路では、クロック信号を２分周したクロック分周信号を生成し、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じたディレイ設定段数を算出する。ディレイ設定段数に応じてクロック分周信号を遅延した信号と、クロック分周信号を０段遅延した信号とから所定のデューティ比のパルス列を生成する。
【００５１】
このため、システムクロックを論理の１要素として用いる非同期または同期デジタル回路において、温度、電源等の外乱、プロセスばらつき等の個体差に影響されず、クロックと同一周波数で任意のデューティ比に制御されたパルス列を発生させることが可能となる。また、このための外部回路等を必要としない。さらに、生成されたパルス列はシステムクロックと独立のネットであり、他の同期回路部分等には、従来通りクロックを供給することが可能である。このため、パルス列の負荷駆動能力を高くする必要がなく、応答速度の向上が期待される。
【００５２】
また、上記説明のパルス幅制御回路をマルチパルス発生器として光ディスクドライブ等の光ディスク用記録補償回路に組み込むことにより、記録特性が安定するとともに、システムマージンが拡大する。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるパルス幅制御回路のブロック図である。
【図２】クロック分周回路の一例であるＤ−フリップフロップ回路のブロック図である。
【図３】カウント回路を構成するディレイ・ロック検出回路のブロック図である。
【図４】デューティ調整回路の一例であるビットシフト回路のブロック図である。
【図５】デューティ調整回路の一例である乗算回路のブロック図である。
【図６】プログラマブル・ディレイラインの一例であるＮＡＮＤ素子を用いたディレイチェーンの回路図である。
【図７】プログラマブル・ディレイラインの一例であるインバータとマルチプレクサを用いたディレイ回路の回路図である。
【図８】パルス列生成回路の一例である論理回路の回路図である。
【図９】本発明の一実施の形態であるパルス幅制御回路のタイミングチャートである。
【図１０】本発明の一実施の形態である記録補償回路のブロック図である。
【図１１】本発明の一実施の形態である記録補償回路のタイミングチャートである。
【図１２】本発明の一実施の形態であるデューティ比が可変のパルス幅制御回路のブロック図である。
【図１３】デューティ比を可変にする乗算回路のブロック図である。
【図１４】本発明の一実施の形態であるデューティ比が可変のパルス幅制御回路のタイミングチャートである。
【図１５】高密度光記録装置の一例の構成図である。
【図１６】ＷＰの出力信号及びＬＤＣのレーザーパルス発光波形を示している。
【図１７】相変化ディスク記録補償回路の一例の動作波形である。
【図１８】多段シフトレジスタを用いた記録パルス発生回路のタイミングチャートである。
【符号の説明】
１１０…クロック分周回路（ＤＩＶ）、１２０…カウント回路（ＣＮＴ）、１３０…デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）、１４０…プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）、１５０…パルス列生成回路（ＭＰ＿ＧＥＮ）
Claims (12)
- 所望のデューティ比のパルス列を生成するパルス幅制御回路において、
出力パルスに同期したクロック信号を入力し、前記クロック信号を２分周したクロック分周信号を生成するクロック分周回路と、
前記クロック信号の１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、
前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数を算出するデューティ調整回路と、
前記クロック分周信号を前記ディレイ設定段数遅延して出力するとともに前記クロック分周信号を０段遅延して出力するプログラマブル・ディレイラインと、
前記プログラマブル・ディレイラインにより前記ディレイ設定段数遅延された出力信号と前記０段遅延された出力信号とから所定のデューティ比のパルス列を生成するパルス列生成回路と、
を有することを特徴とするパルス幅制御回路。 - 前記クロック分周回路は、外部クロックを２分周して出力するＤ−フリップフロップ回路であることを特徴とする請求項１記載のパルス幅制御回路。
- 前記カウント回路は、外部クロックの繰返し周期の長短に応じてカウントダウンまたはカウントアップされるディレイ段数を算出し、前記現在のディレイ段数と１クロック前のディレイ段数とを比較し、小さい方を基準ディレイ段数として出力するディレイ・ロック・ループであることを特徴とする請求項１記載のパルス幅制御回路。
- 前記デューティ調整回路は、前記基準ディレイ段数の２分の１の値をディレイ設定段数として算出することを特徴とする請求項１記載のパルス幅制御回路。
- 前記デューティ調整回路は、前記カウント値を所定のビット数シフトさせるビットシフト回路であることを特徴とする請求項１記載のパルス幅制御回路。
- 前記デューティ調整回路は、前記カウント値に任意の値を乗算する乗算回路であることを特徴とする請求項１記載のパルス幅制御回路。
- 前記デューティ調整回路は、さらに、前記デュティー比を外部から任意に設定できることを特徴とする請求項１記載のパルス幅制御回路。
- 前記プログラマブル・ディレイラインは、直列接続したＣＭＯＳ（Complementary Metal Oxide Semiconductor）バッファとＣＭＯＳマルチプレクサとから構成されることを特徴とする請求項１記載のパルス幅制御回路。
- 前記パルス列生成回路は、前記ディレイ設定段数遅延された出力信号の立上りと前記０段遅延された出力信号の立上りとに基づいてパルス出力信号の立上りと立下りのタイミングを決めることを特徴とする請求項１記載のパルス幅制御回路。
- 前記パルス列生成回路は、前記ディレイ設定段数遅延された出力信号と前記０段遅延された出力信号との排他的論理和を算出し出力することを特徴とする請求項１記載のパルス幅制御回路。
- 始端パルス、マルチパルス、及び終端パルスを合成して得られる記録パルスにしたがってデータを記録する光ディスク用記録補償回路において、
出力パルスに同期したクロック信号を入力し、前記クロック信号を２分周したクロック分周信号を生成するクロック分周回路と、
前記クロック信号の１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、
前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数を算出するデューティ調整回路と、
前記クロック分周信号を前記ディレイ設定段数遅延して出力するとともに前記クロック分周信号を０段遅延して出力するプログラマブル・ディレイラインと、
前記プログラマブル・ディレイラインにより前記ディレイ設定段数遅延された出力信号と前記０段遅延された出力信号とから所定のデューティ比のパルス列を生成するパルス列生成回路と、
を有するパルス幅制御回路をマルチパルス発生器として備えたことを特徴とする光ディスク用記録補償回路。 - 前記パルス幅制御回路は、デューティ比５０パーセントのパルス列を生成することを特徴とする請求項１１記載の光ディスク用記録補償回路。
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