JPH11284496A - パルス遅延回路及びパルス制御回路 - Google Patents
パルス遅延回路及びパルス制御回路Info
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- JPH11284496A JPH11284496A JP10083635A JP8363598A JPH11284496A JP H11284496 A JPH11284496 A JP H11284496A JP 10083635 A JP10083635 A JP 10083635A JP 8363598 A JP8363598 A JP 8363598A JP H11284496 A JPH11284496 A JP H11284496A
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 遅延素子を複数段接続して成る遅延回路を唯
一用いて、複数の入力パルス信号を各々異なる量だけ遅
延させることを可能とし、回路構成を小規模にすると共
に、高速のクロックを用いることなくパルス遅延回路を
実現する。 【解決手段】 インバータまたはコンパレータにより成
る遅延素子を複数段接続して構成した遅延回路１１によ
って、入力クロック信号ＣＫを遅延させ、この遅延回路
に、複数段の遅延素子出力のいずれか一つを各セレクト
信号に応じて選択し遅延クロック信号として出力する複
数のセレクタ１２，１３，１４を並列に接続し、複数の
Ｄ−ＦＦ１５，１６，１７で、入力される複数の各パル
ス信号ＤＡＴＤ１，ＤＡＴＤ２，ＤＡＴＤ３を複数のセ
レクタからの各遅延クロック信号ＣＫ１，ＣＫ２，ＣＫ
３に各々同期させ、入力された複数のパルス信号を各々
異なる量だけ遅延する。
一用いて、複数の入力パルス信号を各々異なる量だけ遅
延させることを可能とし、回路構成を小規模にすると共
に、高速のクロックを用いることなくパルス遅延回路を
実現する。 【解決手段】 インバータまたはコンパレータにより成
る遅延素子を複数段接続して構成した遅延回路１１によ
って、入力クロック信号ＣＫを遅延させ、この遅延回路
に、複数段の遅延素子出力のいずれか一つを各セレクト
信号に応じて選択し遅延クロック信号として出力する複
数のセレクタ１２，１３，１４を並列に接続し、複数の
Ｄ−ＦＦ１５，１６，１７で、入力される複数の各パル
ス信号ＤＡＴＤ１，ＤＡＴＤ２，ＤＡＴＤ３を複数のセ
レクタからの各遅延クロック信号ＣＫ１，ＣＫ２，ＣＫ
３に各々同期させ、入力された複数のパルス信号を各々
異なる量だけ遅延する。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延素子を複数段
接続した遅延回路を用いて構成したパルス遅延回路、及
びこのパルス遅延回路を利用して入力信号と同期し且つ
所定の関係を有するパルス信号を出力するパルス制御回
路に関する。
接続した遅延回路を用いて構成したパルス遅延回路、及
びこのパルス遅延回路を利用して入力信号と同期し且つ
所定の関係を有するパルス信号を出力するパルス制御回
路に関する。
【０００２】
【従来の技術】入力信号を遅延させる遅延回路として
は、従来より遅延素子を複数段直列に接続したものが利
用されている。ＣＭＯＳ構成の半導体装置においては、
通常、ＰチャンネルＭＯＳトランジスタとＮチャンネル
ＭＯＳトランジスタを縦続接続してなるインバータによ
り遅延素子が構成される。そして、セレクタにより複数
の遅延素子段のいずれか一つの遅延出力を選択すること
によって入力信号の遅延量が決定される。尚、遅延素子
としては、インバータの代わりにコンパレータを用いる
こともある。
は、従来より遅延素子を複数段直列に接続したものが利
用されている。ＣＭＯＳ構成の半導体装置においては、
通常、ＰチャンネルＭＯＳトランジスタとＮチャンネル
ＭＯＳトランジスタを縦続接続してなるインバータによ
り遅延素子が構成される。そして、セレクタにより複数
の遅延素子段のいずれか一つの遅延出力を選択すること
によって入力信号の遅延量が決定される。尚、遅延素子
としては、インバータの代わりにコンパレータを用いる
こともある。
【０００３】また、遅延回路としては、クロック信号に
同期して動作するＤフリップフロップ（Ｄ−ＦＦ）を複
数段直列に接続して構成することもできる。
同期して動作するＤフリップフロップ（Ｄ−ＦＦ）を複
数段直列に接続して構成することもできる。
【０００４】
【発明が解決しようとする課題】従来の遅延回路を用い
て、複数の入力パルス信号を各々異なる量だけ遅延させ
るためには、通常、入力パルス信号の数と同数の遅延回
路及びセレクタを用意する必要があり、回路構成が大規
模となる。更に、Ｄ−ＦＦを用いた場合、遅延量を細か
く設定するためには高速のクロックが必要となり、実際
にはこのような高速のクロックを供給すること、及びこ
のような高速クロックに同期して安定して動作するＤ−
ＦＦを作ることもきわめて難しい。
て、複数の入力パルス信号を各々異なる量だけ遅延させ
るためには、通常、入力パルス信号の数と同数の遅延回
路及びセレクタを用意する必要があり、回路構成が大規
模となる。更に、Ｄ−ＦＦを用いた場合、遅延量を細か
く設定するためには高速のクロックが必要となり、実際
にはこのような高速のクロックを供給すること、及びこ
のような高速クロックに同期して安定して動作するＤ−
ＦＦを作ることもきわめて難しい。
【０００５】
【課題を解決するための手段】本発明は、遅延素子を複
数段接続してクロック信号を遅延させる遅延回路と、前
記複数段の遅延素子出力のいずれか一つを各セレクト信
号に応じて選択し遅延クロック信号として出力する複数
のセレクタと、入力される複数の各パルス信号を前記複
数のセレクタからの各遅延クロック信号に各々同期させ
る複数の同期回路とを有し、前記入力された複数のパル
ス信号を各々異なる量だけ遅延可能としたことを特徴と
する。
数段接続してクロック信号を遅延させる遅延回路と、前
記複数段の遅延素子出力のいずれか一つを各セレクト信
号に応じて選択し遅延クロック信号として出力する複数
のセレクタと、入力される複数の各パルス信号を前記複
数のセレクタからの各遅延クロック信号に各々同期させ
る複数の同期回路とを有し、前記入力された複数のパル
ス信号を各々異なる量だけ遅延可能としたことを特徴と
する。
【０００６】また、本発明では、前記遅延回路は、遅延
素子を複数段リング状に接続して構成され、各段の遅延
量が入力される制御電圧により制御されるＶＣＯと、該
ＶＣＯの出力信号もしくはその分周信号と基準信号とを
入力し両信号の位相を比較する位相比較器と、該位相比
較器で検出された位相差に応じた前記制御電圧を発生す
るローパスフィルタと、前記ＶＣＯの遅延素子と同一構
成の遅延素子を複数段接続して構成され、前記クロック
信号を遅延させて出力すると共に各段の遅延量が前記制
御電圧により制御されるディレイラインとを備えたこと
を特徴とする。
素子を複数段リング状に接続して構成され、各段の遅延
量が入力される制御電圧により制御されるＶＣＯと、該
ＶＣＯの出力信号もしくはその分周信号と基準信号とを
入力し両信号の位相を比較する位相比較器と、該位相比
較器で検出された位相差に応じた前記制御電圧を発生す
るローパスフィルタと、前記ＶＣＯの遅延素子と同一構
成の遅延素子を複数段接続して構成され、前記クロック
信号を遅延させて出力すると共に各段の遅延量が前記制
御電圧により制御されるディレイラインとを備えたこと
を特徴とする。
【０００７】また、本発明は、入力信号をクロック信号
に同期させる第１の同期回路と、該第１の同期回路の出
力信号を波形整形する波形整形回路と、複数の入力パル
ス信号を前記クロック信号に同期させる複数の第２の同
期回路と、遅延素子を複数段接続して前記クロック信号
を遅延させる遅延回路と、前記複数段の遅延素子出力の
いずれか一つを各セレクト信号に応じて選択し遅延クロ
ック信号として出力する複数のセレクタと、前記複数の
第２の同期回路の各出力パルス信号を前記複数のセレク
タからの各遅延クロック信号に各々同期させる複数の第
３の同期回路と、該複数の第３の同期回路の各出力信号
と前記波形整形回路の出力信号を入力する複数の論理回
路とを有し、前記波形整形回路の出力信号に同期する複
数のパルス信号を出力することを特徴とする。
に同期させる第１の同期回路と、該第１の同期回路の出
力信号を波形整形する波形整形回路と、複数の入力パル
ス信号を前記クロック信号に同期させる複数の第２の同
期回路と、遅延素子を複数段接続して前記クロック信号
を遅延させる遅延回路と、前記複数段の遅延素子出力の
いずれか一つを各セレクト信号に応じて選択し遅延クロ
ック信号として出力する複数のセレクタと、前記複数の
第２の同期回路の各出力パルス信号を前記複数のセレク
タからの各遅延クロック信号に各々同期させる複数の第
３の同期回路と、該複数の第３の同期回路の各出力信号
と前記波形整形回路の出力信号を入力する複数の論理回
路とを有し、前記波形整形回路の出力信号に同期する複
数のパルス信号を出力することを特徴とする。
【０００８】
【発明の実施の形態】図１は、本発明の実施形態を示す
パルス遅延回路１０のブロック図であり、１１はインバ
ータよりなる遅延素子４０を複数段直列に接続して構成
され、入力されるクロック信号ＣＫを遅延させる遅延回
路であって、この遅延回路１１にセレクタ１２，１３，
１４が並列に接続されている。各セレクタは、遅延回路
１１における複数段の遅延素子４０の各出力信号を入力
し、セレクト信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３に応じ
ていずれか一つを選択して遅延クロックとして送出する
ものであり、各遅延クロックＣＫ１，ＣＫ２，ＣＫ３は
各々Ｄ−ＦＦ１５，１６，１７のクロック端子ＣＬに印
加されている。また、Ｄ−ＦＦ１５，１６，１７のデー
タ端子Ｄには、パルス信号ＤＡＴＤ１，ＤＡＴＤ２，Ｄ
ＡＴＤ３が各々入力されている。
パルス遅延回路１０のブロック図であり、１１はインバ
ータよりなる遅延素子４０を複数段直列に接続して構成
され、入力されるクロック信号ＣＫを遅延させる遅延回
路であって、この遅延回路１１にセレクタ１２，１３，
１４が並列に接続されている。各セレクタは、遅延回路
１１における複数段の遅延素子４０の各出力信号を入力
し、セレクト信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３に応じ
ていずれか一つを選択して遅延クロックとして送出する
ものであり、各遅延クロックＣＫ１，ＣＫ２，ＣＫ３は
各々Ｄ−ＦＦ１５，１６，１７のクロック端子ＣＬに印
加されている。また、Ｄ−ＦＦ１５，１６，１７のデー
タ端子Ｄには、パルス信号ＤＡＴＤ１，ＤＡＴＤ２，Ｄ
ＡＴＤ３が各々入力されている。
【０００９】遅延回路１１は、より具体的には遅延素子
４０を１６段接続して成り、クロック信号ＣＫの周期を
Ｔとすれば、各遅延素子の遅延量ｄｔはＴ／１６に設定
されている。よって、例えばセレクト信号ＳＥＬとして
「４」が入力されると、４段目の遅延素子４０の出力信
号が選択されて、その遅延出力の遅延量は４Ｔ／１６＝
０．２５Ｔとなる。
４０を１６段接続して成り、クロック信号ＣＫの周期を
Ｔとすれば、各遅延素子の遅延量ｄｔはＴ／１６に設定
されている。よって、例えばセレクト信号ＳＥＬとして
「４」が入力されると、４段目の遅延素子４０の出力信
号が選択されて、その遅延出力の遅延量は４Ｔ／１６＝
０．２５Ｔとなる。
【００１０】そこで、図３ａに示すようなクロック信号
ＣＫが遅延回路１１に入力され、Ｄ−ＦＦ１５，１６，
１７に入力パルス信号ＤＡＴＤ１，ＤＡＴＤ２，ＤＡＴ
Ｄ３として各々図３ｂ，ｅ，ｈに示す異なるデータ信号
が入力され、更に、セレクタ１２，１３，１４にセレク
ト信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３として各々「１
２」「８」「４」が供給されたとする。
ＣＫが遅延回路１１に入力され、Ｄ−ＦＦ１５，１６，
１７に入力パルス信号ＤＡＴＤ１，ＤＡＴＤ２，ＤＡＴ
Ｄ３として各々図３ｂ，ｅ，ｈに示す異なるデータ信号
が入力され、更に、セレクタ１２，１３，１４にセレク
ト信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３として各々「１
２」「８」「４」が供給されたとする。
【００１１】すると、セレクタ１２では１２段目の遅延
クロックＣＫ１（図３ｃ）が選択され、その遅延量ｄｔ
１＝１２Ｔ／１６＝０．７５Ｔとなる。そして、Ｄ−Ｆ
Ｆ１５では、入力パルス信号ＤＡＴＤ１をこの遅延クロ
ックＣＫ１に同期させるため、出力パルス信号ＦＦＯ１
は図３ｄに示すように入力パルス信号ＤＡＴＤ１を０．
７５Ｔだけ遅延させた信号となる。同様に、セレクタ１
３では８段目の遅延クロックＣＫ２（図３ｆ）が選択さ
れ、その遅延量ｄｔ２＝８Ｔ／１６＝０．５Ｔとなる。
そして、Ｄ−ＦＦ１６では、入力パルス信号ＤＡＴＤ２
をこの遅延クロックＣＫ２に同期させるため、出力パル
ス信号ＦＦＯ２は図３ｇに示すように入力パルス信号Ｄ
ＡＴＤ２を０．５Ｔだけ遅延させた信号となる。また、
セレクタ１４では４段目の遅延クロックＣＫ３（図３
ｉ）が選択され、その遅延量ｄｔ３＝４Ｔ／１６＝０．
２５Ｔとなる。そして、Ｄ−ＦＦ１７では、入力パルス
信号ＤＡＴＤ３をこの遅延クロックＣＫ３に同期させる
ため、出力パルス信号ＦＦＯ３は図３ｊに示すように入
力パルス信号ＤＡＴＤ３を０．２５Ｔだけ遅延させた信
号となる。
クロックＣＫ１（図３ｃ）が選択され、その遅延量ｄｔ
１＝１２Ｔ／１６＝０．７５Ｔとなる。そして、Ｄ−Ｆ
Ｆ１５では、入力パルス信号ＤＡＴＤ１をこの遅延クロ
ックＣＫ１に同期させるため、出力パルス信号ＦＦＯ１
は図３ｄに示すように入力パルス信号ＤＡＴＤ１を０．
７５Ｔだけ遅延させた信号となる。同様に、セレクタ１
３では８段目の遅延クロックＣＫ２（図３ｆ）が選択さ
れ、その遅延量ｄｔ２＝８Ｔ／１６＝０．５Ｔとなる。
そして、Ｄ−ＦＦ１６では、入力パルス信号ＤＡＴＤ２
をこの遅延クロックＣＫ２に同期させるため、出力パル
ス信号ＦＦＯ２は図３ｇに示すように入力パルス信号Ｄ
ＡＴＤ２を０．５Ｔだけ遅延させた信号となる。また、
セレクタ１４では４段目の遅延クロックＣＫ３（図３
ｉ）が選択され、その遅延量ｄｔ３＝４Ｔ／１６＝０．
２５Ｔとなる。そして、Ｄ−ＦＦ１７では、入力パルス
信号ＤＡＴＤ３をこの遅延クロックＣＫ３に同期させる
ため、出力パルス信号ＦＦＯ３は図３ｊに示すように入
力パルス信号ＤＡＴＤ３を０．２５Ｔだけ遅延させた信
号となる。
【００１２】このように、パルス遅延回路１０では、異
なる入力パルス信号を各々異なる遅延量だけ遅延させる
ことができる。次に、以上説明したパルス遅延回路の応
用例について説明する。例えばＣＤ−Ｒ等の書き込み可
能な光ディスク装置においては、データを記録するメデ
ィアの種類やディスクの回転速度によって記録状態が変
化するため、ＥＦＭ信号に遅延処理を施して波形整形
し、波形整形後のＥＦＭ信号をレーザー装置に送出し
て、所望の記録マークを記録するようにしている。更
に、レーザー出力のモニター用として、波形整形後のＥ
ＦＭ信号に同期し且つこのＥＦＭ信号と所定の関係を有
する複数のパルス信号を出力しなければならず、このよ
うな複数のパルス信号を生成するために、上述のパルス
遅延回路１０が用いられる。
なる入力パルス信号を各々異なる遅延量だけ遅延させる
ことができる。次に、以上説明したパルス遅延回路の応
用例について説明する。例えばＣＤ−Ｒ等の書き込み可
能な光ディスク装置においては、データを記録するメデ
ィアの種類やディスクの回転速度によって記録状態が変
化するため、ＥＦＭ信号に遅延処理を施して波形整形
し、波形整形後のＥＦＭ信号をレーザー装置に送出し
て、所望の記録マークを記録するようにしている。更
に、レーザー出力のモニター用として、波形整形後のＥ
ＦＭ信号に同期し且つこのＥＦＭ信号と所定の関係を有
する複数のパルス信号を出力しなければならず、このよ
うな複数のパルス信号を生成するために、上述のパルス
遅延回路１０が用いられる。
【００１３】即ち、図２はＣＤ−Ｒ用記録再生装置に用
いられるパルス制御回路３０を示すブロック図であり、
図１に示すパルス遅延回路１０を含んで構成されてい
る。パルス遅延回路１０の前段には、複数のパルス信号
ＤＡＴ１，ＤＡＴ２，ＤＡＴ３を各々データ端子Ｄに入
力し、クロック端子ＣＬにクロック信号ＣＫが印加され
る３個のＤ−ＦＦ３１，３２，３３が設けられ、各Ｄ−
ＦＦの出力がパルス遅延回路１０への入力信号ＤＡＴＤ
１，ＤＡＴＤ２，ＤＡＴＤ３となる。また、ＥＦＭ信号
をデータ端子Ｄに入力し、クロック端子ＣＬにクロック
信号が印加されるＤ−ＦＦ３４と、このＤ−ＦＦ３４の
出力信号を波形整形する波形整形回路３５と、パルス遅
延回路１０の各Ｄ−ＦＦ１５，１６，１７の出力信号Ｆ
ＦＯ１，ＦＦＯ２，ＦＦＯ３を各々一端に入力し、他端
に波形整形回路３０の出力信号ＷＤＡＴを入力するＡＮ
Ｄゲート３６，３７，３８が設けられている。
いられるパルス制御回路３０を示すブロック図であり、
図１に示すパルス遅延回路１０を含んで構成されてい
る。パルス遅延回路１０の前段には、複数のパルス信号
ＤＡＴ１，ＤＡＴ２，ＤＡＴ３を各々データ端子Ｄに入
力し、クロック端子ＣＬにクロック信号ＣＫが印加され
る３個のＤ−ＦＦ３１，３２，３３が設けられ、各Ｄ−
ＦＦの出力がパルス遅延回路１０への入力信号ＤＡＴＤ
１，ＤＡＴＤ２，ＤＡＴＤ３となる。また、ＥＦＭ信号
をデータ端子Ｄに入力し、クロック端子ＣＬにクロック
信号が印加されるＤ−ＦＦ３４と、このＤ−ＦＦ３４の
出力信号を波形整形する波形整形回路３５と、パルス遅
延回路１０の各Ｄ−ＦＦ１５，１６，１７の出力信号Ｆ
ＦＯ１，ＦＦＯ２，ＦＦＯ３を各々一端に入力し、他端
に波形整形回路３０の出力信号ＷＤＡＴを入力するＡＮ
Ｄゲート３６，３７，３８が設けられている。
【００１４】波形整形回路３０は、遅延回路１０と同
様、インバータよりなる遅延素子４０を複数段直列に接
続して構成され、入力されるＥＦＭ信号を遅延させる遅
延回路３５０と、遅延回路３５０における複数段の遅延
素子４０の各出力信号を入力し、セレクト信号ＳＥＬ０
に応じていずれか一つを選択するセレクタ３５１と、セ
レクタ３５１からの遅延出力とＥＦＭＤ信号と論理積を
とるＡＮＤゲート３５２から構成されている。
様、インバータよりなる遅延素子４０を複数段直列に接
続して構成され、入力されるＥＦＭ信号を遅延させる遅
延回路３５０と、遅延回路３５０における複数段の遅延
素子４０の各出力信号を入力し、セレクト信号ＳＥＬ０
に応じていずれか一つを選択するセレクタ３５１と、セ
レクタ３５１からの遅延出力とＥＦＭＤ信号と論理積を
とるＡＮＤゲート３５２から構成されている。
【００１５】そして、以上の構成により図４に示すよう
に、入力されたＥＦＭ信号（図４ａ）に基づいて、遅延
処理による波形整形を施した出力パルス信号ＷＤＡＴ
（図４ｂ）、信号ＷＤＡＴの立ち上がりから一定期間Ｔ
１経過後に立ち上がり、ＷＤＡＴと同時に立ち下がるパ
ルス信号ＯＵＴ１（図４ｃ）、及び信号ＷＤＡＴと同時
に立ち上がり一定パルス幅Ｔ２を有するパルス信号ＯＵ
Ｔ２（図４ｄ）を出力する。
に、入力されたＥＦＭ信号（図４ａ）に基づいて、遅延
処理による波形整形を施した出力パルス信号ＷＤＡＴ
（図４ｂ）、信号ＷＤＡＴの立ち上がりから一定期間Ｔ
１経過後に立ち上がり、ＷＤＡＴと同時に立ち下がるパ
ルス信号ＯＵＴ１（図４ｃ）、及び信号ＷＤＡＴと同時
に立ち上がり一定パルス幅Ｔ２を有するパルス信号ＯＵ
Ｔ２（図４ｄ）を出力する。
【００１６】以下、図５，６を参照してこれら複数のパ
ルス信号の生成過程を説明する。まず、図５ｂに示すよ
うなパルス幅６ＴのＥＦＭ信号が入力されると、Ｄ−Ｆ
Ｆ３４によりＥＦＭ信号は１Ｔ遅延されて信号ＥＦＭＤ
（図５ｃ）となる。ここで、セレクト信号ＳＥＬ０とし
て「４」が供給されているとすれば、遅延回路３５０で
は４段目の遅延素子４０からの遅延出力がセレクタ３５
１で選択され、その遅延量ｄｔ４は「０．２５Ｔ」とな
る。この遅延出力はＡＮＤゲート３５２で信号ＥＦＭＤ
と論理積がとられるので、結局図５ｄに示すように、Ｅ
ＦＭＤ信号より立ち上がりが０．２５Ｔ遅延し、ＥＦＭ
Ｄと同時に立ち下がる信号ＷＤＡＴが得られる。
ルス信号の生成過程を説明する。まず、図５ｂに示すよ
うなパルス幅６ＴのＥＦＭ信号が入力されると、Ｄ−Ｆ
Ｆ３４によりＥＦＭ信号は１Ｔ遅延されて信号ＥＦＭＤ
（図５ｃ）となる。ここで、セレクト信号ＳＥＬ０とし
て「４」が供給されているとすれば、遅延回路３５０で
は４段目の遅延素子４０からの遅延出力がセレクタ３５
１で選択され、その遅延量ｄｔ４は「０．２５Ｔ」とな
る。この遅延出力はＡＮＤゲート３５２で信号ＥＦＭＤ
と論理積がとられるので、結局図５ｄに示すように、Ｅ
ＦＭＤ信号より立ち上がりが０．２５Ｔ遅延し、ＥＦＭ
Ｄと同時に立ち下がる信号ＷＤＡＴが得られる。
【００１７】また、ＥＦＭ信号と同時に立ち上がりＥＦ
Ｍ信号より１Ｔだけ伸張されたパルスＯＤＡＴ１（図５
ｅ）を用意し、この信号を１Ｔ遅延させた信号ＤＡＴ１
をＤ−ＦＦ３１への入力パルス信号とする。Ｄ−ＦＦ３
１では入力信号が１Ｔ遅延されるので、その出力信号Ｄ
ＡＴＤ１は図５ｇのようになる。一方、Ｄ−ＦＦ３２の
入力用として、図６ｅに示すようにパルス幅が一定値２
ＴでＥＦＭ信号の立ち上がりと同時に立ち下がるパルス
信号ＯＤＡＴ２を用意し、この信号を１Ｔ遅延させた信
号ＤＡＴ２をＤ−ＦＦ３２への入力パルス信号とする。
Ｄ−ＦＦ３２では入力信号が１Ｔ遅延されるので、その
出力信号ＤＡＴＤ２は図６ｇのようになる。
Ｍ信号より１Ｔだけ伸張されたパルスＯＤＡＴ１（図５
ｅ）を用意し、この信号を１Ｔ遅延させた信号ＤＡＴ１
をＤ−ＦＦ３１への入力パルス信号とする。Ｄ−ＦＦ３
１では入力信号が１Ｔ遅延されるので、その出力信号Ｄ
ＡＴＤ１は図５ｇのようになる。一方、Ｄ−ＦＦ３２の
入力用として、図６ｅに示すようにパルス幅が一定値２
ＴでＥＦＭ信号の立ち上がりと同時に立ち下がるパルス
信号ＯＤＡＴ２を用意し、この信号を１Ｔ遅延させた信
号ＤＡＴ２をＤ−ＦＦ３２への入力パルス信号とする。
Ｄ−ＦＦ３２では入力信号が１Ｔ遅延されるので、その
出力信号ＤＡＴＤ２は図６ｇのようになる。
【００１８】ここで、図４，５における出力信号ＯＵＴ
１の所定期間Ｔ１を「１．５Ｔ」、図４，６における出
力信号ＯＵＴ２のパルス幅Ｔ２を「１．２５Ｔ」にした
い場合は、セレクト信号ＳＥＬ１として「１２」、ＳＥ
Ｌ２として「８」を供給する。すると、セレクト信号Ｓ
ＥＬ１が「１２」であることからセレクタ１２では、図
５ｈに示すように、１２Ｔ／１６＝０．７５Ｔ遅延され
た遅延クロックＣＫ１が選択され、Ｄ−ＦＦ１５に出力
され、また、セレクト信号ＳＥＬ２が「８」であること
からセレクタ１３では、図６ｈに示すように、８Ｔ／１
６＝０．５Ｔ遅延された遅延クロックＣＫ２が選択さ
れ、Ｄ−ＦＦ１６に出力される。このため、Ｄ−ＦＦ１
５では、パルス信号ＤＡＴＤ１が０．７５Ｔ遅延されて
出力信号ＦＦＯ１（図５ｉ）となり、Ｄ−ＦＦ１６で
は、パルス信号ＤＡＴＤ２が０．５Ｔ遅延されて出力信
号ＦＦＯ２（図６ｉ）となる。そして、出力信号ＦＦＯ
１と信号ＷＤＡＴとの論理積がＡＮＤゲート３６でとら
れるので、その出力パルス信号ＯＵＴ１は、図５ｊに示
すように、信号ＦＦＯ１と同時に立ち上がり信号ＷＤＡ
Ｔと同時に立ち下がる信号となる。ここで、信号ＤＡＴ
１の立ち上がりから信号ＤＡＴＤ１の立ち上がりまでは
「１Ｔ」、信号ＤＡＴＤ１の立ち上がりから信号ＦＦＯ
１の立ち上がりまでは「０．７５Ｔ」、信号ＤＡＴ１の
立ち上がりから信号ＷＤＡＴの立ち上がりまでは「０．
２５Ｔ」であるので、信号ＷＤＡＴの立ち上がりから信
号ＯＵＴ１の立ち上がりまでの期間Ｔ１は、Ｔ１＝
（１．０Ｔ＋０．７５Ｔ）−０．２５Ｔ＝１．５Ｔと、
所望の期間となる。
１の所定期間Ｔ１を「１．５Ｔ」、図４，６における出
力信号ＯＵＴ２のパルス幅Ｔ２を「１．２５Ｔ」にした
い場合は、セレクト信号ＳＥＬ１として「１２」、ＳＥ
Ｌ２として「８」を供給する。すると、セレクト信号Ｓ
ＥＬ１が「１２」であることからセレクタ１２では、図
５ｈに示すように、１２Ｔ／１６＝０．７５Ｔ遅延され
た遅延クロックＣＫ１が選択され、Ｄ−ＦＦ１５に出力
され、また、セレクト信号ＳＥＬ２が「８」であること
からセレクタ１３では、図６ｈに示すように、８Ｔ／１
６＝０．５Ｔ遅延された遅延クロックＣＫ２が選択さ
れ、Ｄ−ＦＦ１６に出力される。このため、Ｄ−ＦＦ１
５では、パルス信号ＤＡＴＤ１が０．７５Ｔ遅延されて
出力信号ＦＦＯ１（図５ｉ）となり、Ｄ−ＦＦ１６で
は、パルス信号ＤＡＴＤ２が０．５Ｔ遅延されて出力信
号ＦＦＯ２（図６ｉ）となる。そして、出力信号ＦＦＯ
１と信号ＷＤＡＴとの論理積がＡＮＤゲート３６でとら
れるので、その出力パルス信号ＯＵＴ１は、図５ｊに示
すように、信号ＦＦＯ１と同時に立ち上がり信号ＷＤＡ
Ｔと同時に立ち下がる信号となる。ここで、信号ＤＡＴ
１の立ち上がりから信号ＤＡＴＤ１の立ち上がりまでは
「１Ｔ」、信号ＤＡＴＤ１の立ち上がりから信号ＦＦＯ
１の立ち上がりまでは「０．７５Ｔ」、信号ＤＡＴ１の
立ち上がりから信号ＷＤＡＴの立ち上がりまでは「０．
２５Ｔ」であるので、信号ＷＤＡＴの立ち上がりから信
号ＯＵＴ１の立ち上がりまでの期間Ｔ１は、Ｔ１＝
（１．０Ｔ＋０．７５Ｔ）−０．２５Ｔ＝１．５Ｔと、
所望の期間となる。
【００１９】一方、出力信号ＦＦＯ２は信号ＷＤＡＴと
の論理積がＡＮＤゲート３７でとられるので、その出力
パルス信号ＯＵＴ２は、図６ｊに示すように、信号ＷＤ
ＡＴと同時に立ち上がり信号ＦＦＯ２と同時に立ち下が
る信号となる。ここで、信号ＤＡＴＤ２の立ち上がりか
ら信号ＥＦＭＤの立ち上がりまでは「１Ｔ」、信号ＤＡ
ＴＤ２の立ち上がりから信号ＦＦＯ２の立ち上がりまで
は「０．５Ｔ」なので、信号ＦＦＯ２の立ち上がりから
信号ＥＦＭＤの立ち上がりまでは「０．５Ｔ」となる。
更に、信号ＥＦＭＤの立ち上がりから信号ＷＤＡＴの立
ち上がりまでは「０．２５Ｔ」なので、信号ＦＦＯ２の
立ち上がりから信号ＷＤＡＴの立ち上がりまでは「０．
７５Ｔ」となる。そして、信号ＦＦＯ２のパルス幅は
「２Ｔ」であるので、信号ＷＤＡＴと同時に立ち上がる
信号ＯＵＴ２のパルス幅Ｔ２は、Ｔ２＝２Ｔ−０．７５
Ｔ＝１．２５Ｔと、所望の幅となる。
の論理積がＡＮＤゲート３７でとられるので、その出力
パルス信号ＯＵＴ２は、図６ｊに示すように、信号ＷＤ
ＡＴと同時に立ち上がり信号ＦＦＯ２と同時に立ち下が
る信号となる。ここで、信号ＤＡＴＤ２の立ち上がりか
ら信号ＥＦＭＤの立ち上がりまでは「１Ｔ」、信号ＤＡ
ＴＤ２の立ち上がりから信号ＦＦＯ２の立ち上がりまで
は「０．５Ｔ」なので、信号ＦＦＯ２の立ち上がりから
信号ＥＦＭＤの立ち上がりまでは「０．５Ｔ」となる。
更に、信号ＥＦＭＤの立ち上がりから信号ＷＤＡＴの立
ち上がりまでは「０．２５Ｔ」なので、信号ＦＦＯ２の
立ち上がりから信号ＷＤＡＴの立ち上がりまでは「０．
７５Ｔ」となる。そして、信号ＦＦＯ２のパルス幅は
「２Ｔ」であるので、信号ＷＤＡＴと同時に立ち上がる
信号ＯＵＴ２のパルス幅Ｔ２は、Ｔ２＝２Ｔ−０．７５
Ｔ＝１．２５Ｔと、所望の幅となる。
【００２０】以上説明したように、パルス幅制御回路３
０では、波形整形回路３５の出力信号ＷＤＡＴに同期
し、この信号と所定の関係を有する複数のパルス信号出
力を得ることができる。 尚、波形整形回路３５では、
遅延回路やセレクタ及び論理回路を追加して、立ち上が
りだけでなく、立ち下がりも所定量遅延させるようにし
ても良い。
０では、波形整形回路３５の出力信号ＷＤＡＴに同期
し、この信号と所定の関係を有する複数のパルス信号出
力を得ることができる。 尚、波形整形回路３５では、
遅延回路やセレクタ及び論理回路を追加して、立ち上が
りだけでなく、立ち下がりも所定量遅延させるようにし
ても良い。
【００２１】ところで、図１，２に示した遅延回路１
１，３５０を構成する遅延素子４０は、製造ばらつきに
より遅延素子を構成するトランジスタの特性が均一にな
らないために、遅延量にばらつきが生じる。そこで、遅
延量を高精度に設定したい場合は、遅延回路１１，３５
０として、図７に示す遅延回路１を用いればよい。尚、
図７に示すセレクタ２０は、図１，２でのセレクタ１
２，１３，１４，３５１と同等のセレクタを示す。
１，３５０を構成する遅延素子４０は、製造ばらつきに
より遅延素子を構成するトランジスタの特性が均一にな
らないために、遅延量にばらつきが生じる。そこで、遅
延量を高精度に設定したい場合は、遅延回路１１，３５
０として、図７に示す遅延回路１を用いればよい。尚、
図７に示すセレクタ２０は、図１，２でのセレクタ１
２，１３，１４，３５１と同等のセレクタを示す。
【００２２】図７に示す遅延回路１は、入力信号を遅延
するためのディレイライン２と、このディレイライン２
の遅延量を制御するためのＰＬＬ回路３から成る。ＰＬ
Ｌ回路３は、入力される制御電圧Ｖｔにより出力信号周
波数が変化するＶＣO４と、ＶＣＯ４の出力信号を１／
Ｎに分周するプログラマブルデバイダ５と、入力される
基準信号RFCKを１／Ｍに分周するリファレンスデバイダ
６と、両デバイダ５，６の出力信号の位相を比較する位
相比較器７と、位相比較器７により検出された位相差に
応じた制御電圧ＶｔをＶＣＯ３に供給するローパスフィ
ルタ８とを備えており、両デバイダ５，６とも分周比が
変更可能なデバイダである。また位相比較器７の出力段
にはチャージポンプが設けられている。
するためのディレイライン２と、このディレイライン２
の遅延量を制御するためのＰＬＬ回路３から成る。ＰＬ
Ｌ回路３は、入力される制御電圧Ｖｔにより出力信号周
波数が変化するＶＣO４と、ＶＣＯ４の出力信号を１／
Ｎに分周するプログラマブルデバイダ５と、入力される
基準信号RFCKを１／Ｍに分周するリファレンスデバイダ
６と、両デバイダ５，６の出力信号の位相を比較する位
相比較器７と、位相比較器７により検出された位相差に
応じた制御電圧ＶｔをＶＣＯ３に供給するローパスフィ
ルタ８とを備えており、両デバイダ５，６とも分周比が
変更可能なデバイダである。また位相比較器７の出力段
にはチャージポンプが設けられている。
【００２３】このＰＬＬ回路３中のＶＣＯ４は、図７に
示すように、遅延セル４０を複数段直列に接続し、更に
最終段の遅延セル４１の出力を初段に負帰還するリング
状の構成であって、最終段の出力をバッファ４５を介し
てプログラマブルデバイダ５に送出している。また、各
遅延セルは第１及び第２の制御端子を有し、第１の制御
端子にバイアス回路４６からの一定バイアスＶｂが供給
され、第２の制御端子にローパスフィルタ８からの制御
電圧Ｖｔが供給されている。
示すように、遅延セル４０を複数段直列に接続し、更に
最終段の遅延セル４１の出力を初段に負帰還するリング
状の構成であって、最終段の出力をバッファ４５を介し
てプログラマブルデバイダ５に送出している。また、各
遅延セルは第１及び第２の制御端子を有し、第１の制御
端子にバイアス回路４６からの一定バイアスＶｂが供給
され、第２の制御端子にローパスフィルタ８からの制御
電圧Ｖｔが供給されている。
【００２４】一方、ディレイライン２は、ＶＣＯ４を構
成する遅延セルと同一構成の遅延セル４０を、複数段直
列に接続して構成され、ＶＣＯ４とは異なり初段の遅延
セルには外部から入力信号SINが印加されている。そし
て、セレクタ２０で各段の遅延セルからの出力のいずれ
か一つを選択し、遅延信号SOUTとして取り出すようにし
ている。尚、図７に示す回路は同一チップ内の近傍に構
成されており、このため遅延セルの遅延特性は、ＶＣＯ
４とディレイラインとでほぼ同一となる。
成する遅延セルと同一構成の遅延セル４０を、複数段直
列に接続して構成され、ＶＣＯ４とは異なり初段の遅延
セルには外部から入力信号SINが印加されている。そし
て、セレクタ２０で各段の遅延セルからの出力のいずれ
か一つを選択し、遅延信号SOUTとして取り出すようにし
ている。尚、図７に示す回路は同一チップ内の近傍に構
成されており、このため遅延セルの遅延特性は、ＶＣＯ
４とディレイラインとでほぼ同一となる。
【００２５】ここで、図８を参照して、遅延セル４０の
具体構成について説明する。遅延セル４０は、基本的に
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタを縦続接続してなるインバータ１０
１，１０２を２段直列に接続して構成されており、各イ
ンバータ１０１，１０２の後ろにバッファ１０３，１０
４が接続されている。また、インバータ１０１，１０２
の電源電位との間には電流制御用のＰチャンネルＭＯＳ
トランジスタ１０５，１０６が接続され、インバータ１
０１，１０２の接地電位との間には電流制御用のＮチャ
ンネルＭＯＳトランジスタ１０７，１０８が接続されて
いる。この電流制御用のＰチャンネルＭＯＳトランジス
タ１０５のゲートは第１の制御端子１１０に接続され，
電流制御用のＮチャンネルＭＯＳトランジスタ１０７の
ゲートは第２の制御端子１１１に接続されている。尚、
１０９は寄生容量を示す。
具体構成について説明する。遅延セル４０は、基本的に
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタを縦続接続してなるインバータ１０
１，１０２を２段直列に接続して構成されており、各イ
ンバータ１０１，１０２の後ろにバッファ１０３，１０
４が接続されている。また、インバータ１０１，１０２
の電源電位との間には電流制御用のＰチャンネルＭＯＳ
トランジスタ１０５，１０６が接続され、インバータ１
０１，１０２の接地電位との間には電流制御用のＮチャ
ンネルＭＯＳトランジスタ１０７，１０８が接続されて
いる。この電流制御用のＰチャンネルＭＯＳトランジス
タ１０５のゲートは第１の制御端子１１０に接続され，
電流制御用のＮチャンネルＭＯＳトランジスタ１０７の
ゲートは第２の制御端子１１１に接続されている。尚、
１０９は寄生容量を示す。
【００２６】そして、本実施形態においては、第１の制
御端子１１０にバイアス回路４６からの一定バイアスＶ
ｂが供給され、第２の制御端子１１１にローパスフィル
タ８からの制御電圧Ｖｔが供給されている。よって、制
御電圧Ｖｔが大きくなるとインバータ１０１，１０２に
流れる電流が増加して入力信号INの遅延量ｄｔは減少
し、制御電圧Ｖｔが小さくなるとインバータ１０１，１
０２に流れる電流が減少して入力信号INの遅延量ｄｔは
増加する。このように、遅延セル４０の遅延量ｄｔは制
御電圧Ｖｔの大きさに応じて変化する。
御端子１１０にバイアス回路４６からの一定バイアスＶ
ｂが供給され、第２の制御端子１１１にローパスフィル
タ８からの制御電圧Ｖｔが供給されている。よって、制
御電圧Ｖｔが大きくなるとインバータ１０１，１０２に
流れる電流が増加して入力信号INの遅延量ｄｔは減少
し、制御電圧Ｖｔが小さくなるとインバータ１０１，１
０２に流れる電流が減少して入力信号INの遅延量ｄｔは
増加する。このように、遅延セル４０の遅延量ｄｔは制
御電圧Ｖｔの大きさに応じて変化する。
【００２７】ところで、ＶＣＯ４の最終段は負帰還をか
けるために、遅延セル４０の前半部分のみ、即ちインバ
ータ１０１，バッファ１０３，制御用トランジスタ１０
５，１０７で構成されており、インバータ１０１の出力
がＶＣＯ４の初段の遅延セル４０に入力されている。以
下、図７に示す実施形態の動作を説明する。
けるために、遅延セル４０の前半部分のみ、即ちインバ
ータ１０１，バッファ１０３，制御用トランジスタ１０
５，１０７で構成されており、インバータ１０１の出力
がＶＣＯ４の初段の遅延セル４０に入力されている。以
下、図７に示す実施形態の動作を説明する。
【００２８】まず、ＶＣＯ４の出力信号周波数ｆ１はプ
ログラマブルデバイダ５によって１／Ｎに分周されｆ１
／Ｎになり、基準信号周波数ｆ０はリファレンスデバイ
ダ６により分周されｆ０／Ｍになる。これらの分周信号
は位相比較器７でその位相が比較され、ローパスフィル
タ８からは位相差に応じた制御電圧ＶｔがＶＣＯ４に供
給される。これによって、両デバイダの出力信号の位相
差をなくすようにＰＬＬ回路３が動作し、ＰＬＬがロッ
クすると式（１）が成り立つ。
ログラマブルデバイダ５によって１／Ｎに分周されｆ１
／Ｎになり、基準信号周波数ｆ０はリファレンスデバイ
ダ６により分周されｆ０／Ｍになる。これらの分周信号
は位相比較器７でその位相が比較され、ローパスフィル
タ８からは位相差に応じた制御電圧ＶｔがＶＣＯ４に供
給される。これによって、両デバイダの出力信号の位相
差をなくすようにＰＬＬ回路３が動作し、ＰＬＬがロッ
クすると式（１）が成り立つ。
【００２９】
【数１】
【００３０】一方、ＶＣＯ４では、上述したようにロー
パスフィルタ８からの制御電圧Ｖｔにより各遅延セルの
遅延量ｄｔが決定され、初段の遅延セル４０に入力され
た信号ｄｔ０は、図９に示すように各遅延セル４０で順
次ｄｔづつ遅延されていく。そして、最終段の遅延セル
４１では信号が反転され、この反転信号が折り返し遅延
ｄαの後に初段に帰還される。つまり、折り返し遅延ｄ
αがｄｔに比べて十分小さいとすれば、ＶＣＯ４の周期
Ｔの半周期Ｔ／２は、遅延量ｄｔを遅延セル４０の段数
Ｄ分だけ加算した長さとなる。従って、遅延量ｄｔは式
（２）で表される。
パスフィルタ８からの制御電圧Ｖｔにより各遅延セルの
遅延量ｄｔが決定され、初段の遅延セル４０に入力され
た信号ｄｔ０は、図９に示すように各遅延セル４０で順
次ｄｔづつ遅延されていく。そして、最終段の遅延セル
４１では信号が反転され、この反転信号が折り返し遅延
ｄαの後に初段に帰還される。つまり、折り返し遅延ｄ
αがｄｔに比べて十分小さいとすれば、ＶＣＯ４の周期
Ｔの半周期Ｔ／２は、遅延量ｄｔを遅延セル４０の段数
Ｄ分だけ加算した長さとなる。従って、遅延量ｄｔは式
（２）で表される。
【００３１】
【数２】
【００３２】ここで、周期Ｔは１／ｆ１であって、上述
したようにＰＬＬ回路３がロックすると式（１）が成立
するので、ロック状態では、遅延量ｄｔは式（３）で表
される。
したようにＰＬＬ回路３がロックすると式（１）が成立
するので、ロック状態では、遅延量ｄｔは式（３）で表
される。
【００３３】
【数３】
【００３４】つまり、ＶＣＯの遅延セル段数Ｄと分周比
Ｍ，Ｎを決定すれば、遅延セル４０の遅延量ｄｔは、基
準信号RFCKの周波数ｆ０のみに依存する一定値となる。
ところで、図７に示す回路では、上述したようにディレ
イライン２を構成する遅延セルはＶＣＯ４の遅延セルと
全く同一の構成であり、しかもディレイライン２中の遅
延セルに供給される制御電圧もＶＣＯ４の遅延セル４０
に供給される制御電圧Ｖｔと全く同一である。このた
め、ディレイライン２中の遅延セルの遅延量は、ＶＣＯ
４の遅延セル４０の遅延量ｄｔと全く同一となり、ＰＬ
Ｌのロック時には基準信号周波数ｆ０に依存した一定値
となる。
Ｍ，Ｎを決定すれば、遅延セル４０の遅延量ｄｔは、基
準信号RFCKの周波数ｆ０のみに依存する一定値となる。
ところで、図７に示す回路では、上述したようにディレ
イライン２を構成する遅延セルはＶＣＯ４の遅延セルと
全く同一の構成であり、しかもディレイライン２中の遅
延セルに供給される制御電圧もＶＣＯ４の遅延セル４０
に供給される制御電圧Ｖｔと全く同一である。このた
め、ディレイライン２中の遅延セルの遅延量は、ＶＣＯ
４の遅延セル４０の遅延量ｄｔと全く同一となり、ＰＬ
Ｌのロック時には基準信号周波数ｆ０に依存した一定値
となる。
【００３５】ディレイライン２は、入力信号SINを遅延
セル４０で順次遅延して、セレクタ２０により所望の段
の遅延出力を選択して、遅延信号SOUTとして出力する構
成であり、この各遅延セル段の遅延量ｄｔがＰＬＬロッ
ク時には一定値となるので、ディレイライン２において
セレクタ２０から出力する遅延信号の遅延量も所望の一
定値となる。つまり、このディレイライン２では、製造
時の調整は不要となり、且つＰＬＬ回路３で保証される
精度で遅延量を設定でき、このためpsecオーダーでの高
精度の設定が可能となる。しかも、ＰＬＬでは電源変動
や温度変動に対しても保証されるので、ディレイライン
２の遅延量もこれら変動の影響を受けなくなる。
セル４０で順次遅延して、セレクタ２０により所望の段
の遅延出力を選択して、遅延信号SOUTとして出力する構
成であり、この各遅延セル段の遅延量ｄｔがＰＬＬロッ
ク時には一定値となるので、ディレイライン２において
セレクタ２０から出力する遅延信号の遅延量も所望の一
定値となる。つまり、このディレイライン２では、製造
時の調整は不要となり、且つＰＬＬ回路３で保証される
精度で遅延量を設定でき、このためpsecオーダーでの高
精度の設定が可能となる。しかも、ＰＬＬでは電源変動
や温度変動に対しても保証されるので、ディレイライン
２の遅延量もこれら変動の影響を受けなくなる。
【００３６】また、基準信号RFCKの周波数ｆ０や分周比
Ｍ，Ｎを変更するだけで、遅延量ｄｔを用意に変更でき
るので、ディレイライン２の分解能の設定が容易とな
る。たとえば、ＶＣＯ４の段数Ｄが「１６段」である場
合、分周比Ｍ，Ｎを各々「２」とし、ｆ０を「１７．２
８ＭＨｚ」とすれば、式（３）より遅延量ｄｔは「１．
８１nsec」となる。そして、分周比Ｍ，Ｎを各々「４」
に変更し、ｆ０を「３４．５６ＭＨｚ」に変更すれば、
式（３）より遅延量ｄｔは「０．９０nsec」とpsecオー
ダーの分解能となる。
Ｍ，Ｎを変更するだけで、遅延量ｄｔを用意に変更でき
るので、ディレイライン２の分解能の設定が容易とな
る。たとえば、ＶＣＯ４の段数Ｄが「１６段」である場
合、分周比Ｍ，Ｎを各々「２」とし、ｆ０を「１７．２
８ＭＨｚ」とすれば、式（３）より遅延量ｄｔは「１．
８１nsec」となる。そして、分周比Ｍ，Ｎを各々「４」
に変更し、ｆ０を「３４．５６ＭＨｚ」に変更すれば、
式（３）より遅延量ｄｔは「０．９０nsec」とpsecオー
ダーの分解能となる。
【００３７】更に、図１０のＶＣＯ特性に示すように、
ＰＬＬがロックする周波数範囲は広く、この範囲内で遅
延セルの遅延量ｄｔを変更できるので、ディレイライン
２の遅延量可変範囲を広帯域とすることができる。以上
説明した実施形態は、遅延セル内の遅延素子をインバー
タで構成する例を示したが、インバータの代わりにコン
パレータを用いる構成でも良い。また、遅延セル内の一
方の電流制御用トランジスタ１０５，１０６には一定バ
イアスを印加し、他方の電流制御用トランジスタ１０
７，１０８のみにローパスフィルタ８からの制御電圧Ｖ
ｔを供給するようにしたが、双方の電流制御用トランジ
スタに制御電圧Ｖｔを供給するようにしてもよい。
ＰＬＬがロックする周波数範囲は広く、この範囲内で遅
延セルの遅延量ｄｔを変更できるので、ディレイライン
２の遅延量可変範囲を広帯域とすることができる。以上
説明した実施形態は、遅延セル内の遅延素子をインバー
タで構成する例を示したが、インバータの代わりにコン
パレータを用いる構成でも良い。また、遅延セル内の一
方の電流制御用トランジスタ１０５，１０６には一定バ
イアスを印加し、他方の電流制御用トランジスタ１０
７，１０８のみにローパスフィルタ８からの制御電圧Ｖ
ｔを供給するようにしたが、双方の電流制御用トランジ
スタに制御電圧Ｖｔを供給するようにしてもよい。
【００３８】
【発明の効果】本発明によれば、遅延素子を複数段接続
して成る遅延回路を唯一用いて、複数の入力パルス信号
を各々異なる量だけ遅延させることが可能となり、回路
構成を小規模にする事ができる。よって、ＬＳＩ化した
場合に面積を小さくすることができる。また、高速のク
ロックを必要としないので回路の実現化が容易となり、
更に、ＰＬＬ回路を用いた場合には遅延量を高精度で設
定できるようになる。
して成る遅延回路を唯一用いて、複数の入力パルス信号
を各々異なる量だけ遅延させることが可能となり、回路
構成を小規模にする事ができる。よって、ＬＳＩ化した
場合に面積を小さくすることができる。また、高速のク
ロックを必要としないので回路の実現化が容易となり、
更に、ＰＬＬ回路を用いた場合には遅延量を高精度で設
定できるようになる。
【図面の簡単な説明】
【図１】本発明によるパルス遅延回路の実施形態を示す
ブロック図である。
ブロック図である。
【図２】本発明によるパルス制御回路の実施形態を示す
ブロック図である。
ブロック図である。
【図３】図１に示す実施形態の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】図２に示す実施形態の概略動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図５】図２に示す実施形態の詳細動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図６】図２に示す実施形態の詳細動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図７】遅延回路の他の実施形態を示すブロック図であ
る。
る。
【図８】遅延セルの具体構成を示す回路図である。
【図９】図７におけるＶＣＯの動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図１０】図７におけるＶＣＯ特性及び遅延特性を示す
特性図である。
特性図である。
１、１１、３５０ 遅延回路 ２ ディレイライン ３ ＰＬＬ回路 ４ ＶＣＯ ５ プログラマブルデバイダ ６ リファレンスデバイダ ７ 位相比較器 ８ ローパスフィルタ １０ パルス遅延回路 １２、１３、１４、３５１、２０ セレクタ １５、１６、１７、３１、３２、３３、３４ Ｄ−ＦＦ ３０ パルス制御回路 ３５ 波形整形回路 ３６、３７、３８、３５２ ＡＮＤゲート ４０ 遅延セル １０１、１０２ インバータ １０５、１０６、１０７、１０８ 電流制御用トランジ
スタ １１０ 第１制御端子 １１１ 第２制御端子
スタ １１０ 第１制御端子 １１１ 第２制御端子
Claims (5)
- 【請求項１】 遅延素子を複数段接続してクロック信号
を遅延させる遅延回路と、前記複数段の遅延素子出力の
いずれか一つを各セレクト信号に応じて選択し遅延クロ
ック信号として出力する複数のセレクタと、入力される
複数の各パルス信号を前記複数のセレクタからの各遅延
クロック信号に各々同期させる複数の同期回路とを有
し、前記入力された複数のパルス信号を各々異なる量だ
け遅延可能としたことを特徴とするパルス遅延回路。 - 【請求項２】 前記遅延素子は、インバータまたはコン
パレータにより構成されていることを特徴とする請求項
１記載のパルス遅延回路。 - 【請求項３】 前記遅延回路は、遅延素子を複数段リン
グ状に接続して構成され、各段の遅延量が入力される制
御電圧により制御されるＶＣＯと、該ＶＣＯの出力信号
もしくはその分周信号と基準信号とを入力し両信号の位
相を比較する位相比較器と、該位相比較器で検出された
位相差に応じた前記制御電圧を発生するローパスフィル
タと、前記ＶＣＯの遅延素子と同一構成の遅延素子を複
数段接続して構成され、前記クロック信号を遅延させて
出力すると共に各段の遅延量が前記制御電圧により制御
されるディレイラインとを備えたことを特徴とする請求
項１記載のパルス遅延回路。 - 【請求項４】 入力信号をクロック信号に同期させる第
１の同期回路と、該第１の同期回路の出力信号を波形整
形する波形整形回路と、複数の入力パルス信号を前記ク
ロック信号に同期させる複数の第２の同期回路と、遅延
素子を複数段接続して前記クロック信号を遅延させる遅
延回路と、前記複数段の遅延素子出力のいずれか一つを
各セレクト信号に応じて選択し遅延クロック信号として
出力する複数のセレクタと、前記複数の第２の同期回路
の各出力パルス信号を前記複数のセレクタからの各遅延
クロック信号に各々同期させる複数の第３の同期回路
と、該複数の第３の同期回路の各出力信号と前記波形整
形回路の出力信号を入力する複数の論理回路とを有し、
前記波形整形回路の出力信号に同期する複数のパルス信
号を出力することを特徴とするパルス制御回路。 - 【請求項５】 前記波形整形回路は、遅延素子を複数段
接続して前記第１の同期回路の出力信号を遅延させる第
２の遅延回路と、該第２の遅延回路における複数段の遅
延素子出力のいずれか一つをセレクト信号に応じて選択
し遅延クロック信号として出力する第２のセレクタと
を、少なくとも有することを特徴とするパルス制御回
路。
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