JPH07288447A - 位相同期型タイミング発生回路 - Google Patents

位相同期型タイミング発生回路

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JPH07288447A
JPH07288447A JP6079085A JP7908594A JPH07288447A JP H07288447 A JPH07288447 A JP H07288447A JP 6079085 A JP6079085 A JP 6079085A JP 7908594 A JP7908594 A JP 7908594A JP H07288447 A JPH07288447 A JP H07288447A
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】 製造プロセス等の変動に依存せず外部のクロ
ック周期に比例する、タイミング発生を実現し、より柔
軟なタイミング設計法を提供する。 【構成】 ＰＬＬを利用し、その電圧制御発振器を多段
のリングオシレータで構成する。そのリングオシレータ
の各ノードから信号φ０〜φ８を取り出し、それらの間
の論理積をとることで、内部タイミングを発生する。得
られるタイミングパルスは、クロック周期に対する比率
で定義されるので、外部周期に応じたタイミング設定が
できる。また、クロックエッジに先立つタイミングも発
生可能であり、このパルスにより入力バッファの効率的
電流カットも可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の内部
タイミング発生回路に関するものである。
【０００２】
【従来の技術】従来の、ＬＳＩ内部におけるタイミング
発生回路は、基準となるクロック信号（立ち上がりエッ
ジあるいは立ち下がりエッジ）に対して、図５に示すよ
うに、一定の遅延時間遅らせたものや、ある一定幅のパ
ルス幅をもつパルスを発生するものであった。よって、
図５（ａ），（ｂ）のように、クロック周期が変化して
も、そのパルスの遅延時間（Ｔｄ）、及びパルス幅（Ｔ
ｗ）は一定となる。図６及び図７に具体的な従来のタイ
ミング発生回路を示す。図６及び図７の回路から発生さ
れるタイミングパルスＰＵＬ１，ＰＵＬ２の波形を図８
に示す。図８において、ＰＵＬ１のパルス幅や、ＰＵＬ
２のクロックエッジからの遅延時間は、遅延回路の遅延
時間により決定されることになる。
【０００３】
【発明が解決しようとする課題】しかるに、これら従来
の方式において、全てのタイミングは、設計時に決定さ
れ、このタイミングは、外部クロック周期が変動しても
同じとなる。よって、微妙なタイミングの不整合で、動
作不良となったＬＳＩは、低速なクロック周波数であっ
ても、その動作を期待することができない。また、従来
の方式のタイミング発生では、製造プロセス等の変動に
よる遅延回路の遅延時間の変動が避けられない。また、
基準クロックエッジ（図５中の外部クロック信号の立ち
上がりタイミング）に先立つタイミングは原理的に発生
不可能である。
【０００４】本発明の目的は、外部のクロック周期に比
例する内部タイミング信号を発生することで、製造プロ
セス等の影響を受けないＬＳＩ内部タイミングの設計を
可能にし、また、微妙なタイミングの不整合のために、
不良品となるＬＳＩを救済することである。
【０００５】
【課題を解決するための手段】本発明は、外部クロック
信号及び、内部クロック信号の位相を比較し、その進み
遅れを検出し、出力する位相比較回路と、リング状に縦
列接続された奇数段の反転器から構成された、前記位相
比較回路の出力に応じて、内部クロック信号の周波数が
変化する発振回路から構成される位相同期回路におい
て、前記発振回路内の、各反転器の接続点間の信号の論
理積または論理和をとることにより、前記位相同期回路
の同期した外部クロック信号の周期に比例するタイミン
グ信号を発生可能とした、位相同期型タイミング発生回
路である。
【０００６】上記タイミング信号発生のために、反転器
の接続点の出力に、任意の固定遅延回路を接続すると、
タイミング信号の最小時間幅を確保できる。
【０００７】また、内部クロック信号を取り出す縦列接
続された反転器の接続点及び、その数段前後の反転器の
接続点より、論理をとることにより、周期性のある、外
部クロック信号の、基準エッジを跨ぐタイミングを発生
可能になる。またこの位相同期型タイミング発生回路を
用い、増幅回路をクロック信号の基準エッジの期間だけ
動作するようにすると消費電力が削減できる。
【０００８】さらに、内部クロック信号を取り出す上記
縦列接続された反転器の接続点の全てにバッファ回路を
接続し、そのバッファ回路の出力から、論理をとってタ
イミングパルスを生成すると、縦列接続された反転器の
遅延時間を均一化できる。
【０００９】
【実施例】次に、図１及び図２を参照して、本発明の実
施例を説明する。図１は制御入力Ｖｉｎの電圧変化を、
制御電流Ｉｐ，Ｉｎの変化に変換し、その電流を、リン
グ状に縦列多段接続された反転器ＩＮＶからなる発振器
の電源電流とする本発明で用いる電圧制御発振器であ
る。この多段接続されたリング発振器内の各段の反転器
の接続点の各位相のずれた信号から論理をとりタイミン
グパルスを生成することにより、クロック周期に比例し
てタイミングパルス（ＣＣＰＰ（ＣｌｏｃｋＣｙｃｌｅ
Ｐｒｏｐｏｒｔｉｏｎａｌ Ｐｕｌｓｅ）信号）を発
生することが可能となる。図１においては、リング状に
接続された反転器の接続点から信号を取り出す為に、バ
ッファ回路ＢＵＦ（図１では反転器）を介して信号をと
りだす構成としているが、これは、リング状の各反転器
の負荷を均一化し、遅延時間を揃えるのに効果がある
（請求項５）。また、接続点の信号に固定の遅延時間を
持つ遅延回路を介することによって、最小のパルス幅を
確保することができる（請求項２：図１中ＣＥＬＰ（Ｃ
ｌｏｃｋ Ｅｄｇｅ Ｌｏｏｋａｈｅａｄ Ｐｕｌｓ
ｅ）信号）。また、内部クロック信号を取り出す接続点
（図１中φ０の点）の、前段にあたる例えばφ７の信号
を用いることによって、基準クロックエッジに先立つタ
イミングを発生できる（請求項３：図１中ＣＥＬＰ）。
【００１０】図２は、本発明の位相同期型タイミング発
生回路の構成を示しており、図中、位相比較器、チャー
ジポンプ、及びローパスフィルタは、外部クロック信号
と内部クロック信号の位相差を検出し、その位相差よ
り、電圧制御発振器の入力電圧を生成するものである。
位相比較器、チャージポンプ、及びローパスフィルタ
は、従来より用いられている、それぞれ図９、図１０、
図１１に示される回路を用いればよい。但し、電圧制御
発振器（ＶＣＯ）に本発明の図１の回路を用いるところ
が、本発明の特徴である。
【００１１】図１の回路から得られるタイミング信号を
示すタイミング図を図３に示す。内部クロック信号が位
相同期回路の動作によって、外部クロック信号（図３中
（１）の波形）に同期した状態において、電流制限型リ
ング発振器の内部接続点から取り出した信号（φ０〜φ
８）は図３中（２）に示す様に、周期は外部クロックと
同じであるが、位相がそれぞれ等間隔にずれた信号とな
っている。この位相のずれは、各信号の立ち上がり、立
ち下がりの両エッジを使用し、リング状に接続された反
転器の立ち上がり、立ち下がり遅延時間を同等となるよ
うに設計しておけば、クロックの一周期をリング状に接
続された反転器の段数の２倍で割った値となる。例えば
図１の回路では、リング状に接続された反転器の段数が
９段であるために、φ０の立ち上がりエッジから、φ１
の立ち下がりエッジまでの遅延時間は、外部クロック周
期のちょうど１／１８（約５．６％）となる。よって、
これらφ０〜φ８までの位相が異なる信号を用いて、例
えば、図３（３）に示す様にφ２とφ６の信号の論理積
をとることによって、基準クロックから、クロック周期
の約３３％の遅れで立ち上がり、パルス幅がクロック周
期の約２８％であるようなタイミングパルスを得ること
ができる。このパルスは、クロック周期のみに対応して
タイミングが決まるために、トランジスタの性能ばらつ
きや、その他製造プロセス変動の影響を受けない。ま
た、最高速動作を狙った動作マージンの少ないタイミン
グ設計を行っていても、動作周期をゆるめることで、全
てのタイミングマージンが緩和される方向となるので、
たとえ、高速動作はできなくても低速動作可能なＬＳＩ
をトリミング等の技術を必要とせずに救済可能である。
本方式において、タイミングを微調整したい場合には、
電気的或いは物理的に信号を取り出す位置をずらすこと
により可能であることは言うまでもない。例えば、図３
（３）のＣＣＰＰ信号のパルス幅をより狭くしたい場合
には、φ２信号の代わりにφ０信号を用い、φ０とφ６
の論理積をとるように、接続変更することでパルス幅を
クロックサイクル時間の約１７％に短縮できる。
【００１２】本発明の応用としては、同期型メモリの書
き込みパルスや、イコライズパルス、センスアンプ活性
化パルスといった内部発生のタイミングパルス発生が考
えられる。これらのパルスを最高速動作時に合わせて設
定しておけば、低周波動作時には、全てのタイミングマ
ージンが緩和されるため、確実な動作が期待できる。
【００１３】また、図３（４）のＣＥＬＰ信号は、外部
クロック信号と同期した内部クロック信号を取り出すφ
０点の前段にあたるφ７の点から生成されるために、外
部クロック信号の基準エッジ（図３では立ち上がりエッ
ジ）を跨ぐようなタイミングとなる。図３（４）のＣＥ
ＬＰ信号は、φ７信号と、φ０の信号に遅延をかけたタ
イミングで発生されるために、基準クロックの立ち上が
りエッジのクロック周期の約１１％分前から、クロック
エッジの遅延回路の遅延時間後までのパルス幅を持つタ
イミングパルスとなる。このように、基準エッジを跨ぐ
タイミングは、基準エッジの前後の期間のみに動作すれ
ばよい回路、例えば、情報をクロック信号の基準エッジ
のタイミングでラッチするラッチ回路や、各種信号増幅
回路等に供給することで、消費電流の削減を行うことに
効果がある（請求項４）。本発明の実施例を、図４に示
す。図４に示す同期型ＬＳＩの信号入力バッファ回路に
おいて、基準クロック信号の立ち上がりで、外部の信号
をＬＳＩ内部に取り込むため、クロックエッジを跨ぐタ
イミング、例えば図３（４）のＣＥＬＰ信号を、使用し
て、動作に必要な貫通電流をクロックエッジ前後の期間
に限定して流れるようにすることで、不必要な電流が削
減できる。
【００１４】なお、図３ではφ０〜φ７間の論理積をと
る例を示したが、必要とするタイミングパルスの幅が、
クロック周期の５０％以上となる場合等は論理和をとっ
てもよい。もっとも、論理積をとって反転をすれば同様
なことができる。
【００１５】
【発明の効果】本発明によれば、製造プロセス等の影響
を受けず、外部のクロック周期に比例する内部タイミン
グ信号を発生することで、ＬＳＩの内部タイミングの設
計を容易にし、また、微妙なタイミングの不整合のため
に、不良品となるＬＳＩを救済できる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す発振回路の回路図で
ある。
【図２】図１の発振回路を用いた位相同期回路の回路図
である。
【図３】図１の発振回路より発生されるタイミングパル
スを示すタイミング図である。
【図４】請求項４の発明の増幅器を示す回路図である。
【図５】従来のタイミング設計により得られるタイミン
グパルスのタイミング図である。
【図６】従来のタイミング発生回路の例を示す回路図で
ある。
【図７】従来のタイミング発生回路の例を示す回路図で
ある。
【図８】図６，図７の回路より発生されるタイミング信
号を示すタイミング図である。
【図９】本発明で用いる従来の典型的な位相比較器を示
す図である。
【図１０】本発明で用いる従来の典型的なチャージポン
プを示す図である。
【図１１】本発明で用いる従来の典型的なローパスフィ
ルタを示す図である。
【符号の説明】
Ｖｉｎ 制御電圧 Ｉｐ，Ｉｎ 制御電流 ＩＮＶ 反転器 ＢＵＦ バッファ回路 ＭＰ１，ＭＰ２，ＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ
２４ ｐチャンネル型ＭＩＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ２１，ＭＮ２２ ｎチャンネル型
ＭＩＳＦＥＴ ＣＣＰＰ クロックサイクルに比例するタイミングパル
ス ＣＥＬＰ クロックの基準エッジを跨ぐタイミングパル
ス φ０〜φ８ 各反転器より取り出した、外部クロック信
号と同周期の位相の異なるタイミングパルス ＩＮ 入力信号 ＶＲＥＦ 基準電圧 ＯＵＴ 出力信号 Ｔｄ タイミングパルスの遅延時間 Ｔｗ タイミングパルスのパルス幅 Ｔｃｙｃ 外部クロック信号の周期 ＣＰ１，ＣＰ２ タイミングパルス Ｔｄ１，Ｔｄ２ 遅延回路の遅延時間 ＰＵＬ１，ＰＵＬ２ タイミングパルス ＭＰ３１ ｐチャンネル型ＭＩＳトランジスタ ＭＮ３１ ｎチャンネル型ＭＩＳトランジスタ Ｒ１，Ｒ２ 抵抗素子 Ｃ１ キャパシタ ＵＰ，ＤＯＷＮ 位相比較器の出力信号かつ、チャージ
ポンプの入力信号 ＣＰＯＵＴ チャージポンプの出力信号かつ、ローパス
フィルタの入力信号 ＬＰＯＵＴ ローパスフィルタの出力信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】外部クロック信号と内部クロック信号の位
    相を比較し、その進み遅れを検出し出力する位相比較回
    路と、リング状に縦列接続された奇数段の反転器を備
    え、前記位相比較回路の出力に応じて、内部クロック信
    号の周波数が変化する発振回路から構成される位相同期
    型タイミング発生回路において、前記発振回路内の、各
    反転器の接続点間の信号の論理積または論理和をとるこ
    とにより、前記位相同期回路の同期した外部クロック信
    号の周期に比例するタイミング信号を発生可能とした、
    位相同期型タイミング発生回路。
  2. 【請求項２】上記タイミング信号発生のために、反転器
    の接続点の出力に、任意の固定遅延回路を接続し、タイ
    ミング信号の最小時間幅を確保した請求項１記載の位相
    同期型タイミング発生回路。
  3. 【請求項３】内部クロック信号を取り出す上記縦列接続
    された反転器の接続点及び、その数段前後の反転器の接
    続点より、論理をとることにより、周期性のある、外部
    クロック信号の、基準エッジを跨ぐタイミングを発生可
    能な請求項１または２記載の位相同期型タイミング発生
    回路。
  4. 【請求項４】請求項３記載の位相同期型タイミング発生
    回路を用い、クロック信号の基準エッジの期間だけ、動
    作することを特徴とする増幅回路。
  5. 【請求項５】内部クロック信号を取り出す上記縦列接続
    された反転器の接続点の全てにバッファ回路を接続し、
    そのバッファ回路の出力から、論理をとってタイミング
    パルスを生成することにより、前記縦列接続された反転
    器の遅延時間を均一化した請求項１記載の位相同期型タ
    イミング発生回路。
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