JPH0373554A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、複数相のクロック信号に従って同期動作される論理
集積回路装置等に利用して特に有効な技術に関するもの
である。

〔従来の技術〕

複数相のクロック信号に従って同期動作されるＡｓ　Ｉ
　Ｃ（Ａｐｐｌｉｃａｔｉｏｎ　　５ｐｅｃｉｆｉｃ　
ＩＩｌｌｔｅｇｒａｔｅ−ｄ　Ｃ４ｒｃｕｉｔｓ　）メ
モリ等の論理集積回路装置がある。従来の論理集積回路
装置において、上記複数相のクロック信号は、第５図の
基本クロンク信号ＣＰＩ〜ＣＰ４に例示されるように、
外部に設けられるクロック発生回路から半導体基板ＳＵ
Ｂの対応する複数のボンディングバンドＰＡＤを介して
入力される。これらの基本クロック信号は、例えば半導
体基板面の中央部に配置されるクロックアンプＣＡを経
た後、内部クロンク信号φ１１〜φ４１ならびにφ１２
〜φ４２等として、論理回路ＬＣに分配される。

ＡＳＩＣ，メモリについては、例えば、１９８８年３月
７日付、「日経エレクトロニクスＪの第１１５頁〜＠１
４２頁に記載されている。

〔発明が解決しようとする課題〕

システムの高性能化にともなって論理集積回路装置等が
高速化され、クロック信号の周波数が高くされるにした
がって、上記第５図の論理集積回路装置では、クロック
信号間のスキニーが問題となった。このため、本願発明
者等は、第６図に示されるように、外部のクロック発生
回路から、内部クロック信号の整数倍の周波数とされる
単一相の基本クロック信号ｃｐを供給し、これを半導体
基板面のほぼ中央部に配置されるクロック分周回路ＣＤ
により分周することで、複数相の内部クロック信号を得
る方法を考えた。これらの内部クロック信号は、同様に
半導体基板面の中央部に配置されるクロックアンプＣＡ
を介して、論理回路ＬＣに分配・供給される。

ところが、さらに論理集積回路装置等の高速化が進む中
、上記＠６図の論理集積回路装置には次のような問題点
があることが、本願発明者等によって明らかとなった。

すなわち、第６図の論理集積回路装置では、基本クロン
ク信号ＣＰを受ける入カバンファＩＢとクロック分周回
路ＣＤとの間に、比較的長い距離を引き回しされるクロ
ック信号線が設けられる。論理集積回路装置等がさらに
高速化され基本クロンク信号ＣＰの周波数が非常に高く
されることで、上記クロック信号線にエレクトロマイグ
レーシランによる断線障害が生じやすくなり、これらの
クロック信号線を特別に太くすることが必要となる。こ
のことは、ＤＡ（Ｄｅｓ〜ｉｇｎ　Ａｕｔｏｍａｔｉｏ
ｎ　）技術との適合性を損ない、特にセミカスタムの論
理集積回路装置等において、設計工数の増大を招く結果
となる。

この発明の目的は、クロック系回路のレイアウトの最適
化を図った論理集積回路装置等を提供することにある。

この発明の他の目的は、論理集積回路装置等のＤＡ技術
に対する適合性を高め、その設計工数を削減することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、複数相のクロック信号に従って同期動作され
る論理集積回路装置等に、単一相の基本タロツク信号を
外部から供給する。そして、上記基本クロック信号をも
とに複数相の内部クロック信号を形成するクロック分周
回路を、この基本クロック信号が入力されるボンディン
グバンドに近接して配置し、上記複数相の内部クロック
信号を伝達するクロックアンプを、半導体基板面のほぼ
中央部に配置する。

〔作　用〕

上記手段によれば、比較的高い周波数の基本クロック信
号が伝達されるクロック信号線のレイアウト長を短縮し
、またクロック分周回路及びクロックアンプ間の比較的
長い距離にわたって引き回しされるクロック信号線を比
較的低い周波数の角部クロック信号の伝達に供すること
ができる。その結果、これらのクロック信号線における
エレクトロマイグレーシランによる断線障害を防止でき
るとともに、これらのクロック信号線を一般的な信号線
と同様に扱い、レイアウト設計の自動化を推進できる。

これにより、論理集積回路装置等のＤＡ技術に対する適
合性を高め、その設計工数を削減することができる。

〔実施例〕

第１図には、この発明が通用された論理集積回路装置の
一実施例の基板配Ｗ図が示されている。

また、第２図及び第３図には、＄１図の論理集積回路装
置に含まれるクロック分周回路ＣＤの一実施例の回路図
及び信号波形図がそれぞれ示され、第４図には、そのク
ロフクアンプＣＡの一実施例の回路図が示されている。

これらの図をもとに、この実施例の論理集積回路装置の
構成と動作の概要ならびにその特徴について説明する。

なお、第１図の各ブロックを構成する回路素子ならびに
第２図及び第４図の各回路素子は、特に制限されないが
、単結晶シリコンのような１個の半導体基板上において
形成される。また、第２図において、そのチャンネル（
バックゲート〉部に矢印が付加されるＭＯＳＦＥＴ　（
絶縁ゲート型電界効果トランジスタ）はＰチャンネルＭ
Ｏ３ＦＥＴであり、矢印が付加されないＮチャンネルＭ
Ｏ３ＦＥＴと区別して示される。さらに、第３図では、
各クロック信号の非反転信号が実線で示され、反転信号
が点線で示される。

ｊ８ｉ図において、論理集積回路装置は、特に制限され
ないが、ＣＭＯＳ　（相補型ＭＯＳＦＥＴ）論理ゲート
回路を基本構成とし、半導体基板ＳＵＢのほぼ全面にわ
たって配置される論理回路ＬＣを備える。この論理回路
ＬＣは、特に制限されないが、４相の内部クロック信号
φ１１〜φ４１ならびにφ１２〜φ４２に従って同期動
作され、所定の論理演算処理を実行する。

論理集積回路装置には、特に制限されないが、外部に設
けられるクロック発生回路からボンディングバンドＣＰ
を介して、単一相の基本クロック信号ＣＰが供給される
。ここで、基本クロック信号ＣＰは、特に制限されない
が、上記内部クロック信号φ１１〜φ４１ならびにφ１
２〜φ４２の４倍の周波数を有し、はぼ５０％のデエー
ティを持つものとされる。論理集積回路装置は、上記基
本クロンク信号ＣＰを分周して４相の内部クロック信号
φｌ〜φ４を形成するクロック分周回路ＣＤと、これら
の内部クロック信号を上記内部クロンク信号φ１１〜φ
４１ならびにφ１２〜φ４２として論理回路ＬＣに伝達
するクロ７クアンプＣＡとを備える。この実施例におい
て、上記クロック分周回路ＣＤはボンディングバンドＣ
Ｐに近接して配置され、クロ７クアンプＣＡは半導体基
板面のほぼ中央部に配置される。

クロック分周回路ＣＤは、特に制限されないが、第２図
に例示されるように、基本クロンク信号ＣＰを受ける入
カバソファＩＢと、４個のクロックドインバータ回路Ｃ
ＮＩ〜ＣＮ４ならびにランチ回路ＬＴＩ−ＬＴ４を含む
分周回路と、この分周回路の出力信号を受ける４個の微
分回路ＤＣＩ〜ＤＣ４とを備える。

クロック分周回路ＣＤの入力バンファＩＢは、ポンディ
ングパフドＣＰを介して供給される上記基本クロソク信
号ＣＰを受け、相補クロック信号φ０−＄０として、分
周回路のクロックドインバータ回路ＣＮＩ〜ＣＮ４に供
給する。

クロック分周回路ＣＤの分周回路を構威するクロックド
インバータ回路ＣＮ　１−ＣＮ　４ならびにランチ回路
ＬＴＩ〜ＬＴ４は、その入力端子及び出力端子が順次直
列結合され、最終段のランチ回路ＬＴ４の出力端子は、
ＣＭＯＳインバータ回路を介して初段のクロックドイン
バータ回路ＣＮ　１の入力端子に結合される。

クロックドインバータ回路ＣＮ　１−ＣＮ　４は、回路
の電源電圧及び接地電位間に直列形態に設けられるそれ
ぞれ２個のＰチャンネル及びＮチャンネルＭＯＳ　Ｆ　
ＥＴを含む、これらのＭＯＳ　Ｆ　ＥＴのゲートには、
上記相補クロンク信号φ０・φ０が所定の組み合わせで
供給される。その結果、奇数段のクロックドインバータ
回路ＣＮＩ及びＣＮ３は、相補クロック信号φ０・φ０
が論理“１”（ここで、例えば非反転クロック信号φ０
がハイレベルとされ反転クロック信号−〇がロウレベル
とされることを論理′ｌ”と称し、その逆の状態を論理
“０”と称する。以下同様）とされるとき選択的に伝達
状態とされ、偶数段のクロックドインバータ回路ＣＮ２
及びＣＮ４は、相補クロンク信号φ０・φ０が論理“０
′とされるとき選択的に伝達状態とされる。この実施例
において、クロックドインバータ回路ＣＮＩ〜ＣＮ４は
、ラッチ回路ＬＴＩ〜ＬＴ４を構成するＣＭＯＳインバ
ータ回路に比較して大きな駆動能力を持つように設計さ
れる。また、ランチ回路ＬＴＩ−ＬＴ４は、電源投入当
初においてその出力信号がすべてロウレベルとなるよう
に設計される。

これらのことから、クロ７クドインバータ回路ＣＮＩ〜
ＣＮ４ならびにランチ回路ＬＴＩ〜ＬＴ４は、相補クロ
ック信号−〇・φ０に従って同期動作される１個のリン
グオシレータを構威し、相補りロック信号φ０・７Ｔす
なわち基本タロンク信号ＣＰに対する分周回路としてｓ
ｍｉする。すなわち、電源投入当初にロウレベルとされ
たラッチ回路ＬＴ４の出力信号は、反転された後、クロ
ックドインバータ回路ＣＮＩの入力端子に伝達される。

このため、クロックドインバータ回路ＣＮ２の出力信号
は、相補クロック信号φ０・φ０の最初の立ち上がり（
ここで、例えば非反転クロック信号φ０がハイレベルに
変化され反転クロック信号−〇がロウレベルに変化され
る状態を立ち上がりと称し、その逆の状態を立ち下がり
と称する。

以下同様）において、ハイレベルに変化され、このハイ
レベルが相補クロック信号線０・−〇の立ち下がり及び
立ち上がりにおいて、順次後段のランチ回路に伝達され
る。その結果、各ラッチ回路の出力信号は、第３図に例
示されるように、相補クロック信号−〇・φ０すなわち
基本タロツク信号ＣＰの４倍の周期をもって順次交互に
ハイレベル又はロウレベルとされる。

クロックドインバータ回路ＣＮＩの出力信号すなわちラ
ンチ回路ＬＴＩの入力信号は、反転クロック信号φａと
して、微分回路ＤＣ３に供給される。また、ランチ回路
ＬＴＩの出力信号すなわちクロックドインバータ回路Ｃ
Ｎ２の入力信号は、非反転クロック信号線ａとして、微
分回路ＤＣＩに供給される。同様に、クロックドインバ
ータ回路ＣＮ３の出力信号すなわちランチ回路ＬＴ３の
入力信号は、反転クロック信号線〇として、微分回路Ｄ
Ｃ４に供給される。また、ランチ回路ＬＴ３の出力信号
すなわちクロックドインバータ回路ＣＮ４の入力信号は
、非反転クロック信号線Ｃとして、微分回路ＤＣ２に供
給される。

微分回路ＤＣＩ〜ＤＣ４は、特に制限されないが、第２
ｖｌＪに例示されるように、１個のナントゲート回路な
らびに６個のＣＭＯＳインバータ回路をそれぞれ含む、
上記ナントゲート回路の一方の入力端子には、対応する
上記非反転クロック信号φａ又はφＣあるいは反転クロ
ック信号φａ又は−Ｃが供給され、その他方の入力端子
には、５ｆ！Ｉのインバータ回路からなる遅延回路を介
して、対応する上記非反転又は反転クロック信号が供給
される。各ナントゲート回路の出力信号は、反転された
後、内部クロック信号φ１〜φ４として、クロックアン
プＣＡに供給される。

これらのことから、上記微分回路ＤＣＩ〜ＤＣ４の出力
信号すなわち内部クロック信号φｌ〜φ４は、第３図に
例示されるように、対応する非反転クロック信号φａ又
はφＣあるいは反転クロック信号ｉ丁又は７７の立ち上
がりエツジに同期してハイレベルとされ、対応する遅延
回路の所定の遅延時間ｔｄが経過した時点でロウレベル
に戻される。これにより、内部クロック信号φ１〜φ４
は、基本クロンク信号ＣＰの四分の−の周波数を有し、
上記遅延時間ｔｄに相当するパルス幅を有するものとな
る。

クロック分周回路ＣＤの出力信号すなわち内部クロック
信号φ１〜φ４は、比較的長い距離にわたって配置され
る４本のクロック信号線を介して、半導体基板面のほぼ
中央部に配置されるクロックアンプＣＡに伝達される。

クロックアンプＣＡは、特にＩＭ躍されないが、第４図
に例示されるように、対応する上記内部クロック信号φ
工〜φ４を受ける４個のＣＭＯＳインバータ回路と、こ
れらのＣＭＯＳインバータ回路の出力信号を受ける４対
のＣＭＯＳインバータ回路とを含む、内部クロック信号
φｌ〜φ４は、これらのインバータ回路によってその駆
動能力が次第に大きくされた後、上述の内部クロック信
号−１１〜φ４１ならびに一１２〜φ４２として、輪環
回路ＬＣに分配・供給される。

以上のように、この実施例の論理集積回路装置には、外
部に設けられるクロック発生回路から、ボンディングバ
ンドＣＰを介して、内部クロンク信号の４倍の周波数を
有する単一相の基本クロンク信号ＣＰが供給される。こ
の基本クロンク信号ＣＰは、上記ポンディングパッドＣ
Ｐに近接して配置されるクロック発生回路ＣＤにより４
相の内部クロック信号−１〜−４として分周された後、
半導体基板面のほぼ中央部に配置されるクロンクアンプ
ＣＡを介して論理回路ＬＣに分配・供給される、その結
果、論理集積回路装置の実質的なり口７り入力信号を単
一化し、クロックアンプＣＡならびに論理回路ＬＣの各
部間の信号線長を平均化して、複数相の内部クロック信
号の相間スキニーを抑制できるため、艙理集積回路装置
の動作を安定化できる。また、上記ボンディングバンド
ＣＰとクロック分周回路ＣＤとの間に設けられかつ比較
的高い周波数の基本クロック信号ｃｐが伝達されるクロ
ック信号線のレイアウト長を短縮できるとともに、クロ
ック分周回路ＣＤとクロックアンプＣＡとの間に比較的
長い距離にわたって配置されるクロック信号線を、分ｊ
ｌＵｋの比較的低い周波数の内部クロック信号φｌ〜φ
４の伝達に供することができる。このため、これらのク
ロック信号線におけるエレクトロマイグレーシーンによ
る断線障害を防止できるとともに、これらのクロック信
号線を一般的な信号線と同等に扱い、レイアウト設計の
自動化を推進することができる。これにより、論理集積
回路装置のＤＡ技術に対する適合性を高め、その設計工
数を削減することができるものである。

以上の本実施例に示されるように、この発明を論理集積
回路装置等の半導体集積回路装置に通用することで、次
のような作用効果が得られる。すなわち、 （１）複数相のクロック信号に従って同期動作される論
理集積回路装置等に、単一相の基本タロツク信号を外部
から供給して、これをもとに複数相の内部クロック信号
を形成するクロック分周回路を、上記基本クロック信号
が入力されるボンディングパッドに近接して配置し、上
記複数相の内部クロック信号を伝達するクロックアンプ
を、半導体基板面のほぼ中央部に配置することで、比較
的高い周波数の基本クロック信号が伝達されるクロック
信号線のレイアウト長を短縮し、またクロック分周回路
及びクロックアンプ間に比較的長い距離にわたって引き
回しされるクロック信号線を比較的低い周波数の内部ク
ロック信号の伝達に供することができるという効果が得
られる。

（２）上記（１）項により、各クロック信号線における
エレクトロマイグレーシランによる断ｉ＃１Ｉｌｌ害を
防止できるという効果が得られる。。

（３）上記（１，）項により、各クロック信号線を一般
的な信号線と同様に扱い、レイアウト設計の自動化を推
進できるという効果が得られる。

（４）上記（１）項〜（濁項により、論理集積回路装置
の動作の安定化を図りつつ、Ｄ＾技術に対する適合性を
高め、その設計工数を削減することができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、半導体基板５０８面における各ポンディングパッド
ＰＡＤならびにクロック分周回路ＣＤのレイアウト位置
や半導体基板ＳＯＢ自身の事状等は、この実施例による
制約を受けない、また、内部クロック信号の相数や基本
クロック信号ＣＰ及び内部クロック信号のデエーティ等
は任意に設定できるし、各内部クロック信号の分配方法
も任意である。第２図において、基本クロック信号線Ｐ
の分局方法は、この実施例によって限定されない、また
、内部クロック信号−１〜φ４のパルス幅を設定する微
分回路ＤＣ１〜ＤＣ４は、クロックアンプＣＡ側に設け
てもよいし、その回路構成も任意である。さらに、第１
図に示される論理集積回路装置のレイアウトや第２図及
び第４図に示されるクロック分周回路ＣＤ及びクロック
アンプＣＡの具体的な回路構成等、種々の実施形態を採
りうる。

以上の説明では主として本発明者によってなされた発明
をその背量となった利用分野である論理集積回路装置に
通用した場合について説明したが、それに限定されるも
のではなく、例えば、マイクロコンビエータや制御用プ
ロセッサ等の各種ディジタル集積回路装置にも適用でき
る０本発明は、少なくとも複数の内部クロック信号を必
要とする半導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、複数相のクロック信号に従って同期動作
される論理集積回路装置等に、単一相の基本タロツク信
号を供給して、これをもとに複数相の内部クロック信号
を形成するクロック分周回路を上記基本クロック信号が
入力されるポンディングパッドに近接して配置し、上記
複数相の内部クロック信号を伝達するクロ７クアンプを
半導体基板面のほぼ中央部に配置することで、比較的高
い周波数の基本クロック信号が伝達されるクロック信号
線のレイアウト長を短縮し、クロック分周回路及びクロ
ックアンプ間に比較的長い距離にわたって引き回しされ
るクロック信号線を比較的低い周波数の内部クロック信
号の伝達に供することができる。その結果、これらのク
ロック信号線におけるエレクトロマイグレーシタンによ
る断線躍害を防止できるとともに、これらのクロック信
号線を一般的な信号線と同様に扱い、レイアウト設計の
自動化を推進できる。これにより、論理集積回路装置等
の動作の安定化を図りつつ、ＤＡ技術に対する適合性を
高め、その設計工数を削減することができる。

【図面の簡単な説明】

第１図は、この発明が通用された論理集積回路装置の一
実施例を示す基板配置図、 第２図は、＠１図の論理集積回路装置に含まれるクロッ
ク分周回路の一実施例を示す回路図、＠３図は、第２図
のクロック分周回路の一実施例を示す信号波形図、 第４図は、第１図の論理集積回路装置に含まれるクロ７
クアンプの一実施例を示す回路図、第５図は、従来の論
理集積回路装置の一例を示す基板配置図、 第６図は、従来の論理集積回路装置の他の一例を示す基
板配置１図である。 ＳＵＢ・・・半導体基板、ＰＡＤ・・・ポンディングパ
ッド、ＣＤ・・・クロック分周回路、ＣＡ・・・クロ７
クアンプ、ＬＣ・・・論理回路。 ＣＰ・・・基本タロツク信号入力用ポンディングバンド
、ＩＢ・・・入カバソファ、ＣＮＩ〜ＣＮ４・・・クロ
ソクドインバータ回路、ＬＴＩ〜ＬＴ４・・・ランチ回
路、ＤＣＩ〜ＤＣ４・・・微分回路。 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、単一相の基本クロック信号が入力されるボンディン
   グパッドと、上記ボンディングパッドに近接して配置さ
   れ上記基本クロック信号をもとに複数相の内部クロック
   信号を形成するクロック分周回路とを具備することを特
   徴とする半導体集積回路装置。 ２、上記クロック分周回路は、上記基本クロック信号を
   伝達する入力バッファを含み、上記半導体集積回路装置
   は、さらに、半導体基板面のほぼ中央部に配置され上記
   内部クロック信号を伝達するクロックアンプと、上記内
   部クロック信号に従って同期動作される論理回路とを具
   備するものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、論理集積回路装置であ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の半導体集積回路装置。