JPH01117516A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH01117516A JPH01117516A JP62276620A JP27662087A JPH01117516A JP H01117516 A JPH01117516 A JP H01117516A JP 62276620 A JP62276620 A JP 62276620A JP 27662087 A JP27662087 A JP 27662087A JP H01117516 A JPH01117516 A JP H01117516A
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- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 abstract 3
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 abstract 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 21
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 16
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はクロック発生回路に関し、特に相補型ＭＯＳ（
以下ＣＭＯＳと称する）トランジスタを用いたクロック
発生回路に関する。
以下ＣＭＯＳと称する）トランジスタを用いたクロック
発生回路に関する。
［従来の技術］
従来、マイクロコンピュータは、一般にクロックと称す
るタイミング信号によって内部動作が制御されていて、
各種制御信号はこのクロックに同期して変化する。この
クロックを発生される従来の回路を第３図に示す。また
第３図を説明するためのタイミング図を第４図に示す。
るタイミング信号によって内部動作が制御されていて、
各種制御信号はこのクロックに同期して変化する。この
クロックを発生される従来の回路を第３図に示す。また
第３図を説明するためのタイミング図を第４図に示す。
第３図においてｖＤＤは正電源、１０．２０はＣＭＯＳ
”？’構成されるＮＯＲゲート回路、３． ４． ５．
３１． ３２．３３，３４はＣＭＯＳで構成されるイ
ンバータ回路、ＣＬＫはクロックソース入力信号、ＣＬ
Ｋｌ、ＣＬＫ２はそれぞれ第１相、第２相のクロックの
出力信号である。本従来例は、単相クロックソースＣＬ
Ｋからロウレベルがアクティブとなる２相クロックＣＬ
ＫＩ、ＣＬＫ２を生成するクロック発生回路である。こ
のような２相クロツクを用いたマイクロコンピュータを
安定に動作させるためには、ＣＬＫＩ、ＣＬＫ２のそれ
ぞれのクロックはロウレベル期間の重なりがあってはな
らない。もしＣＬＫＩ、ＣＬＫ２が共にロウレベルにな
る期間があると、マイクロコンピュータ内部の信号は正
確に伝送されず、マイクロコンピュータの動作は期待し
ているものと異なってしまう。
”？’構成されるＮＯＲゲート回路、３． ４． ５．
３１． ３２．３３，３４はＣＭＯＳで構成されるイ
ンバータ回路、ＣＬＫはクロックソース入力信号、ＣＬ
Ｋｌ、ＣＬＫ２はそれぞれ第１相、第２相のクロックの
出力信号である。本従来例は、単相クロックソースＣＬ
Ｋからロウレベルがアクティブとなる２相クロックＣＬ
ＫＩ、ＣＬＫ２を生成するクロック発生回路である。こ
のような２相クロツクを用いたマイクロコンピュータを
安定に動作させるためには、ＣＬＫＩ、ＣＬＫ２のそれ
ぞれのクロックはロウレベル期間の重なりがあってはな
らない。もしＣＬＫＩ、ＣＬＫ２が共にロウレベルにな
る期間があると、マイクロコンピュータ内部の信号は正
確に伝送されず、マイクロコンピュータの動作は期待し
ているものと異なってしまう。
このためＣＬＫＩとＣＬＫ２は第４図に示すようにロウ
レベル期間の重なりのないクロックとなっている。
レベル期間の重なりのないクロックとなっている。
第４図を参照にして第３図の動作を詳細に説明すると、
まずクロックソースＣＬＫがロウレベルからハイレベル
に変化（以下、立ち上がりと称する）した場合には、−
ＮＯＲゲート回路１０の出力は、第２の入力（すなわち
インバータ回路３２の出力）のレベルにかかわらず、Ｎ
ＯＲゲート回路１０の出力ＣＬＫＩ （オーバーパー）
はロウレベルとなる。従ってインバータ回路３の出力で
ある第１相のクロックＣＬＫＩはハイレベルになる。
まずクロックソースＣＬＫがロウレベルからハイレベル
に変化（以下、立ち上がりと称する）した場合には、−
ＮＯＲゲート回路１０の出力は、第２の入力（すなわち
インバータ回路３２の出力）のレベルにかかわらず、Ｎ
ＯＲゲート回路１０の出力ＣＬＫＩ （オーバーパー）
はロウレベルとなる。従ってインバータ回路３の出力で
ある第１相のクロックＣＬＫＩはハイレベルになる。
このＣＬＫＩの立ち上がりはクロックソースＣＬＫの立
ち上がりに対してほとんど遅れがない。−方クロックソ
ースＣＬＫが立ち上がると、インバータ回路５の出力は
ハイレベルからロウレベルに変化（以下、立ち下がりと
称する）するため、ＮＯＲゲート回路２０の゛第１の入
力は即座にロウレベルとなるが、第２の入力（すなわち
インバータ回路３４の出力は即座にロウレベルには変化
しない。これはロウレベルになったＣＬＫＩ （オーバ
ーパー）が、インバータ回路３３．３４を経由してから
ＮＯＲゲート２０の第２の入力となるためである。ＮＯ
Ｒゲート回路２０の出力ＣＬＫ２ （オーバーパー）は
第１．第２の入力ともロウレベルになった時にハイレベ
ルへと変化し、インバータ回路４の出力である第２相の
クロックがロウレベルに変化する。このＣＬＫ２の立ち
下がりは前述のように、インバータ回路３３，３４の作
用によりクロックソースＣＬＫの立ち上がりに対して遅
れたものとなる０次にクロックソースＣＬＫが立ち下が
った場合には、上述とは逆に第２相のクロックＣＬＫ２
の立ち上がりは、クロックソースＣＬＫの立ち下がりに
対し、はとんど遅れのないものどなるが、第１相のクロ
ックＣＬＫＩの立ち下がりはインバータ回路３１．３２
の作用によりクロックソースＣＬＫの立ち下がりに対し
て遅れたものとなる。従って第４図に示したように、単
相のクロックソースＣＬＫからロウレベル期間の重なり
のない２相クロックＣＬＫＩ、ＣＬＫ２が得られる。
ち上がりに対してほとんど遅れがない。−方クロックソ
ースＣＬＫが立ち上がると、インバータ回路５の出力は
ハイレベルからロウレベルに変化（以下、立ち下がりと
称する）するため、ＮＯＲゲート回路２０の゛第１の入
力は即座にロウレベルとなるが、第２の入力（すなわち
インバータ回路３４の出力は即座にロウレベルには変化
しない。これはロウレベルになったＣＬＫＩ （オーバ
ーパー）が、インバータ回路３３．３４を経由してから
ＮＯＲゲート２０の第２の入力となるためである。ＮＯ
Ｒゲート回路２０の出力ＣＬＫ２ （オーバーパー）は
第１．第２の入力ともロウレベルになった時にハイレベ
ルへと変化し、インバータ回路４の出力である第２相の
クロックがロウレベルに変化する。このＣＬＫ２の立ち
下がりは前述のように、インバータ回路３３，３４の作
用によりクロックソースＣＬＫの立ち上がりに対して遅
れたものとなる０次にクロックソースＣＬＫが立ち下が
った場合には、上述とは逆に第２相のクロックＣＬＫ２
の立ち上がりは、クロックソースＣＬＫの立ち下がりに
対し、はとんど遅れのないものどなるが、第１相のクロ
ックＣＬＫＩの立ち下がりはインバータ回路３１．３２
の作用によりクロックソースＣＬＫの立ち下がりに対し
て遅れたものとなる。従って第４図に示したように、単
相のクロックソースＣＬＫからロウレベル期間の重なり
のない２相クロックＣＬＫＩ、ＣＬＫ２が得られる。
なお、インバータ回路３１． ３２． ３３． ３４は
信号を遅延される役目を果たすため、トランジスタのゲ
ート長をり、 トランジスタのゲート幅をＷとすると
、Ｌに対するＷの比（以下Ｗ／Ｌと称する）を大きくと
ることが多い、また、２相クロックＣＬＫＩ、ＣＬＫ２
はマイクロコンピュータの内部回路の多くの部分に入力
するため負荷が大きく、この大きな負荷を安定に駆動す
るために、インバータ回路３と４のトランジスタのＷ／
Ｌは大きくとることが多い。
信号を遅延される役目を果たすため、トランジスタのゲ
ート長をり、 トランジスタのゲート幅をＷとすると
、Ｌに対するＷの比（以下Ｗ／Ｌと称する）を大きくと
ることが多い、また、２相クロックＣＬＫＩ、ＣＬＫ２
はマイクロコンピュータの内部回路の多くの部分に入力
するため負荷が大きく、この大きな負荷を安定に駆動す
るために、インバータ回路３と４のトランジスタのＷ／
Ｌは大きくとることが多い。
本従来例ではインバータ回路８１と３２．あるいはイン
バータ回路３３と３４という形で２段構成としているが
、４段あるいは６段（偶数段なら可）として、さらに遅
延の効果を大きくした例もある。
バータ回路３３と３４という形で２段構成としているが
、４段あるいは６段（偶数段なら可）として、さらに遅
延の効果を大きくした例もある。
［発明が解決しようとする問題点］
上述した従来のクロック発生回路はロウレベル期間の重
なりのない２相クロツクを生成するために、信号遅延の
目的でインバータ回路を多数段必要とし、このようなり
ロック発生回路の個数が増加すれば集積化した場合にチ
ップ面積の増大につながり、安価にできないという欠点
を有している。
なりのない２相クロツクを生成するために、信号遅延の
目的でインバータ回路を多数段必要とし、このようなり
ロック発生回路の個数が増加すれば集積化した場合にチ
ップ面積の増大につながり、安価にできないという欠点
を有している。
［発明の従来技術に対する相違点］
上述した従来のクロック発生回路に対し、本発明のクロ
ック発生回路は信号遅延のためのインバータ回路を必要
とせず、従来のクロック発生回路に比較してトランジス
タ数を大幅に減少させることが可能であるという相違点
を有する。さらに本発明のクロック発生回路は類似的な
ＣＭＯＳゲートで構成され、トランジスタ数をさらに減
らして従来例と同等の効果を得ることができるという独
創的内容を有する。
ック発生回路は信号遅延のためのインバータ回路を必要
とせず、従来のクロック発生回路に比較してトランジス
タ数を大幅に減少させることが可能であるという相違点
を有する。さらに本発明のクロック発生回路は類似的な
ＣＭＯＳゲートで構成され、トランジスタ数をさらに減
らして従来例と同等の効果を得ることができるという独
創的内容を有する。
［問題点を解決するための手段］
本発明の要旨は、第１入力と第２入力とを有し単相クロ
ックを第１の入力とする第１ＯＮＯＲゲート回路と、第
１入力と第２入力とを有し前記第１ＯＮＯＲゲート回路
の出力を第２の入力とし前記第１のＮＯＲゲート回路の
第２の入力に供給する第２のＮＯＲゲート回路と、前記
単相クロックを入力とし出力を前記第２のＮＯＲゲート
回路の第１の入力とする第１のインバータ回路と、前記
第１のＮＯＲゲート回路の出力を入力とする第２のイン
バータ回路と、前記第２のＮＯＲゲート回路の出力を入
力とする第３のインバータ回路とで構成され、前記第２
のインバータ回路の出力に第１相のクロックを取り出す
ための出力端を設け、前記第３のインバータ回路の出力
に第２相のクロックを取り出すための出力端を設けたこ
とである。
ックを第１の入力とする第１ＯＮＯＲゲート回路と、第
１入力と第２入力とを有し前記第１ＯＮＯＲゲート回路
の出力を第２の入力とし前記第１のＮＯＲゲート回路の
第２の入力に供給する第２のＮＯＲゲート回路と、前記
単相クロックを入力とし出力を前記第２のＮＯＲゲート
回路の第１の入力とする第１のインバータ回路と、前記
第１のＮＯＲゲート回路の出力を入力とする第２のイン
バータ回路と、前記第２のＮＯＲゲート回路の出力を入
力とする第３のインバータ回路とで構成され、前記第２
のインバータ回路の出力に第１相のクロックを取り出す
ための出力端を設け、前記第３のインバータ回路の出力
に第２相のクロックを取り出すための出力端を設けたこ
とである。
また、上述のＮＯＲゲート回路はソースが第１の電位に
接続された第１のＰチャンネルトランジスタと、ソース
が第１のＰチャンネルトランジスタのドレインに接続さ
れた第２のＰチャンネルＭＯＳトランジスタと、ソース
が第２の電位に接続されたＮチャンネルＭＯＳトランジ
スタとで構成され、第１の入力が第２のＰチャンネルＭ
ＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタ
のゲートに接続され、第２の入力が第１のＰチャンネル
ＭＯＳトランジスタのゲートに接続され、第２のＰチャ
ンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラン
ジスタの共通接続されたドレインを出力としたＮＯＲゲ
ート回路により構成される。
接続された第１のＰチャンネルトランジスタと、ソース
が第１のＰチャンネルトランジスタのドレインに接続さ
れた第２のＰチャンネルＭＯＳトランジスタと、ソース
が第２の電位に接続されたＮチャンネルＭＯＳトランジ
スタとで構成され、第１の入力が第２のＰチャンネルＭ
ＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタ
のゲートに接続され、第２の入力が第１のＰチャンネル
ＭＯＳトランジスタのゲートに接続され、第２のＰチャ
ンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラン
ジスタの共通接続されたドレインを出力としたＮＯＲゲ
ート回路により構成される。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図、第２図は一実
施例の動作を説明するためのタイミング図である。図中
第３図と同等の機能を有するものには、同じ番号、記号
を付しである。第１図においてＶＤＤは正電源、１，２
は２入力の類似Ｎ。
施例の動作を説明するためのタイミング図である。図中
第３図と同等の機能を有するものには、同じ番号、記号
を付しである。第１図においてＶＤＤは正電源、１，２
は２入力の類似Ｎ。
Ｒゲート（完全なＣ０Ｍ構成ではない）、３，４゜５は
インバータ回路、１０１，１０２，２０１゜２０２．３
０１，４０１，５０１はＰチャンネルＭＯＳトランジス
タ、１０３，２０３，３０２゜４０２．５０２はＮチャ
ンネルＭＯＳトランジスタである。さらにＰチャンネル
ＭＯＳトランジスタ１０１，２０１はＷ／Ｌを小さくと
っである。
インバータ回路、１０１，１０２，２０１゜２０２．３
０１，４０１，５０１はＰチャンネルＭＯＳトランジス
タ、１０３，２０３，３０２゜４０２．５０２はＮチャ
ンネルＭＯＳトランジスタである。さらにＰチャンネル
ＭＯＳトランジスタ１０１，２０１はＷ／Ｌを小さくと
っである。
単相のクロックソースＣＬＫがハイレベルに立ち上がる
と、ＮチャンネルＭＯＳトランジスタ１０３がオン状態
となってＣＬＫＩ （オーバーパー）は即座にロウレベ
ルへ、またインバータ回路３の出力である第１相のクロ
ックＣＬＫ１は即座にハイレベルへ変化する。一方クロ
ックソースＣＬＫが立ち上がると、インバータ回路５の
出力はロウレベルになり、類似ＮＯＲゲート回路２の第
２のＰチャンネルＭＯＳトランジスタ２０２がオン状態
、ＮチャンネルＭＯＳトランジスタ２０３はオフ状態と
なる。このとき前述のようにＣＬＫＩ （オーバーパー
）はロウレベルとなるため、ＰチャンネルＭＯ５トラン
ジスタ２０１もオン状態へと遷移する。ＮチャンネルＭ
ＯＳトランジスタ２０１と２０２が共にオン状態となる
ためＣＬＫ２ （オーバーパー）はハイレベルへと遷移
するが、ＰチャンネルＭＯＳトランジスタ２０１はＷ／
Ｌが小さく（すなわちオン状態における等価抵抗成分が
大きく）駆動能力が通常のＭＯＳトランジスタに比較し
て小さいことと、インバータ回路４のＰチャンネルＭＯ
Ｓトランジスタ４０１とＮチャンネルＭＯＳトランジス
タ４０２はマイクロコンピュータ内部の大きな負荷を駆
動するためにＷ／Ｌが大きく、等価的なゲート容量成分
が通常のＭＯＳトランジスタに比較して大きいことより
、ＣＬＫ２（オーバーパー）のハイレベルへの遷移は急
激でなくゆるやかなものとなる。換言すればＰチャンネ
ルＭＯＳトランジスタ２０１のオン状態における等価抵
抗成分とインバータ回路４のゲート容量成分で決まる時
定数によって、ＣＬＫ２ （オーバーパー）はゆるやか
にハイレベルへと遷移する。従フて、インバータ回路４
の出力である第２相のクロックＣＬＫ２の立ち上がりは
クロックソースＣＬＫの立ち上がりに対して遅れたもの
となる。次にクロックソースＣＬＫが立ち下がった場合
には上述とは逆に第２相のクロックＣＬＫ２の立ち上が
りは、クロックソースＣＬＫの立ち下がりに対し、はと
んど遅れのないものと成るが、Ｗ／Ｌの小さいＰチャン
ネルＭＯＳ）ランジメタ１０１０オン状態における等価
抵抗成分と、Ｗ／Ｌの大きいインバータ回路３のＰチャ
ンネルＭＯＳトランジスタ３０１とＮチャンネルＭＯＳ
トランジスタ３０２の等価的なゲート容量成分によって
決定する時定数に従って、第１相のクロックＣＬＫｌの
立ち下がりは、クロックソースＣＬＫの立ち下がりに対
して遅れたものとなる。従って第２図に示したように、
単相のクロックソースから、ロウレベル期間の重なりの
ない２相クロックＣＬＫｌ、ＣＬＫ２が得られる。
と、ＮチャンネルＭＯＳトランジスタ１０３がオン状態
となってＣＬＫＩ （オーバーパー）は即座にロウレベ
ルへ、またインバータ回路３の出力である第１相のクロ
ックＣＬＫ１は即座にハイレベルへ変化する。一方クロ
ックソースＣＬＫが立ち上がると、インバータ回路５の
出力はロウレベルになり、類似ＮＯＲゲート回路２の第
２のＰチャンネルＭＯＳトランジスタ２０２がオン状態
、ＮチャンネルＭＯＳトランジスタ２０３はオフ状態と
なる。このとき前述のようにＣＬＫＩ （オーバーパー
）はロウレベルとなるため、ＰチャンネルＭＯ５トラン
ジスタ２０１もオン状態へと遷移する。ＮチャンネルＭ
ＯＳトランジスタ２０１と２０２が共にオン状態となる
ためＣＬＫ２ （オーバーパー）はハイレベルへと遷移
するが、ＰチャンネルＭＯＳトランジスタ２０１はＷ／
Ｌが小さく（すなわちオン状態における等価抵抗成分が
大きく）駆動能力が通常のＭＯＳトランジスタに比較し
て小さいことと、インバータ回路４のＰチャンネルＭＯ
Ｓトランジスタ４０１とＮチャンネルＭＯＳトランジス
タ４０２はマイクロコンピュータ内部の大きな負荷を駆
動するためにＷ／Ｌが大きく、等価的なゲート容量成分
が通常のＭＯＳトランジスタに比較して大きいことより
、ＣＬＫ２（オーバーパー）のハイレベルへの遷移は急
激でなくゆるやかなものとなる。換言すればＰチャンネ
ルＭＯＳトランジスタ２０１のオン状態における等価抵
抗成分とインバータ回路４のゲート容量成分で決まる時
定数によって、ＣＬＫ２ （オーバーパー）はゆるやか
にハイレベルへと遷移する。従フて、インバータ回路４
の出力である第２相のクロックＣＬＫ２の立ち上がりは
クロックソースＣＬＫの立ち上がりに対して遅れたもの
となる。次にクロックソースＣＬＫが立ち下がった場合
には上述とは逆に第２相のクロックＣＬＫ２の立ち上が
りは、クロックソースＣＬＫの立ち下がりに対し、はと
んど遅れのないものと成るが、Ｗ／Ｌの小さいＰチャン
ネルＭＯＳ）ランジメタ１０１０オン状態における等価
抵抗成分と、Ｗ／Ｌの大きいインバータ回路３のＰチャ
ンネルＭＯＳトランジスタ３０１とＮチャンネルＭＯＳ
トランジスタ３０２の等価的なゲート容量成分によって
決定する時定数に従って、第１相のクロックＣＬＫｌの
立ち下がりは、クロックソースＣＬＫの立ち下がりに対
して遅れたものとなる。従って第２図に示したように、
単相のクロックソースから、ロウレベル期間の重なりの
ない２相クロックＣＬＫｌ、ＣＬＫ２が得られる。
［発明の効果］
以上説明したように本発明のクロック発生回路は、信号
遅延のためのインバータ回路が不要であり、さらに類似
的なＣＭＯＳゲートで構成することでト“ランジスタ数
を減少させることができる。
遅延のためのインバータ回路が不要であり、さらに類似
的なＣＭＯＳゲートで構成することでト“ランジスタ数
を減少させることができる。
具体的には第３図の従来例では２２個のトランジスタを
必要とするが、第１図の実施例によれば、１２個のトラ
ンジスタで従来例と同等の効果が得られることになり、
集積化した場合、チップ上の占有面積を大幅に小さくす
ることができる効果がある。
必要とするが、第１図の実施例によれば、１２個のトラ
ンジスタで従来例と同等の効果が得られることになり、
集積化した場合、チップ上の占有面積を大幅に小さくす
ることができる効果がある。
第１図は本発明の一実施例に係るクロック発生回路を示
す回路図、第２図は一実施例の動作を示すタイミング図
、第３図は従来のクロック発生回路を示す回路図、第４
図は従来例の動作を示すタイミング図、 １．２・・・・・・２入力類似ＮＯＲゲート回路、１０
．２０番・・・２入力ＮＯＲゲート回路、３、 ４．
５． ３１． ３２． ３３． ３４・Φφ・・・・・
・・・・インバータ回路、 １０１．１０２，２０１，２０２，３０１，４０１．５
０１・・・・・・ＰチャンネルＭＯＳトランジスタ、 １０３．２０３，３０２，４０２，５０２・φ・・・・
・・・・ＮチャンネルＭＯＳトランジスタ、ＣＬＫ・・
・・・クロックソース、 ＣＬＫＩ・・・・第１相のクロック、 ＣＬＫ２・・・・第２相のクロック、 ＶＤＤ・・・・・正電源。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図
す回路図、第２図は一実施例の動作を示すタイミング図
、第３図は従来のクロック発生回路を示す回路図、第４
図は従来例の動作を示すタイミング図、 １．２・・・・・・２入力類似ＮＯＲゲート回路、１０
．２０番・・・２入力ＮＯＲゲート回路、３、 ４．
５． ３１． ３２． ３３． ３４・Φφ・・・・・
・・・・インバータ回路、 １０１．１０２，２０１，２０２，３０１，４０１．５
０１・・・・・・ＰチャンネルＭＯＳトランジスタ、 １０３．２０３，３０２，４０２，５０２・φ・・・・
・・・・ＮチャンネルＭＯＳトランジスタ、ＣＬＫ・・
・・・クロックソース、 ＣＬＫＩ・・・・第１相のクロック、 ＣＬＫ２・・・・第２相のクロック、 ＶＤＤ・・・・・正電源。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図
Claims (2)
- （１）第１入力と第２入力とを有し単相クロックを第１
の入力とする第１のＮＯＲゲート回路と、第１入力と第
２入力とを有し前記第１のＮＯＲゲート回路の出力を第
２の入力とし前記第１のＮＯＲゲート回路の第２の入力
に供給する第２のＮＯＲゲート回路と、前記単相クロッ
クを入力とし出力を前記第２のＮＯＲゲート回路の第１
の入力とする第１のインバータ回路と、前記第１のＮＯ
Ｒゲート回路の出力を入力とする第２のインバータ回路
と、前記第２のＮＯＲゲート回路の出力を入力とする第
３のインバータ回路とで構成され、前記第２のインバー
タ回路の出力に第１相のクロックを取り出すための出力
端を設け、前記第３のインバータ回路の出力に第２相の
クロックを取り出すための出力端を設けたことを特徴と
するクロック発生回路。 - （２）ＮＯＲゲート回路はソースが第１の電位に接続さ
れた第１のＰチャンネルＭＯＳトランジスタと、ソース
が前記第１のＰチャンネルＭＯＳトランジスタのドレイ
ンに接続された第２のＰチャンネルＭＯＳトランジスタ
と、ソースが第２の電位に接続されたＮチャンネルＭＯ
Ｓトランジスタとで構成され、第１の入力が前記第２の
ＰチャンネルＭＯＳトランジスタと前記ＮチャンネルＭ
ＯＳトランジスタとのゲートに接続され、第２の入力が
前記第１のＰチャンネルＭＯＳトランジスタのゲートに
接続され、前記第２のＰチャンネルＭＯＳトランジスタ
と前記ＮチャンネルＭＯＳトランジスタの共通接続され
たドレインを出力とするＮＯＲゲート回路である特許請
求の範囲第１項記載のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276620A JP2541244B2 (ja) | 1987-10-30 | 1987-10-30 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276620A JP2541244B2 (ja) | 1987-10-30 | 1987-10-30 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117516A true JPH01117516A (ja) | 1989-05-10 |
| JP2541244B2 JP2541244B2 (ja) | 1996-10-09 |
Family
ID=17571977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276620A Expired - Lifetime JP2541244B2 (ja) | 1987-10-30 | 1987-10-30 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541244B2 (ja) |
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| JP2006245828A (ja) * | 2005-03-01 | 2006-09-14 | Nec Electronics Corp | 低振幅差動出力回路及びシリアル伝送インターフェース |
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1987
- 1987-10-30 JP JP62276620A patent/JP2541244B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2541244B2 (ja) | 1996-10-09 |
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