JP2006245828A - 低振幅差動出力回路及びシリアル伝送インターフェース - Google Patents

Abstract

【課題】 ＣＭＯＳ回路を用いた差動出力回路において、電源・温度・プロセス等の変動による影響により、不所望の大きさのＶＣＭ変動が発生している。
【解決手段】 本発明による低振幅差動出力回路は、相互に相補である正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢとによる差動信号であるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ回路１と、プレバッファ１に接続され、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢに応答して差動出力信号ＯＵＴＴ／ＯＵＴＢを出力するメインバッファ回路２とを備え、正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢは、第１の電位ＶＤＤと第２の電位ＧＮＤとの電位差を振幅とし、正相駆動信号ＭＩＮＢと逆相駆動信号ＭＩＮＢは、前記第１の電位と前記第２の電位との中間の電位と、前記第１の電位との間の電位で同電位となる。
【選択図】 図７

Description

本発明は、低振幅差動出力回路に関し、特に、シリアル伝送インターフェースに用いられる低振幅差動出力回路に関する。

近年、サーバのクラスタリングや外部ストレージとの接続など、超高速での通信が求められる分野において、ＩｎｆｉｎｉＢａｎｄ（登録商標）に代表されるシリアルインターフェース技術が広く利用されている。又、伝送路を介して集積回路間や装置間の信号を送信するための出力回路において高速性が要求されるものは、一般的に差動出力回路が多く利用されている。

差動出力回路を利用する際、隣接する伝送路間のＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆａｃｅ）やクロストークを抑制するため、送信される差動信号の中心電圧、所謂ＶＣＭ（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｖｏｌｔａｇｅ）を低減させる技術が要求されている。ＶＣＭの値は、例えば、差動インターフェースの代表例であるＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）やＩｎｆｉｎｉＢａｎｄ（登録商標）等には、規格としてＶＣＭの値が定義されている。又、差動出力回路は、消費電力やチップコストを抑えるため、低電力でかつ回路面積の小さいことが重要視されている。

図１及び図２を参照して、従来技術による差動出力回路の一例が示される。図１は、従来技術による差動出力回路の全体図であり、図２は、プレバッファ出力回路の構成図である。

図１を参照して、従来技術による差動出力回路は、入力される単相信号ＩＮから、メインバッファ２００を駆動するための差動信号であるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ１００と、プレバッファ１００に接続され、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢの信号レベルに応じた差動出力信号ＯＵＴＴ／ＯＵＴＢを出力するメインバッファ２００とを具備する。

プレバッファ１００は、入力される単相信号ＩＮから差動入力信号ＤＩＮＴ／ＤＩＮＢを生成するＣＭＯＳ回路１０１及び１０２と、トランジスタサイズの大きいメインバッファ２００を駆動するためのメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ出力回路１０３とを備えている。プレバッファ出力回路１０３は、差動入力信号ＤＩＮＴ／ＤＩＮＢの正相入力信号ＤＩＮＴが入力されるＣＭＯＳ回路１０５と、逆相入力信号ＤＩＮＢが入力されるＣＭＯＳ回路１０４とを備える。ＣＭＯＳ回路１０４は電源ＶＤＤと接地ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ２２とを備え、入力される逆相入力信号ＤＩＮＢの反転論理である正相駆動信号ＭＩＮＴを出力する。ＣＭＯＳ回路１０５は電源ＶＤＤと接地ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタＰ１１０とＮチャネルＭＯＳトランジスタＮ２２０とを備え、入力される正相入力信号ＤＩＮＴの反転論理である逆相駆動信号ＭＩＮＢを出力する。このように、プレバッファ１００は、相互に反転論理である正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢとからなるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢをメインバッファ２００に出力する。

メインバッファ２００は、プレバッファ１００から出力される正相駆動信号ＭＩＮＴが入力されるＮチャネルＭＯＳトランジスタＮ３０と、逆相駆動信号ＭＩＮＢが入力されるＮチャネルＭＯＳトランジスタＮ４０とを備える。ＮチャネルＭＯＳトランジスタＮ３０とＮチャネルＭＯＳトランジスタＮ４０はそれぞれ抵抗Ｒ３０、Ｒ４０を介して電源ＶＤＤに接続され、電流源Ｎ５０を介して接地電位ＧＮＤに接続される。ここで電源ＶＤＤは、プレバッファ１００の電源ＶＤＤとは異電源である場合もある。このような構成により、メインバッファ２００は、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢの信号レベルに応じてＮチャネルＭＯＳトランジスタＮ４０及びＮチャネルＭＯＳトランジスタＮ３０の「ＯＮ」「ＯＦＦ」が制御され、それぞれのドレインから出力される正相出力信号ＯＵＴＴと逆相出力信号ＯＵＴＢからなる差動出力信号ＯＵＴＴ／ＯＵＴＢを出力する。

図２に示されるようにＣＭＯＳ回路を用いたプレバッファ出力回路１０３では、その差動入力信号ＤＩＮＴ／ＤＩＮＢ及びメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢにおけるＴｐｄ（ピン間遅延時間）の変動により、メインバッファ２００からの差動出力信号ＯＵＴＴ／ＯＵＴＢのＶＣＭが著しく変動する問題が発生する。又、プレバッファ出力回路１０３は、それぞれ独立したＣＭＯＳ回路１０４とＣＭＯＳ回路１０５とから、それぞれ正相駆動信号ＭＩＮＴ及び逆相駆動信号ＭＩＮＢが出力される。このため、電源・温度・プロセス等による変動によって、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのスキュー等が変化し、正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢとのクロスポイントが変動する。このため、安定したＶＣＭを得ることができない。更に、この差動出力回路にＣＭＯＳ回路の電源電位ＶＤＤのフルスイング信号が供給される場合、正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢとのクロスポイントを差動出力回路の動作点に合わせることは難しい。

図３から図６を参照して、図１に示される差動出力回路のメインバッファ２００に対し、ピーク電圧がＶＤＤからＧＮＤであるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢが入力される場合における差動出力信号ＯＵＴＴ／ＯＵＴＢ及びＶＣＭ（ＯＵＴＴ＋ＯＵＴＢ）の信号波形及びタイムチャートが示される。

図３を参照して、時刻Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４、…においてメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのクロスポイントを標準的なＶＤＤ／２に設定すると、差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイント（時刻Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４、…）は常に高電位側となり、差動出力信号ＯＵＴＴ／ＯＵＴＢが遷移する際、ＶＣＭは不所望な（規格等で規定された許容範囲を越える）大きさで変動する。

図４を参照して、プレバッファ出力回路１０３の正相駆動信号ＭＩＮＴが逆相駆動信号ＭＩＮＢに対し、遅れた場合のメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢ、差動出力信号ＯＵＴＴ／ＯＵＴＢ及びＶＣＭのタイムチャートが示される。

この場合、正相駆動信号ＭＩＮＴにおける「Ｈｉ」から「Ｌｏｗ」への立ち下がり、もしくは「Ｌｏｗ」から「Ｈｉ」ヘの立ち上がりの時刻は、それぞれ逆相駆動信号ＭＩＮＢの「Ｌｏｗ」から「Ｈｉ」への立ち上がり、「Ｈｉ」から「Ｌｏｗ」ヘの立ち下がりの時刻に対し常に遅れているため、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのクロスポイントは、時刻Ｔ４１、Ｔ４３、Ｔ４５、…においては高電位側（ＶＤＤ側）となり、時刻Ｔ４２、Ｔ４４、Ｔ４６、…においてはクロスポイントは低電位側（ＧＮＤ側）となる。このため、差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントは、「Ｈｉ」と「Ｌｏｗ」の中間点（時刻Ｔ４１、Ｔ４３、…）と高電位側（時刻Ｔ４２、Ｔ４４、…）とを交互に変動する。差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントが中間点付近である場合（時刻Ｔ４１、Ｔ４３、…）、ＶＣＭは規定の許容範囲内の大きさで変動する。しかし、差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントが高電位側である場合（時刻Ｔ４２、Ｔ４４、…）は、ＶＣＭは不所望の大きさで変動する。

図５を参照して、プレバッファ出力回路１０３の正相駆動信号ＭＩＮＴが逆相駆動信号ＭＩＮＢに対し、進んだ場合のメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢ、差動出力信号ＯＵＴＴ／ＯＵＴＢ及びＶＣＭのタイムチャートが示される。

この場合、正相駆動信号ＭＩＮＴにおける「Ｈｉ」から「Ｌｏｗ」への立ち下がり、もしくは「Ｌｏｗ」から「Ｈｉ」ヘの立ち上がりの時刻は、それぞれ逆相駆動信号ＭＩＮＢの「Ｌｏｗ」から「Ｈｉ」への立ち上がり、「Ｈｉ」から「Ｌｏｗ」ヘの立ち下がりの時刻に対し常に進んでいるため、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのクロスポイントは、時刻Ｔ５１、Ｔ５３、…においては低電位側（ＧＮＤ側）となり、時刻Ｔ５２、Ｔ５４、…においては高電位側（ＶＤＤ側）となる。このため、差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントは、高電位側（時刻Ｔ５１、Ｔ５３、Ｔ５５、…）と「Ｈｉ」と「Ｌｏｗ」の中間点（Ｔ５２、Ｔ５４、Ｔ５６、…）とを交互に変動する。差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントが中間点付近である場合（時刻Ｔ５２、Ｔ５４、Ｔ５６、…）、ＶＣＭは規定の許容範囲内の大きさで変動する。しかし、差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントが高電位側である場合（時刻Ｔ５１、Ｔ５３、Ｔ５５、…）は、ＶＣＭは不所望の大きさで変動する。

図６を参照して、プレバッファ出力回路１０３の正相駆動信号ＭＩＮＴのデューティーの大きさが逆相駆動信号ＭＩＮＢに対して、変位する場合のメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢ、差動出力信号ＯＵＴＴ／ＯＵＴＢ及びＶＣＭのタイムチャートが示される。

この場合、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢにおいて、「Ｌｏｗ」から「Ｈｉ」ヘの立ち上がりは、「Ｈｉ」から「Ｌｏｗ」ヘの立ち下がりに対し常に遅れるため、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのクロスポイントは、時刻Ｔ６１、Ｔ６２、Ｔ６３、Ｔ６４、…において常に低電位側（ＧＮＤ側）となる。このため、時刻Ｔ６１、Ｔ６２、Ｔ６３、Ｔ６４、…において差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントは、常に高電位側となり、この時ＶＣＭは、図３から図５に示されるＶＣＭの変動に比べ最も悪い値で変動する。

図７を参照して、従来技術による差動ＣＭＬ回路を用いた差動出力回路の構成の一例が示される。この差動出力回路は、入力される単相信号ＩＮから、メインバッファ２１０を駆動するための差動信号であるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ１１０と、プレバッファ１１０に接続され、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢの信号レベルに応じた差動出力信号ＯＵＴＴ／ＯＵＴＢを出力するメインバッファ２１０とを具備する。

プレバッファ１１０は、入力される単相信号ＩＮから差動入力信号ＤＩＮＴ／ＤＩＮＢを生成するＣＭＯＳ回路１１１及びコンバータ１１２と、トランジスタサイズの大きいメインバッファ２１０を駆動するためのメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力する差動ＣＭＬ１１３とを備えている。コンバータ１１２は、ＣＭＯＳ回路１１１のＶＤＤフルスイングレベルからＣＭＬの例えばＶＤＤ／２程度の振幅まで降圧してメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力する。このような構成により、プレバッファ１１０は、相互に反転論理である正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢとからなるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢをメインバッファ２１０に出力する。

メインバッファ２１０は、上述のメインバッファ２００と同じ構成であり、プレバッファ１１０から出力される正相駆動信号ＭＩＮＴが入力されるＮチャネルＭＯＳトランジスタＮ４１と、逆相駆動信号ＭＩＮＢが入力されるＮチャネルＭＯＳトランジスタＮ３１とを備える。ＮチャネルＭＯＳトランジスタＮ３１とＮチャネルＭＯＳトランジスタＮ４１はそれぞれ抵抗Ｒ３１、Ｒ４１を介して電源ＶＤＤに接続され、電流源Ｎ５１を介して接地電位ＧＮＤに接続される。このような構成により、メインバッファ２１０は、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢの信号レベルに応じてＮチャネルＭＯＳトランジスタＮ３１及びＮチャネルＭＯＳトランジスタＮ４１の「ＯＮ」「ＯＦＦ」が制御され、それぞれのソースから出力される正相出力信号ＯＵＴＴと逆相出力信号ＯＵＴＢからなる差動出力信号ＯＵＴＴ／ＯＵＴＢを出力する。

図８を参照して、一般にＣＭＬ回路は安定した定電流を利用しているため、電源・温度・プロセス等の変動が発生した場合でもＣＭＬ回路から出力されるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのクロスポイントをメインバッファ２１０の動作点近傍に合わせることができる。時刻Ｔ８１、Ｔ８２、Ｔ８３、Ｔ８４、…において差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントは常に「Ｈｉ」と「Ｌｏｗ」の中間点付近となり、この際、ＶＣＭは比較的小さい変動を起こす。

特開平７−２７３６１９号公報に、スキューの発生を防止し、タイミングマージンを小さくすることができるバッファ回路が開示されている（特許文献１参照）。このバッファ回路は、入力ゲート段を構成するＣＭＯＳインバータの出力と同相出力ゲート段であるＣＭＯＳインバータの入力との間に、信号径路としてＣＭＯＳインバータと並列的にＣＭＯＳインバータの出力信号と同相の信号を出力するプッシュプル回路を設け、同相出力と逆相出力ヘのゲート段数をともに等しくする。その結果、同相出力及び逆相出力の遅延時間をなくし、スキューの発生を防止している。

特開平７−２７３６１９号公報

ＣＭＯＳ回路を用いた差動出力回路では、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのクロスポイントが高電位側であれば、差動出力信号ＯＵＴＭ／ＯＵＴＢのクロスポイントは、「Ｈｉ」と「Ｌｏｗ」の中間点付近となり、この際に発生するＶＣＭの変動が規格で規定された許容範囲内に収まる。しかし、図２に示される差動出力回路では、電源・温度・プロセス等の変動を考慮してメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢのクロスポイントを高電位側に維持し、ＶＣＭ変動を低減することは困難である。例えば、ＳｅｒＤｅｓ回路に使用される差動出力回路の場合、ＰＣＩ ＥｘｐｒｅｓｓやＩｎｆｉｎｉＢａｎｄの規格であるＶＣＭ＝２５ｍＶ（ｒｍｓ）に対し、ＶＣＭ変動の最大値が５１ｍＶであることが発明者らによって確認された。

又、ＣＭＬ回路を用いた差動出力回路の場合、プレバッファ１１０における消費電力と回路サイズが大きくなるという問題がある。高速シリアルインターフェースマクロ等のチップの消費電力とサイズの大部分を占めるマクロに、この回路を搭載することは、パッケージを含め価格増加を引き起こすため、この種のＣＭＬ回路を利用した差動出力回路は実現性が低い。例えば、上述の高速シリアルインターフェースマクロにこの差動出力回路を使用すると、ＶＣＭの変動は規格２５ｍＶ（ｒｍｓ）に対し１０ｍＶ（ｒｍｓ）と許容範囲内の変動を示すが、消費電力は、ＣＭＯＳ回路を使用した従来例に比べ約４倍、マクロ面積は約１０倍という値になることが発明者らによって確認されている。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による低振幅差動出力回路は、相互に相補である第１の駆動信号（ＭＩＮＴ）と第２の駆動信号（ＭＩＮＢ）とによる差動信号であるメインバッファ駆動信号（ＭＩＮＴ／ＭＩＮＢ）を出力するプレバッファ回路（１、１’）と、プレバッファ（１、１’）に接続され、メインバッファ駆動信号（ＭＩＮＴ／ＭＩＮＢ）に応答して差動出力信号（ＯＵＴＴ／ＯＵＴＢ）を出力するメインバッファ回路（２、２’）とを備える。

第１の駆動信号（ＭＩＮＴ）と第２の駆動信号（ＭＩＮＢ）は、第１の電位（ＶＤＤ又はＧＮＤ）と第２の電位（ＧＮＤ又はＶＤＤ）との電位差を振幅とし、第１の駆動信号（ＭＩＮＢ）と前記第２の駆動信号（ＭＩＮＢ）は、第１の電位（ＶＤＤ又はＧＮＤ）と第２の電位（ＧＮＤ又はＶＤＤ）との中間の電位と、第１の電位（ＶＤＤ又はＧＮＤ）との間の電位で同電位となる。

プレバッファ回路（１、１’）は、外部からの入力信号（ＩＮ）に応答して、正相信号である第１の入力信号（ＤＩＮＴ）を出力する第１のＣＭＯＳ回路（１１）と、第１のＣＭＯＳ回路（１１）に接続され、第１のＣＭＯＳ回路（１１）から入力される第１の入力信号（ＤＩＮＴ）を反転した逆相信号である第２の入力信号（ＤＩＮＢ）を出力する第２のＣＭＯＳ回路（１２）と、第１及び第２のＣＭＯＳ回路（１１及び１２）に接続され、第１の入力信号（ＤＩＮＴ）及び第２の駆動入力信号（ＤＩＮＢ）に応答して、メインバッファ駆動信号（ＭＩＮＴ／ＭＩＮＢ）をメインバッファ回路（２、２’）に出力するプレバッファ出力回路（１３、１３’）とを更に具備する。

第１の態様に係るプレバッファ出力回路（１３）は、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に第１のＭＯＳトランジスタ（Ｐ１）と第２のＭＯＳトランジスタ（Ｎ２）とを備える第１のＣＭＯＳインバータ（１４）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に第３のＭＯＳトランジスタ（Ｐ１０）と第４のＭＯＳトランジスタ（Ｎ２０）とを備える第２のＣＭＯＳインバータ（１５）とを具備する。

第１のＣＭＯＳインバータ（１４）は、第１のＭＯＳトランジスタ（Ｐ１）と第２のＭＯＳトランジスタ（Ｎ２）との間に第５のＭＯＳトランジスタ（Ｎ１）を備え、第２のＣＭＯＳインバータ（１５）は、第３のＭＯＳトランジスタ（Ｐ１０）と第４のＭＯＳトランジスタ（Ｎ２０）との間に第６のＭＯＳトランジスタ（Ｎ１０）を備える。第１のＭＯＳトランジスタ（Ｐ１）と第５のＭＯＳトランジスタ（Ｎ１）との間の第１の出力端（Ｍ１）は、第６のＭＯＳトランジスタ（Ｎ１０）のゲートに接続され、第３のＭＯＳトランジスタ（Ｐ１０）と第６のＭＯＳトランジスタ（Ｎ１０）との間の第２の出力端（Ｍ２）は、第５のＭＯＳトランジスタ（Ｎ１）のゲートに接続される。第１のＣＭＯＳインバータ（１４）は、入力される第１の入力信号（ＤＩＮＴ）に応じて第１の出力端（Ｍ１）から第２の駆動信号（ＭＩＮＢ）を出力する。又、第２のＣＭＯＳインバータ（１５）は、入力される第２の入力信号（ＤＩＮＢ）に応じて第２の出力端（Ｍ２）から第１の駆動信号（ＭＩＮＴ）を出力する。

メインバッファ回路（２）は、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に第７のＭＯＳトランジスタ（Ｎ３）と第８のＭＯＳトランジスタ（Ｎ４）とからなる差動対トランジスタとを備える。第７のＭＯＳトランジスタ（Ｎ３）のゲートに第２の出力端（Ｍ２）が接続され、第８のＭＯＳトランジスタ（Ｎ４）のゲートに第１の出力端（Ｍ１）が接続される。このため、第１、第２の出力端（Ｍ１、Ｍ２）から入力されるメインバッファ駆動信号（ＭＩＮＴ／ＭＩＮＢ）に応答して、第７のＭＯＳトランジスタ（Ｎ３）のドレインから第１の出力信号（ＯＵＴＴ）が出力され、第８のＭＯＳトランジスタ（Ｎ４）のドレインから第２の出力信号（ＯＵＴＢ）が出力される。

このように、第１、第３のＭＯＳトランジスタ（Ｐ１、Ｐ１０）がＰチャネルＭＯＳトランジスタであり、第２、第４、第５、第６、第７、第８のＭＯＳトランジスタ（Ｎ２、Ｎ２０、Ｎ１、Ｎ１０、Ｎ３、Ｎ４）がＮチャネルトランジスタである場合、メインバッファ駆動信号（ＭＩＮＴ／ＭＩＮＢ）は、第１及び第２の駆動信号（ＭＩＮＴ、ＭＩＮＢ）の一方の電位が他の一方の電位の立ち上がりの後に立ち下がるように出力され、差動出力信号（ＯＵＴＴ／ＯＵＴＢ）のＶＣＭ変動が抑制される。

第２の態様に係るプレバッファ出力回路（１３’）は、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に第１のＭＯＳトランジスタ（Ｎ２）と第２のＭＯＳトランジスタ（Ｐ１）とを備える第１のＣＭＯＳインバータ（１４’）と、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に第３のＭＯＳトランジスタ（Ｎ２０）と第４のＭＯＳトランジスタ（Ｐ１０）とを備える第２のＣＭＯＳインバータ（１５’）とを具備する。

第１のＣＭＯＳインバータ（１４’）は、第１のＭＯＳトランジスタ（Ｎ２）と第２のＭＯＳトランジスタ（Ｐ１）との間に第５のＭＯＳトランジスタ（Ｐ２）を備え、第２のＣＭＯＳインバータ（１５’）は、第３のＭＯＳトランジスタ（Ｎ２０）と第４のＭＯＳトランジスタ（Ｐ１０）との間に第６のＭＯＳトランジスタ（Ｐ２０）を備える。第１のＭＯＳトランジスタ（Ｎ２）と第５のＭＯＳトランジスタ（Ｐ１０）との間の第１の出力端（Ｍ１）は、第６のＭＯＳトランジスタ（Ｐ２０）のゲートに接続され、第３のＭＯＳトランジスタ（Ｎ２０）と第６のＭＯＳトランジスタ（Ｐ２０）との間の第２の出力端（Ｍ２）は、第５のＭＯＳトランジスタ（Ｐ１０）のゲートに接続される。第１のＣＭＯＳインバータ（１４’）は、入力される第１の入力信号（ＤＩＮＴ）に応じて第１の出力端（Ｍ１）から第２の駆動信号（ＭＩＮＢ）を出力する。又、第２のＣＭＯＳインバータ（１５’）は、入力される第２の入力信号（ＤＩＮＢ）に応じて第２の出力端（Ｍ２）から第１の駆動信号（ＭＩＮＴ）を出力する。

メインバッファ回路（２’）は、第１の電源（ＶＤＤ）と第２の電源（ＧＮＤ）との間に並列に接続される第７のＭＯＳトランジスタ（Ｐ３）と第８のＭＯＳトランジスタ（Ｐ４）とを備える。第７のＭＯＳトランジスタ（Ｐ３）のゲートに第２の出力端（Ｍ２）が接続され、第８のＭＯＳトランジスタ（Ｐ４）のゲートに第１の出力端（Ｍ１）が接続される。このため、第１、第２の出力端（Ｍ１、Ｍ２）から入力されるメインバッファ駆動信号（ＭＩＮＴ／ＭＩＮＢ）に応答して、第７のＭＯＳトランジスタ（Ｐ３）のドレインから第１の出力信号（ＯＵＴＴ）が出力され、第８のＭＯＳトランジスタ（Ｐ４）のドレインから第２の出力信号（ＯＵＴＢ）が出力される。

このように、第２、第４、第５、第６、第７、第８のＭＯＳトランジスタ（Ｐ１、Ｐ１０、Ｐ２、Ｐ２０、Ｐ３、Ｐ４）がＰチャネルＭＯＳトランジスタであり、第１、第３のＭＯＳトランジスタ（Ｎ２、Ｎ２０）がＮチャネルトランジスタである場合、メインバッファ駆動信号（ＭＩＮＴ／ＭＩＮＢ）は、第１及び第２の駆動信号（ＭＩＮＴ、ＭＩＮＢ）の一方の電位が他の一方の電位の立ち下がりの後に立ち上がるように出力され、差動出力信号（ＯＵＴＴ／ＯＵＴＢ）のＶＣＭ変動が抑制される。

本発明による低振幅差動出力回路によれば、ＶＣＭの変動が小さい低振幅の差動信号を出力することができる。

又、回路面積が小さい回路構成でＶＣＭの変動を抑制できる

（第１の実施の形態）
以下、図９から図１２を参照して、本発明による低振幅差動出力回路の第１の実施の形態が説明される。本実施の形態における低振幅差動出力回路は、伝送路を介して集積回路間の信号をシリアル伝送するためシリアルインターフェースに用いられる低振幅差動出力回路を一例に説明される。

（構成）
図９を参照して、本発明による低振幅差動出力回路は、入力される単相信号ＩＮから、メインバッファ２を駆動するための差動信号であるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ１と、プレバッファ１に接続され、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢの信号レベルに応じた差動出力信号ＯＵＴＴ／ＯＵＴＢを出力するメインバッファ２とを具備する。

プレバッファ１は、入力される単相信号ＩＮから差動入力信号ＤＩＮＴ／ＤＩＮＢを生成するＣＭＯＳ回路１１及び１２と、トランジスタサイズの大きいメインバッファ２００を駆動するためのメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ出力回路１３とを備えている。図１０を参照して、プレバッファ出力回路１３は、差動入力信号ＤＩＮＴ／ＤＩＮＢの正相入力信号ＤＩＮＴが入力されるＣＭＯＳ回路１４と、逆相入力信号ＤＩＮＢが入力されるＣＭＯＳ回路１５とを備える。ＣＭＯＳ回路１４は電源ＶＤＤと接地ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ２とを備え、入力される正相入力信号ＤＩＮＴの反転論理である逆相駆動信号ＭＩＮＢを出力端子Ｍ１から出力する。又、出力端子Ｍ１とＮチャネルＭＯＳトランジスタＮ２のドレインとの間にＮチャネルＭＯＳトランジスタＮ１が接続され、ＮチャネルＭＯＳトランジスタＮ１のゲートは、ＣＭＯＳ回路１５の出力端子Ｍ２に接続される。ＣＭＯＳ回路１５は電源ＶＤＤと接地ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳトランジスタＮ２０とを備え、入力される逆相入力信号ＤＩＮＢの反転論理である正相駆動信号ＭＩＮＴを出力端子Ｍ２から出力する。又、出力端子Ｍ２とＮチャネルＭＯＳトランジスタＮ２０のドレインとの間にＮチャネルＭＯＳトランジスタＮ１０が接続され、ＮチャネルＭＯＳトランジスタＮ１０のゲートは、ＣＭＯＳ回路１４の出力端子Ｍ１接続される。このような構成により、プレバッファ１は、相互に反転論理である正相駆動信号ＭＩＮＴと逆相入力信号ＤＩＮＢとからなるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢをメインバッファ２に出力する。

図９を参照して、メインバッファ２は、プレバッファ１から出力される正相駆動信号ＭＩＮＴが入力されるＮチャネルＭＯＳトランジスタＮ４と、逆相駆動信号ＭＩＮＢが入力されるＮチャネルＭＯＳトランジスタＮ３とを備える。ＮチャネルＭＯＳトランジスタＮ３とＮチャネルＭＯＳトランジスタＮ４はそれぞれ抵抗Ｒ３、Ｒ４を介して電源ＶＤＤに接続され、電流源Ｎ５を介して接地電位ＧＮＤに接続される。ここで、電源ＶＤＤは、プレバッファ１の電源ＶＤＤとは異電源であっても良い。このような構成により、メインバッファ２００は、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢの信号レベルに応じてＮチャネルＭＯＳトランジスタＮ３及びＮチャネルＭＯＳトランジスタＮ４の「ＯＮ」「ＯＦＦ」が制御され、それぞれのドレインから出力される正相出力信号ＯＵＴＴと逆相出力信号ＯＵＴＢからなる差動出力信号ＯＵＴＴ／ＯＵＴＢを出力する。

このように、本発明による低振幅差動出力回路は、ＣＭＯＳ回路を用いた構成であるため、低消費電力及び小チップ面積を実現することができる。

（動作）
図１１及び図１２を参照して、本発明による低振幅差動出力回路の動作が説明される。図１１は、プレバッファ出力回路１３における差動入力信号ＤＩＮＴ／ＤＩＮＢ及びメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢの波形のタイムチャートである。図１２は、メインバッファ２においてプレバッファ出力回路１３から入力されるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢに応じて出力される差動出力信号ＯＵＴＴ／ＯＵＴＢの信号波形のタイムチャート及びＶＣＭ（ＯＵＴＴ＋ＯＵＴＢ）のタイムチャートである。

図１１を参照して、時刻Ｔ１からＴ４までのプレバッファ出力回路１３の動作が説明される。先ず時刻Ｔ１において、プレバッファ出力回路１３に入力される逆相入力信号ＤＩＮＢがＬｏｗレベルになると、ＰチャネルＭＯＳトランジスタＰ１０は「ＯＮ」、ＮチャネルＭＯＳトランジスタＮ２０は「ＯＦＦ」となる（Ｓ１）。この際、ＰチャネルＭＯＳトランジスタＰ１０の「ＯＮ」の作用で正相駆動信号ＭＩＮＴの電位は上昇する（Ｓ５）。又、プレバッファ出力回路１３に入力される正相入力信号ＤＩＮＴがＨｉレベルになると、ＰチャネルＭＯＳトランジスタＰ１は「ＯＦＦ」、ＮチャネルＭＯＳトランジスタＮ２は「ＯＮ」となる（Ｓ３）。この際、正相駆動信号ＭＩＮＴはＬｏＷレベルであるためＮチャネルＭＯＳトランジスタＮ１は「ＯＦＦ」である。このため、逆相駆動信号ＭＩＮＢの電位はＮチャネルＭＯＳトランジスタＮ１が「ＯＮ」となる時刻Ｔ２まで変化しない（Ｓ９）。

時刻Ｔ２において、正相駆動信号ＭＩＮＴの電位が上がりＨｉレベルまで上昇するとＮチャネルＭＯＳトランジスタＮ１は「ＯＮ」となり（Ｓ７）、逆相駆動信号ＭＩＮＢの電位が下降する（Ｓ９）。このようにして、逆相駆動信号ＭＩＮＢの電位の立下りの時間は、正相駆動信号ＭＩＮＴの電位の立ち上がりの時間より必ずＴ２−Ｔ１だけ遅れる。

次に、時刻Ｔ３において、プレバッファ出力回路１３に入力される正相入力信号ＤＩＮＴがＬｏｗレベルになると、ＰチャネルＭＯＳトランジスタＰ１は「ＯＮ」、ＮチャネルＭＯＳトランジスタＮ２は「ＯＦＦ」となる（Ｓ１１）。この際、ＰチャネルＭＯＳトランジスタＰ１０の「ＯＮ」の作用で逆相駆動信号ＭＩＮＢの電位は上昇する（Ｓ１５）。又、プレバッファ出力回路１３に入力される逆相入力信号ＤＩＮＢがＨｉレベルになると、ＰチャネルＭＯＳトランジスタＰ１０は「ＯＦＦ」、ＮチャネルＭＯＳトランジスタＮ２０は「ＯＮ」となる（Ｓ１３）。この際、逆相駆動信号ＭＩＮＢはＬｏＷレベルであるためＮチャネルＭＯＳトランジスタＮ１０は「ＯＦＦ」である。このため、正相駆動信号ＭＩＮＴの電位はＮチャネルＭＯＳトランジスタＮ１０が「ＯＮ」となる時刻Ｔ４まで変化しない（Ｓ１９）。

時刻Ｔ４において、逆相駆動信号ＭＩＮＢの電位が上がりＨｉレベルまで上昇するとＮチャネルＭＯＳトランジスタＮ１０は「ＯＮ」となり（Ｓ１７）、正相駆動信号ＭＩＮＴの電位が下降する（Ｓ１９）。このようにして、正相駆動信号ＭＩＮＴの電位の立下りの時間は、逆相駆動信号ＭＩＮＢの電位の立ち上がりの時間より必ずＴ４−Ｔ３だけ遅れる。以上のように、時刻Ｔ５からＴ８以降においても、Ｔ１からＴ４と同様に動作をする。

このように、本発明によるプレバッファ出力回路１３は、信号レベルの立ち上がりに対し、立下りのタイミングが必ず遅延するようなメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力する。すなわち、図１２に示されるような、常に、電源ＶＤＤと接地電位ＧＮＤの中間の電位よりも高電位側で必ず交差するようなメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢをメインバッファ２に入力することができる。

図１２を参照して、本発明に係るメインバッファ２に入力されるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢは、時刻Ｔ１１、Ｔ１２、…において、高電位側でクロスポイントを持つ。このため、差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントは、常に「Ｈｉ」と「Ｌｏｗ」の中間点付近となり、時刻Ｔ１１、Ｔ１２、…におけるＶＣＭの変動は抑制される。

このように、本発明による低振幅差動出力回路は、ＣＭＯＳ回路を用いた構成であっても電源・温度・プロセスによる変動の影響を受けずにＶＣＭの変動を抑制することができる。又、発明者らは、ＶＣＭの変動の大きさが１４ｍＶ（ｒｍｓ）の高速シリアルインターフェースマクロ用の低振幅差動出力回路の試作を実現している。

（第２の実施の形態）
本発明による低振幅差動出力回路の第２の実施の形態が説明される。第２の実施の形態における低振幅差動出力回路の構成は、図９を参照して、本実施の形態のメインバッファ２のＮチャネルＭＯＳトランジスタＮ３、Ｎ４及びＮ５に換えて、ＰチャネルＭＯＳトランジスタＰ３、Ｐ４及びＰ５が使用され、電源ＶＤＤと接地電位ＧＮＤが入れ替えて使用されるメインバッファ２’と、プレバッファ出力回路１３に換えて、プレバッファ出力回路１３のＮチャネルＭＯＳトランジスタＮ１及びＮ１０に換えてＰチャネルＭＯＳトランジスタＰ２及びＰ２０が使用されるプレバッファ出力回路１３’とを備える。この際、プレバッファ出力回路１３’はＮチャネルＭＯＳトランジスタＮ２のドレインとＰチャネルＭＯＳトランジスタＰ２との間に逆相駆動信号ＭＩＮＢが出力される出力端Ｍ１’が設けられ、ＮチャネルＭＯＳトランジスタＮ２０のドレインとＰチャネルＭＯＳトランジスタＰ２０との間に正相駆動信号ＭＩＮＴが出力される出力端Ｍ２’が設けられる。又、ＰチャネルＭＯＳトランジスタＰ２のゲートは出力端Ｍ２’に、ＰチャネルＭＯＳトランジスタＰ２０のゲートは出力端Ｍ１’にそれぞれ接続される。

このような構成により、第１の実施の形態と同様に、プレバッファ出力回路１３’から出力される正相駆動出力信号ＭＩＮＴの電位の立ち上がりの時刻は逆相駆動出力信号ＭＩＮＢの立下りの時刻に対し遅延し、又、逆相駆動出力信号ＭＩＮＢの電位の立ち上がりの時刻は正相駆動出力信号ＭＩＮＴの立下りの時刻に対し遅延する。従って、メインバッファ駆動出力信号ＭＩＮＴ／ＭＩＮＢのクロスポイントは常に低電位側（ＧＮＤ側）となり、差動出力信号ＯＵＴＴ／ＯＵＴＢのクロスポイントは「Ｈｉ」レベルと「Ｌｏｗ」レベルの中間点となり、ＶＣＭの大きさの変動を低減できる。

以上のように、本発明による低振幅差動出力回路は、メインバッファを駆動するための差動信号における差動間スキューやデューティーの大きさの変動による影響を低減することができる。又、ＣＭＯＳ回路を利用していながら、電源・温度・プロセスによる変動に対してもＶＣＭの変動が少なく、安定した差動出力信号ＯＵＴＴ／ＯＵＴＢを出力できる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。

図１は、従来技術によるにＣＭＯＳ回路を利用した低振幅差動出力回路の構成図である。 図２は、従来技術によるプレバッファ出力回路の構成図である。 図３は、従来技術によるＣＭＯＳ回路を利用した低振幅差動出力回路における信号波形とＶＣＭのタイムチャートである。 図４は、従来技術によるＣＭＯＳ回路を利用した低振幅差動出力回路における信号波形とＶＣＭのタイムチャートである。 図５は、従来技術によるＣＭＯＳ回路を利用した低振幅差動出力回路における信号波形とＶＣＭのタイムチャートである。 図６は、従来技術によるＣＭＯＳ回路を利用した低振幅差動出力回路における信号波形とＶＣＭのタイムチャートである。 図７は、従来技術による差動ＣＭＬを利用した低振幅差動出力回路の構成図である。 図８は、従来技術による差動ＣＭＬを利用した低振幅差動出力回路における信号波形とＶＣＭのタイムチャートである。 図９は、本発明による低振幅差動出力回路の第１の実施の形態における構成図である。 図１０は、本発明によるプレバッファ出力回路の第１の実施の形態における構成図である。 図１１は、本発明による低振幅差動出力回路における差動入力信号とメインバッファ駆動信号の信号波形のタイムチャートである。 図１２は、本発明による低振幅差動出力回路の第１の実施の形態における信号波形とＶＣＭのタイムチャートである。

符号の説明

１、１’、１００、１１０：プレバッファ
２、２’、２００、２１０：メインバッファ
１１、１２、１４、１５、１０１、１０２、１０４、１０５、１１１：ＣＭＯＳ回路
１３、１３’、１０３：プレバッファ出力回路
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ１０、Ｎ２０、Ｎ２２、Ｎ２２０、Ｎ３０、Ｎ４０、Ｎ５０、Ｎ３１、Ｎ４１、Ｎ５１：ＮチャネルＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ１０、Ｐ２０、Ｐ１１、Ｐ１１０：ＰチャネルＭＯＳトランジスタ
１１２：コンバータ
１１３：差動ＣＭＬ
ＶＤＤ：電源
ＧＮＤ：接地
ＩＮ：単相入力信号
ＤＩＮＴ／ＤＩＮＢ：差動入力信号
ＤＩＮＴ：正相入力信号
ＤＩＮＢ：逆相入力信号
ＭＩＮＴ／ＭＩＮＢ：メインバッファ駆動信号
ＭＩＮＴ：正相駆動信号
ＭＩＮＢ：逆相駆動信号
ＯＵＴＴ／ＯＵＴＢ：差動出力信号
ＯＵＴＴ：正相出力信号
ＯＵＴＢ：逆相出力信号

Claims (9)

1. 相互に相補である第１の駆動信号と第２の駆動信号とによる差動信号であるメインバッファ駆動信号を出力するプレバッファ回路と、
   前記プレバッファに接続され、前記メインバッファ駆動信号に応答して差動出力信号を出力するメインバッファ回路とを備え、
   前記第１の駆動信号と前記第２の駆動信号は、第１の電位と第２の電位との電位差を振幅とし、前記第１の駆動信号と前記第２の駆動信号は、前記第１の電位と前記第２の電位との中間の電位と、前記第１の電位との間の電位で同電位となる
   低振幅差動出力回路。
2. 請求項１に記載の低振幅差動出力回路において、
   前記プレバッファ回路は、
   外部からの入力信号に応答して、正相信号である第１の入力信号を出力する第１のＣＭＯＳ回路と、
   前記第１のＣＭＯＳ回路に接続され、前記第１のＣＭＯＳ回路から入力される前記第１の入力信号を反転した逆相信号である第２の入力信号を出力する第２のＣＭＯＳ回路と、
   前記第１及び第２のＣＭＯＳ回路に接続され、前記第１の入力信号及び第２の入力信号に応答して、前記メインバッファ駆動信号を前記メインバッファ回路に出力するプレバッファ出力回路とを更に具備する
   低振幅差動出力回路。
3. 請求項１又は２に記載の低振幅差動出力回路において、
   前記プレバッファ出力回路は、
   第１の電源と第２の電源との間に第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを備える第１のＣＭＯＳインバータと、
   前記第１の電源と前記第２の電源との間に第３のＭＯＳトランジスタと第４のＭＯＳトランジスタとを備える第２のＣＭＯＳインバータとを具備し、
   前記第１のＣＭＯＳインバータは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの間に第５のＭＯＳトランジスタを備え、
   前記第２のＣＭＯＳインバータは、前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタの間に第６のＭＯＳトランジスタを備え、
   前記第１のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの間の第１の出力端は、前記第６のＭＯＳトランジスタのゲートに接続され、
   前記第３のＭＯＳトランジスタと前記第６のＭＯＳトランジスタとの間の第２の出力端は、前記第５のＭＯＳトランジスタのゲートに接続され、
   前記第１のＣＭＯＳインバータは、入力される前記第１の入力信号に応じて前記第１の出力端から前記第２の駆動信号を出力し、
   前記第２のＣＭＯＳインバータは、入力される前記第２の入力信号に応じて前記第２の出力端から前記第１の駆動信号を出力する
   低振幅差動出力回路。
4. 請求項３に記載の低振幅差動出力信号において、
   前記メインバッファ回路は、
   前記第１の電源と前記第２の電源との間に第７のＭＯＳトランジスタと第８のＭＯＳトランジスタからなる差動対トランジスタを備え、
   前記第７のＭＯＳトランジスタのゲートに前記第２の出力端が接続され、
   前記第８のＭＯＳトランジスタのゲートに前記第１の出力端が接続され、
   前記第７のＭＯＳトランジスタのドレインから前記第１の出力信号が出力され、
   前記第８のＭＯＳトランジスタのドレインから前記第２の出力信号が出力される
   低振幅差動出力回路。
5. 請求項４に記載の低振幅差動出力回路において、
   前記第１、第３のＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、
   前記第２、第４、第５、第６、第７、第８のＭＯＳトランジスタはＮチャネルトランジスタである
   低振幅差動出力回路。
6. 請求項４に記載の低振幅差動出力回路において、
   前記第２、第４、第５、第６、第７、第８のＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、
   前記第１、第３のＭＯＳトランジスタはＮチャネルトランジスタである
   低振幅差動出力回路。
7. 請求項１から４いずれか１項に記載の低振幅差動出力回路において、
   前記メインバッファ駆動信号は、前記第１及び第２の駆動信号の一方の電位が他の一方の電位の立ち上がりの後に立ち下がるように出力される
   低振幅差動出力回路。
8. 請求項１から４いずれか１項に記載の低振幅差動出力回路において、
   前記メインバッファ駆動信号は、前記第１及び第２の駆動信号の一方の電位が他の一方の電位の立ち下がりの後に立ち上がるように出力される
   低振幅差動出力回路。
9. 半導体デバイスに接続される請求項１から８に記載の低振幅差動出力回路と、
   前記低振幅差動出力回路に接続される伝送路とを具備し、
   前記低振幅差動出力回路は、伝送路を介して前記半導体デバイスからの信号を他の半導体デバイスに出力する
   シリアル伝送インターフェース。

Images