JPH0411410A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0411410A JPH0411410A JP2114675A JP11467590A JPH0411410A JP H0411410 A JPH0411410 A JP H0411410A JP 2114675 A JP2114675 A JP 2114675A JP 11467590 A JP11467590 A JP 11467590A JP H0411410 A JPH0411410 A JP H0411410A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- type mos
- conductivity type
- power supply
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012535 impurity Substances 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
半導体集積回路における異なる電源間の信号伝達に関す
る。
る。
［従来の技術］
従来の技術において、異なる電源間の信号伝達回路では
、各電源の電圧値の絶対値が、第１電源電圧〉第２電源
電圧〉共通電源電圧である場合、第一導電型ＭＯＳ−Ｆ
ＥＴと第二導電型ＭＯＳ−ＦＥＴのしきい値電圧ｖｔｈ
が等しいとき、第１と第２の第一導電型ＭＯＳ−ＦＥＴ
のゲートソース間電圧Ｖｇθからしきい導電ＥＥ ｖ
ｔ ｈを減算したＶ ｇ Ｓ −Ｖ ｔ ｈの値が第１
．第２．第３．第４の第二導電型ＭＯＳ−Ｆ、ＥＴ１７
）Ｖｇｓ−Ｖｔｈのより小さ（なる。Ｖ ｇ ｅ −Ｖ
ｔ ｈの値はトランジスタの駆動能力に寄与している
ので、第１と第２の第一導電型ＭＯＳ−ＦＥＴの駆動能
力は第１第２．第３．第４の第二導電型ＭＯＳ−ＦＥＴ
に比べて小さくなってしまう。このため応答速度が遅く
なったり、トランジスタの出力レベルの切す換わる過渡
時間が長くなったりして貫通電流が大きくなっている。
、各電源の電圧値の絶対値が、第１電源電圧〉第２電源
電圧〉共通電源電圧である場合、第一導電型ＭＯＳ−Ｆ
ＥＴと第二導電型ＭＯＳ−ＦＥＴのしきい値電圧ｖｔｈ
が等しいとき、第１と第２の第一導電型ＭＯＳ−ＦＥＴ
のゲートソース間電圧Ｖｇθからしきい導電ＥＥ ｖ
ｔ ｈを減算したＶ ｇ Ｓ −Ｖ ｔ ｈの値が第１
．第２．第３．第４の第二導電型ＭＯＳ−Ｆ、ＥＴ１７
）Ｖｇｓ−Ｖｔｈのより小さ（なる。Ｖ ｇ ｅ −Ｖ
ｔ ｈの値はトランジスタの駆動能力に寄与している
ので、第１と第２の第一導電型ＭＯＳ−ＦＥＴの駆動能
力は第１第２．第３．第４の第二導電型ＭＯＳ−ＦＥＴ
に比べて小さくなってしまう。このため応答速度が遅く
なったり、トランジスタの出力レベルの切す換わる過渡
時間が長くなったりして貫通電流が大きくなっている。
［発明が解決しようとする課Ｍ］
従来の方法では第１電源電圧は第２電源電圧よりも大き
いので第一導電型ＭＯＳ−ＦＥＴと第二導電型ＭＯＳ−
ＦＥＴでＶ ｇ ｅ −’７ ｔ ｈの値が異なってき
てしまう。それによって第一導電型ＭＯＳ−ＦＥＴと第
二導電型ＭＯＳ−ＦＥＴで駆動能力にアンバランスが生
じ、応答速度の低下や貫通電流の増大という問題が起き
ている。またこのような駆動能力のアンバランスを解決
するために駆動能力の低い側のトランジスタサイズを大
きクスるとパターン面積を大きくしなければならないた
め、素子の微細化の妨げとなってしまうという問題を有
する。そこで本発明はこのような問題点を解決するもの
で、その目的とするところは、異なる電源系間の信号伝
達を高速化し、低消費電流とし、パターンの微細化が可
能になる回路を提供するものである。
いので第一導電型ＭＯＳ−ＦＥＴと第二導電型ＭＯＳ−
ＦＥＴでＶ ｇ ｅ −’７ ｔ ｈの値が異なってき
てしまう。それによって第一導電型ＭＯＳ−ＦＥＴと第
二導電型ＭＯＳ−ＦＥＴで駆動能力にアンバランスが生
じ、応答速度の低下や貫通電流の増大という問題が起き
ている。またこのような駆動能力のアンバランスを解決
するために駆動能力の低い側のトランジスタサイズを大
きクスるとパターン面積を大きくしなければならないた
め、素子の微細化の妨げとなってしまうという問題を有
する。そこで本発明はこのような問題点を解決するもの
で、その目的とするところは、異なる電源系間の信号伝
達を高速化し、低消費電流とし、パターンの微細化が可
能になる回路を提供するものである。
［課題を解決するための手段］
本発明の半導体装置は、興なる電源系間の信号を伝達す
る回路において、特許請求項で記述されるように、 （１）（α） ＃通電源にソースが接続された第１の第
一導電型ＭＯＳ−ＦＩＣＴと Ｃｂ） 前記第１の第一導電型ＭＯＳ−ＦＥＴのドレ
インにドレインが接続されている第１の第二導電型ＭＯ
Ｓ−ＦＥＴと （ｃ） 前記第１の第二導電型ＭＯＳ−ＦＥＴのソース
にドレインが接続され、ソースが第７の電源に接続され
ている第２の第二導電型ＭＯＳ−ＦＥＴと （ｄ） 共通電源にソースが接続され、ドレインは前
記第２の第二導電型ＭＯＳ−ＦＥＴのゲートに接続され
ている第２の第一導電型ＭＯＳ−ＦＥＴと （１） 前記第２の第一導電型ＭＯＳ−ＦＥＴのドレ
インにドレインが接続されている第５の第二導電型ＭＯ
Ｓ−ＦＩＣＴと （１） 前記第５の第二導電型ＭＯＳ−ＦＥＴのソー
スにドレインが接続され、ソースが第１の電源に接続さ
れゲートは前記第１の第一導電型ＭＯＳ−１’ＥＴのド
レインに接続されている第４の第二導電型ＭＯＳ−１Ｆ
ＥＴとで構成された信号電位変換回路を具備する集積回
路において、（！１） 入力信号は共通電源と第２の電
源の間の振幅の信号であり、 Ｘｈ） 前記入力信号が前記第１の第一導電型ＭＯＳ
−ＩＦＥＴのゲートと前記第１の第二導電型ＭＯＳ−Ｆ
ＥＴのゲートに入力されており、（ｊ） 前記入力信
号の反転信号が前記第２の第一導電型ＭｏＳ−ＦＥＴと
前記第５の第二導電型ＭＯＳ−ＦＥＴのゲートに接続さ
れ、（）） 前記第１の第一導電型ＭｏＳ−ＦＥＴのド
レインと前記第２の第一導電型ＭＯＳ−ＦＥＴのドレイ
ンの少なくともいずれか一つが出力となっており、 （＆） 前記第１の第一導電型Ｍ ＯＳ −Ｆ Ｅ
Ｔと前記第２の第一導電型ＭＯＳ−ＦＥＴのしきい値電
圧が他の論理回路部の第一導電型ＭＯＳ−４ＥＴのしき
い値電圧よりも低いことを特徴とする（２） 前記請求
項１の第一導電型ＭｏＳ−ＦＥＴを第二導電型ＭＯＳ−
Ｉ’ＥＴに替え、第二導電型ＭｏＳ−ＦＥＴを第一導電
型ＭｏＳ−ＦＥＴに替えた請求項１の集積回路で、第一
導電型ＭｏＳ−ＦＥＴのチャンネル部に不純物を混入さ
せ、しきい値電圧ｖｔｈを小さ（することを特徴とする
。
る回路において、特許請求項で記述されるように、 （１）（α） ＃通電源にソースが接続された第１の第
一導電型ＭＯＳ−ＦＩＣＴと Ｃｂ） 前記第１の第一導電型ＭＯＳ−ＦＥＴのドレ
インにドレインが接続されている第１の第二導電型ＭＯ
Ｓ−ＦＥＴと （ｃ） 前記第１の第二導電型ＭＯＳ−ＦＥＴのソース
にドレインが接続され、ソースが第７の電源に接続され
ている第２の第二導電型ＭＯＳ−ＦＥＴと （ｄ） 共通電源にソースが接続され、ドレインは前
記第２の第二導電型ＭＯＳ−ＦＥＴのゲートに接続され
ている第２の第一導電型ＭＯＳ−ＦＥＴと （１） 前記第２の第一導電型ＭＯＳ−ＦＥＴのドレ
インにドレインが接続されている第５の第二導電型ＭＯ
Ｓ−ＦＩＣＴと （１） 前記第５の第二導電型ＭＯＳ−ＦＥＴのソー
スにドレインが接続され、ソースが第１の電源に接続さ
れゲートは前記第１の第一導電型ＭＯＳ−１’ＥＴのド
レインに接続されている第４の第二導電型ＭＯＳ−１Ｆ
ＥＴとで構成された信号電位変換回路を具備する集積回
路において、（！１） 入力信号は共通電源と第２の電
源の間の振幅の信号であり、 Ｘｈ） 前記入力信号が前記第１の第一導電型ＭＯＳ
−ＩＦＥＴのゲートと前記第１の第二導電型ＭＯＳ−Ｆ
ＥＴのゲートに入力されており、（ｊ） 前記入力信
号の反転信号が前記第２の第一導電型ＭｏＳ−ＦＥＴと
前記第５の第二導電型ＭＯＳ−ＦＥＴのゲートに接続さ
れ、（）） 前記第１の第一導電型ＭｏＳ−ＦＥＴのド
レインと前記第２の第一導電型ＭＯＳ−ＦＥＴのドレイ
ンの少なくともいずれか一つが出力となっており、 （＆） 前記第１の第一導電型Ｍ ＯＳ −Ｆ Ｅ
Ｔと前記第２の第一導電型ＭＯＳ−ＦＥＴのしきい値電
圧が他の論理回路部の第一導電型ＭＯＳ−４ＥＴのしき
い値電圧よりも低いことを特徴とする（２） 前記請求
項１の第一導電型ＭｏＳ−ＦＥＴを第二導電型ＭＯＳ−
Ｉ’ＥＴに替え、第二導電型ＭｏＳ−ＦＥＴを第一導電
型ＭｏＳ−ＦＥＴに替えた請求項１の集積回路で、第一
導電型ＭｏＳ−ＦＥＴのチャンネル部に不純物を混入さ
せ、しきい値電圧ｖｔｈを小さ（することを特徴とする
。
［実施例］
以下に本発明の請求項１の実施例を図面に基づいて説明
する。第１図Ｇ夷、本発明の請求項１の実施例における
回路図である。まず入力端１０７に１（ｉレベルが入力
されているときを考えると第１の第一導電型ＭＯＳ−Ｆ
ＥＴＩＯＩはＰチャンネルなのでオフしている。第１の
第二導電型ＭＯＳ−ＦＥＴ１０２はＮチャンネルでオン
している。
する。第１図Ｇ夷、本発明の請求項１の実施例における
回路図である。まず入力端１０７に１（ｉレベルが入力
されているときを考えると第１の第一導電型ＭＯＳ−Ｆ
ＥＴＩＯＩはＰチャンネルなのでオフしている。第１の
第二導電型ＭＯＳ−ＦＥＴ１０２はＮチャンネルでオン
している。
また第２の第一導電型ＭｏＳ−ＦＥＴ１０４のゲートに
はインバータ１０８により入力端１０７の論理反転した
ＬＯレベルが入力されるのでオンし、第３の第二導電型
ＭＯＳ−ＦＥＴ１０５はＮチャンネルなのでオフするは
ずであるが第１電源電圧が第２電源電圧よりも低い（大
きい）ため第２電源系のＬｏが第１電源系ではＨルベル
となってしまい、第３の第二導電型ＭＯＳ−ＦＦｉＴ１
’０５は常にオンし続ける。また、第２の第二導電型Ｍ
ｏＳ−ＦＥＴ１０３は出力端１０９よりＨルベルが出力
されてゲートに入っているのでオンしている。第４の第
二導電型ＭＯＳ−ＦＥＴ ｉ Ｑ （５は出力端１１０
よりＬＯレベルが出力されてゲートに入っているのでオ
フしている。この状態より入力端１０７の入力がＨｉレ
ベルからＬｏレベルに変わるときを考える。第１の第一
導電型ＭＯＳ−１’ＥＴ１０１はオンして出力端１１０
をＨルベルにするのであるが、従来の技術では第１Ｎ源
電圧が第２電源電圧よりも低い（大きい）ので第一導電
型ＭｏＳ−ＦＥＴと第二導電型ＭＯＳ−ＦＥＴのしきい
値電圧ｖｔｈが等しいならば第一導電型ＭＯＳ−ＦＥＴ
に第２電源系のＬｏが入力されてオンしたときのゲート
ソース間電圧Ｖｇθは第二導電型ＭＯＳ−ＩＦＥＴにＨ
ｌが入力されてオンしたときりゲートソース間電圧Ｖｇ
ｓより小さ（なる。そして、トランジスタの駆動能力に
寄与するＶ ｇＢ −Ｖ ｔ ｈの値は第一導電型Ｍｏ
Ｓ−ＦＥＴのほうが小さ（なるので第一導電型ＭＯＳ−
ＦＥＴの駆動能力は第二導電型ＭＯＳ−ＦＥＴに比べる
と小さい。そのため第１の第一導電型ＭＯＳ−ＦＥＴＩ
Ｑｌに第２電源系のＬｏレベルが入力されてオンしても
トランジスタの駆動能力が小さいので出力レベルがただ
ちにＨルベルになりにく（、その出力端１１０をゲート
入力している第４の第二導電型ＭｏＳ−ＦＥＴ１０６も
オンしにくい。そのため第１電源系のＬＯレベルが第２
の第二導電型ＭＯＳ−ＦＥＴｌ ０３のゲートにいかな
いため、第２の第二導電型ＭＯＳ−１’ＥＴ１０５はオ
フせず、第１の第一導電型ＭＯＳ−ＦＥＴｌｏｌ、第１
の第二導電型ＭＯＳ−ＦＥＴＩＯ２も同時にオンしてい
るので貫通電流が流れてしまう。しかし本発明では、第
一導電型ＭＯＳ−ＦＥＴのチャンネル部に不純物を混入
して、しきい値電圧ｖｔｈを小さ（してＶｃｅ−ｖｔｈ
を大き（することによりトランジスタの駆動能力を向上
させているため、第４の第二導電型ＭＯＳ−ＩＦＥＴ１
０６はただちにオンしやすくなり、また第２の第二導電
型ＭＯＳ−ＦＥＴｉ ０５もオンしやすくなり、したが
って貫通電流の流れる時間を短（することができる。さ
らに応答速度も向上している。
はインバータ１０８により入力端１０７の論理反転した
ＬＯレベルが入力されるのでオンし、第３の第二導電型
ＭＯＳ−ＦＥＴ１０５はＮチャンネルなのでオフするは
ずであるが第１電源電圧が第２電源電圧よりも低い（大
きい）ため第２電源系のＬｏが第１電源系ではＨルベル
となってしまい、第３の第二導電型ＭＯＳ−ＦＦｉＴ１
’０５は常にオンし続ける。また、第２の第二導電型Ｍ
ｏＳ−ＦＥＴ１０３は出力端１０９よりＨルベルが出力
されてゲートに入っているのでオンしている。第４の第
二導電型ＭＯＳ−ＦＥＴ ｉ Ｑ （５は出力端１１０
よりＬＯレベルが出力されてゲートに入っているのでオ
フしている。この状態より入力端１０７の入力がＨｉレ
ベルからＬｏレベルに変わるときを考える。第１の第一
導電型ＭＯＳ−１’ＥＴ１０１はオンして出力端１１０
をＨルベルにするのであるが、従来の技術では第１Ｎ源
電圧が第２電源電圧よりも低い（大きい）ので第一導電
型ＭｏＳ−ＦＥＴと第二導電型ＭＯＳ−ＦＥＴのしきい
値電圧ｖｔｈが等しいならば第一導電型ＭＯＳ−ＦＥＴ
に第２電源系のＬｏが入力されてオンしたときのゲート
ソース間電圧Ｖｇθは第二導電型ＭＯＳ−ＩＦＥＴにＨ
ｌが入力されてオンしたときりゲートソース間電圧Ｖｇ
ｓより小さ（なる。そして、トランジスタの駆動能力に
寄与するＶ ｇＢ −Ｖ ｔ ｈの値は第一導電型Ｍｏ
Ｓ−ＦＥＴのほうが小さ（なるので第一導電型ＭＯＳ−
ＦＥＴの駆動能力は第二導電型ＭＯＳ−ＦＥＴに比べる
と小さい。そのため第１の第一導電型ＭＯＳ−ＦＥＴＩ
Ｑｌに第２電源系のＬｏレベルが入力されてオンしても
トランジスタの駆動能力が小さいので出力レベルがただ
ちにＨルベルになりにく（、その出力端１１０をゲート
入力している第４の第二導電型ＭｏＳ−ＦＥＴ１０６も
オンしにくい。そのため第１電源系のＬＯレベルが第２
の第二導電型ＭＯＳ−ＦＥＴｌ ０３のゲートにいかな
いため、第２の第二導電型ＭＯＳ−１’ＥＴ１０５はオ
フせず、第１の第一導電型ＭＯＳ−ＦＥＴｌｏｌ、第１
の第二導電型ＭＯＳ−ＦＥＴＩＯ２も同時にオンしてい
るので貫通電流が流れてしまう。しかし本発明では、第
一導電型ＭＯＳ−ＦＥＴのチャンネル部に不純物を混入
して、しきい値電圧ｖｔｈを小さ（してＶｃｅ−ｖｔｈ
を大き（することによりトランジスタの駆動能力を向上
させているため、第４の第二導電型ＭＯＳ−ＩＦＥＴ１
０６はただちにオンしやすくなり、また第２の第二導電
型ＭＯＳ−ＦＥＴｉ ０５もオンしやすくなり、したが
って貫通電流の流れる時間を短（することができる。さ
らに応答速度も向上している。
る。
第２図は、本発明の請求項２の実施例における回路図で
ある。まず入力端２０７にＬＯレベルが入力されている
ときを考えると第１の第二導電型ＭＯＳ−ｌＦＥＴ２Ｏ
１はＮチャンネルなのでオフしている。第１の第一導電
型ＭＯＳ−ＦＥＴ２０２はＰチャンネルでオンしていτ
。また第２の第二導電型ＭＯＳ−ＦＥＴ２０４のゲート
にはインバータ２０８により入力端２０７の論理反転し
たＨルベルが入力されるのでオンし、第°３の第一導電
型ＭＯＳ−ｌＦＥＴ２Ｏ５はＰチャンネルなのでオフす
るはずであるが第１電源電−圧が第２電源電圧よりも高
い（大きい）ため第２電源系のＨｌが第１電源系ではＬ
Ｏレベルとなってしまい、第３の第一導電型ＭＯＳ−Ｉ
ＦＥＴ２０５は常にオンし続ける。また、第２の第一導
電型ＭＯＳ−ＦＥＴ２０６は出力端２０９よりＬＧ＋レ
ベルが出力されてゲートに入っているのでオンしている
。第４の第一導電型ＭＯＳ−ＦＥＴ２０６は出力端２１
０よりＨルベルが出力されてゲートに入っているのでオ
フしている。この状態より入力端２０７０入力がＬＯレ
ベルからＨルベルに変わるときを考える。第１の第二導
電型ＭＯＳ−ＦＥＴ２０１はオンして出力端２１０をＬ
Ｏレベルにするのであるが従来の技術では第１電源電圧
が第２電源電圧よりも高い（大きい）ので第一導電型Ｍ
ＯＳ−ＦＥＴと第二導電型ＭＯＳ−ＦＥＴのしきい値電
圧ｖｔｈが等しいならば第二導電型ＭＯＳ−ＦＥＴに第
２電源系のＨｌが入力されてオンしたときのゲートソー
ス間電圧Ｖ ｇ Ｂは第一導電型ＭＯＳ−ＦＦ１ＴにＬ
Ｏが入力されてオンしたときのゲートソース間電圧Ｖ
ｇ ｓより小さ（なる。そしてトランジスタの駆動能力
に寄与するＶｇθ−Ｖｔｈの値は第二導電型ＭＯＳ−Ｆ
ＥＴのほうが小さくなるので第二導電型ＭＯＳ−ＦＥＴ
の駆動能力は第一導電型ＭＯＳ−ＩＦＥＴに比べると小
さいそのため第１の第二導電型ＭＯＳ−ＦＥ、Ｔ２Ｏ１
に第２電源系のＨルベルが入力されてオンししてもトラ
ンジスタの駆動能力が小さいので出力レベルがただちに
ＬＱレベルになりに（＜、その出力端２１０をゲート入
力している第４の第一導電型ＭＯＳ−ＦＥＴ２０６もオ
ンしにくい。そのため第１電源系のＨルベルが第２の第
一導電型ＭＯＳ−ＩＦＥＴ ２０５のゲートにいかな（
・ため、第２の第一導電型ＭＯＳ−ＦＥＴ２Ｇ５はオフ
せず、ＭＯＳ−ＦＥＴ２０１．２０２も同時にオンして
いるので貫通電流が流れてしまう。しかし本発明では、
第二導電型ＭＯＳ−ＦＥＴのチャンネル部に不純物を混
入して、しきい値電圧ｖｔｈを小さくして、ｖｇθ−ｖ
ｔｈを大きくすることによりトランジスタの駆動能力を
向上させているので、第４の第一導電型ＭＯＳ−１１ｃ
Ｔ２０６はただちにオンしやすくなり、また第２の第一
導電型ＭＯＳ−７ＥＴ２０３もオンしやすくなり、した
がって貫通電流の流れる時間を短（することができる。
ある。まず入力端２０７にＬＯレベルが入力されている
ときを考えると第１の第二導電型ＭＯＳ−ｌＦＥＴ２Ｏ
１はＮチャンネルなのでオフしている。第１の第一導電
型ＭＯＳ−ＦＥＴ２０２はＰチャンネルでオンしていτ
。また第２の第二導電型ＭＯＳ−ＦＥＴ２０４のゲート
にはインバータ２０８により入力端２０７の論理反転し
たＨルベルが入力されるのでオンし、第°３の第一導電
型ＭＯＳ−ｌＦＥＴ２Ｏ５はＰチャンネルなのでオフす
るはずであるが第１電源電−圧が第２電源電圧よりも高
い（大きい）ため第２電源系のＨｌが第１電源系ではＬ
Ｏレベルとなってしまい、第３の第一導電型ＭＯＳ−Ｉ
ＦＥＴ２０５は常にオンし続ける。また、第２の第一導
電型ＭＯＳ−ＦＥＴ２０６は出力端２０９よりＬＧ＋レ
ベルが出力されてゲートに入っているのでオンしている
。第４の第一導電型ＭＯＳ−ＦＥＴ２０６は出力端２１
０よりＨルベルが出力されてゲートに入っているのでオ
フしている。この状態より入力端２０７０入力がＬＯレ
ベルからＨルベルに変わるときを考える。第１の第二導
電型ＭＯＳ−ＦＥＴ２０１はオンして出力端２１０をＬ
Ｏレベルにするのであるが従来の技術では第１電源電圧
が第２電源電圧よりも高い（大きい）ので第一導電型Ｍ
ＯＳ−ＦＥＴと第二導電型ＭＯＳ−ＦＥＴのしきい値電
圧ｖｔｈが等しいならば第二導電型ＭＯＳ−ＦＥＴに第
２電源系のＨｌが入力されてオンしたときのゲートソー
ス間電圧Ｖ ｇ Ｂは第一導電型ＭＯＳ−ＦＦ１ＴにＬ
Ｏが入力されてオンしたときのゲートソース間電圧Ｖ
ｇ ｓより小さ（なる。そしてトランジスタの駆動能力
に寄与するＶｇθ−Ｖｔｈの値は第二導電型ＭＯＳ−Ｆ
ＥＴのほうが小さくなるので第二導電型ＭＯＳ−ＦＥＴ
の駆動能力は第一導電型ＭＯＳ−ＩＦＥＴに比べると小
さいそのため第１の第二導電型ＭＯＳ−ＦＥ、Ｔ２Ｏ１
に第２電源系のＨルベルが入力されてオンししてもトラ
ンジスタの駆動能力が小さいので出力レベルがただちに
ＬＱレベルになりに（＜、その出力端２１０をゲート入
力している第４の第一導電型ＭＯＳ−ＦＥＴ２０６もオ
ンしにくい。そのため第１電源系のＨルベルが第２の第
一導電型ＭＯＳ−ＩＦＥＴ ２０５のゲートにいかな（
・ため、第２の第一導電型ＭＯＳ−ＦＥＴ２Ｇ５はオフ
せず、ＭＯＳ−ＦＥＴ２０１．２０２も同時にオンして
いるので貫通電流が流れてしまう。しかし本発明では、
第二導電型ＭＯＳ−ＦＥＴのチャンネル部に不純物を混
入して、しきい値電圧ｖｔｈを小さくして、ｖｇθ−ｖ
ｔｈを大きくすることによりトランジスタの駆動能力を
向上させているので、第４の第一導電型ＭＯＳ−１１ｃ
Ｔ２０６はただちにオンしやすくなり、また第２の第一
導電型ＭＯＳ−７ＥＴ２０３もオンしやすくなり、した
がって貫通電流の流れる時間を短（することができる。
さらに応答速度も向上している。
［発明の効果コ
以上述べたように発明によれば、異なる電源系間の信号
伝達において第一導電型ＭＯＳ−ＦＥＴと第二導電型Ｍ
ＯＳ−ＦＥＴとで駆動能力にアンバランスが生じるが、
駆動能力の小さ（なったトランジスタ側のチャンネル部
に不純物を混入させることによって駆動能力を高めるこ
とができる。
伝達において第一導電型ＭＯＳ−ＦＥＴと第二導電型Ｍ
ＯＳ−ＦＥＴとで駆動能力にアンバランスが生じるが、
駆動能力の小さ（なったトランジスタ側のチャンネル部
に不純物を混入させることによって駆動能力を高めるこ
とができる。
それにより、応答速度を向上させたり、貫通電流を減少
させることができる。
させることができる。
第１図は本発明の請求項１の実施例で、第１２の電源の
電位が負極性であり、共通電源の電位がＯＶである場合
の回路図である。 菫２図は本発明の請求項２の実施例で、第１２の電源の
電位が正極性であり、共通電源の電位がＯｖである場合
の回路図である。 １０１−・−−一・第一導電型ＭＯＳ−ＦＥＴ１０２・
・・・・・−・第二導電型ＭＯＳ−ＦＥＴ１０３・・・
・・・・・・第二導電型ＭＯＳ−ＦＥＴ１０４・・・−
・・・・第一導電型ＭＯＳ−ＦＥＴ１０５・・・・・・
・・・第二導電型ＭＯＳＦＥＴ１０６・・・・・・・・
・第二導電型ＭＯＳ−ＦＥＴ１０７・・・・・・・・・
入力端 １０８・・・・・・・・・インバータ １０９・・・・・・・・・出力端（正論理）１１０・・
・・・・・・・出力端（負論理）２０１・・・−・・・
・第二導電型ＭＯＳ−ＦＥＴ２０２・・・・・・・・・
第一導電型ＭＯＳ−ＦＥＴ２０５ ・・・・・・・・・
第一導電型ＭＯＳ−ＦＲＴ２０４・・・・・・・・・第
二導電型ＭＯＳ−ＦＥＴ２０５・・・−・・・・第一導
電型ＭＯＳＦＥＴ２０６−−・・−−−・第一導電型Ｍ
ＯＳ−ＦＥＴ２０７・・・・−・−入力端 ２０８・・・・・・・・・インバータ ２０９・・・−・・・出力端（正論理）２１０・・・・
・・・・・出力端（負論理）第１
電位が負極性であり、共通電源の電位がＯＶである場合
の回路図である。 菫２図は本発明の請求項２の実施例で、第１２の電源の
電位が正極性であり、共通電源の電位がＯｖである場合
の回路図である。 １０１−・−−一・第一導電型ＭＯＳ−ＦＥＴ１０２・
・・・・・−・第二導電型ＭＯＳ−ＦＥＴ１０３・・・
・・・・・・第二導電型ＭＯＳ−ＦＥＴ１０４・・・−
・・・・第一導電型ＭＯＳ−ＦＥＴ１０５・・・・・・
・・・第二導電型ＭＯＳＦＥＴ１０６・・・・・・・・
・第二導電型ＭＯＳ−ＦＥＴ１０７・・・・・・・・・
入力端 １０８・・・・・・・・・インバータ １０９・・・・・・・・・出力端（正論理）１１０・・
・・・・・・・出力端（負論理）２０１・・・−・・・
・第二導電型ＭＯＳ−ＦＥＴ２０２・・・・・・・・・
第一導電型ＭＯＳ−ＦＥＴ２０５ ・・・・・・・・・
第一導電型ＭＯＳ−ＦＲＴ２０４・・・・・・・・・第
二導電型ＭＯＳ−ＦＥＴ２０５・・・−・・・・第一導
電型ＭＯＳＦＥＴ２０６−−・・−−−・第一導電型Ｍ
ＯＳ−ＦＥＴ２０７・・・・−・−入力端 ２０８・・・・・・・・・インバータ ２０９・・・−・・・出力端（正論理）２１０・・・・
・・・・・出力端（負論理）第１
Claims (2)
- （１）（ａ）共通電源にソースが接続された第１の第一
導電型ＭＯＳ−ＦＥＴと （ｂ）前記第１の第一導電型ＭＯＳ−ＦＥＴのドレイン
にドレインが接続されている第１の第二導電型ＭＯＳ−
ＦＥＴと （ｃ）前記第１の第二導電型ＭＯＳ−ＦＥＴのソースに
ドレインが接続され、ソースが第１の電源に接続されて
いる第２の第二導電型ＭＯＳ−ＦＥＴと （ｄ）共通電源にソースが接続され、ドレインは前記第
２の第二導電型ＭＯＳ−ＦＥＴのゲートに接続されてい
る第２の第一導電型ＭＯＳ−ＦＥＴと （ｅ）前記第２の第一導電型ＭＯＳ−ＦＥＴのドレイン
にドレインが接続されている第５の第二導電型ＭＯＳ−
ＦＥＴと （ｆ）前記第３の第二導電型ＭＯＳ−ＦＥＴのソースに
ドレインが接続され、ソースが第１の電源に接続されゲ
ートは前記第１の第一導電型ＭＯＳ−ＦＥＴのドレイン
に接続されている第４の第二導電型ＭＯＳ−ＦＥＴとで
構成された信号電位変換回路を具備する集積回路におい
て、 （ｇ）入力信号は共通電源と第２の電源の間の振幅の信
号であり、 （ｈ）前記入力信号が前記第１の第一導電型ＭＯＳ−Ｆ
ＥＴのゲートと前記第１の第二導電型ＭＯＳ−ＦＥＴの
ゲートに入力されており、（ｉ）前記入力信号の反転信
号が前記第２の第一導電型ＭＯＳ−ＦＥＴと前記第３の
第二導電型ＭＯＳ−ＦＥＴのゲートに接続され、 （ｊ）前記第１の第一導電型ＭＯＳ−ＦＥＴのドレイン
と前記第２の第一導電型ＭＯＳ−ＦＥＴのドレインの少
なくともいずれか一つが出力となっており、 （ｋ）前記第１の第一導電型ＭＯＳ−ＦＥＴと前記第２
の第一導電型ＭＯＳ−ＦＥＴのしきい値電圧が他の論理
回路部の第一導電型ＭＯＳ−ＦＥＴのしきい値電圧より
も低いことを特徴とする集積回路。 - （２）前記請求項１の第一導電型ＭＯＳ−ＦＥＴを第二
導電型ＭＯＳ−ＦＥＴに替え、第二導電型ＭＯＳ−ＦＥ
Ｔを第一導電型ＭＯＳ−ＦＥＴに替えたことを特徴とす
る請求項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114675A JPH0411410A (ja) | 1990-04-27 | 1990-04-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114675A JPH0411410A (ja) | 1990-04-27 | 1990-04-27 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0411410A true JPH0411410A (ja) | 1992-01-16 |
Family
ID=14643806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114675A Pending JPH0411410A (ja) | 1990-04-27 | 1990-04-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0411410A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59130732A (ja) * | 1983-01-18 | 1984-07-27 | Honda Motor Co Ltd | 小型車両 |
| JP2006245828A (ja) * | 2005-03-01 | 2006-09-14 | Nec Electronics Corp | 低振幅差動出力回路及びシリアル伝送インターフェース |
-
1990
- 1990-04-27 JP JP2114675A patent/JPH0411410A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59130732A (ja) * | 1983-01-18 | 1984-07-27 | Honda Motor Co Ltd | 小型車両 |
| JPH0557129B2 (ja) * | 1983-01-18 | 1993-08-23 | Honda Motor Co Ltd | |
| JP2006245828A (ja) * | 2005-03-01 | 2006-09-14 | Nec Electronics Corp | 低振幅差動出力回路及びシリアル伝送インターフェース |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| IE861394L (en) | Input buffer | |
| US4806798A (en) | Output circuit having a broad dynamic range | |
| JPH05308274A (ja) | Ｃｍｏｓレベルシフト回路 | |
| US5218247A (en) | CMIS circuit and its driver | |
| JP3070373B2 (ja) | レベルシフタ回路 | |
| JPH02214219A (ja) | バイポーラｍｏｓ３値出力バッファ | |
| US5332934A (en) | Small to full swing conversion circuit | |
| US6091264A (en) | Schmitt trigger input stage | |
| JPH0411410A (ja) | 集積回路 | |
| JPH04268818A (ja) | レベルシフト回路 | |
| JPH01276920A (ja) | アナログ・スイッチ | |
| JP2944373B2 (ja) | 半導体集積回路 | |
| US6501298B1 (en) | Level-shifting circuitry having “low” output during disable mode | |
| JP4048232B2 (ja) | レベルシフト回路 | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| JPH02252315A (ja) | 半導体集積回路用入力バッファ回路 | |
| US6049226A (en) | Level converter | |
| JP2654275B2 (ja) | 双方向バッファ | |
| US6459300B1 (en) | Level-shifting circuitry having “high” output during disable mode | |
| KR950024211A (ko) | 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼 | |
| JPH0355913A (ja) | 出力バッファ回路 | |
| JPH0385918A (ja) | 大電流・高速ドライバ回路 | |
| JPH08316822A (ja) | Ｃｍｏｓ論理回路 | |
| JPH01191517A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JP3365468B2 (ja) | データ伝送回路 |