JP2008160304A

JP2008160304A - Ｃｍｌ回路

Info

Publication number: JP2008160304A
Application number: JP2006344656A
Authority: JP
Inventors: Makoto Tanaka; 田中　　誠
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-12-21
Filing date: 2006-12-21
Publication date: 2008-07-10
Also published as: US20080150584A1

Abstract

【課題】従来の回路では、差動対に大振幅の入力信号を入力することができない問題があった。
【解決手段】本発明にかかるＣＭＬ回路は、略接地電位から略電源電位に至る振幅を有する入力差動信号を生成する内部信号生成回路１１と、入力差動信号のうち一方の信号がゲートに入力される第１のＭＯＳトランジスタＭ１と、入力差動信号のうち他方の信号がゲートに入力され、第１のＭＯＳトランジスタＭ１とソースが共通に接続される第２のＭＯＳトランジスタＭ２と、第１のＭＯＳトランジスタＭ１のドレインと第１の電源端子との間に接続される第１の抵抗素子Ｒ１と、第２のＭＯＳトランジスタＭ２のドレインと第１の電源端子との間に接続される第２の抵抗素子Ｒ２と、第１の抵抗素子Ｒ１と並列に接続される第３のＭＯＳトランジスタＭ３と、第２の抵抗素子Ｒ１と並列に接続される第４のＭＯＳトランジスタＭ４とを有するものである。
【選択図】図１

Description

本発明はＣＭＬ回路に関し、特に略接地電位から略電源電位に至る振幅を有する入力信号に対応したＣＭＬ回路に関する。

近年、半導体装置内あるいは半導体装置間におけるデータ通信速度が向上している。このような高速データ通信に対応するため、送受信で使用する信号の振幅を小さくし、信号の周波数を向上させることが行われている。また、高速データ通信で使用される信号として、ノイズ耐性の高い差動信号が使用される。

このように振幅が小さな差動信号を扱う回路として、ＥＣＬ（Emitter Coupled Logic）回路やＣＭＬ（Current Mode Logic）回路などが提案されている。ここで、一般的なＣＭＬ回路１００（従来例１）の回路の一例を図２に示す。図２に示すように、ＣＭＬ回路１００は、ＰＭＯＳトランジスタＭ１１、Ｍ１２で差動対を構成し、ＰＭＯＳトランジスタＭ１１、Ｍ１２のドレインと接地端子との間にはそれぞれ抵抗Ｒ１１、Ｒ１２が接続される。また、この差動対を動作させる電流源トランジスタＭ１３を有している。

そして、ＰＭＯＳトランジスタＭ１１、Ｍ１２のゲートには、それぞれＣＭＯＳ回路１１１、１１２から、接地電位から電源電位に至る振幅を有する差動信号が入力される。このとき、ＰＭＯＳトランジスタＭ１１、Ｍ１２は、それぞれ入力信号の電圧レベルに応じて抵抗Ｒ１１、Ｒ１２に電流を流し、出力端子ＯＵＴ１、ＯＵＴ２から抵抗Ｒ１１、Ｒ１２の抵抗値と抵抗に流れる電流とに応じた振幅の信号を出力する。

しかしながら、ＣＭＬ回路１００では、出力信号の立ち上がりを十分に早くするためには、抵抗Ｒ１１、Ｒ１２の抵抗値を小さくし、ＰＭＯＳトランジスタＭ１１、Ｍ１２に流れる定常電流を増やす必要がある。そのため、ＣＭＬ回路１００では、周波数の高い差動信号を生成する場合、消費電力が大きくなる問題がある。

一方、ＥＣＬ回路の一例が特許文献１（従来例２）に開示されている。従来例２にかかるＥＣＬ回路２００の回路図を図３に示す。図３に示すように、ＥＣＬ回路２００は、ＮＰＮトランジスタＱ１、Ｑ２で差動対を構成し、ＮＰＮトランジスタＱ１、Ｑ２のコレクタと電源端子との間にはそれぞれ抵抗Ｒ２１、Ｒ２２が接続される。さらに、抵抗Ｒ２１、Ｒ２２には、それぞれ並列にＰＭＯＳトランジスタＭ２１、Ｍ２２が接続される。また、この差動対を動作させる電流源を有している。

そして、ＮＰＮトランジスタＱ１、Ｑ２のベースとＰＭＯＳトランジスタＭ２１、Ｍ２２のゲートには、それぞれ差動信号が入力される。このとき、ＮＰＮトランジスタＱ１、Ｑ２は、それぞれ入力信号の電圧レベルに応じて抵抗Ｒ２１、Ｒ２２に電流を流し、出力端子ＯＵＴ１、ＯＵＴ２から抵抗Ｒ２１、Ｒ２２の抵抗値と抵抗に流れる電流とに応じた振幅の信号を出力する。また、ＰＭＯＳトランジスタＭ２１、Ｍ２２は、出力端子ＯＵＴ１、ＯＵＴ２から出力される信号の立ち上がり時間を短縮するように動作する。

しかしながら、ＥＣＬ回路２００は、ＮＰＮトランジスタのベースにＰＭＯＳトランジスタＭ２１、Ｍ２２のスイッチングが可能なほど大きな振幅を有する信号を入力することができない問題がある。これは、ＮＰＮトランジスタのベース−エミッタ間電圧Ｖｂｅによって、入力信号の振幅が制限されてしまうためである。また、ＮＰＮトランジスタのベースに大振幅の信号を入力した場合、ＮＰＮトランジスタが飽和して、高速動作の妨げになる問題がある。

ここで、この問題を説明するためにバイポーラトランジスタの動作について説明する。バイポーラトランジスタは、ベース−エミッタ間電圧Ｖｂｅがダイオード電圧（一般的に０．７Ｖ程度）以上である場合にベース電流Ｉｂの大きさに応じてコレクタ電流Ｉｃを流す。このダイオード電圧は、ベースとエミッタとの間に形成されるダイオードに起因する電圧であって、バイポーラトランジスタの閾値電圧である。また、ベース−エミッタ間電圧Ｖｂｅがダイオード特性に起因していることから、ベース−エミッタ間電圧Ｖｂｅが変動した場合は、ベースからエミッタに流れる電流（トランジスタのベース電流Ｉｂ）は指数関数的に変化する。つまり、ベース−エミッタ間電圧Ｖｂｅは、ベース電流Ｉｂが大きく変動する場合であっても、変動量はわずかである。従って、ベースの電圧は、ベース−エミッタ間電圧Ｖｂｅでクランプされ、大きく変動させることができない。このようなことから、ＥＣＬ回路２００のＮＰＮトランジスタのベースには、大振幅の信号を入力することができない。

また、ＥＣＬ回路２００のベースに大振幅の信号を入力した場合、ＮＰＮトランジスタＱ１、Ｑ２が導通状態において飽和する。バイポーラトランジスタは、導通状態において入力信号のレベルが大きくなるとコレクタ電流Ｉｃが増加する。そして、コレクタ電流Ｉｃが大きくなるとコレクタ電流Ｉｃとコレクタに接続される抵抗とから決まるコレクタ電圧Ｖｃが低下し、ＮＰＮトランジスタのコレクタ電圧Ｖｃがベース電圧Ｖｂよりも低くなる。飽和とは、このような状態のうちエミッタ−コレクタ電圧Ｖｃｅがトランジスタのエミッタ−コレクタ電圧Ｖｃｅの下限値（例えば０．２Ｖ程度）まで低下する状態をいう。このような飽和状態では、コレクタのＮ型半導体とベースのＰ型半導体との界面の空乏層が小さくなる。そのため、トランジスタが飽和した状態からトランジスタが遮断状態に切り替わるためには、まず小さくなった空乏層を戻して飽和しない導通状態とし、その後遮断状態としなければならない。そのため、トランジスタが飽和するような入力信号を与えた場合、トランジスタの導通状態と遮断状態との切り替えに多くの時間を要する。つまり、動作の高速化の妨げになる。
特開平２−２９５３１４号公報

従来例１にかかるＣＭＬ回路１００では、高い周波数を有する出力信号を低消費電力で得ることが困難である問題がある。一方、従来例２にかかるＥＣＬ回路２００では、接地電位から電源電位に至るような大振幅の入力信号に基づき動作することができない問題がある。

本発明にかかるＣＭＬ回路は、略接地電位から略電源電位に至る振幅を有する入力差動信号を生成する内部信号生成回路と、前記入力差動信号のうち一方の信号がゲートに入力される第１のＭＯＳトランジスタと、前記入力差動信号のうち他方の信号がゲートに入力され、前記第１のＭＯＳトランジスタとソースが共通に接続される第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインと第１の電源端子との間に接続される第１の抵抗素子と、前記第２のＭＯＳトランジスタのドレインと前記第１の電源端子との間に接続される第２の抵抗素子と、前記第１の抵抗素子と並列に接続される第３のＭＯＳトランジスタと、前記第２の抵抗素子と並列に接続される第４のＭＯＳトランジスタとを有するものである。

本発明にかかるＣＭＬ回路によれば、第１、第２のＭＯＳトランジスタで差動対を構成することで、内部信号生成回路で生成された略接地電位から略電源電位に至る振幅を有する入力差動信号を信号振幅の変換をすることなく入力することが可能である。さらに、第３、第４のＭＯＳトランジスタによって、第１、第２の抵抗素子で生成される信号の立ち上がり時間あるいは立ち下がり時間を差動対から第１、第２の抵抗素子に供給する電流を増やすことなく短縮することが可能である。

本発明にかかるＣＭＬ回路によれば、略接地電位から略電源電位に至る振幅を有する入力差動信号の信号レベルを変換することなく高速動作が動作可能なＣＭＬ回路を実現することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかるＣＭＬ回路１の回路図を示す。なお、ＣＭＬ回路１は、第１の電源端子（例えば接地端子）から供給される接地電位ＧＮＤと第２の電源端子（例えば、電源端子）から供給される電源電位ＶＤＤとに基づき動作する。

図１に示すように、ＣＭＬ回路１は、内部信号生成回路１０と増幅回路２０とを有している。内部信号生成回路１０は、ＣＭＯＳ回路１１、１２を有している。ＣＭＯＳ回路１１、１２は、それぞれ電源電位ＶＤＤと接地電位ＧＮＤとに基づき動作し、入力端子ＩＮａ、ＩＮｂから入力される信号に基づき略接地電位ＧＮＤから略電源電位ＶＤＤに至る振幅を有する信号を出力する。なお、ＣＭＯＳ回路１１が出力する信号とＣＭＯＳ回路１２が出力する信号とは、互いに位相が反転する差動信号であって、本実施の形態における入力差動信号である。

増幅回路２０は、第１〜第４のＭＯＳトランジスタ、第１、第２の抵抗素子を有している。本実施の形態では、第１のＭＯＳトランジスタとしてＰＭＯＳトランジスタＭ１を使用し、第２のＭＯＳトランジスタとしてＰＭＯＳトランジスタＭ２を使用し、第３のＭＯＳトランジスタとしてＮＭＯＳトランジスタＭ３を使用し、第４のＭＯＳトランジスタとしてＭ４を使用する。また、第１の抵抗素子として抵抗Ｒ１を使用し、第２の抵抗素子として抵抗Ｒ２を使用する。さらに、本実施の形態では、増幅回路２０の動作電流を設定する電流源として、ＰＭＯＳトランジスタＭＩを使用する。なお、ＰＭＯＳトランジスタは、Ｐ型半導体でソースとドレインが形成されるトランジスタであって、ＮＭＯＳトランジスタは、Ｎ型半導体でソースとドレインが形成されるトランジスタである。

ＰＭＯＳトランジスタＭ１、Ｍ２は、ソースが共通接続された差動対として動作する。ＰＭＯＳトランジスタＭ１、Ｍ２のソースの共通接続点と電源端子との間にはＰＭＯＳトランジスタＭＩが接続されている。ＰＭＯＳトランジスタＭＩのゲートには制御端子Ｖｃｏｎｔが接続されており、この制御端子ＶｃｏｎｔからＰＭＯＳトランジスタＭＩに流れる電流Ｉ３の電流量を設定する電圧が印加される。

ＰＭＯＳトランジスタＭ１のドレインと接地端子との間には抵抗Ｒ１が接続されている。また、ＮＭＯＳトランジスタＭ３は、抵抗Ｒ１と並列になるように接続される。そして、ＰＭＯＳトランジスタＭ１のゲートにはＣＭＯＳ回路１１から入力差動信号のうち一方の信号が入力される。ＰＭＯＳトランジスタＭ３のゲートには、ＰＭＯＳトランジスタＭ１のゲートに入力される信号と同一の信号が入力される。本実施の形態では、ＰＭＯＳトランジスタＭ１のゲートとＮＭＯＳトランジスタＭ３のゲートとが共通に接続され、この共通接続点にＣＭＯＳ回路１１が出力する一方の信号を入力することで、２つのＭＯＳトランジスタのゲートに入力される信号を同じにしている。また、ＰＭＯＳトランジスタＭ１のドレインと抵抗Ｒ１との間の接点には第１の出力端子ＯＵＴ１が接続される。

一方、ＰＭＯＳトランジスタＭ２のドレインと接地端子との間には抵抗Ｒ２が接続されている。また、ＮＭＯＳトランジスタＭ４は、抵抗Ｒ２と並列になるように接続される。そして、ＰＭＯＳトランジスタＭ２のゲートにはＣＭＯＳ回路１２から入力差動信号のうち他方の信号が入力される。ＰＭＯＳトランジスタＭ４のゲートには、ＰＭＯＳトランジスタＭ２のゲートに入力される信号と同一の信号が入力される。本実施の形態では、ＰＭＯＳトランジスタＭ２のゲートとＮＭＯＳトランジスタＭ４のゲートとが共通に接続され、この共通接続点にＣＭＯＳ回路１２が出力する他方の信号を入力することで、２つのＭＯＳトランジスタのゲートに入力される信号を同じにしている。また、ＰＭＯＳトランジスタＭ２のドレインと抵抗Ｒ２との間の接点には第２の出力端子ＯＵＴ２が接続される。

次に、本実施の形態にかかるＣＭＬ回路１の動作について説明する。まず、ＣＭＯＳ回路１１がハイレベル信号（例えば、電源電位ＶＤＤ）を出力し、ＣＭＯＳ回路１２がロウレベル信号（例えば、接地電位ＧＮＤ）を出力している場合の動作について説明する。この場合、ＰＭＯＳトランジスタＭ１は遮断状態となる。従って、ＰＭＯＳトランジスタＭ１は電流Ｉ１を遮断し、抵抗Ｒ１の両端に発生する電圧Ｖ１Ｌは実質的に０Ｖとなる。また、ＣＭＯＳ回路１１が出力する信号のロウレベル信号からハイレベル信号への切り替わりに応じて、ＮＭＯＳトランジスタＭ３は、導通状態となり、第１の出力端子ＯＵＴ１の信号レベルを急峻に立ち下げて接地電位ＧＮＤとする。

一方、ＰＭＯＳトランジスタＭ２は導通状態となる。従って、ＰＭＯＳトランジスタＭ２は電流Ｉ３の電流量に応じた電流Ｉ２を流し、抵抗Ｒ２の両端に電流Ｉ２の電流値と抵抗Ｒ２の抵抗値とに応じた電圧Ｖ２Ｈを発生させる。これによって、第２の出力端子ＯＵＴ２には抵抗Ｒ２で発生した電圧Ｖ２Ｈが出力される。また、ＣＭＯＳ回路１２が出力する信号のハイレベル信号からロウレベル信号への切り替わりに応じて、ＮＭＯＳトランジスタＭ４は、遮断状態となり、実質的に無効な状態となる。

続いて、ＣＭＯＳ回路１１がロウレベル信号を出力し、ＣＭＯＳ回路１２がハイレベル信号を出力している場合の動作について説明する。この場合、ＰＭＯＳトランジスタＭ１は導通状態となる。従って、ＰＭＯＳトランジスタＭ１は電流Ｉ３の電流量に応じた電流Ｉ１を流し、抵抗Ｒ１の両端に電流Ｉ１の電流値と抵抗Ｒ１の抵抗値とに応じた電圧Ｖ１Ｈを発生させる。これによって、第１の出力端子ＯＵＴ１には抵抗Ｒ１で発生した電圧Ｖ１Ｈが出力される。また、ＣＭＯＳ回路１１が出力する信号のハイレベル信号からロウレベル信号への切り替わりに応じて、ＮＭＯＳトランジスタＭ３は、遮断状態となり、実質的に無効な状態となる。

一方、ＰＭＯＳトランジスタＭ２は遮断状態となる。従って、ＰＭＯＳトランジスタＭ２は電流Ｉ２を遮断し、抵抗Ｒ２の両端に発生する電圧Ｖ２Ｌは実質的に０Ｖとなる。また、ＣＭＯＳ回路１２が出力する信号のロウレベル信号からハイレベル信号への切り替わりに応じて、ＮＭＯＳトランジスタＭ４は、導通状態となり、第２の出力端子ＯＵＴ２の信号レベルを急峻に立ち下げて接地電位ＧＮＤとする。

つまり、本実施の形態にかかるＣＭＬ回路１は、入力差動信号の変動に応じて信号レベルが変動する出力差動信号を生成する。このとき、抵抗Ｒ１と抵抗Ｒ２の抵抗値を同じにすることで、出力差動信号の一方の信号と他方の信号との振幅を同じにすることが可能である。また、電圧Ｖ１Ｈ及び電圧Ｖ２Ｈが共に電源電位ＶＤＤよりも小さくなるように電流値及び抵抗値を設定すると良い。

上記説明より、本実施の形態にかかるＣＭＬ回路１では、差動対にＰＭＯＳトランジスタＭ１、Ｍ２を使用することで、従来例２のバイポーラトランジスタで構成された差動対のように入力差動信号の振幅が制限されることがかない。つまり、ＰＭＯＳトランジスタＭ１、Ｍ２への信号と同じ入力差動信号を出力差動信号の立ち下がり時間を高速化するＮＭＯＳトランジスタＭ３、Ｍ４のゲートへの入力として使用することが可能である。さらに、ＰＭＯＳトランジスタＭ１、Ｍ２とＮＭＯＳトランジスタＭ３、Ｍ４とに同じ信号を入力することで、同じ信号が入力されるトランジスタと精度良く同期させて動作させることが可能であり、出力差動信号の精度を向上させることが可能である。

また、従来例１にかかるＥＣＬ回路２００では、バイポーラトランジスタで構成される差動対に入力差動信号を入力する場合、レベル変換回路等を用いて、接地電位ＧＮＤから電源電位ＶＤＤに至る振幅を有する信号の振幅を小さくする必要があった。しかしながら、本実施の形態にかかるＣＭＬ回路１は、接地電位ＧＮＤから電源電位ＶＤＤに至る振幅を有する信号をレベル変換回路等を介さずに直接入力することが可能である。つまり、本実施の形態にかかるＣＭＬ回路１は、従来例２にかかるＥＣＬ回路２００に比べて回路規模を小さくすることが可能である。また、回路規模が小さいことから回路全体の消費電力を低減することが可能である。

さらに、従来例１に示されるＣＭＬ回路１００では、出力差動信号の立ち上がり時間及び立ち下がり時間を高速化するためには、第１の抵抗素子及び第２の抵抗素子の抵抗値を小さくし、差動対に大きな電流を供給する必要がある。しかしながら、本実施の形態にかかるＣＭＬ回路１では、ＮＭＯＳトランジスタＭ３、Ｍ４によって、出力信号の立ち下がり時間を短縮することが可能であり、特に差動対への供給電流を増加させる必要がない。つまり、従来例１にかかるＣＭＬ回路１００に比べて、本実施の形態にかかるＣＭＬ回路１は低消費電力で高い周波数を有する出力差動信号を生成することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１に示す増幅回路２０の接地電位ＧＮＤと電源電位ＶＤＤを入れ替えて、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに変更し、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更することで、ＮＭＯＳトランジスタで差動対が構成される形式としても良い。

実施の形態１にかかるＣＭＬ回路の回路図である。従来例１にかかるＣＭＬ回路の回路図である。従来例２にかかるＥＣＬ回路の回路図である。

符号の説明

１ＣＭＬ回路
１０内部信号生成回路
１１、１２ＣＭＯＳ回路
２０増幅回路
Ｍ１、Ｍ２、ＭＩＰＭＯＳトランジスタ
Ｍ３、Ｍ４ＮＭＯＳトランジスタ
Ｒ１、Ｒ２抵抗
ＩＮａ、ＩＮｂ入力端子
ＯＵＴ１、ＯＵＴ２出力端子
Ｖｃｏｎｔ制御端子

Claims

略接地電位から略電源電位に至る振幅を有する入力差動信号を生成する内部信号生成回路と、
前記入力差動信号のうち一方の信号がゲートに入力される第１のＭＯＳトランジスタと、
前記入力差動信号のうち他方の信号がゲートに入力され、前記第１のＭＯＳトランジスタとソースが共通に接続される第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインと第１の電源端子との間に接続される第１の抵抗素子と、
前記第２のＭＯＳトランジスタのドレインと前記第１の電源端子との間に接続される第２の抵抗素子と、
前記第１の抵抗素子と並列に接続される第３のＭＯＳトランジスタと、
前記第２の抵抗素子と並列に接続される第４のＭＯＳトランジスタとを有するＣＭＬ回路。
前記第３のＭＯＳトランジスタのゲート及び前記第１のＭＯＳトランジスタのゲートには実質的に同じ信号が入力され、前記第４のＭＯＳトランジスタのゲート及び前記第２のＭＯＳトランジスタのゲートには実質的に同じ信号が入力される請求項１に記載のＣＭＬ回路。
前記第１、第２のＭＯＳトランジスタと前記第３、第４のＭＯＳトランジスタとは異なる導電型のＭＯＳトランジスタである請求項１又は２に記載のＣＭＬ回路。
前記ＣＭＬ回路は、前記第１、第２のＭＯＳトランジスタのソースが共通接続される共通接続点と第２の電源端子との間に接続される電流源をさらに有する請求項１乃至３のいずれか１項に記載のＣＭＬ回路。
前記ＣＭＬ回路は、前記第１のＭＯＳトランジスタと前記第１の抵抗素子との間の接点に接続される第１の出力端子と、前記第２のＭＯＳトランジスタと前記第２の抵抗素子との間の接点に接続される第２の出力端子とをさらに有し、前記入力差動信号の論理レベルに応じて信号レベルが変化し、前記入力差動信号よりも振幅が小さい出力差動信号を前記第１、第２の出力端子から出力する請求項１乃至４のいずれか１項に記載のＣＭＬ回路。