JP2005101993A - 論理回路 - Google Patents

Abstract

【課題】 カレントスイッチ電流の電源電圧依存性の低減と電源電圧の低電圧化を図る。
【解決手段】 エミッタ結合型論理回路１１８と、定電流源用ｎ型ＭＯＳトランジスタ１１０のドレイン電流（＝カレントスイッチ電流ＩＣＳ）を制御する基準電圧ＶＣＳＣを発生する基準電圧発生回路１１９と、を含む。エミッタ結合型論理回路１１８は、エミッタ結合された一対のバイポーラトランジスタ１０６及び１０７により構成されたカレントスイッチと、カレントスイッチと直列接続する定電流源用ｎ型ＭＯＳトランジスタ１１０と、バイポーラトランジスタ１０６、１０７のそれぞれと直列接続され出力電圧を取り出すための抵抗手段１０８及び１０９とを含む。基準電圧発生回路１１９は、ｎ型ＭＯＳトランジスタ１１１と、ｎ型ＭＯＳトランジスタ１１１のドレイン電圧を決めるバイポーラトランジスタ１１２と、ｎ型ＭＯＳトランジスタ１１１のドレイン電流を制御する制御回路１２０と、を含む。
【選択図】 図１

Description

本発明は、カレントスイッチを含む論理回路の定電圧化技術に関し、特に、ＢｉＣＭＯＳプロセスを前提としたバイポーラトランジスタ・ＭＯＳトランジスタの混在型論理回路の低電圧化技術に関する。

近年、微細化による半導体デバイスの高性能化により、情報処理装置の処理速度の向上には著しいものがある。特に、インターネットに関連する光通信ネットワークなど、情報伝送に関連する通信速度の向上は著しいものがある。超高速通信用のＩＣにおいては、その高速化と低電力化との要求から、バイポーラトランジスタとＭＯＳトランジスタとを混在させたＩＣが使われるようになっている。

このような高速性が要求されるＢｉＣＭＯＳ論理回路としては、例えば、カレントスイッチ部にバイポーラトランジスタを用い、定電流源にｎ型ＭＯＳトランジスタを用いたエミッタ結合型論理回路が用いられる。図１２は、このようなＢｉＣＭＯＳ論理回路の基本回路構成例を示す図である。図１２において、符号１００１はエミッタ結合型論理回路であり、符号１００２は基準電圧発生回路である。エミッタ結合型論理回路１００１は、一対のバイポーラトランジスタ１０１１・１０１２で構成されたカレントスイッチと、定電流源用ｎ型ＭＯＳトランジスタ１０１４と、出力電圧を取り出す抵抗手段１００５及び１００６とから構成される。

一方、基準電圧発生回路１００２は、定電流源１０１７と、定電流源１０１７を流れる電流を、定電流源用ｎ型ＭＯＳトランジスタ１０１４を流れる電流とをミラーするｎ型ＭＯＳトランジスタ１０１６とから構成される。まず簡単にこの回路の動作について説明する。入力端子１００７及び１００８には相補信号が印加される。例えば、入力１００７がハイレベルであり入力１００８がローレベルのとき、バイポーラトランジスタ１０１１がオンし、バイポーラトランジスタ１０１２はオフする。従って、ＭＯＳトランジスタ１０１４に流れる電流ＩＣＳは、電源１００３から抵抗手段１００５、バイポーラトランジスタ１０１１を通る経路を流れる。その結果、出力１００９は、抵抗手段１００５及び電流ＩＣＳによる電圧降下分Ｖａによりローレベルになり、出力１０１０は電源１００３の電圧ＶＤＤまで上昇する。

ここで、抵抗手段１００５と電流ＩＣＳとの積が出力振幅Ｖａとなる。入力と出力信号レベルとは等しいため、入力ハイレベルはＶＤＤになり、ローレベルはＶＤＤ−Ｖａとなる。ｎ型ＭＯＳトランジスタ１０１４に流れるカレントスイッチ電流ＩＣＳは、ｎ型ＭＯＳトランジスタ１０１４とｎ型ＭＯＳトランジスタ１０１６とでカレントミラー回路が構成されているため、つまりゲートが共通の基準電圧となっているため、ｎ型ＭＯＳトランジスタ１０１６とほぼ同じ電流が流れる（例えば、特許文献１参照）。

特開２００１−２６７８５９号公報

上記のＢiＮＭＯＳ回路では、ｎ型ＭＯＳトランジスタ１０１４のドレイン電圧ＶＤＳは、カレントスイッチのオンしているバイポーラトランジスタのベース電位によって決まる。具体的には入力のハイレベルからＳｉバイポーラトランジスタの順方向接合電圧である約０．８Ｖだけ下がった電位となる。一方で、入力ハイレベルは、電源電圧ＶＤＤとなるため、ｎ型ＭＯＳトランジスタ１０１４のドレイン電圧ＶＤＳはＶＤＤ−０．８Ｖとなる。このため、ｎ型ＭＯＳトランジスタ１０１４のドレイン電圧ＶＤＳは、電源電圧ＶＤＤに依存することになる。一方、基準電圧発生回路１００２のｎ型ＭＯＳトランジスタ１０１６のドレイン電流は、電源電圧ＶＤＤに依存せず、ｎ型ＭＯＳトランジスタ１０１６のゲート電圧及びドレイン電圧も電源電圧に依存しない。

ところで、ｎ型ＭＯＳトランジスタ１０１４のドレイン電流ＩＤＳは、図１３に示すようにドレイン電圧ＶＤＳに依存する。ドレイン電圧ＶＤＳが、ある一定電圧である約０．６Ｖ以下（＝ＶＤＤ−０．８Ｖ）になると、ドレイン電流ＩＤＳが著しく低下する（領域Ａから領域Ｂに入る）。従って、電源電圧ＶＤＤが１．４Ｖ以下に低下すると、ドレイン電流、つまりカレントスイッチ電流ＩＣＳが著しく低下することになる。この結果、出力振幅Ｖａが著しく低下し、回路が誤動作しやすくなる。

以上に説明したように、従来技術では、（１）電源電圧ＶＤＤにカレントスイッチ電流依存性がある。（２）電源電圧ＶＤＤを約１．４Ｖ以下に低電圧化できない。という問題点がある。

本発明の目的は、上記（１）に対応してカレントスイッチ電流と出力振幅の電源電圧ＶＤＤ依存性を低減し、上記（２）に対応して電源電圧ＶＤＤを１．４Ｖ以下に下げても動作する低電圧動作可能な論理回路を提供することである。

上記の目的を達成するため、本発明では、基準電圧発生回路にエミッタ結合型論理回路の低電流源ｎ型ＭＯＳトランジスタと基準電圧発生回路のｎ型ＭＯＳトランジスタのドレイン電圧を同じする手段と、電源電圧ＶＤＤが変動しても、前記定電流源用ｎ型ＭＯＳトランジスタのドレイン電流を一定に保つようにゲート電圧を制御する手段とを設けた。

尚、特許請求の範囲に記載されたそれぞれの構成要件は、それぞれ独立であり、それらの削除又は追加は任意であり、このように記載された発明も、本発明の範疇に入るものとする。

本発明の論理回路を用いると以下の効果がある。
（１）定電流源用ｎ型ＭＯＳトランジスタのドレイン電流、つまりカレントスイッチ電流が電源電圧ＶＤＤに依存せず、出力振幅も依存しない。
（２）従来回路に比べて論理回路の電源電圧ＶＤＤの低電圧化が可能である。

本明細書において、カレントスイッチ又はカレントスイッチ回路との用語は、一般に、２つのバイポーラトランジスタのエミッタを結合したエミッタ結合回路又は２つのＭＯＳＦＥＴのソースを結合したソース結合回路を含む回路に対して用いる。制御端子とは、トランジスタにおける出力を制御するための端子であり、ＭＯＳトランジスタではゲート端子、バイポーラトランジスタではベース端子がこれに相当する。電流端子は、入力側と出力側との間で電流を流すための端子であり、ＭＯＳトランジスタではソース／ドレイン端子、バイポーラトランジスタではエミッタ／コレクタ端子がこれに相当する。

以下、本発明の実施の形態について図面を参照しつつ説明を行う。図１は、本発明の第１の実施の形態によるＢｉＣＭＯＳ回路の構成例を示す回路図である。図１に示すように、本実施の形態によるＢｉＣＭＯＳ論理回路は、論理機能を実現するエミッタ結合型論理回路１１８と、後述する定電流源用ｎ型ＭＯＳトランジスタ１１０のドレイン電流、（＝カレントスイッチ電流ＩＣＳ）を制御する基準電圧ＶＣＳＣを発生する基準電圧発生回路１１９と、を含んで構成されている。

エミッタ結合型論理回路１１８は、エミッタ結合された一対のバイポーラトランジスタ１０６及び１０７により構成されたカレントスイッチと、カレントスイッチと直列接続する定電流源用ｎ型ＭＯＳトランジスタ１１０と、バイポーラトランジスタ１０６、１０７のそれぞれと直列接続され出力電圧を取り出すための抵抗手段１０８及び１０９とを含んで構成される。

一方、基準電圧発生回路１１９は、ｎ型ＭＯＳトランジスタ１１１と、ｎ型ＭＯＳトランジスタ１１１のドレイン電圧を決めるバイポーラトランジスタ１１２と、ｎ型ＭＯＳトランジスタ１１１とバイポーラトランジスタ１１２とに直列接続される定電流源１１３と、ｎ型ＭＯＳトランジスタ１１１のドレイン電流を制御する制御回路１２０と、を含んで構成される。

次に、図１に示す論理回路の動作について説明する。一対のバイポーラトランジスタ１０６及び１０７のベースとそれぞれ接続される入力端子１０１及び１０２には相補信号が印加される。例えば、入力端子１０１にハイレベルが印加される場合には、入力端子１０２にはローレベルが印加される。この状態において、エミッタ結合型論理回路１１８のカレントスイッチ部のバイポーラトランジスタ１０６がオンし、バイポーラトランジスタ１０７はオフする。その結果、定電流源用ｎ型ＭＯＳトランジスタ１１０に流れる電流ＩＣＳは、電源１１４から抵抗手段１０８とバイポーラトランジスタ１０６との経路を通って流れる。このため、出力１０４は抵抗手段１０８と電流ＩＣＳとによる電圧降下Ｖａによりローレベル（＝ＶＤＤ−Ｖａ）になり、出力１０３は抵抗手段１０９によって持ち上げられ電源１１４の電圧ＶＤＤまで上昇する。尚、抵抗手段１０８と電流ＩＣＳとの積が出力振幅Ｖａとなる。

入力と出力信号レベルは等しいため、入力ハイレベルはＶＤＤであり、ローレベルはＶＤＤ−Ｖａである。ここで、エミッタ結合型論理回路１１８のカレントスイッチ部におけるコモンノード１１６の電位、つまりｎ型ＭＯＳトランジスタのドレイン電圧は、バイポーラトランジスタ１０６がオンしているため、このトランジスタのベース電位から順方向接合電圧である約０．８Ｖだけ下がった電位となる。つまり、ノード１１６の電位、ｎ型ＭＯＳ１１０のドレイン電圧は、入力ハイレベル（＝ＶＤＤ）から０．８Ｖだけ下がった電圧となる。

一方、基準電圧発生回路１１９のｎ型ＭＯＳトランジスタ１１１のドレイン電圧は、バイポーラトランジスタ１１２のベース電位から約０．８Ｖだけ下がった電圧となる。従って、トランジスタ１１２のベース電位をエミッタ結合型論理回路の入力ハイレベル（＝ＶＤＤ）に設定すれば、この２つのｎ型ＭＯＳトランジスタ１１０・１１１のドレイン電圧を同じ値に設定することができる。さらに、この両者のｎ型ＭＯＳトランジスタ１１０・１１１は、ゲートが接続されているため全く同じ電流が流れることになる。但し、上記のようになる条件は、両者のゲート幅を同じ値に設定した場合であり、ゲート幅を異なる値に設定すれば、電流はゲート幅にほぼ比例する。

さらに、制御回路１２０は、定電流源１１３の電流がバイポーラトランジスタ１１２を介してｎ型ＭＯＳトランジスタ１１１に流れ込むようにゲート電圧ＶＣＳＣを制御する。このため、定電流源１１３に流れる電流とｎ型ＭＯＳトランジスタ１１１・１１０に流れる電流とが同じなる。従って、電圧設定端子１０５の電圧を常にエミッタ結合型論理回路の入力ハイレベルになるように設定しておくことにより、電源１１４の電源電圧ＶＤＤに依存せずに定電流源ｎ型ＭＯＳトランジスタ１１０の電流ＩＣＳを、定電流源１１３の電流に設定することが可能となる。

本実施の形態による論理回路によれば、カレントスイッチ電流ＩＣＳと出力振幅の電源電圧ＶＤＤ依存性を小さくしたことにより、従来の回路に比べて一層の低電圧動作が可能となる。

図２は、本発明の第２の実施の形態による基準電圧発生回路の一構成例を示す図である。本実施の形態による回路構成例では、定電流源１１３（図１）を、ｐ型ＭＯＳトランジスタ２０１・２０２により構成されたカレントミラー回路と、定電流源２０３と、により構成した。ｐ型ＭＯＳトランジスタ２０１・２０２のドレイン電流をほぼ同じにするためには、ｐ型ＭＯＳトランジスタ２０１・２０２のソースとドレインとの間に十分に高い電圧（１Ｖ以上）を印加できるように、エミッタ結合型論理回路１１８の電源１１４と分離させて電源１１５の電圧を設定すればよい。さらに、図２に示す構成により、ｎ型ＭＯＳトランジスタ１１１の電流に関する電源１１４の電源電圧ＶＤＤ依存性も小さくなる。すなわち、電源電圧ＶＤＤを下げることによりｎ型ＭＯＳトランジスタのソースドレイン間電圧ＶＤＳが下がる。この際、トランジスタ１１１に流れる電流ＩＣＳも小さくなる。すると、ｐ型ＭＯＳＦＥＴ２０１のソース−ドレイン間電圧が小さくなり、トランジスタ１１２のコレクタ電位が上昇する。この結果を受けて制御回路１２０は定源流源用のｎ型ＭＯＳトランジスタ１１０及びｎ型ＭＯＳトランジスタ１１１のゲートに印加する電圧（ＶＣＳＣ）を持ち上げるために、ドレイン電流ＩＣＳが大きくなる。このように、電源電圧ＶＤＤの減少に対してドレイン電流が減少しないようにフィードバックがかけられる。一方、電源電圧ＶＤＤが上昇して、定源流源用のｎ型ＭＯＳトランジスタ１１０及びｎ型ＭＯＳトランジスタ１１１のゲートに印加される電圧がある程度以上高くなりすぎると、ｎ型ＭＯＳトランジスタ１１１のソースドレイン間電圧ＶＤＳが大きくなるために、このトランジスタ１１１のドレイン電流が増加する。すると、ｐ型ＭＯＳＦＥＴ２０１のソース−ドレイン間電圧が大きくなり、トランジスタ１１２のコレクタ電位が降下する。この結果を受けて制御回路１２０は定源流源用のｎ型ＭＯＳトランジスタ１１０及びｎ型ＭＯＳトランジスタ１１１のゲートに印加する電圧（ＶＣＳＣ）を引き下げるために、ドレイン電流ＩＣＳが小さくなる方向に作用する。

図３は、本発明の第３の実施の形態による論理回路に用いられる基準電圧発生回路の構成例を示す回路図である。本実施の形態においては、第１の制御回路１２０を、コレクタが抵抗手段３０２を介して電源１１５に接続され、ベースがｎ型ＭＯＳトランジスタ１１１のドレイン電圧をバイアスするバイポーラトランジスタ１１２のコレクタに接続され、エミッタが基準電圧端子ＶＣＳＣと接続され抵抗手段３０３を介して例えば接地されたバイポーラトランジスタ３０１により構成した。

第１の制御回路１２０においては、電圧設定端子１０５の電圧が変化した場合でも、ｎ型ＭＯＳトランジスタ１１１に流れる電流は定電流源２０３に流れる電流と同じになる。なぜなら、例えば、電圧設定端子１０５の電位が低下すると、ｎ型ＭＯＳトランジスタ１１１のドレイン電圧が低下するために、このｎ型ＭＯＳトランジスタ１１１のドレイン電流も減少する。このため、ｐ型ＭＯＳトランジスタ２０１の電流が減少し、このｐ型ＭＯＳトランジスタのドレイン電圧が減少する。従って、バイポーラトランジスタ３０１のベース電位が上昇することになり、エミッタ電位、基準電圧ＶＣＳＣも上昇する。この結果、ｎ型ＭＯＳトランジスタ１１１のドレイン電流が増加することになる。

つまり、電圧設定端子１０５の電圧が低下してｎ型ＭＯＳトランジスタ１１１のドレイン電流が減少する方向に変化しようとすると、ゲート電圧が上昇しドレイン電流の減少を抑える。つまり、電圧設定端子１０５の電位にかかわらず、ｎ型ＭＯＳトランジスタ１１１のドレイン電流は一定に保たれることになる。

従って、エミッタ結合型論理回路の電源１１４の電源電圧ＶＤＤが変動して、定電流用ｎ型ＭＯＳトランジスタ１１０のドレイン電圧ＶＤＳが変動しても、ゲート電圧、つまり基準電圧ＶＣＳＣが変化し、ｎ型ＭＯＳトランジスタ１１１と１１０とのドレイン電流は変化しないことになる。すなわち、電源電圧ＶＤＤが変動しても出力電圧振幅Ｖａも変動しない。特に、ｎ型ＭＯＳトランジスタ１１０・１１１のドレイン電圧ＶＤＳは、数１０ｍＶまで下げても、ドレイン電流も変動しない。この結果、本実施の形態による論理回路においては、前述したように電源電圧ＶＤＤをｎ型ＭＯＳトランジスタ１１１・１１０のＶＤＳの下限値である＋０．８Ｖまで低電圧化できる。従って、ＢｉＣＭＯＳ型カレントモード論理回路において、電源電圧ＶＤＤを約０．９Ｖ程度まで低電圧化することができる。

図４は、本発明の第４の実施の形態による論理回路に用いられる基準電圧発生回路の構成例を示す図である。図４に示すように、本実施の形態による基準電圧発生回路１１３のうち破線で囲まれている第１の制御回路１２０は、抵抗手段３０２と、ＭＯＳＦＥＴのドレインが抵抗手段３０２を介して電源１１５に接続され、ゲートがｎ型ＭＯＳトランジスタ１１１のドレイン電圧をバイアスするバイポーラトランジスタ１１２のコレクタに接続され、ソースが基準電圧端子ＶＣＳＣに接続されたｎ型ＭＯＳトランジスタ４０１とを含んで構成されている。

図４に示す基準電圧発生回路においても、第３の実施の形態による基準電圧発生回路と同様に動作するため、ｎ型ＭＯＳトランジスタ１１１に流れるドレイン電流は電圧設定端子１０５の電位に依存しない。このため、エミッタ結合型論理回路１１８（図１）と組み合わせると、電源１１４の電源電圧ＶＤＤが変動しても、定電流源用ｎ型ＭＯＳトランジスタ１１０（図１）のドレイン電流が変動しにくいため、低電圧動作が可能となる。

次に、本発明の第５の実施の形態による論理回路について図面を参照しつつ説明を行う。

図５は、本実施の形態による論理回路であって、フリップフロップ回路の構成例を示す図である。図５に示すように、本実施の形態によるフリップフロップ回路は、論理回路部１１８と、基準電圧発生回路１１９と、を有している。論理回路部１１８は、出力レベルをシフトするための抵抗手段５２１と、出力を取り出す負荷抵抗５１０及び５１１と、データ取り込み時に動作するバイポーラトランジスタ５０６及び５０７と、データ保持の時に動作するバイポーラトランジスタ５０８及び５０９と、データ取り込みとデータ保持機能とを切り替えるバイポーラトランジスタ５１２及び５１３と、定電流源用ｎ型ＭＯＳトランジスタ５１４及び５１５とを含んで構成される。

基準電圧発生回路１１９の電圧設定端子１０５に、データ入力５０１又は５０２に印加されるハイレベルＶｉｈ１と同等の電圧を印加することにより、図１に示す第１の実施の形態による論理回路の場合と同様に、電源変動による定電流源用ｎ型ＭＯＳトランジスタ５１４及び５１５と、ＭＯＳトランジスタ１１１と、の電流変動を抑えることが可能である。

上記回路において、例えば、データ取り込み時には、データ入力５０１にハイレベルＶｉｈ１としてＶＤＤ−Ｖａを、入力５０２にローレベルＶｉｌ１としてＶＤＤ−２Ｖａを、クロック入力５１９にハイレベルＶｉｈ２としてＶＤＤを、クロック入力５１８にローレベルＶｉｌ２としてＶＤＤ−２Ｖａに設定する電圧を印加する。ここで、Ｖａはデータ入出力振幅であり、Ｉｃｓと負荷抵抗５１０或いは５１１との積である。クロック入力５１８又は５１９の入力振幅Ｖａ２は、データ入出力振幅Ｖａの２倍に設定する。この際、クロック入力５１９がハイレベルＶｉｈ２になり、クロック入力５１８がローレベルＶｉｌ２になるため、バイポーラトランジスタ５１３がオンし、バイポーラトランジスタ５１２がオフし、入力５０１，５０２に応じてバイポーラトランジスタ５０６がオンし、バイポーラトランジスタ５０７がオフする。

この結果、定電流源用ｎ型ＭＯＳトランジスタ５１４の電流Ｉｃｓは、電源５２０→ハイレベルシフト用抵抗手段５２１→負荷抵抗５１０→バイポーラトランジスタ５０６→定電流源用ｎ型ＭＯＳトランジスタ５１４の経路で流れる。この結果、出力５０４は、ハイレベルシフト抵抗手段５２１と負荷抵抗５１０との電圧降下で、ローレベルＶｏｌ（＝ＶＤＤ−２Ｖａ）になり、出力５０３はハイレベルシフトノードの電位（＝ＶＤＤ−Ｖａ）まで上昇するために、ハイレベルＶｏｈはＶＤＤ−Ｖａとなる。

さらにデータ入力５０１又は５０２のハイレベルＶｉｈ１よりも、クロック入力５１８又は５１９のハイレベルＶｉｈ２を高く設定することにより、定電流源用ｎ型ＭＯＳトランジスタ５１５の電流は、電源５２０→バイポーラトランジスタ５１３→定電流源用ｎ型ＭＯＳトランジスタ５１５の経路で流れる。このため、バイポーラトランジスタ５０８と５０９とは、出力５０４及び５０３と無関係にオフする。

一方、データ保持の際には、クロック入力５１８がハイレベルＶｉｈ２、クロック入力５１９がローレベルＶｉｌ２になるため、バイポーラトランジスタ５１３がオフ、バイポーラトランジスタ５１２がオンし、入力５０１と入力５０２に無関係に出力５０４と出力５０３に応じてバイポーラトランジスタ５０８又はバイポーラトランジスタ５０９がオンする。例えば、出力５０３がハイレベルＶｉｈ１、出力５０４がローレベルの時には、バイポーラトランジスタ５０８がオン、バイポーラトランジスタ５０９がオフし、ｎ型ＭＯＳトランジスタ５１５の電流Ｉｃｓが５２０→ハイレベルシフト抵抗手段５２１→負荷抵抗５１０→バイポーラトランジスタ５０８→ｎ型ＭＯＳトランジスタ５１５の経路に流れる。

その結果、出力５０４は、抵抗手段５２１と負荷抵抗５１０の電圧降下により、ローレベルＶｏｌ（＝ＶＤＤ−２Ｖａ）を、出力５０３はハイレベルＶｏｈ(＝ＶＤＤ−Ｖａ)を保持する。さらに、ｎ型ＭＯＳトランジスタ５１４の電流は、電源５２０→バイポーラトランジスタ５１２→ｎ型ＭＯＳトランジスタ５１４の経路に流れるため、バイポーラトランジスタ５０６・５０７は、データ入力５０１・５０２に無関係にオフする。ここで、データ取り込み（クロック入力５１９がハイレベルＶｉｈ２、クロック入力５１８がローレベルＶｉｌ２）の場合に、入力５０１がハイレベルＶｉｈ１、入力５０２がローレベルＶｉｌ１の時、各ノードの電位を整理し低電圧化の限界を求める。

まず、データ入力５０１とデータ入力５０２との電位は、以下のようになる。
Ｖｉｈ1＝ＶＤＤ−Ｖａ
Ｖｉｌ１＝ＶＤＤ−２Ｖａ

クロック入力５１８と５１９の電位は、以下のようになる。
Ｖｉｈ２＝ＶＤＤ
Ｖｉｌ２＝ＶＤＤ−２Ｖａ

さらに、５１６の電位Ｖｃ２、つまりｎ型ＭＯＳトランジスタ５１４のドレイン間電圧Ｖｄｓ１は、以下のようになる。尚、データ入出力振幅Ｖａは、カレントスイッチトランジスタ５０６及び５０７がスイッチするためには、およそ０．２Ｖが必要である。

Ｖｃ２＝Ｖｄｓ１
＝Ｖｉｈ１−０．８Ｖ
＝ＶＤＤ−Ｖａ−０．８Ｖ
＝ＶＤＤ−１Ｖ

従って、ｎ型ＭＯＳトランジスタ５１４の電流変動を抑えるためには、図１１の結果から、Ｖｄｓ１を０．７Ｖ以上に設定する必要があり、以下の式を満足する必要がある。
ＶＤＤ ＞ Ｖｄｓ１＋１Ｖ

一方、基準電圧発生回路１１９の電圧設定端子１０５に、データ入力５０１又は５０２のハイレベルＶｉｈ１を印加することにより、前述の図１、図５に示す論理回路の場合と同様の効果が得られる。従って、Ｖｄｓ１を図１、図５と同様に、理想的には数１０ｍｖまで小さくすることが可能である。つまり、ＶＤＤの低電圧化の限界は、
ＶＤＤ ＞ １Ｖ ＋ 数１０ｍＶ
＞ １．１Ｖ
となる。

図６は本発明の第６の実施の形態による論理回路の一構成例を示す図である。本実施の形態による論理回路は、出力レベルをシフトするためのレベルシフト用の抵抗手段６０１と、出力を取り出すための負荷抵抗１０８及び１０９と、カレントスイッチを構成するバイポーラトランジスタ１０６及び１０７と、定電流源用ｎ型ＭＯＳトランジスタ１１０との直列接続を有している。図５に示すフリップフロップ回路を含む論理回路のＭＯＳトランジスタ１１１のゲート端子と上記ＭＯＳトランジスタ１１０のゲート端子とが共通接続されている。すなわち、基準電圧発生回路１１９は、図５に示すフリップフロップ回路１１８と図６に示す論理回路回路１１８’とで共通にすることができる。さらに、第１及び第２の出力端子１０３、１０４はフリップフロップ回路のクロック端子５１８、５１９とそれぞれ接続されている。

上記構成を有する回路において、基準電圧発生回路１１９の電圧設定端子１０５に対して入力１０１又は１０２に印加されるハイレベルの電圧を印加すれば、ｎ型ＭＯＳトランジスタ１１０の電流は、図１の回路の場合と同様に電源１１４の電源電圧ＶＤＤには依存しないため、電源電圧ＶＤＤの低電圧化が可能となる。尚、入力のハイレベルと出力のハイレベルとは同じ値に設定する。このため、入力ハイレベルは、ハイレベルシフト端子６０２の電位Ｖｃｏｍである。従って、図６に示す論理回路を例えば図５に示すフリップフロップ回路と併用すると、一般的なＢｉＣＭＯＳを用いた論理回路を用いた場合に比べて論理回路の低電圧化が可能となる。図１４は、図５に示すフリップフロップ回路１１８と図６に示すフリップフロップの論理回路回路１１８’とを組み合わせて、基準電圧発生回路１１９を共通に利用した論理回路の概略構成を示す図である。

図１４と図５及び図６を参照してこの論理回路について説明する。図５に示すクロック端子５１８・５１９に入力するクロック信号がハイレベルかローレベルかにより、データの取り込みと保持とを切り替えることができる。この際、ハイレベルの電圧値をより高くすることにより、データを確実に受け付けないようにすることができる。そこで、クロック信号に入力されるハイレベルを高くするために、クロック端子５１８・５１９に、図６に示す論理回路１１８’の出力を接続する。すなわち、図６に示す論理回路では、抵抗手段６０１による出力レベルをシフトさせることにより、ハイレベルとして電源電圧から０．２〜０．３Ｖ低い電圧を、フリップフロップ回路１１８のクロック端子５１８に出力することができる。尚、基準電圧発生回路１１９は、フリップフロップ回路１１８と論理回路１１８’とで共通にすることができるため、回路規模の増大を抑制することができる。

尚、本実施の形態においては、図６に示す回路を、フリップフロップ回路と関連させて用いる構成例について説明したが、図６に示す回路は、図１に示す回路においてその出力電圧をレベルシフトさせることができる基本回路として用いることができる。従って、本明細書における基本回路の１つとして位置づけることができる。

図７は、本発明の第７の実施の形態による入力回路であって、高周波帯におけるゲインを高めた入力回路の一構成例を示す図である。図７に示すように、本実施の形態による入力回路は、エミッタ結合型論理回路１１８と基準電圧供給回路１１９とを有している。エミッタ結合型論理回路１１８は、一対のバイポーラトランジスタ１０６及び１０７で構成されたカレントスイッチと、抵抗手段５０１及び５０２と容量手段５０３とで構成された高周波数帯の高ゲイン化回路と、回路定電流源用ｎ型ＭＯＳトランジスタ１１０と、出力電圧を取り出す抵抗手段１０８及び１０９とで構成される。

本実施の形態による基準電圧発生回路１１９は、定電流源用ｎ型ＭＯＳトランジスタ１１１と、ｎ型ＭＯＳトランジスタ１１１のドレイン電圧をバイアスするバイポーラトランジスタ１１２及び抵抗手段７０４と、ｎ型ＭＯＳトランジスタ１１１のドレイン電流を制御する制御回路１２０とを含んで構成される。例えば、入力１０１がハイレベル（＝ＶＤＤ）、入力１０２がローレベル（＝ＶＤＤ−Ｖａ）のとき、バイポーラトランジスタ１０６のエミッタ電位は、入力１０１の電位から０．８Ｖだけ下がった電位となる。

さらに、バイポーラトランジスタ１０６がオンしているため、ｎ型ＭＯＳトランジスタ１１０に流れる電流は、電源１１４から抵抗手段１０８、バイポーラトランジスタ１０６、抵抗手段５０１を経由する。従って、ｎ型ＭＯＳトランジスタ１１０のドレイン電圧は、この電流ＩＣＳと抵抗手段５０１による電圧降下Ｖｄによって、ＶＤＤ−０．８Ｖ−Ｖｄとなる。一方、基準電圧発生回路１１９のｎ型ＭＯＳトランジスタ１１１のドレイン電圧は、電圧設定端子１０５の電圧を前述の入力１０１と同じ電圧（＝ＶＤＤ）に設定し、かつ、抵抗手段３０２と５０１、５０２の抵抗値を同じに設定すれば、抵抗手段３０２と抵抗手段５０１の電圧降下が同じになるため、ｎ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳトランジスタ１１１のドレイン電圧を同じにできる。この結果、図１の実施例と同様に、ｎ型ＭＯＳトランジスタ１１０と１１１の電流が電源１１４の電源電圧ＶＤＤに依存せず、電源電圧ＶＤＤの低電圧化が可能である。この回路のゲインは、バイポーラトランジスタ１０６のエミッタに接続した回路インピーダンスと負荷抵抗１０８の比で決まる。この回路インピーダンスは、抵抗手段５０１と容量５０３との並列インピーダンスとなるため、高周波数帯で容量５０３のインピーダンスが低下するため、この並列インピーダンスも低下することになる。このため、高周波数帯でのこのインピーダンスと負荷抵抗１０８の比が大きくなり、高周波帯で高ゲイン化が可能である。この回路においても、上述の回路と同様に低電圧動作が可能である。

図８は、本発明の第８の実施の形態による論理回路であって、高周波帯を高ゲイン化した入力回路の他の構成例を示す図である。図８に示すように、本実施の形態による論理回路は、容量７０３を介して一端の一方の電流端子（ソース又はドレイン）により直列接続されたｎ型ＭＯＳトランジスタ８０１及び８０２のそれぞれの制御端子（ゲート）に共通接続された入力端子８０３をオン・オフ制御することにより、ｎ型ＭＯＳトランジスタ８０１及び８０２の他方の電流端子（ソース又はドレイン）とそれぞれ接続されているバイポーラトランジスタ１０６及び１０７のエミッタと容量７０３との接続を電気的に制御することができる。入力端子８０３にハイレベル、すなわちＶＤＤを印加すると、ｎ型ＭＯＳトランジスタ８０１と８０２との両方がオンし導通状態となるため、図７に示した回路と実質的に同様の構成となり、高周波帯での高ゲイン化が可能となる。

一方、入力８０３にローレベル、すなわち接地電位を印加すると、ｎ型ＭＯＳトランジスタ８０１と８０２とがオフするため、高周波帯で高ゲイン化する効果は得られない。しかし、入力８０３のレベルにかかわらず、図１の回路と同様に、ｎ型ＭＯＳトランジスタ１１０と１１１との電流が、電源１１４の電源電圧ＶＤＤに依存しないため、電源電圧ＶＤＤの低電圧化が可能であるという利点がある。

図９は、本発明の第９の実施の形態によるＢｉＣＭＯＳ論理回路の構成例を示す図である。図９に示すように、本実施の形態による論理回路の構成例は、基本的に図１に示す論理回路の構成例と同様であるが、相違点としては出力段にバイポーラトランジスタ９０１及び９０２と、抵抗手段９０３及び９０４とにより構成されたエミッタフォロア回路が付加されており、出力１０４及び１０３の電位がエミッタフォロア回路により約０．８Ｖレベルシフトされている点である。従って、基本的に図１と同様に出力電位がｎ型ＭＯＳトランジスタ１１０と１１１の電流が、電源１１４の電源電圧ＶＤＤに依存せず、電源電圧ＶＤＤの低電圧化が可能である。

次に、本発明の第１０の実施の形態による論理回路について説明する。図１０に示すように、本実施の形態による論理回路は、基本的には図１に示す論理回路と同様であるが、カレントスイッチをバイポーラトランジスタではなく、ＭＯＳトランジスタ１０６ａ、１０７ａにより形成し、図１のバイポーラトランジスタもＭＯＳトランジスタ１１２ａとしている点を特徴としている。本実施の形態による論理回路は、トランジスタがＭＯＳトランジスタである点以外は図１に示す回路と実質的には同様であるため、図１の符号により指示された構成と対応する構成に対して、理解しやすいように、図１０においては符号の数字に“ａ”を付した。

図１０に示す回路では、カレントスイッチをＭＯＳ型トランジスタにより構成しているため、１つの回路を同じ種類のトランジスタ（ＭＯＳ型トランジスタ）により構成できる上に、低電圧動作が可能であるという利点がある。

次に、本発明の第１１の実施の形態による論理回路について説明する。図１１は、本実施の形態による論理回路は、基本的には図１に示す論理回路と同様であるが、１つの基準電圧発生回路１１９に対して複数（図ではｎ）のカレントスイッチを接続した回路構成例を示す図である。図１１に示すように、本実施の形態による論理回路では、複数のカレントスイッチに対して基準電圧発生回路を接続するため、両者を１対１で接続する場合に比べて、基準電圧発生回路の回路数を減らすことができ、回路の小型化が可能になる。尚、図１１では、図１に示す回路を例にして説明したが、図２から図１０までのそれぞれの回路又はその変形に関して、同様の構成をとることが可能である。

以上、本発明の各実施の形態について説明したが、本発明は、上記各実施の形態に限定されるものではないことは言うまでもない。

本発明は、高速・高集積のＩＣの低電圧動作に適用できる。デジタル回路又はアナログ回路のいずれにも適用可能であり、さらに光デバイスと融合されるＯＥＩＣなどに応用すると好ましい。

本発明の第１の実施の形態によるＢｉＮＭＯＳ基本回路の構成例を示す回路図である。 本発明の第２の実施の形態による論理回路における基準電圧発生回路の一構成例を示す回路図である。 本発明の第３の実施の形態による論理回路における基準電圧発生回路の他の構成例を示す回路図である。 本発明の第４の実施の形態による論理回路における基準電圧発生回路の他の構成例を示す回路図である。 本発明の第５の実施の形態による論理回路であって、フリップフロップの一構成例を示す回路図である。 本発明の第６の実施の形態による論理回路であって、フリップフロップの論理回路の一構成例を示す回路図である。 本発明の第７の実施の形態による論理回路であって、高周波帯を高ゲイン化した入力回路の一構成例を示す回路図である。 本発明の第８の実施の形態による論理回路であって、高周波帯を高ゲイン化した入力回路の他の構成例を示す回路図である。 本発明の第９の実施の形態による論理回路であって、ＢｉＣＭＯＳ回路のエミッタフォロア出力回路の一構成例を示す回路図である。 本発明の第１０の実施の形態による論理回路であって、カレントスイッチにＭＯＳトランジスタを用いたＭＯＳ型論理回路の一構成例を示す図である。 本発明の第１１の実施の形態による論理回路であって、１つの基準電圧発生回路に対して複数のカレントスイッチを接続した論理回路の一構成例を示す回路図である。 従来のＢｉＮＭＯＳ論理回路の構成例を示す図である。 従来のエミッタ結合型論理回路における定電流源用ｎ型ＭＯＳトランジスタのドレイン電流のドレイン電圧依存性の一例を示す図である。 図５に示すフリップフロップ回路と図６に示す論理回路とを用いた論理回路の概略構成を示す図である。

符号の説明

１１８、１００１…エミッタ結合型論理回路、１１９、１００２…基準電圧発生回路、１１４、１００３…第３の電源端子、１１５、１００４…第２の電源端子、１０８、１０９、１００５、１００６、５１０、５１１…負荷抵抗、１０６、１０７、１０１１、１０１２、５０６、５０７、５０８、５０９…カレントスイッチを構成するバイポーラトランジスタ、１０１、１０２、１００７、１００８…入力端子、５０１、５０２…データ入力端子、５１８、５１９…クロック入力端子、１０３、１０４…出力端子、１１０、１１１、１０１６、５１４、５１５…定電流源用ｎ型ＭＯＳトランジスタ、１１３、２０３、１０１７…定電流源、１２０…ｎ型ＭＯＳトランジスタのゲート電圧を制御する制御回路、１１２…バイポーラトランジスタ、２０１、２０２…カレントミラー回路を構成するｐ型ＭＯＳトランジスタ、３０２、３０３、９０３、９０４…抵抗手段、３０１…バイポーラトランジスタ、４０１…ｎ型ＭＯＳトランジスタ、
５２１、６０１…ハイレベルシフト用抵抗手段、７０１、７０２、７０４…抵抗手段
７０３…容量手段、８０１、８０２…ｎ型ＭＯＳトランジスタ、９０１、９０２…エミッタフォロア用バイポーラトランジスタ。

Claims (13)

1. 第１のトランジスタと第２のトランジスタとのトランジスタ対を含む少なくとも１つのカレントスイッチと、該カレントスイッチのそれぞれに直列接続された第１導電型の第１のＭＯＳ型トランジスタを含む第１の定電流源と、を有し、第１の電源電圧で動作する論理回路部と、
   前記第１のＭＯＳ型トランジスタとゲート端子同士が共通に接続された共通ゲート配線に印加される制御電圧により動作する第１導電型の第２のＭＯＳ型トランジスタと、該第２のＭＯＳ型トランジスタと直列接続される第２の定電流源と、前記第２のＭＯＳ型トランジスタに流れるドレイン電流が前記第２の定電流源に流れる一定電流と略同じになる方向に前記制御電圧を調整する制御電圧調整手段と、を有する基準電圧発生回路と
   を有する論理回路。
2. さらに、前記カレントスイッチのそれぞれと第１の電源との間に設けられたレベルシフト用抵抗手段を備えた請求項１に記載の論理回路。
3. 前記基準電圧発生回路は、
   さらに、前記第２のＭＯＳ型トランジスタと前記第２の定電流源との間に直列接続される第３のトランジスタであって、前記第１又は第２のトランジスタのうち一方のトランジスタと同様の電気特性を有するとともに、前記一方のトランジスタの制御端子に印加されるハイレベルの電圧と略同じ電圧が印加される制御端子を有する第３のトランジスタと、
   前記第２のＭＯＳ型トランジスタの制御端子と前記第３のトランジスタの前記第２の定電流源側の電流端子との間に設けられ、前記第２の定電流源の電流が前記第３のトランジスタを介して前記第２のＭＯＳ型トランジスタに流すことにより前記共通ゲート配線の電圧を制御する第１の制御回路と
   を備えることを特徴とする請求項１又は２に記載の論理回路。
4. 前記第２の定電流源は、
   前記第１の導電型とは異なる第２の導電型の一対の第３及び第４のＭＯＳ型トランジスタであって、前記第３及び第４のＭＯＳ型トランジスタのソース又はドレイン端子同士が前記第１の電源電圧とは異なる第２の電源に共通接続されるとともにゲート端子同士が共通接続される第３及び第４のＭＯＳ型トランジスタを有し、前記第３のＭＯＳ型トランジスタがそのドレイン又はソース端子において前記第３のトランジスタと直列接続し、かつ、前記ゲート端子が前記第４のＭＯＳ型トランジスタのソース端子と接続されているカレントミラー回路と、
   前記第４のＭＯＳ型トランジスタと、そのドレイン又はソース端子側において直列接続される第３の定電流源と
   を含むことを特徴とする請求項３に記載の論理回路。
5. 前記第１の制御回路は、一方の電流端子が前記第２の電源側に接続され、制御端子が前記第３のトランジスタの前記第２の定電流源側の電流端子に接続され、他方の電流端子が前記共通ゲート配線に接続される第４のトランジスタを含むことを特徴とする
   請求項４に記載の論理回路。
6. 前記第４のトランジスタはバイポーラトランジスタであり、
   前記基準電圧発生回路は、
   さらに、前記共通ゲート端子に接続され、前記制御回路とともに前記共通ゲート配線から分岐する分圧抵抗を形成する第１の抵抗手段を有することを特徴とする請求項５に記載の論理回路。
7. 前記第４のトランジスタはＭＯＳ型トランジスタであることを特徴とする請求項５に記載の論理回路。
8. 前記カレントスイッチを構成する一対のトランジスタのそれぞれと前記第１の定電流源との間にそれぞれ直列接続された第２及び第３の抵抗手段と、
   前記一対のトランジスタと前記第２及び第３の抵抗手段とのそれぞれを接続する配線と、該配線間に設けられたキャパシタと
   を有する請求項１又は２に記載の論理回路。
9. さらに、前記配線と前記キャパシタとの間にそれぞれ設けられた第１及び第２のスイッチであって、制御信号に基づいて開閉する第１及び第２のスイッチを有することを特徴とする請求項８に記載の論理回路。
10. 第１のトランジスタ対を含む第１のカレントスイッチと、第２のトランジスタ対を含む第２のカレントスイッチと、前記第１及び第２のカレントスイッチに対してそれぞれ直列に接続された第１導電型の第１及び第２のＭＯＳ型トランジスタを含む第１及び第２の定電流源と、前記第１のカレントスイッチと前記第２のカレントスイッチとのそれぞれの共通ノードに接続されクロック信号を印加する第１及び第２のクロック端子とを含み、データ取り込みとデータ保持とに関する前記第１のカレントスイッチと前記第２のカレントスイッチとの動作を切換る切換手段と、を含み第１の電源により動作するフリップフロップ回路と、
    前記第１及び第２のＭＯＳ型トランジスタと共通の共通ゲート配線に印加される制御電圧により動作する第１導電型の第３のＭＯＳ型トランジスタと、該第３のＭＯＳ型トランジスタと直列接続される第２の定電流源と、前記第３のＭＯＳ型トランジスタに流れるドレイン電流が前記第３の定電流源に流れる一定電流と略同じになる方向に前記制御電圧を調整する制御電圧調整手段と、を有する基準電圧発生回路と
    を有する論理回路。
11. 第１導電型の第１のＭＯＳ型トランジスタを含む第１の定電流源を有するフリップフロップ回路と、
    前記第１のＭＯＳ型トランジスタと共通の共通ゲート配線に印加される制御電圧により動作する第１導電型の第２のＭＯＳ型トランジスタと、該第２のＭＯＳ型トランジスタと直列接続される第２の定電流源と、前記第２のＭＯＳ型トランジスタに流れるドレイン電流が前記第２の定電流源に流れる一定電流と略同じになる方向に前記制御電圧を調整する制御電圧調整手段と、を有する基準電圧発生回路と
    を有する論理回路。
12. 第１のトランジスタと第２のトランジスタとのトランジスタ対を含む少なくとも１つのカレントスイッチと、該カレントスイッチのそれぞれに直列接続された第１導電型の第１のＭＯＳ型トランジスタを含む定電流源と、を有し、第１の電源電圧で動作する論理回路部と、
    第２の電源電圧で動作する基準電圧発生回路であって、第１導電型の第２のＭＯＳトランジスタと、基準電流源と、を有し、該基準電流源に流れる基準電流と前記第２のＭＯＳトランジスタのドレイン電流を略等しくする制御を行う第１の制御手段と、前記第１のＭＯＳ型トランジスタと前記第２のＭＯＳトランジスタとのソース−ドレイン電圧を略等しくする制御を行う第２の制御手段と、前記第１の回路の電源電圧の変動に基づく前記ソース−ドレイン電圧の変動に対して、前記第１及び第２のＭＯＳトランジスタのゲート端子に印加される基準電圧をフィードバック制御する第３の制御手段と、が設けられた基準電圧発生回路部と
    を有する論理回路。
13. 前記１つのカレントスイッチは、キャリアを受け入れる側の第１の電流端子同士とキャリアを注入する側の第２の電流端子同士とが共通に接続されるとともに前記第２の電流端子が前記定電流源に接続される第１及び第２のトランジスタを含み、
    前記第１の制御手段は、前記第１及び第２のトランジスタの制御端子同士と前記第２の電源電圧を供給する電源電圧端子と接続されキャリアを受け入れる側の第１の電流端子同士とがそれぞれ共通に接続され、キャリアを注入する側の第２の電流端子がそれぞれ前記基準電流源の一端と前記第２のＭＯＳトランジスタのドレインと接続されている第１導電型と異なる導電型を有する第２導電型の第３のトランジスタ及び第４のトランジスタを含むカレントミラーを含み、
    前記第２の制御手段は、前記第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタのいずれかのゲート端子に印加されるハイレベルに相当する制御電圧と略等しい電圧がゲート端子に印加される前記第１又は第２のトランジスタのレプリカトランジスタであって、その２つの電流端子が前記第４のトランジスタと前記第２のＭＯＳトランジスタとそれぞれ接続された第５のトランジスタと、前記第２のＭＯＳトランジスタと前記第５のトランジスタとを共通接続する共通接続線と、を有するダミー回路構成を含み、
    前記第３の制御手段は、前記第４のトランジスタと、前記第５のトランジスタの電流端子のうち前記第４のトランジスタに接続されている方の電流端子と接続される制御端子を有するとともに、前記電源電圧端子と前記共通接続線とにそれぞれ接続される第１導電型の第６のトランジスタと、を有するフィードバック回路構成を含む
    ことを特徴とする請求項１２に記載の論理回路。

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