KR20070087987A - 저전압 레귤레이티드 캐스코드 회로 및 이를 이용한 시모스아날로그 회로 - Google Patents

저전압 레귤레이티드 캐스코드 회로 및 이를 이용한 시모스아날로그 회로 Download PDF

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Abstract

저전압 레귤레이티드 캐스코드 회로를 개시한다. 본 발명의 회로는 본 발명의 목적을 달성하기 위하여 제1전원단자와 출력단자 사이에 연결된 제1전류원과, 출력단자와 제1노드 사이에 연결된 제1모스 트랜지스터와, 게이트에 바이어스 전압이 인가되고 제1노드와 제2전원단자 사이에 연결된 제2모스 트랜지스터와, 제1전원단자와 상기 제1모스 트랜지스터의 게이트 사이에 연결된 제3모스 트랜지스터와, 제1모스 트랜지스터의 게이트와 제2전원전압 사이에 연결된 제2전류원을 포함한다. 따라서, 1V 이하의 저전압에서도 높은 출력저항과 넓은 전압 스윙폭을 유지하면서도 안정된 동작특성을 유지할 수 있다.

Description

저전압 레귤레이티드 캐스코드 회로 및 이를 이용한 시모스 아날로그 회로{Low Voltage Regulated Cascade Circuits and CMOS Analog Circuits}
도 1은 종래의 노말 캐스코드 회로를 나타낸 회로도.
도 2는 종래의 레귤레이티드 캐스코드 회로를 나타낸 회로도.
도 3은 본 발명에 의한 저전압 레귤레이티드 캐스코드 회로의 일실시예를 나타낸 회로도.
도 4는 본 발명에 의한 저전압 레귤레이티드 캐스코드 회로의 다른 실시예를 나타낸 회로도.
도 5는 본 발명에 의한 저전압 레귤레이티드 캐스코드 회로를 이용한 전류미러의 회로도.
도 7은 본 발명과 종래의 캐스코드 구조를 비교하여 시뮬레이션 진행한 결과를 나타낸다.
본 발명은 저전압 시모스 아날로그 회로에 관한 것으로 특히 1V 이하의 동작전압에서도 안정된 동작특성을 유지할 수 있는 저전압 레귤레이티드 캐스코드 회로 에 관한 것이다.
최근에 모바일 환경에서 이동성과 휴대성을 만족하기 위하여 전기전자 제품의 경박단소가 급속히 진행되면서 시스템 온 칩화 빠르게 진행되고 있다.
다기능화와 대용량의 저장능력의 요구에 의해 반도체 집적회로의 집적도가 증가되고 배터리 소모를 줄이기 위하여 저전력 회로의 필요성이 증가하면서 동작전압의 지속적인 스케일 다운으로 거의 모든 회로에 대해서 1V 이하의 동작이 요구되어 지고 있다.
하지만 아날로그 회로의 경우 분해능(resolution) 및 회로구현의 한계로 아직도 디지털 회로 대비 높은 전압을 요구하고 있어 원칩화 소형화, 저전력화의 추세에 큰 문제점으로 대두되고 있다.
현재 이를 해결하기 위해 많은 회사와 연구소에서 지속적으로 연구한 결과 많은 부분에 대해 문제를 해결하고 있어 저전압 레퍼런스나 레일 투 레일 입출력회로의 구현은 활용 가능한 단계에 이르고 있지만 높은 출력저항과 넓은 스윙 폭을 확보하기 위한 연구는 큰 진전을 보이지 못하고 있다.
그 이유는 게이트 산화막의 두께와 채널 길이의 스케일 다운으로 인한 게이트 누설전류와 채널 길이 변동의 증가로 원하는 게인을 확보하기 힘들다. 또한 낮은 동작전압에서는 캐스코드 구조의 회로에서 충분한 출력 스윙 폭이 확보되지 않기 때문이다.
이를 해결하기 위한 약 인버젼(weak inversion)영역의 트랜지스터를 이용한 레귤레이티드 캐스코드 방식이 제안되어 졌으나 동작의 안정성 문제로 크게 활용되 지 못하고 있는 실정이다.
본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 따라서 레귤레이티드캐스코드의 게인 부스팅 특성은 그대로 유지하면서 모든 트랜지스터가 강 인버젼 영역에서 동작하도록 하여 트랜지스터의 안정성을 확보하면서도 넓은 스윙 폭과 큰 출력저항을 유지할 수 있는 새로운 구조의 저전압 레귤레이티드 캐스코드 회로를 제공하는 데 있다.
본 발명의 다른 목적은 저전압 레귤레이티드 캐스코드 회로를 이용한 저전압 시모스 아날로그 회로를 제공하는 데 있다.
본 발명의 목적을 달성하기 위하여 본 발명의 회로는 출력단자와 제1노드 사이에 연결된 제1모스 트랜지스터와, 게이트에 바이어스 전압이 인가되고 제1노드와 제2전원단자 사이에 연결된 제2모스 트랜지스터와, 제1전원단자와 상기 제1모스 트랜지스터의 게이트 사이에 연결된 제3모스 트랜지스터와, 제1모스 트랜지스터의 게이트와 제2전원전압 사이에 연결된 제2전류원을 구비한 것을 특징으로 한다.
여기서, 제1전원단자에 인가되는 전원전압(고전원전압 VDD)이 제2전원단자에 인가되는 전원전압(저전원전압 VSS)보다 높고, 제1 및 제2모스 트랜지스터의 전도형은 N형이고 제3모스 트랜지스터의 전도형은 P형으로 구성할 수 있다.
또한, 제1전원단자에 인가되는 전원전압(저전원전압 VSS)이 제2전원단자에 인가되는 전원전압(고전원전압 VDD)보다 낮고, 제1 및 제2모스 트랜지스터의 전도 형은 P형이고 상기 제3모스 트랜지스터의 전도형은 N형으로 구성할 수도 있다.
본 발명에서 제3모스 트랜지스터의 문턱전압은 제1 및 제2모스 트랜지스터의 문턱전압보다 높아서 강 인버젼 영역에서 안전하게 동작 될 수 있으므로 약 인버젼 영역에서 동작하는 경우에 비해 보다 안정된 동작이 가능하다.
따라서, 본 발명에서는 제1전원단자에 인가되는 전원전압(VDD 또는 VSS)과 제2전원단자에 인가되는 전원전압(VSS 또는 VDD)의 전위차를 1V이하로 낮출 수 있으면서도 안정된 동작이 가능하게 된다.
또한, 본 발명에서 제3모스트랜지스터는 높은 문턱전압을 유지하기 위하여 바디 바이어스될 수도 있다.
본 발명의 저전압 레귤레이티드 캐스코드 회로를 이용한 CMOS 전류미러는 제1전원단자와 제1노드 사이에 연결된 제1전류원과, 제1노드와 제2전원단자 사이에 연결되고, 상기 제1노드전압이 바이어스 전압으로 피드백되게 연결된 제1 저전압 레귤레이티드 캐스코드부와, 제1전류원의 전류를 출력노드에 미러링시키기 위하여 출력노드와 상기 제2전원단자 사이에 연결되고, 제1노드전압이 바이어스 전압으로 연결된 제2 저전압 레귤레이티드 캐스코드부를 포함한다.
또한 본 발명에 의한 저전압 레귤레이티드 캐스코드 회로를 이용한 하이 게인 증폭기의 출력단은 제1전원단자와 출력노드 사이에 연결된 제1저전압 레귤레이티드 캐스코드 풀업부와, 출력노드와 제2전원단자 사이에 연결된 제2저전압 레귤레이티드 캐스코드 풀다운부를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설 명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.
도 1은 종래의 캐스코드 회로를 나타내고 도 2는 종래의 레귤레이티드 캐스코드 회로를 나타낸다.
도 1의 회로는 출력전압(Vo)의 전압 변화에 대해 전류 변화가 최소가 될 수 있도록 하기 위해 트랜지스터(MN1, MN2)의 스택구조로 연결하여 출력측에서 바라보는 출력 저항을 극대화 시켰다. 하지만 반도체 공정의 스케일 다운으로 채널 길이 변조 특성이 열화되어 캐스코드 구조만으로는 충분한 출력저항을 얻지 못하여 이를 더욱 개선하고자 도 2와 같이 X node의 전압을 트랜지스터(MN3)의 바이어스전원으로 이용하여 도 1의 캐스코드 구조 대비 수십 배 가량의 출력저항의 증가를 확보 할 수 있었다.
그러나, 레귤레이티드 캐스코드 구조는 기존 캐스코드 구조 대비 2배의 문턱전압(2Vth)만큼 출력전압의 스윙 폭의 추가 손실을 가져와 1V 이하의 저 전압 동작에는 적합하지 않는 것으로 확인되었다.
이를 보완하기 위해 방법으로 트랜지스터(MN3)의 동작을 약 인버젼(weak inversion)영역에서 이루어지도록 하여 출력 전압 스윙 폭의 손실을 최소화 하고자 하였다. 하지만 이 경우에는 출력전압 스윙 폭의 손실은 개선할 수 있지만 회로 동작의 불안정성과 온도에 대한 불안정이 증가하여 실제 회로에서는 활용이 어려운 상황이다.
도 3은 본 발명에 의한 저전압 캐스코드 회로의 일실시예를 나타낸다.
도 3을 참조하면, 본 발명의 회로에서는 레귤레이티드 회로의 엔모스 트랜지스터(MN3)를 피모스 트랜지스터(MP1)으로 대체하여 회로의 면적증가 없이 도 2의 레귤레이티드 캐스코드 구조의 출력저항 특성은 유지하면서 출력전압 스윙 폭은 도 1의 캐스코드 구조와 동일한 특성을 가질 수 있다.
전원전압(VDD)과 출력노드(No) 사이에는 전류원(CS1)이 연결되고, 출력노드(No)와 제1노드(N1) 사이에는 엔모스 트랜지스터(NM2)가 연결되고, 제1노드(N1)와 접지전압(VSS) 사이에는 엔모스 트랜지스터(NM1)가 연결되어 종래의 노말 캐스코드 구조를 이룬다. 전원전압(VDD)과 제2노드(N2) 사이에는 피모스 트랜지스터(PM1)이 연결되고 제2노드(N2)와 접지전압(VSS) 사이에는 전류원(CS2)을 연결한다. 제2노드(N2)는 엔모스 트랜지스터(NM2)의 게이트에 연결된다.
피모스 트랜지스터(PM1)는 엔모스 트랜지스터(NM1, NM2)의 문턱전압(Vthn1, Vthn2) 보다 높은 문턱전압(Vthp)을 가진 디플리션(depletion) 타입 트랜지스터로 구성한다.
이 경우 제1노드(N1)의 전압은 레귤레이션을 위한 피모스 트랜지스터를 동작시키기에 충분히 낮은 전압이므로 별도의 출력전압 스윙 폭의 손실없이 인버젼 영역에서 동작할 수 있고 종래의 레귤레이티드 캐스코드 구조와 동일한 큰 값의 출력저항을 가져갈 수 있다.
이 때 레귤레이션을 위한 피모스트랜지스터(PM1)의 문턱전압(Vthp)가 충분히 큰 값을 가지지 않으면 피모스 트랜지스터의 동작점이 선형영역으로 이동하거나 엔모스 트랜지스터(NM2)가 컷오프(cutoff)영역으로 이동하게 되어 동작특성의 열화가 발생할 수 있다. 이 경우 피모스 트랜지스터(PM1)의 바디 바이어스를 일정 수준으로 가하여 Vthp가 충분히 큰 값을 가지게 회로를 구성하여야 한다.
상기의 조건을 만족하게 되면 엔모스 트랜지스터(NM1)의 오버 드라이브 전압(over-drive voltage)이 제1노드(N1)에 걸리게 되고 제1노드(N1)의 전압에 의해 피모스 트랜지스터(MP1)가 동작하게 되며 VN1와 Vthp값의 차가 제2노드(N2)에 걸리게 되고 제2노드의 전압(VN2)는 엔모스 트랜지스터(NM2)의 게이트 전압으로 인가되어 엔모스 트랜지스터를 구동하게 된다.
즉 엔모스 트랜지스터(NM1, NM2)의 over-drive voltage가 결정되면 그 값을 바탕으로 피모스 트랜지스터(PM1)의 필요한 Vthp값과 over-drive voltage값을 결정할 수 있게 된다.
이렇게 회로를 구성함으로써 출력노드(No)에서 바라본 엔모스 트랜지스터(NM1, NM2)의 저항을 노말 캐시코드 구조 대비 수십 배 증가시킬 수 있게 된다.
도 4는 본 발명에 의한 저전압 캐스코드 회로의 다른 실시예를 나타낸다.
도 4를 참조하면, 본 발명의 다른 실시예의 회로에서는 접지전압(VSS)과 출력노드(No) 사이에는 전류원(CS3)이 연결되고, 출력노드(No)와 제3노드(N3) 사이에는 피모스 트랜지스터(PM2)가 연결되고, 제3노드(N3)와 접지전압(VDD) 사이에는 피모스 트랜지스터(PM3)가 연결된다. 접지전압(VSS)과 제4노드(N4) 사이에는 엔모스 트랜지스터(NM3)가 연결되고 제4노드(N4)와 전원전압(VDD) 사이에는 전류원(CS4)을 연결한다. 제4노드(N4)는 피모스 트랜지스터(PM2)의 게이트에 연결된다.
다른 실시예는 일 실시예와 비교하여 엔모스 트랜지스터는 피모스 트랜지스 터로 교체되고 피모스 트랜지스터는 엔모스 트랜지스터로 교체된 구조를 가진다.
도 5는 본 발명에 의한 저전압 레귤레이티드 캐스코드 회로를 이용한 전류미러를 나타낸다.
도 5를 참조하면, 저전압 전류미러는 전원전압(VDD)과 노드(N3) 사이에 연결된 전류원(CS3)과, 노드(N3)와 접지전압(VSS) 사이에 연결되고, 노드전압(VN3)이 바이어스 전압으로 피드백되게 연결된 제1 저전압 레귤레이티드 캐스코드부(LRC1)와, 전류원(CS3)의 전류를 출력노드(No)에 미러링시키기 위하여 출력노드(No)와 접지전압(VSS) 사이에 연결되고, 노드전압(VN3)이 바이어스 전압으로 연결된 저전압 레귤레이티드 캐스코드부(LRC2)를 포함한다.
저전압 레귤레이티드 캐스코드부(LRC2)는 출력노드(No)와 제1노드(N1) 사이에는 엔모스 트랜지스터(NM2)가 연결되고, 제1노드(N1)와 접지전압(VSS) 사이에는 엔모스 트랜지스터(NM1)가 연결된다. 전원전압(VDD)과 제2노드(N2) 사이에는 피모스 트랜지스터(PM1)가 연결되고 제2노드(N2)와 접지전압(VSS) 사이에는 전류원(CS2)을 연결한다. 제2노드(N2)는 엔모스 트랜지스터(NM2)의 게이트에 연결된다. 엔모스 트랜지스터(NM1)의 게이트에는 노드전압(VN3)이 인가된다.
저전압 레귤레이티드 캐스코드부(LRC1)는 노드(N3)와 노드(N5) 사이에는 엔모스 트랜지스터(NM4)가 연결되고, 노드(N5)와 접지전압(VSS) 사이에는 엔모스 트랜지스터(NM3)가 연결된다. 전원전압(VDD)과 노드(N4) 사이에는 피모스 트랜지스터(PM2)가 연결되고 노드(N4)와 접지전압(VSS) 사이에는 전류원(CS4)을 연결한다. 노드(N4)는 엔모스 트랜지스터(NM4)의 게이트에 연결된다. 엔모스 트랜지스터(NM3)의 게이트에는 노드전압(VN3)이 인가된다.
이렇게 전류미러회로를 구성함으로써 출력노드(No)에서 바라본 엔모스 트랜지스터(NM1, NM2)의 저항을 노말 캐시코드 구조 대비 수십 배 증가시킬 수 있게 된다.
도 6은 본 발명에 의한 저전압 레귤레이티드 캐스코드 회로를 이용한 증폭기의 출력단을 나타낸다. 증폭기 출력단은 풀업부(PU)와 풀다운부(PD)로 구성된다. 풀다운부(PD)는 출력노드(No)와 제1노드(N1) 사이에는 엔모스 트랜지스터(NM2)가 연결되고, 제1노드(N1)와 접지전압(VSS) 사이에는 엔모스 트랜지스터(NM1)가 연결된다. 전원전압(VDD)과 제2노드(N2) 사이에는 피모스 트랜지스터(PM1)가 연결되고 제2노드(N2)와 접지전압(VSS) 사이에는 전류원(CS2)을 연결한다. 제2노드(N2)는 엔모스 트랜지스터(NM2)의 게이트에 연결된다. 풀업부(PU)는 출력노드(No)와 제3노드(N3) 사이에는 피모스 트랜지스터(PM2)가 연결되고, 제3노드(N3)와 접지전압(VDD) 사이에는 피모스 트랜지스터(PM3)가 연결된다. 접지전압(VSS)과 제4노드(N4) 사이에는 엔모스 트랜지스터(NM3)가 연결되고 제4노드(N4)와 전원전압(VDD) 사이에는 전류원(CS4)을 연결한다. 제4노드(N4)는 피모스 트랜지스터(PM2)의 게이트에 연결된다. 피모스 트랜지스터(PM3)의 게이트에는 바이어스 전압(Vb1)이 인가되고 엔모스 트랜지스터(NM1)의 게이트에는 입력신호(Vin)가 인가된다.
그러므로, 큰 출력저항을 유지하여 높은 게인을 획득할 수 있고 넓은 출력전압 스윙 폭을 유지할 수 있으며 회로 동작을 안정되게 유지할 수 있다.
도 7은 본 발명과 종래의 캐스코드 구조를 비교하여 시뮬레이션 진행한 결과 를 나타낸다. 시뮬레이션 진행한 결과 15dB가량 개선됨을 확인하였고 최적화를 진행한다면 20dB이상도 개선 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 레귤레이션 트랜지스터를 디플리션 타입의 PMOS 트랜지스터를 사용하고 엔모스 트랜지스터들의 문턱전압보다 높은 문턱전압을 유지하도록 함으로써 1V 이하의 동작전압에서도 큰 출력저항과 넓은 줄력전압 스윙 폭을 유지하면서도 동작특성이 안정된다.

Claims (8)

  1. 출력단자와 제1노드 사이에 연결되고 제1전도형의 제1모스 트랜지스터;
    게이트에 바이어스 전압이 인가되고 상기 제1노드와 제2전원단자 사이에 연결된 제1전도형의 제2모스 트랜지스터;
    상기 제1전원단자와 상기 제1모스 트랜지스터의 게이트 사이에 연결되고 상기 제1전도형과는 다른 제2전도형을 가진 제3모스 트랜지스터; 및
    상기 제1모스 트랜지스터의 게이트와 상기 제2전원전압 사이에 연결된 제1전류원을 구비한 것을 특징으로 하는 저전압 레귤레이티드 캐스코드 회로.
  2. 제1항에 있어서, 상기 제1전원단자에 인가되는 전원전압이 상기 제2전원단자에 인가되는 전원전압보다 높고,
    상기 제1 및 제2모스 트랜지스터의 제1전도형은 N형이고 상기 제3모스 트랜지스터의 제2전도형은 P형인 것을 특징으로 하는 저전압 레귤레이티드 캐스코드 회로.
  3. 제1항에 있어서, 상기 제1전원단자에 인가되는 전원전압이 상기 제2전원단자에 인가되는 전원전압보다 낮고,
    상기 제1 및 제2모스 트랜지스터의 제1전도형은 P형이고 상기 제3모스 트랜지스터의 제2전도형은 N형인 것을 특징으로 하는 저전압 레귤레이티드 캐스코드 회 로.
  4. 제1항 및 제3항 중 어느 한 항에 있어서, 상기 제3모스 트랜지스터의 문턱전압이 상기 제1 및 제2모스 트랜지스터의 문턱전압보다 높은 것을 특징으로 하는 저전압 레귤레이티드 캐스코드 회로.
  5. 제4항에 있어서, 상기 제1전원단자에 인가되는 전원전압과 상기 제2전원단자에 인가되는 전원전압의 전위차는 1V이하인 것을 특징으로 하는 저전압 레귤레이티드 캐스코드 회로.
  6. 제4항에 있어서, 상기 제3모스트랜지스터는 높은 문턱전압을 유지하기 위하여 바디 바이어스된 것을 특징으로 하는 저전압 레귤레이티드 캐스코드 회로.
  7. 제1전원단자와 제1노드 사이에 연결된 제1전류원;
    상기 제1노드와 제2전원단자 사이에 연결되고, 상기 제1노드전압이 바이어스 전압으로 피드백되게 연결된 제1 저전압 레귤레이티드 캐스코드부; 및
    상기 제1전류원의 전류를 출력노드에 미러링시키기 위하여 상기 출력노드와 상기 제2전원단자 사이에 연결되고, 상기 제1노드전압이 바이어스 전압으로 연결된 제2 저전압 레귤레이티드 캐스코드부를 구비한 것을 특징으로 하는 시모스 아날로그 회로.
  8. 제1전원단자와 출력노드 사이에 연결되고 바이어스 전압이 인가되는 제1저전압 레귤레이티드 캐스코드 풀업부; 및
    상기 출력노드와 제2전원단자 사이에 연결되고 입력전압이 인가되는 제2저전압 레귤레이티드 캐스코드 풀다운부를 구비한 것을 특징으로 하는 시모스 아날로그 회로.
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