KR101766586B1 - 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기 - Google Patents

콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기 Download PDF

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이화여자대학교 산학협력단
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Abstract

본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류 소스는 제1 도전형 MOS 트랜지스터의 모디파이드 캐스코드(modified cascode) 회로 및 모디파이드 캐스코드 회로와 연결된 제2 도전형 MOS 트랜지스터의 전류 미러 회로를 포함하며, 모디파이드 캐스코드 회로는, 게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와, 게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 제1 트랜지스터 및 제2 트랜지스터의 게이트 전극이 제4 트랜지스터의 드레인 전극에 연결되며, 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공된다.

Description

콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기{constant Trans-conductance Current Source and Operational Amplifier using the Same}
본 발명은 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기에 관한 것이다.
초고집적회로(VLSI) 시스템의 급격한 발전과 더불어 집적회로 내의 공급 전원 전압은 점점 감소하는 추세이다. 이에 따라 저전압에서 동작하는 아날로그 및 디지털 집적회로에 대한 연구가 활발히 진행되고 있다. 특히, CMOS 연산증폭기(OP-AMP)는 기본적인 아날로그 회로로서, 혼합신호 초고집적회로 시스템 내의 매우 중요한 구성요소 중 하나로, 전류 소스 스테이지와 증폭 스테이지의 두 단을 연결한 CMOS OP-AMP회로를 많이 사용된다.
직류 전류를 공급하는 전류 소스 회로의 경우, 간단한 전류 미러(current mirror)로 설계하는데, 채널 길이 변조 효과(channel-length modulation effect)에 의한 직류 전류 변화를 막기 위하여 캐스코드 전류 미러(cascode current mirror)를 이용하여 안정적인 전류소스 회로를 설계한다.
미국 특허 공보 US 7,358,795호 미국 특허 공보 US 6,762,646호 한국 공개특허공보 제20007-0076274호
캐스코드 회로는 공급 전원 전압과 기준 전압과의 차이인 헤드룸(headroom)이 커야 원활하게 동작하므로, 집적회로 내의 공급 전원 전압은 점점 감소하는 요즈음의 초고집적회로(VLSI) 시스템에 사용하는 것은 무리가 있다. 본 실시예는 종래 기술에 비하여 낮은 전압 헤드룸에도 불구하고 원활하게 동작하는 의한 콘스탄트 트랜스 컨덕턴스 전류 소스를 제공하는 것이 해결하고자 하는 기술적 과제 중 하나이다.
본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류 소스는 제1 도전형 MOS 트랜지스터의 모디파이드 캐스코드(modified cascode) 회로 및 모디파이드 캐스코드 회로와 연결된 제2 도전형 MOS 트랜지스터의 전류 미러 회로를 포함하며, 모디파이드 캐스코드 회로는, 게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와, 게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 제1 트랜지스터 및 제2 트랜지스터의 게이트 전극이 제4 트랜지스터의 드레인 전극에 연결되며, 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공된다.
본 실시예에 의한 연산 증폭기는 NMOS 모디파이드 캐스코드(modified cascode) 회로 및 PMOS 전류미러 회로를 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스 및 차동 연산 증폭기를 포함하는 연산 증폭기로, 차동 연산 증폭기는 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전압을 제공받아 전류를 미러링한다.
본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원 및 이를 포함하는 연산 증폭기에 의하면 낮은 구동 전압에도 원활하게 동작한다는 장점이 제공된다.
도 1은 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(constant trans-conductance current source) 회로의 개요를 도시한 회로도이다.
도 2는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)과 차동 증폭 스테이지(2)를 포함하는 2 스테이지 연산 증폭기의 개요를 도시한 회로도이다.
도 3(a)는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기의 연산 증폭기의 레이아웃을 도시한 도면이고, 도 3(b)는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기의 레이아웃을 도시한 도면이다.
도 4는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기와 본 실시예에 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기에서, 전원전압을 1.0 V에서 1.5 V까지 변화시킬 때 전압이득의 시뮬레이션 결과를 도시한 도면이다.
도 5는 2 스테이지 연산 증폭기의 전원전압을 1.2 V로 일정하게 유지하고, 온도를 -40 ~ 120℃로 변화시킬 때 발생하는 전압 이득 변화 시뮬레이션 결과를 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "상부에" 또는 "위에"있다고 언급된 때에는, 그 다른 구성요소의 바로 위에 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "접촉하여" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "개재하여"와 "바로 ~개재하여", "~사이에"와 "바로 ~ 사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 실시예들을 설명하기 위하여 참조되는 도면은 설명의 편의 및 이해의 용이를 위하여 의도적으로 크기, 높이, 두께 등이 과장되어 표현되어 있으며, 비율에 따라 확대 또는 축소된 것이 아니다. 또한, 도면에 도시된 어느 구성요소는 의도적으로 축소되어 표현하고, 다른 구성요소는 의도적으로 확대되어 표현될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(constant trans-conductance current source) 회로의 개요를 도시한 회로도이다. 도 1을 참조하면, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)은 NMOS 모디파이드 캐스코드(modified cascode) 회로(100)와, 상기 NMOS 모디파이드 캐스코드 회로(100)와 연결된 PMOS 전류미러 회로(200)를 포함한다.
NMOS 모디파이드 캐스코드 회로(100)는 게이트 전극이 서로 연결된 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 및 게이트 전극이 서로 연결된 제3 트랜지스터(Q3), 제4 트랜지스터(Q4)를 포함하며, 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 와 제3 트랜지스터(Q3), 제2 트랜지스터(Q4)가 캐스코드(cascode)로 연결된다.
종래의 캐스코드 회로는 게이트 전극이 서로 연결된 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)에서, 게이트 전극은 어느 한 트랜지스터의 드레인 전극에 연결된다. 일 예로, 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)의 게이트 전극은 제2 트랜지스터(Q2)의 드레인 전극에 연결되고, 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 게이트 전극은 제4 트랜지스터(Q4)의 드레인 전극에 연결된다.
그러나, 본 실시예에 의한 NMOS 모디파이드 캐스코드 회로는 서로 전기적으로 연결된 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)의 게이트 전극은 제4 트랜지스터(Q4)의 드레인 전극에 연결되고, 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 게이트 전극에는 다이오드 연결된 제7 트랜지스터(Q7)의 드레인 전압이 바이어스 전압(VBIAS)을 제공한다. 일 실시예로, 바이어스 전압(VBIAS)은 제1 내지 제4 트랜지스터의 과구동 전압(overdrive voltage, Vov)값의 두 배와 제1 내지 제4 트랜지스터의 문턱 전압(threshold voltage, Vt)의 합과 같다.
제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 게이트 전극에는 바이어스 전압(VBIAS)이 제공된다. 바이어스 전압(VBIAS)을 제공하는 제7 트랜지스터(Q7)는 회로 외부로부터 저항(미도시)을 거쳐 전압을 제공받고 바이어스 전압(VBIAS)을 형성한다. 일 예로, 다이오드 결선된 제7 트랜지스터(Q7)의 드레인과 소스를 흐르는 전류와 제4 트랜지스터(Q4)의 드레인과 소스를 흐르는 전류를 동일하게 형성하고, 제7 트랜지스터(Q7)의 채널 폭/길이비(W/L ratio)를 제4 트랜지스터(Q4) 채널 폭/길이비(W/L ratio)의 1/4로 형성하면 바이어스 전압(VBIAS)은 과구동 전압(overdrive voltage, Vov)값의 두 배와 제1 내지 제4 트랜지스터의 문턱 전압(threshold voltage, Vt)의 합으로 형성된다.
일 실시예에서, 본 실시예에 의한 NMOS 모디파이드 캐스코드 회로(100)는 제1 트랜지스터의 소스 전극에 연결된 피드백 저항(Rf)를 더 포함한다. 피드백 저항(Rf)은 제1 트랜지스터를 관통하여 흐르는 전류에 변동(fluctuation)이 발생하면 제1 트랜지스터(Q1)의 소스 전극의 전압을 변동시키고, 결과적으로 제1 트랜지스터(Q1)에 제공되는 게이트-소스 전압을 변화시켜 전류를 안정화시키는 네거티브 피드백(negative feedback)의 기능을 수행한다.
제1, 제3 및 제5 트랜지스터들을 관통하여 흐르는 전류값과 제2, 제4 및 제6 트랜지스터를 관통하여 흐르는 전류값은 서로 정합(match)되는 것이 바람직하다. 따라서, 제1 트랜지스터의 채널 길이 대 채널 폭의 비(W/L ratio)와 제2 트랜지스터의 채널 길이 대 채널 폭의 비를 서로 달리하여 전류값을 정합시킬 수 있으며, 나아가 피드백 저항(Rf) 값을 조절하여 전류값을 정합시킬 수 있다. 일 예로, 제2 트랜지스터의 채널 폭/길이비(W/L ratio)를 제1 트랜지스터(Q1) 채널 폭/길이비(W/L ratio)의 1/4로 형성하여 전류값을 정합시킬 수 있다.
PMOS 전류미러 회로(200)는 게이트 전극이 서로 연결된 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)를 포함하며, 게이트 전극은 제5 트랜지스터(Q5)의 드레인 전극에 연결된다. 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)의 게이트 전극에는 출력 전압(Vb)이 형성된다.
본 실시예의 콘스탄트 트랜스 컨덕턴스 전류원(1)은 회로의 형성 공정, 전압 및 온도에 따른 PVT 편차에도 불구하고 일정한 전달 컨덕턴스를 가지며, 그에 따라 상기한 PVT 편차에도 불구하고 일정한 출력 전압(Vb)을 제공한다.
도 1을 참조하여 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)의 동작을 설명한다. 바이어스 전압(VBIAS)을 수학식으로 표현하면 아래의 수학식 1과 같다.
Figure 112016061868954-pat00001
(Vov: 과구동 전압(overdrive voltage, Vt: 문턱 전압(threshold voltage, Vgs: 게이트 소스 전압)
① 식에서 과구동 전압(Vov)는 게이트 소스 전압에서 문턱 전압을 뺀 전압값이므로, Vov = Vgs - Vt로 치환가능하며, 이를 정리하면 ② 식과 같다.
Figure 112016061868954-pat00002
Figure 112016061868954-pat00004
제3 트랜지스터(Q3) 드레인 전극 전압(VD3)은 바이어스 전압(VBIAS)에서 문턱전압(Vt)를 뺀 전압이다. 따라서, 제 3 트랜지스터(Q3) 드레인 전극전압(VD3)은 수학식 2에서 정리된 바와 같이 과구동 전압의 2배(2Vov)와 같다.
종래의 콘스탄트 트랜스 컨덕턴스 회로에서 캐스코드된 트랜지스터의 드레인 전압은 2Vov + Vt다. 그러나, 본 실시예에서, 제3 트랜지스터(Q3)가 포화영역(saturation region)에서 동작하는 제3 트랜지스터 드레인 전압(VD3)의 최소값은 2VOV이므로 문턱 전압(Vt)만큼 구동 전압(Vdd) 값을 감소하여도 제1 내지 제4 트랜지스터 모두 포화 영역에서 동작할 수 있다는 장점이 제공된다.
구현예
도 2는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)과 차동 증폭 스테이지(2)를 포함하는 2 스테이지 연산 증폭기의 개요를 도시한 회로도이다. 도 2를 참조하면, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)은 출력 전압(Vb)를 차동 증폭 스테이지(2)에 제공한다. 차동 증폭 스테이지(2)에 포함된 Q10 트랜지스터와 Q11 트랜지스터는 각각 출력 전압(Vb)를 제공받고 Q5의 드레인 소스 사이를 흐르는 전류를 미러링하여 제공한다.
도 3(a)는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기의 연산 증폭기의 레이아웃을 도시한 도면이고, 도 3(b)는 본 실시예에 콘스탄트 트랜스 컨덕턴스 전류원(1)을 이용한 2 스테이지 연산 증폭기의 레이아웃을 도시한 도면이다. 각 구현예는 모두 동일한 0.13-μm CMOS공정을 이용하였고, 각 회로의 코어면적은 모두 0.048 mm2 이다.
도 4는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기와 본 실시예에 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기에서, 전원전압을 1.0 V에서 1.5 V까지 변화시킬 때 전압이득의 시뮬레이션 결과를 도시한다. 종래 기술에 의한 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기는 1.2 V 보다 작은 전원전압에서는 제10 트랜지스터(Q10)가 포화 영역(saturation region)에서 벗어나 회로가 동작하지 않았다(적색선 참조). 그러나, 청색선으로 도시된 본 실시예에 콘스탄트 트랜스 컨덕턴스 전류원(1)을 이용한 2 스테이지 연산 증폭기는 1.0 V에서도 회로가 원활하게 동작하였으며, 종래 기술에 의한 연산 증폭기에 비하여 5~13 dB 높은 전압이득을 가지는 것을 확인할 수 있다.
도 5는 2 스테이지 연산 증폭기의 전원전압을 1.2 V로 일정하게 유지하고, 온도를 -40 ~ 120℃로 변화시킬 때 발생하는 전압 이득 변화 시뮬레이션 결과를 도시한 도면이다. 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기는 전압이득(적색선)이 89.2 dB에서 68.8 dB로 약 23 % 변화하였으나, 본 실시예에 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기는, 전압이득(청색선)이 90 dB에서 77 dB로 약 14.4 % 변화하였다.
위의 구현예에서 확인할 수 있는 바와 같이 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기는 종래 기술이 동작하지 않는 전압 범위에서도 동작하는 것을 확인할 수 있으며, 나아가 온도 변화 시에도 종래 기술에 비하여 전압 이득의 변화가 낮은 것을 확인할 수 있다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
1: 콘스탄트 트랜스 컨덕턴스 전류원 2: 차동 증폭기
100: 모디파이드 캐스코드 회로 200: 콘스탄트 트랜스 컨덕턴스 회로

Claims (15)

  1. 제1 도전형 MOS 트랜지스터의 모디파이드 캐스코드(modified cascode) 회로 및 상기 모디파이드 캐스코드 회로와 연결된 제2 도전형 MOS 트랜지스터의 전류 미러 회로를 포함하며,
    상기 모디파이드 캐스코드 회로는,
    게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와,
    게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 상기 제1 트랜지스터 및 제2 트랜지스터의 상기 게이트 전극이 상기 제4 트랜지스터의 드레인 전극에 연결되며,
    상기 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공되는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  2. 제1항에 있어서,
    상기 바이어스 전압은 상기 제1 트랜지스터 내지 제4 트랜지스터의 과구동 전압(Vov)의 두 배에 상응하는 전압값과 제1 트랜지스터 내지 제4 트랜지스터의 문턱 전압(threshold voltage)값이 합산된 전압값을 가지는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  3. 제1항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전류를 제어하도록 모디파이드 캐스코드(modified cascode) 회로와 기준 전위 사이에 형성된 피드백 저항을 더 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  4. 제3항에 있어서,
    상기 피드백 저항은 상기 제1 트랜지스터의 소스 전극에 연결되며,
    상기 제1 트랜지스터의 사이즈는 상기 제2 트랜지스터의 사이즈와 서로 다른 콘스탄트 트랜스 컨덕턴스 전류 소스.
  5. 제1항에 있어서,
    상기 전류 미러 회로는,
    게이트 전극이 서로 연결된 제5 트랜지스터와 제6 트랜지스터를 포함하며,
    상기 제5 트랜지스터와 상기 제6 트랜지스터의 상기 게이트 전극은 상기 모디파이드 캐스코드 회로에 연결된 콘스탄트 트랜스 컨덕턴스 전류 소스.
  6. 제5항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는 상기 제5 트랜지스터와 상기 제6 트랜지스터가 연결된 게이트 전극으로 전압을 출력하며,
    외부 회로에 상기 전압을 제공하여 미러링된 전류를 제공하는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  7. 제1항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는
    상기 바이어스 전압을 제공하는 제7 트랜지스터를 더 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  8. 모디파이드 캐스코드(modified cascode) 회로 및 상기 모디파이드 캐스코드 회로와 연결된 전류 미러 회로를 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스 및
    차동 연산 증폭기를 포함하는 연산 증폭기로, 상기 차동 연산 증폭기는 상기 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전압을 제공받아 전류를 미러링며,
    상기 모디파이드 캐스코드 회로는,
    게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와,
    게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 상기 제1 트랜지스터 및 제2 트랜지스터의 상기 게이트 전극이 상기 제4 트랜지스터의 드레인 전극에 연결되며,
    상기 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공되는 연산 증폭기.
  9. 삭제
  10. 제8항에 있어서,
    상기 바이어스 전압은 상기 제1 트랜지스터 내지 제4 트랜지스터의 과구동 전압(Vov)의 두 배에 상응하는 전압값과 제1 트랜지스터 내지 제4 트랜지스터의 문턱 전압(threshold voltage)값이 합산된 전압값을 가지는 연산 증폭기.
  11. 제8항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전류를 제어하도록 모디파이드 캐스코드(modified cascode) 회로와 기준 전위 사이에 형성된 피드백 저항을 더 포함하는 연산 증폭기.
  12. 제11항에 있어서,
    상기 피드백 저항은 상기 제1 트랜지스터의 소스 전극에 연결되며,
    상기 제1 트랜지스터의 사이즈는 상기 제2 트랜지스터의 사이즈와 서로 다른 연산 증폭기.
  13. 제8항에 있어서,
    상기 전류 미러 회로는,
    게이트 전극이 서로 연결된 제5 트랜지스터와 제6 트랜지스터를 포함하며,
    상기 제5 트랜지스터와 상기 제6 트랜지스터의 게이트 전극은 상기 모디파이드 캐스코드 회로에 연결된 연산 증폭기.
  14. 제13항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는 상기 제5 트랜지스터와 상기 제6 트랜지스터가 연결된 게이트 전극으로 전압을 출력하며,
    외부 회로에 상기 전압을 제공하여 미러링된 전류를 제공하는 연산 증폭기.
  15. 제8항에 있어서,
    상기 연산 증폭기는,
    상기 바이어스 전압을 제공하는 제7 트랜지스터를 더 포함하는 연산 증폭기.

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