KR101773720B1 - 트랜스임피던스 증폭기 - Google Patents

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KR101773720B1
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mirror circuit
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박성민
하영
김다영
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이화여자대학교 산학협력단
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Abstract

본 실시예에 의한 트랜스임피던스 증폭기는: 제1 도전형 모디파이드 캐스코드 전류 싱크(modified cascode current sink) 회로와, 상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 캐스코드되어 연결된 제2 도전형 전류 미러 회로 및 상기 제2 도전형 전류 미러 회로로부터 전류를 미러링하여 전압을 출력하는 공통 소스 증폭기를 포함하며, 상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 상기 제2 도전형 전류 미러 회로가 연결된 노드로 입력 전류가 제공된다.

Description

트랜스임피던스 증폭기{Transimpedance Amplifier}
본 발명은 트랜스임피던스 증폭기에 관한 것이다.
종래의 트랜스임피던스 증폭기 회로는 전류 미러와, 전류 미러와 연결된 부하저항을 포함하는 입력 스테이지를 가진다. 전류 입력은 전류 미러의 다이오드 결선된 트랜지스터와 부하저항이 연결된 노드(node)로 제공된다. 제공된 입력 전류가 미러링(mirroring)됨에 따라 부하 저항으로부터 입력 전류에 상응하는 전압이 형성된다. 형성된 전압을 소스 디제너레이션(source degeneration) 회로를 가지는 공통 소스 증폭기에 제공하여 증폭하고, 출력 버퍼를 통해 최종 출력전압을 형성한다.
종래 기술에 의하면 입력 전류가 부하저항으로 누설되어 미러링 되는 전류량이 감소하며, 그로부터 트랜스임피던스 이득이 감소한다. 이를 방지하기 위하여 부하저항의 저항값을 크게 형성하면 입력단에 연결된 트랜지스터의 기생 커패시턴스와의 관계에 의하여 대역폭(bandwidth)이 축소된다.
본 실시예에 의한 트랜스임피던스 증폭기는 상기한 종래 기술의 문제점을 해결하기 위한 것이다. 본 실시예는 입력 전류가 부하저항으로 누설되는 양을 감소시켜 트랜스임피던스 이득 감소를 줄일 수 있으며, 기생 커패시턴스에 의한 대역폭의 영향을 감소시킬 수 있는 트랜스임피던스 증폭기를 제공하는 것이 주된 목표 중 하나이다.
본 실시예에 의한 트랜스임피던스 증폭기는: 제1 도전형 모디파이드 캐스코드 전류 싱크(modified cascode current sink) 회로와, 상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 캐스코드되어 연결된 제2 도전형 전류 미러 회로 및 상기 제2 도전형 전류 미러 회로로부터 전류를 미러링하여 전압을 출력하는 공통 소스 증폭기를 포함하며, 상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 상기 제2 도전형 전류 미러 회로가 연결된 노드로 입력 전류가 제공된다.
본 실시예에 의한 트랜스임피던스 증폭기에 의하면 부하저항 측으로 누설되는 입력 전류를 감소시킬 수 있다. 따라서 트랜스임피던스 이득을 유지한 채로 대역폭을 유지할 수 있다는 장점이 제공된다.
도 1은 본 실시예에 의한 트랜스임피던스 증폭기의 개요를 도시한 회로도이다.
도 2(a), 도 2(b) 및 도 2(c)는 전류 미러 회로의 구현예를 도시한 회로도이다.
도 3(a)는 본 실시예에 의한 트랜스임피던스 증폭기의 트랜스임피던스 이득과 대역폭의 모의실험 결과이며, 도 3(b)는 본 실시예에 의한 트랜스임피던스 증폭기의 입력 노이즈 전류 스펙트럼 밀도의 모의 실험 결과를 도시한 도면이다.
도 4(a)는 42nApp의 입력 전류에 대한 아이 다이어그램이며, 도 4(b)는 840nApp의 입력 전류에 대한 아이 다이어그램이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
본 명세서는 신호 선로의 종류를 구분하지 않는다. 따라서, 데이터 버스는 단일단 신호(single ended signal)를 전송하는 단일 선로일 수 있으며, 차동 신호(differential signal)를 전송할 수 있는 선로쌍일 수 있다. 또한 도면으로 도시된 각 선로는 단일 신호 또는 하나 이상의 아날로그 신호 또는 디지털 신호로 구성된 버스 신호로 해석될 수 있으며, 필요한 경우에는 그 설명을 부가할 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 트랜스임피던스 증폭기의 실시예를 설명한다. 도 1은 본 실시예에 의한 트랜스임피던스 증폭기(1)의 개요를 도시한 회로도이다. 도 1을 참조하면, 본 실시예에 의한 트랜스임피던스 증폭기(1)는 제1 도전형 모디파이드 캐스코드 전류 싱크(modified cascode current sink) 회로(100)와, 제1 도전형 모디파이드 캐스코드 전류 싱크와 캐스코드되어 연결된 제2 도전형 전류 미러 회로(200) 및 제2 도전형 전류 미러 회로로부터 전류를 미러링하여 전압을 출력하는 공통 소스 증폭기 회로(300)를 포함하며, 제1 도전형 모디파이드 캐스코드 전류 싱크(100)와 제2 도전형 전류 미러 회로(200)가 연결된 노드(n)로 입력 전류가 제공된다.
제1 도전형 모디파이드 캐스코드 전류 싱크(100)는 제1 페어드 게이트 회로(110)와 제2 페어드 게이트 회로(120)를 포함하며, 제2 페어드 게이트 회로(120)는 제1 페어드 게이트 회로(110)와 캐스코드로 연결된다.
제1 페어드 게이트 회로(110)는 게이트가 연결된 제1 도전형의 MOS 트랜지스터들(Q1, Q2)을 포함하며, 제2 페어드 게이트 회로(120)는 제1 도전형의 MOS 트랜지스터들(Q3, Q4)를 포함한다. 제1 페어드 게이트 회로의 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)의 드레인 전극들은 각각 제2 페어드 게이트 회로(120)의 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 소스 전극들에 연결되어 제1 페어드 게이트 회로(110)와 제2 페어드 게이트 회로(120)는 캐스코드로 연결된다.
본 실시예의 제1 도전형 모디파이드 캐스코드 전류 싱크(100)에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다고 가정한다. 포화영역에서 동작하는 제2 트랜지스터(Q2)의 게이트-소스 전압(VGS)은 수학식 1의 ①식과 같고, 제2 트랜지스터(Q2)의 드레인-소스 전압(VDS)은 ②식과 같다. 제2 트랜지스터(Q2)가 포화영역에서 동작할 때, ① 식과 ② 식을 연립하여 제2 트랜지스터(Q2) 드레인 전극 전압 VD의 최소값을 구하면 ③ 식으로 표시된 바와 같이 과구동 전압(VOV)과 같다.
Figure 112016082382295-pat00001
Figure 112016082382295-pat00002
Figure 112016082382295-pat00003
캐스코드도로 연결된 제1 페어드 게이트 회로(110)와 제2 페어드 게이트 회로(120)가 모두 포화영역에서 동작할 때, 각 트랜지스터의 드레인-소스 전압은 과구동 전압에 상응하므로 제3 트랜지스터(Q3) 드레인 전극의 최소 전압값은 2Vov 값과 같다.
종래의 캐스코드 전류 미러 회로는 일 예로, 게이트 커플된 Qa 트랜지스터와 Qb 트랜지스터 및 게이트 커플된 Qc 트랜지스터와 Qd 트랜지스터가 캐스코드로 연결되되, Qa 트랜지스터와 Qc 트랜지스터는 다이오드 연결되었다. 종래 캐스코드 회로에서, 캐스코드 구성의 Qd 트랜지스터의 드레인 전극에는 2Vov + Vt (Vov: 과구동 전압, Vt: 문턱 전압)에 상응하는 전압값 이상의 전압이 제공되어야 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작하였다.
그러나 본 실시예에 의하면, 종래기술에서 요청되었던 전압값 보다 문턱 전압(Vt)만큼 더 낮은 전압인 2VOV을 제공하여도 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다. 따라서, 종래기술에서 요청되었던 전압값에 비하여 낮은 전압인 2VoV가 제공되어도 모디파이드 캐스코드 전류 미러 회로에 포함된 트랜지스터들이 모두 포화영역에서 동작한다는 장점이 제공된다.
제2 도전형 전류 미러 회로(200)는 상기한 제1 도전형 트랜지스터들과 반대 도전형의 트랜지스터로 구현된다. 도 1로 도시된 실시예에 의하면, 제2 도전형 전류 미러 회로(200)는 윌슨 전류 미러(Wilson current mirror)로 구현된다. 도 1로 도시된 실시예에서, 전류 미러 회로(200)에 포함된 제6 트랜지스터(Q6)의 소스 전극에서 제8 트랜지스터(Q8)의 드레인 전극을 통하여 흐르는 전류는 미러링되어 제5 트랜지스터(Q5)의 소스 전극에서 제7 트랜지스터(Q7)의 드레인 전극을 통하여 흐른다.
윌슨 전류 미러 회로는 도 1에서 도시된 바와 같이 제5 내지 제8 트랜지스터를 포함할 수 있다. 도 1로 도시된 윌슨 전류 미러에 의하면 제7 트랜지스터(Q7) 드레인 전극의 전압과 제8 트랜지스터(Q8) 드레인 전극의 전압을 대칭적으로 형성할 수 있다는 장점이 제공된다.
도 2(a)로 도시된 실시예에 의하면 윌슨 전류 미러 회로는 제5, 제6 및 제8 트랜지스터들(Q5, Q6, Q8)로 형성될 수 있다. 도 2(a)로 도시된 실시예에 의하면 제7 트랜지스터(Q7)를 형성하지 않아 회로 형성에 필요한 다이 사이즈를 감소시킬 수 있다는 장점이 제공된다. 제2 도전형 전류 미러 회로(200)는 도 2(b)로 도시된 실시예와 같이 일반적인 전류 미러 회로로 구현할 수 있으며, 도 2(c)로 도시된 실시예와 같이 캐스코드 전류 미러 회로로 구현할 수 있다.
다시 도 1을 참조하면, 공통 소스 증폭기(300)는 제2 도전형 전류 미러 회로로부터 전류를 미러링하여 전압을 출력한다. 일 예로, 공통 소스 증폭기(300)는 도시된 바와 같이 캐스코드(cascode) 구성된 제9 트랜지스터(Q9)와 제10 트랜지스터(Q10)를 포함한다. 제2 도전형 전류 미러 회로(200)로부터 게이트 전압을 제공받고, 전류를 미러링하여 부하 저항(RL)에 제공한다. 부하저항에 미러링된 전류가 제공됨에 따라 출력 전압이 형성된다. 공통 소스 증폭기를 캐스코드로 구현하여 출력 저항을 증가시킬 수 있다. 출력 저항이 증가함에 따라 트랜스임피던스 증폭기(1) 출력단에서의 출력저항 값을 부하저항(RL)에 비례하도록 할 수 있으며, 이로부터 선형적인 트랜스 임피던스 이득을 얻을 수 있다는 장점이 제공된다. 나아가 제2 도전형 전류 미러 회로(200)에 포함된 제5 트랜지스터(Q5)와 제7 트랜지스터(Q7)과 같은 형태로 구성하여 대칭적이라는 구조적 장점도 제공된다. 도시되지 않은 다른 예로, 공통 소스 증폭기(300)는 제10 트랜지스터(Q10)을 포함할 수 있다.
바이어스 회로는 다이오드 결선된 제11 트랜지스터(Q11)을 포함할 수 있으며, 저항을 사이에 두고 공급 전원(Vdd)을 제공받는다. 제11 트랜지스터(Q11) 채널의 너비 대 길이(Width/Length ratio)값에 따라 제11 트랜지스터(Q11)의 드레인에서 소스로 흐르는 전류값이 변화한다. 따라서, 바이어스 회로에 형성된 저항에서의 전압 강하를 조절할 수 있으며, 그에 따라 조절된 바이어스 전압 VBIAS 을 제공한다.
일 실시예로, 바이어스 회로에 포함된 제11 트랜지스터(Q11)는 제공하는 바이어스 전압 VBIAS = 2Vov + Vt(Vov: 과구동 전압, Vt: 문턱 전압)이 되도록 사이즈가 조절된다. 상기한 바이어스 전압이 제공된 제1 도전형 모디파이드 캐스코드 전류 싱크(100)에 포함된 트랜지스터들은 모두 포화 영역(saturation region)에서 동작한다.
이하에서는 본 실시예에 의한 트랜스임피던스 증폭기의 동작을 살펴본다. 입력 노드(n)에서 보이는 직류 입력 임피던스 값은 제1 도전형 모디파이드 캐스코드 전류 싱크(100)의 직류 입력 임피던스와 제2 도전형 전류 미러 회로(200)의 직류 입력 임피던스가 병렬로 연결된 임피던스 값으로 연산될 수 있다. 제2 도전형 전류 미러 회로(200)의 직류 입력 임피던스 값은 트랜지스터의 출력 저항값인 ro로 근사될 수 있으나, 제1 도전형 모디파이드 캐스코드 전류 싱크(100)의 직류 입력 임피던스 값은 트랜지스터의 트랜스컨덕턴스의 역수인 1/gm 으로 근사될 수 있다. 입력 임피던스를 연산하면 아래의 수학식 2와 같다.
Figure 112016082382295-pat00004
(∥: 병렬 연산, ro>>1/gm)
어느 하나의 저항값이 다른 하나의 저항값에 비하여 매우 큰 경우, 두 저항을 병렬로 연결된 두 저항의 등가 저항값은 작은 저항값에 근사될 수 있다. 제2 도전형 전류 미러 회로(200)의 입력 임피던스 값인 ro는 제1 도전형 모디파이드 캐스코드 전류 싱크(100)의 입력 임피던스 값인 1/gm에 비하여 수 천배 가량 크므로, 입력 노드(n)에서 보이는 입력 임피던스는 제1 도전형 모디파이드 캐스코드 전류 싱크(100)의 입력 임피던스인 1/gm으로 근사될 수 있다. 또한, 입력 전류(ipd)는 입력 임피던스에 반비례하여 분배되어 흐르므로 입력 전류(ipd)의 대부분은 제1 도전형 모디파이드 캐스코드 전류 싱크(100)로 흐른다. 따라서, 입력 전류(ipd)는 제1 도전형 모디파이드 캐스코드 전류 싱크(100)에서 제2 도전형 전류 미러 회로(200)로 흐르는 바이어스 전류에 중첩되어 제1 도전형 모디파이드 캐스코드 전류 싱크(100)으로 제공된다.
제1 도전형 모디파이드 캐스코드 전류 싱크(100)에 입력 전류가 제공됨에 따라 제1 트랜지스터(Q1) 및 제3 트랜지스터(Q3)는 입력 전류를 미러링하여 흘린다. 제2 도전형 전류 미러 회로(200)는 제1 도전형 모디파이드 캐스코드 전류 싱크(100)로 싱크(sink)되는 전류를 제공한다. 제2 도전형 전류 미러 회로(200)는 입력 전류(ipd)에 상응하는 전압을 형성하고, 이를 공통 소스 증폭기(300)에 제공한다.
공통 소스 증폭기(300)는 제2 도전형 전류 미러 회로(200)가 제공한 전압을 제공받아 제2 도전형 전류 미러 회로(200)가 제공하는 전류에 상응하는 전류를 부하 저항(RL)에 제공하여 출력 전압(Vout)을 형성하여 제공한다.
공통 소스 증폭기(300)에 포함된 트랜지스터의 크기를 조절하여 트랜스임피던스 게인을 조절할 수 있다. 일 실시예로, 공통 소스 증폭기(300)에 포함된 트랜지스터의 크기를 제2 도전형 전류 미러 회로(200)에 포함된 트랜지스터의 크기에 비하여 M 배 크게 형성하면, 제2 도전형 전류 미러 회로(200)가 제공하는 전류값 보다 M 배 큰 전류를 부하 저항(RL)에 제공할 수 있다. 이러한 경우에 트랜스임피던스 이득은 아래의 수학식과 같이 표현될 수 있다.
Figure 112016082382295-pat00005
일 실시예로, 공통 소스 증폭기(300)는 도 1로 도시된 바와 같이 캐스코드로 연결된 제2 도전형 트랜지스터로 구현되어 출력 임피던스를 감소시킬 수 있다.
모의 실험예
도 3 및 도 4는 본 실시예에 의한 트랜스임피던스 증폭기의 모의 실험결과를 도시한 도면이다. 도 3(a)는 본 실시예에 의한 트랜스임피던스 증폭기의 트랜스임피던스 이득과 대역폭의 모의실험 결과이며, 도 3(b)는 본 실시예에 의한 트랜스임피던스 증폭기의 입력 노이즈 전류 스펙트럼 밀도의 모의 실험 결과를 도시한 도면이다. 도 3(a)를 참조하면, 본 실시예에 의한 트랜지스 임피던스 증폭기는 13.36MHz의 대역폭을 가지는 것을 확인할 수 있으며, 72.4dBΩ의 트랜스임피던스 이득을 가지는 것을 확인할 수 있다. 또한, 도 3(b)를 참조하면,
Figure 112016082382295-pat00006
의 노이즈 전류 스펙트럼 밀도를 가지는 것을 확인할 수 있다.
도 4는 본 실시예에 의한 트랜스임피던스 증폭기의 아이 다이어그램 모의 실험 결과를 도시한 도면이다. 도 4(a)는 42nApp의 입력 전류에 대한 아이 다이어그램이며, 도 4(b)는 840nApp의 입력 전류에 대한 아이 다이어그램이다. 도 4(a)에서 도시된 바와 같이 42nApp의 입력 전류에 대하여 176.3uVpp의 전압이 형성되고, 도 4(b)의 경우에는 840nApp의 입력 전류에 대하여 3.5mVpp의 전압이 형성되며, 아이 다이어그램이 깨끗하게 열려 있는 것을 확인할 수 있다.
본 실시예에 의한 트랜스임피던스 증폭기는 트랜스임피던스 이득을 희생하지 않고도 넓은 대역폭을 가진다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100: 제1 도전형 모디파이드 캐스코드 전류 싱크
110: 제1 페어드 게이트 회로 120: 제2 페어드 게이트 회로
200: 제2 도전형 전류 미러 회로 300: 공통 소스 증폭기

Claims (8)

  1. 제1 도전형 모디파이드 캐스코드 전류 싱크(modified cascode current sink) 회로;
    상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 캐스코드되어 연결된 제2 도전형 전류 미러 회로 및
    상기 제2 도전형 전류 미러 회로로부터 전류를 미러링하여 전압을 출력하는 공통 소스 증폭기를 포함하며,
    상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 상기 제2 도전형 전류 미러 회로가 연결된 노드로 입력 전류가 제공되고,
    상기 제1 도전형 모디파이드 캐스코드 전류 싱크에 바이어스 전압을 제공하는 바이어스 회로를 더 포함하며,
    상기 바이어스 회로는:
    구동전원과 일단이 연결된 저항과,
    상기 저항의 타단과 연결된 다이오드 결선된 바이어스 트랜지스터를 포함하며,
    상기 바이어스 트랜지스터의 너비 대 길이가 조절되어 상기 바이어스 전압의 크기가 제어되는 트랜스임피던스 증폭기.
  2. 제1항에 있어서,
    상기 제1 도전형 모디파이드 캐스코드 전류 싱크 회로는,
    게이트 페어된 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 페어드 게이트(paired gate) 회로와, 게이트 페어된 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 페어드 게이트 회로를 포함하며,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 페어된 게이트 전극은 상기 제4 트랜지스터의 드레인 전극에 전기적으로 연결된 트랜스임피던스 증폭기.
  3. 제1항에 있어서,
    상기 제2 도전형 전류 미러 회로는
    게이트 페어된 제2 도전형의 제5 트랜지스터와 제6 트랜지스터를 포함하되,
    상기 제6 트랜지스터는 다이오드 결선된 트랜스임피던스 증폭기.
  4. 제1항에 있어서,
    상기 제2 도전형 전류 미러 회로는
    윌슨 전류 미러 회로인 트랜스임피던스 증폭기.
  5. 제4항에 있어서,
    상기 윌슨 전류 미러 회로는
    드레인-소스 전압 전압을 대칭적으로 형성하는 다이오드 결선된 제2 도전형의 트랜지스터를 더 포함하는 트랜스임피던스 증폭기.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 공통 소스 증폭기에 포함된 트랜지스터의 크기는,
    상기 제2 도전형 전류 미러 회로에 포함된 트랜지스터의 크기에 비하여 큰 트랜스임피던스 증폭기.

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* Cited by examiner, † Cited by third party
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CN108173524A (zh) * 2018-02-08 2018-06-15 厦门亿芯源半导体科技有限公司 适用于高带宽tia的双环路自动增益控制电路
KR102059747B1 (ko) * 2018-07-09 2020-02-11 이화여자대학교 산학협력단 전류 전달 회로 및 이를 포함하는 전달 임피던스 증폭기
KR20220063922A (ko) 2020-11-11 2022-05-18 한밭대학교 산학협력단 트랜스임피던스 증폭기 및 이를 포함하는 광 수신기

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