KR102059747B1 - 전류 전달 회로 및 이를 포함하는 전달 임피던스 증폭기 - Google Patents

전류 전달 회로 및 이를 포함하는 전달 임피던스 증폭기 Download PDF

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박성민
윤다슬
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이화여자대학교 산학협력단
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Abstract

본 실시예에 의한 전달 임피던스 증폭기는:제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit) 및 제2 도전형 모디파이드 캐스코드 회로를 포함하며 입력 노드로 제공된 입력 전류를 복제하여 출력 노드로 출력하는 전류 전달 회로 및 출력으로 제공된 전류에 상응하는 전압을 형성하여 출력하는 증폭기를 포함한다.

Description

전류 전달 회로 및 이를 포함하는 전달 임피던스 증폭기{CURRENT CONVEYER CIRCUIT AND TRANS-IMPEDANCE AMPLIFIER HAVING THE SAME}
본 기술은 전류 전달 회로 및 이를 포함하는 전달 임피던스 증폭기에 관한 것이다.
광 통신의 프론트 엔드(front-end) 회로는 역방향 바이어스된 포토 다이오드를 이용하여 광신호를 수신하고, 광신호에 상응하는 전기 신호를 형성한다. 포토 다이오드의 공핍층(depletion region)에 광이 제공되면 EHP(전자-정공 쌍, electron-hole pair)가 생성되어 광 신호에 상응하는 전류가 형성된다. 포토 다이오드에서 형성된 전류 신호는 전달 임피던스 증폭기(TIA, trans-impedance amplifier)에 의하여 상응하는 전압 신호로 변환될 수 있다.
종래 전달 임피던스 증폭기는 제1 도전형의 모디파이드 캐스코드 회로와, 제2 도전형의 전류 미러 회로를 포함하며, 광 소자가 제공한 전류 신호를 수신하고, 복제하여 전압신호로 변환하여 출력하였다. 종래 전달 임피던스 증폭기에 포함된 제2 도전형의 전류 미러 회로의 입력 저항은 유한한 값을 가진다. 그에 따라 제1 도전형의 모디파이드 캐스코드 회로의 입력 저항과의 관계에서 전류가 분배되고, 제2 도전형의 전류 미러로 전류가 누설되는 전류 누설 현상이 발생하였다.
본 실시예로 해결하고자 하는 과제 중 하나는 전류 누설 현상을 방지할 수 있는 전류 전달 회로 및 이를 포함하는 전달 임피던스 증폭기를 제공하는 것이다.
본 실시예에 의한 전달 임피던스 증폭기는:제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit) 및 제2 도전형 모디파이드 캐스코드 회로를 포함하며 입력 노드로 제공된 입력 전류를 복제하여 출력 노드로 출력하는 전류 전달 회로 및 출력으로 제공된 전류에 상응하는 전압을 형성하여 출력하는 증폭기를 포함한다.
본 실시예에 의한 전류 전달 회로는: 입력 전류가 제공되는 입력 노드와, 출력 전류를 제공하는 출력 노드와, 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit) 및 제2 도전형 모디파이드 캐스코드 회로를 포함하며, 제1 도전형 모디파이드 캐스코드 회로와 제2 도전형 모디파이드 캐스코드 회로는 입력 노드와 출력 노드에서 서로 전기적으로 연결되고, 입력 노드로 제공된 입력 전류는 제1 도전형 모디파이드 캐스코드 회로와 제2 도전형 모디파이드 캐스코드 회로로 분할되어 제공되고, 분할되어 제공된 입력 전류는 제1 도전형 모디파이드 캐스코드 회로와 제2 도전형 모디파이드 캐스코드 회로에 의하여 복제되어 출력 노드에서 출력된다.
본 실시예에 의한 전류 전달 회로에 의하면, 입력으로 제공된 신호 전류를 출력으로 전달할 수 있어 신호 전류의 손실(loss)를 막을 수 있다는 장점이 제공된다. 또한 전류 전달 회로를 포함하는 전달 임피던스 증폭기에 의하면, 출력 전압의 손실을 막을 수 있다는 장점이 제공된다.
도 1은 본 실시예에 의한 전달 임피던스 증폭기의 개요를 도시한 도면이다.
도 2(A) 및 도 2(B)는 본 실시예에 의한 증폭 회로의 개요도이다.
도 3(A)는 본 실시예에 의한 전달 임피던스 증폭기의 주파수 응답 모의 실험 결과이다. 도 3(B)는 본 실시예에 의한 전달 임피던스 증폭기의 입력 노이즈 전류 스펙트럼 밀도 모의실험 결과이다.
도 4는 231-1 PRBS 입력신호에 대한 본 실시예에 의한 전달 임피던스 증폭기의 eye-diagram 시뮬레이션 결과를 도시한 도면들이다.
도 1은 본 실시예에 의한 전달 임피던스 증폭기(1)의 개요를 도시한 도면이다. 도 1을 참조하면, 본 실시예에 의한 전달 임피던스 증폭기(1)는 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit, 110) 및 제2 도전형 모디파이드 캐스코드 회로(120)를 포함하며 입력 노드(x)로 제공된 입력 전류(ipd)를 복제하여 출력 노드(y)로 출력하는 전류 전달 회로(100) 및 출력으로 제공된 전류(iy)에 상응하는 전압(vout)을 형성하여 출력하는 증폭기(200)를 포함한다.
본 실시예에 의한 전류 전달 회로는(100): 입력 전류(ipd)가 제공되는 입력 노드(x)와, 출력 전류(iy)를 제공하는 출력 노드(y)와, 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit, 110) 및 제2 도전형 모디파이드 캐스코드 회로(120)를 포함하며, 제1 도전형 모디파이드 캐스코드 회로(110)와 제2 도전형 모디파이드 캐스코드 회로(120)는 입력 노드(x)와 출력 노드(y)에서 서로 전기적으로 연결되고, 입력 노드(x)로 제공된 입력 전류(ipd)는 제1 도전형 모디파이드 캐스코드 회로(110)와 제2 도전형 모디파이드 캐스코드 회로(120)로 분할되어 제공되고, 분할되어 제공된 입력 전류(ipda, ipdb)는 제1 도전형 모디파이드 캐스코드 회로(110)와 제2 도전형 모디파이드 캐스코드 회로(120)에 의하여 복제되어 출력 노드(y)에서 출력된다.
광소자(PD)에 광신호(optical signal)가 제공되면 광신호(optical signal)에 상응하는 입력 전류(ipd)가 형성된다. 입력 전류(ipd)는 입력 노드(x)에서 ipda와 ipdb로 분할된다. 입력 전류(ipd)는 출력 노드(x)에서 제1 도전형 모디파이드 캐스코드 회로(110)를 바라보는 입력 저항(Rina)의 저항값과 제2 도전형 모디파이드 캐스코드 회로(120)를 바라보는 입력 저항(Rinb)의 저항값에 반비례하도록 분할된다.
출력 노드(x)에서 제1 모디파이드 캐스코드 회로(110)을 바라보는 입력 저항 Rina은 트랜지스터 M2 전달 컨덕턴스의 역수인 1/gm2 이고, 출력 노드(x)에서 제2 모디파이드 캐스코드 회로(120)을 바라보는 입력 저항 Rinb은 트랜지스터 M6의 전달 컨덕턴스의 역수인 1/gm6 이다. 따라서, 분할된 전류 ipda와 ipdab는 아래의 수학식 1과 같이 분할된다. 일 예로, ipda와 ipdb의 비는 트랜지스터 M2와 트랜지스터 M7의 채널 길이(channel length) 대 폭(width)의 비(W/L ratio)를 조절하여 제어할 수 있다.
Figure 112018067492124-pat00001
분할된 전류 ipda가 트랜지스터 M2와 트랜지스터 M4를 관통하여 흐르므로, 분할된 전류 ipda는 복제되고, 복제된 전류(ipda')는 트랜지스터 M1과 M3를 관통하여 흐른다. 마찬가지로 분할된 전류 ipdb가 트랜지스터 M8와 트랜지스터 M6를 관통하여 흐르므로, 분할된 전류 ipdb는 복제되고, 복제된 전류(ipdb')는 트랜지스터 M5과 M7을 관통하여 흐른다.
본 실시예에 의한 전류 전달 회로(100)에서, 광소자(PD)로부터 제공된 신호 전류(ipd)는 제1 모디파이드 캐스코드 회로(110)와 제2 모디파이드 캐스코드 회로(120)로 분할되고, 분할된 전류는 각각 제1 모디파이드 캐스코드 회로(110)와 제2 모디파이드 캐스코드 회로(120)에 의하여 복제되어 출력 노드(y)에 제공되므로, 전류 손실없이 전류를 출력 노드로 전달할 수 있다. 따라서, 본 실시예에 의한 전류 전달 회로(100)는 이득이 1에 근사하는 전류 버퍼로 기능한다. 다만, 본 실시예에 의하면 입력 전류(ipd)와 출력 전류(iy)의 위상은 서로 반전된 관계일 수 있다.
종래기술의 전달 임피던스 증폭기에서 입력 전류는 제2 도전형 전류 미러 회로와 제1 도전형 모디파이드 캐스코드 회로 사이에서 분할되었다. 제2 도전형 전류 미러 회로의 입력 저항은 비록 제1 도전형 모디파이드 캐스코드 회로의 입력 저항에 비하여 수 배 이상 크나, 유한한 값을 가진다. 그에 따라 입력 전류는 분할되어 제2 도전형 전류 미러 쪽으로 흘러서 신호 전류의 손실이 발생하였다. 따라서, 전달 임피던스 증폭기는 입력된 전류 신호에 상응하는 전압 신호를 출력하지 못하였으며, 결과적으로 입력 신호에 대한 민감도(sensitivity) 특성이 열화되었다.
그러나, 본 실시예에 의하면, 입력 전류(ipd)가 분할되고, 제1 모디파이드 캐스코드 회로(110), 제2 모디파이드 캐스코드 회로(120)에 의하여 복제되어 출력되므로, 입력 신호 전류의 손실이 발생하지 않는다. 따라서, 민감도 특성이 열화되지 않는다.
계속하여 도 1을 참조하면, 제1 도전형 모디파이드 캐스코드 회로(110)는 제1 페어드 게이트 회로(112)와 제3 페어드 게이트 회로(114)를 포함하며, 제3 페어드 게이트 회로(114)는 제1 페어드 게이트 회로(112)와 캐스코드로 연결된다.
제1 페어드 게이트 회로(112)는 게이트가 연결된 제1 도전형의 MOS 트랜지스터들(M1, M2)을 포함하며, 제2 페어드 게이트 회로(114)는 제1 도전형의 MOS 트랜지스터들(M3, M4)를 포함한다. 제1 페어드 게이트 회로의 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 드레인 전극들은 각각 제2 페어드 게이트 회로(114)의 제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 소스 전극들에 연결되어 제1 페어드 게이트 회로(110)와 제2 페어드 게이트 회로(114)는 캐스코드로 연결된다.
제2 도전형 모디파이드 캐스코드 회로(120)는 제3 페어드 게이트 회로(122)와 제4 페어드 게이트 회로(124)를 포함하며, 제4 페어드 게이트 회로(124)는 제1 페어드 게이트 회로(122)와 캐스코드로 연결된다.
제3 페어드 게이트 회로(122)는 게이트가 연결된 제2 도전형의 MOS 트랜지스터들(M5, M6)을 포함하며, 제4 페어드 게이트 회로(124)는 제2 도전형의 MOS 트랜지스터들(M7, M8)를 포함한다. 제3 페어드 게이트 회로(122)의 제5 트랜지스터(M5)와 제6 트랜지스터(M6)의 드레인 전극들은 각각 제4 페어드 게이트 회로(124)의 제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 소스 전극들에 연결되어 제3 페어드 게이트 회로(122)와 제4 페어드 게이트 회로(124)는 캐스코드로 연결된다.
이하에서는 제1 도전형 모디파이드 캐스코드 회로(110)의 동작을 살펴본다. 다만, 제1 도전형 모디파이드 캐스코드 회로와 제2 도전형 모디파이드 캐스코드 회로는 서로 상보적(complementary) 관계를 가지므로, 통상의 기술자라면 하기할 제1 도전형 모디파이드 캐스코드 회로 설명으로부터 제2 도전형 모디파이드 캐스코드 회로의 동작을 용이하게 파악할 수 있다.
본 실시예의 제1 도전형 모디파이드 캐스코드 회로(110)에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다고 가정한다. 포화영역에서 동작하는 제2 트랜지스터(M2)의 게이트-소스 전압(VGS)은 수학식 2의 ①식과 같고, 제2 트랜지스터(M2)의 드레인-소스 전압(VDS)은 ②식과 같다. 제2 트랜지스터(M2)가 포화영역에서 동작할 때, ① 식과 ② 식을 연립하여 제2 트랜지스터(M2) 드레인 전극 전압 VD의 최소값을 구하면 ③ 식으로 표시된 바와 같이 과구동 전압(VOV)과 같다.
Figure 112018067492124-pat00002
캐스코드로 연결된 제1 페어드 게이트 회로(112)와 제2 페어드 게이트 회로(114)가 모두 포화영역에서 동작할 때, 각 트랜지스터의 드레인-소스 전압은 과구동 전압에 상응하므로 제3 트랜지스터(Q3) 드레인 전극의 최소 전압값은 2Vov 값과 같다.
종래의 캐스코드 전류 미러 회로는 일 예로, 게이트 커플된 Ma 트랜지스터와 Mb 트랜지스터 및 게이트 커플된 Mc 트랜지스터와 Md 트랜지스터가 캐스코드로 연결되되, Ma 트랜지스터와 Mc 트랜지스터는 다이오드 연결되었다. 종래 캐스코드 회로에서, 캐스코드 구성의 Md 트랜지스터의 드레인 전극에는 2Vov + Vt (Vov: 과구동 전압, Vt: 문턱 전압)에 상응하는 전압값 이상의 전압이 제공되어야 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작하였다.
그러나 본 실시예에 의하면, 종래기술에서 요청되었던 전압값 보다 문턱 전압(Vt)만큼 더 낮은 전압인 2Vov을 제공하여도 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다. 따라서, 종래기술에서 요청되었던 전압값에 비하여 낮은 전압인 2VoV가 제공되어도 모디파이드 캐스코드 전류 미러 회로에 포함된 트랜지스터들이 모두 포화영역에서 동작한다는 장점이 제공된다.
따라서, 제1 도전형 모디파이드 캐스코드 회로(110)과 제2 도전형 모디파이드 캐스코드 회로(120)을 포함하는 본 실시예에 의한 전류 전달 회로에 의하면, 종래 기술에 비하여 2Vt 낮은 전압을 구동 전압으로 제공하여도 전류 전달 회로에 포함된 트랜지스터들이 모두 포화영역에서 동작한다는 장점이 제공된다.
도 2(A) 및 도 2(B)는 본 실시예에 의한 증폭 회로(200)의 개요도이다. 도 2(A)를 참조하면, 증폭회로(200)는 드레인 전극이 서로 연결되고, 게이트 전극이 서로 연결된 제1 도전형의 트랜지스터(M9)와 제2 도전형의 트랜지스터(M10) 및 출력단과 입력단에 일단과 타단이 연결된 피드백 저항(RF)를 포함한다.
도 2(A)로 예시된 증폭회로(200)의 입력저항(Rin)은 아래의 수학식 3의 ①식으로 표시될 수 있다. ① 식으로부터 수학식 3의 식 ②와 식 ③이 유도된다.
Figure 112018067492124-pat00003
따라서, 수학식 3의 식 ②와 식 ③ 으로부터 아래의 수학식 4식과 같이 전달 임피던스 이득을 연산할 수 있다. 증폭 회로가 피드백 저항(RF)을 포함하지 않을 때, 입력 전류에 대한 출력 전압 이득(A)가 RF 값에 비하여 크다면(A>>RF) 피드백 저항(RF)을 포함하는 증폭 회로(RF)에서 입력 전류(iy)에 대한 출력 전압(vout)의 비는 아래의 수학식 4와 같이 근사된다. 따라서 피드백 저항(RF)을 가지는 증폭 회로에 있어서 입력 전류에 대한 출력 전압 이득은 피드백 저항값(RF)을 조절하여 제어할 수 있다.
Figure 112018067492124-pat00004
도 2(B)로 예시된 실시예의 증폭회로(200)는 제1 도전형의 트랜지스터(M11)과 트랜지스터(M12)가 캐스코드로 연결되며, 제2 도전형의 트랜지스터(M13)과 트랜지스터(M14)가 캐스코드로 연결된다. 트랜지스터(M11)과 트랜지스터(M14)의 게이트 전극은 입력 전극에 연결된다. 트랜지스터(M12)과 트랜지스터(M13)의 게이트 전극에는 바이어스 전압이 제공되며, 드레인 전극은 출력 전극에 연결된다.
본 실시예에 의한 증폭회로에 의하면, 출력 전압(vout)을 제공하는 출력 노드에서 바라보는 출력 저항은 아래의 수학식 5와 같이 캐스코드로 연결된 제1 도전형의 트랜지스터들의 출력 저항(ro1), 캐스코드로 연결된 제2 도전형의 트랜지스터들의 출력 저항(ro2) 및 피드백 저항(RF)의 병렬 저항값이다. 그러나, 캐스코드 구성에 의하여 제1 도전형 트랜지스터들의 출력 저항값(ro1)과 캐스코드로 연결된 제2 도전형 트랜지스터들의 출력 저항값(ro2)은 RF에 비하여 크므로(ro1,ro2>>RF)결과적으로 출력 노드에서 보이는 출력 저항값(Rout)은 피드백 저항이 저항값(RF)으로 근사된다.
Figure 112018067492124-pat00005
캐스코드 구성으로 연결됨에 따라 캐스코드로 연결되지 않은 상태에 비하여 캐스코드로 연결된 제1 도전형의 트랜지스터의 출력 저항(ro1)과 캐스코드로 연결된 제2 도전형의 트랜지스터의 출력 저항(ro2)에 의하여 출력 저항값이 증가한다. 그로부터, 등가 출력 저항값(Rout)이 감소하지 않고, 피드백 저항값인 RF로 수렴하여 출력 저항값에 의한 대역폭 열화를 방지할 수 있다. 또한 도 2(B)로 도시된 증폭 회로에 의하면, 전류 전달 회로(200)에 포함된 트랜지스터들에 제공된 바이어스 전압을 그대로 사용할 수 있어 회로의 설계가 용이하다는 장점이 제공된다.
모의 실험 결과
도 3(A)는 본 실시예에 의한 전달 임피던스 증폭기의 주파수 응답 모의 실험 결과이다. 도 3(A)에 도시된 바와 같이 본 실시예에 의한 전달 임피던스 증폭기는 전달 임피던스 게인이 70dBΩ이고, 대역폭이 800MHz이다. 도 3(B)는 본 실시예에 의한 전달 임피던스 증폭기의 입력 노이즈 전류 스펙트럼 밀도 모의실험 결과이다. 도 3(B)에 도시된 바와 같이 본 실시예에 의한 전달 임피던스 증폭기는 평균 5.74 pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도를 갖는다.
도 4는 231-1 PRBS 입력신호에 대한 본 실시예에 의한 전달 임피던스 증폭기의 eye-diagram 시뮬레이션 결과를 도시한 도면들이다. 도 4(A)는 2μApp 의 입력 전류를 500Mb/sec의 동작속도에서 모의실험한 결과이며, 도 4(B)는 20μApp 의 입력 전류를 500Mb/sec의 동작속도에서 모의실험한 결과이다. 도 4(C)는 2μApp 의 입력 전류를 1Gb/sec의 동작속도에서 모의실험한 결과이며, 도 4(D)는 20μApp 의 입력 전류를 1Gb/sec의 동작속도에서 모의실험한 결과이다. 도 4(A) 내지 도 4(D)를 참조하면, 본 실시예에 의한 전달 임피던스 증폭기는 1 Gb/sec의 동작 속도에서도 동작함을 확인할 수 있다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100: 전류 전달 회로
110: 제1 도전형 모디파이드 캐스코드 회로
112: 제1 페어드 게이트 회로 114: 제2 페어드 게이트 회로
120: 제2 도전형 모디파이드 캐스코드 회로
122: 제3 페어드 게이트 회로 124: 제4 페어드 게이트 회로
200: 증폭회로

Claims (13)

  1. 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit) 및 제2 도전형 모디파이드 캐스코드 회로를 포함하며 입력 노드로 제공된 입력 전류를 복제하여 출력 노드로 출력하는 전류 전달 회로 및
    상기 출력으로 제공된 전류에 상응하는 전압을 형성하여 출력하는 증폭기를 포함하고,
    상기 제1 도전형 모디파이드 캐스코드 회로는,
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제1 페어드 게이트 회로(paired gate circuit)를 포함하고,
    상기 제2 도전형 모디파이드 캐스코드 회로는
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제3 페어드 게이트 회로(paired gate circuit)를 포함하며,
    상기 제1 페어드 게이트 회로에서 서로 연결된 게이트 전극들과, 상기 제3 페어드 게이트 회로에서 서로 연결된 게이트 전극들은 상기 입력 노드에 연결된 전달 임피던스 증폭기.
  2. 제1항에 있어서,
    상기 전류 전달 회로는,
    상기 입력 전류가 상기 제1 도전형 모디파이드 캐스코드 회로 및 제2 도전형 모디파이드 캐스코드 회로로 분할되어 제공되고,
    상기 제1 도전형 모디파이드 캐스코드 회로 및 제2 도전형 모디파이드 캐스코드 회로는 분할되어 제공된 상기 전류를 복제하여 출력하는 전달 임피던스 증폭기.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 도전형 모디파이드 캐스코드 회로는,
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제2 페어드 게이트 회로(paired gate circuit)를 포함하고,
    상기 제2 도전형 모디파이드 캐스코드 회로는
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제4 페어드 게이트 회로(paired gate circuit)를 포함하며,
    상기 제2 페어드 게이트 회로에 포함된 트랜지스터들의 드레인 전극은 상기 제4 페어드 게이트 회로에 포함된 트랜지스터들의 드레인 전극과 서로 상기 출력 노드에 연결된 전달 임피던스 증폭기.
  5. 제1항에 있어서,
    상기 증폭기는,
    제1 도전형 트랜지스터;
    제2 도전형 트랜지스터;
    상기 제1 도전형 트랜지스터의 게이트 전극과 상기 제2 도전형 트랜지스터의 게이트 전극이 연결된 입력 노드;
    상기 제1 도전형 트랜지스터의 드레인 전극과 상기 제2 도전형 트랜지스터의 드레인 전극이 전기적으로 연결된 출력 노드 및
    상기 입력 노드와 상기 출력 노드에 각각 일단과 타단이 연결된 피드백 저항을 포함하는 전달 임피던스 증폭기.
  6. 제5항에 있어서,
    상기 증폭기는,
    상기 제1 도전형 트랜지스터와 캐스코드로 연결된 제1 도전형 제2 트랜지스터와 상기 제2 도전형 트랜지스터와 캐스코드로 연결된 제2 도전형 제2 트랜지스터를 더 포함하는 전달 임피던스 증폭기.
  7. 제6항에 있어서,
    상기 제1 도전형 제2 트랜지스터의 게이트 전극에는 바이어스 전압이 제공되고, 상기 제1 도전형 제2 트랜지스터의 소스 전극은 상기 제1 도전형의 트랜지스터의 드레인 전극이 직접 연결되며, 상기 제1 도전형의 제2 트랜지스터의 드레인 전극은 상기 출력 노드에 직접 연결된 전달 임피던스 증폭기.
  8. 제6항에 있어서,
    상기 제2 도전형 제2 트랜지스터의 게이트 전극에는 바이어스 전압이 제공되고, 상기 제2 도전형 제2 트랜지스터의 소스 전극은 상기 제2 도전형 트랜지스터의 드레인 전극이 직접 연결되며, 상기 제2 도전형 제2 트랜지스터의 드레인 전극은 상기 출력 노드에 직접 연결된 전달 임피던스 증폭기.
  9. 제1항에 있어서,
    상기 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit) 및 제2 도전형 모디파이드 캐스코드 회로는 각각 상기 입력 노드와 상기 출력 노드에 서로 연결된 전달 임피던스 증폭기.
  10. 전류 전달 회로로, 상기 전류 전달 회로는:
    입력 전류가 제공되는 입력 노드;
    출력 전류를 제공하는 출력 노드;
    제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit) 및
    제2 도전형 모디파이드 캐스코드 회로를 포함하며,
    상기 제1 도전형 모디파이드 캐스코드 회로와 상기 제2 도전형 모디파이드 캐스코드 회로는 상기 입력 노드와 상기 출력 노드에서 서로 전기적으로 연결되고,
    상기 입력 노드로 제공된 입력 전류는 상기 제1 도전형 모디파이드 캐스코드 회로와 상기 제2 도전형 모디파이드 캐스코드 회로로 분할되어 제공되고,
    분할되어 제공된 상기 입력 전류는 상기 제1 도전형 모디파이드 캐스코드 회로와 상기 제2 도전형 모디파이드 캐스코드 회로에 의하여 복제되어 상기 출력 노드에서 출력되고,
    상기 제1 도전형 모디파이드 캐스코드 회로는,
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제1 페어드 게이트 회로(paired gate circuit)를 포함하고,
    상기 제2 도전형 모디파이드 캐스코드 회로는
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제3 페어드 게이트 회로(paired gate circuit)를 포함하며,
    상기 제1 페어드 게이트 회로에서 서로 연결된 게이트 전극들과, 상기 제3 페어드 게이트 회로에서 서로 연결된 게이트 전극들은 상기 입력 노드에 연결된 전류 전달 회로.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 도전형 모디파이드 캐스코드 회로는,
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제2 페어드 게이트 회로(paired gate circuit)를 포함하고,
    상기 제2 도전형 모디파이드 캐스코드 회로는
    서로 게이트 전극이 연결된 트랜지스터들을 포함하는 제4 페어드 게이트 회로(paired gate circuit)를 포함하며,
    상기 제2 페어드 게이트 회로에 포함된 트랜지스터들의 드레인 전극은 상기 제4 페어드 게이트 회로에 포함된 트랜지스터들의 드레인 전극과 서로 연결된 전류 전달 회로.
  13. 제10항에 있어서,
    상기 전류 전달 회로는,
    상기 출력 전류의 위상은 상기 입력 전류에 대하여 반전된 위상인 전류 전달 회로.
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