KR102466313B1 - 자동 이득 조절 트랜스 임피던스 증폭기 - Google Patents

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Abstract

본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기는 입력 전류를 버퍼(buffer)하여 전달하는 전류 전달(current conveyor) 스테이지와, 상기 전류 전달 스테이지가 전달한 전류를 제공받고, 가변 트랜스 임피던스 이득(variable trans-impedance gain)으로 출력 전압을 형성하여 출력하는 가변 이득 트랜스 임피던스 증폭기 및 상기 전류 전달 스테이지 출력 노드의 전압으로부터 상기 가변 이득 트랜스 임피던스 증폭기의 이득을 제어하는 이득 제어 신호를 형성하여 상기 가변 이득 트랜스 임피던스 증폭기에 제공하는 피드포워드 제어 신호 형성부를 포함하며 상기 피드포워드 제어 신호 형성부는, 상기 가변 이득 트랜스 임피던스 증폭기가 상기 입력 전류의 크기에 상응하는 이득을 가지도록 상기 이득 제어 신호를 형성한다.

Description

자동 이득 조절 트랜스 임피던스 증폭기{AUTOMATIC GAIN CONTROLLABLE TRANSIMPEDANCE AMPLIFIER}
본 기술은 자동 이득 조절 트랜스 임피던스 증폭기에 관한 것이다.
자동 이득 조절 트랜스 임피던스 증폭기는 입력된 전류의 크기에 따라 조절된 이득으로 전압을 형성하여 출력한다. 입력된 전류가 단일 펄스인 경우에는 회로 내부의 지연에 의하여 충분한 속도로 펄스에 대한 트랜스 임피던스 이득을 제어하는 것이 곤란하였으며, 나아가 복원된 펄스의 스프레딩(spreading) 현상이 발생하여 후속하는 펄스를 구별하는 것이 곤란할 수 있다.
본 기술로 해결하고자 하는 과제 중 하나는 상기한 종래 기술의 문제점을 해소하기 위한 것이다. 단일 펄스에 대하여 트랜스 임피던스 이득을 제어할 수 있을 정도로 낮은 지연을 가지는 자동 이득 조절 트랜스 임피던스 증폭기를 제공하는 것이 본 실시예로 해결하고자 하는 과제 중 하나이다. 또한, 검출 펄스의 스프레딩을 감소시켜 인접한 펄스를 용이하게 검출할 수 있는 자동 이득 조절 트랜스 임피던스 증폭기를 제공하는 것이 본 실시예로 해결하고자 하는 과제 중 하나이다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기는 입력 전류를 버퍼(buffer)하여 전달하는 전류 전달(current conveyor) 스테이지와, 상기 전류 전달 스테이지가 전달한 전류를 제공받고, 가변 트랜스 임피던스 이득(variable trans-impedance gain)으로 출력 전압을 형성하여 출력하는 가변 이득 트랜스 임피던스 증폭기 및 상기 전류 전달 스테이지 출력 노드의 전압으로부터 상기 가변 이득 트랜스 임피던스 증폭기의 이득을 제어하는 이득 제어 신호를 형성하여 상기 가변 이득 트랜스 임피던스 증폭기에 제공하는 피드포워드 제어 신호 형성부를 포함하며 상기 피드포워드 제어 신호 형성부는, 상기 가변 이득 트랜스 임피던스 증폭기가 상기 입력 전류의 크기에 상응하는 이득을 가지도록 상기 이득 제어 신호를 형성한다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 어느 한 실시예에서, 상기 전류 전달 스테이지는, 상기 입력 전류가 각각 분할되어 입력되고, 입력된 전류를 출력하는 복수의 전류 버퍼들을 포함한다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 어느 한 실시예에서, 상기 전류 버퍼는, 입력 노드와 출력 노드에서 각각 연결된 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit)와, 제2 도전형 모디파이드 캐스코드 회로를 포함하며, 상기 제1 도전형 모디파이드 캐스코드 회로는 제1 도전형 트랜지스터들의 제1 페어드 게이트 회로(paired gate circuit)와, 상기 제1 도전형 트랜지스터들의 제3 페어드 게이트 회로를 포함하고, 상기 제1 페어드 게이트 회로와 상기 제3 페어드 게이트 회로는 모디파이드 캐스코드 구조로 연결되며, 상기 제2 도전형 모디파이드 캐스코드 회로는 제2 도전형 트랜지스터의 제2 페어드 게이트 회로와, 상기 제2 페어드 게이트 회로, 상기 제2 도전형 트랜지스터의 제4 페어드 게이트 회로를 포함하고, 상기 제2 페어드 게이트 회로와 상기 제4 페어드 게이트 회로는 모디파이드 캐스코드 구조로 연결된다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 어느 한 실시예에서, 상기 전류 전달 스테이지 출력 노드의 전압은 상기 입력 전류의 크기와 상기 전류 전달 스테이지의 등가 출력 저항의 곱으로 표시된다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 어느 한 실시예에서, 상기 트랜스 임피던스 증폭기는, 증폭기와, 상기 증폭기의 입력과 상기 증폭기의 출력 사이에 피드백(feedback)되어 연결된 저항과, 상기 증폭기의 입력과 상기 증폭기의 출력 사이에 피드백되어 연결된 복수의 이득 조절 가지들을 포함하며, 상기 이들 조절 가지는 저항과, 이득 제어 신호에 의하여 제어되는 스위치가 직렬로 연결된다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 어느 한 실시예에서, 상기 자동 이득 조절 트랜스 임피던스 증폭기는 복수의 제어 신호 형성기를 포함하고, 상기 제어 신호 형성기 각각은 서로 다른 상기 전류 전달 스테이지 출력 노드의 전압 크기에 따라 이득 제어 신호를 형성하여 출력한다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 어느 한 실시예에서, 상기 제어 신호 형성기는, 상기 전류 전달 스테이지 출력 노드의 전압을 제공받고 증폭하여 출력하는 제1 증폭기와, 상기 제1 증폭기의 출력과 기준 전압 사이에 연결되어 상기 제1 증폭기의 출력 신호의 교류 성분을 상기 기준 전압으로 바이패스하는 커패시터를 포함한다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 어느 한 실시예에서, 상기 제어 신호 형성기는, 상기 제1 증폭기에 제공되는 구동 전압에 비하여 큰 구동 전압이 제공되어 상기 제1 증폭기의 출력을 증폭하여 출력하는 제2 증폭기를 더 포함한다.
본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기는 단일 펄스에 대하여 트랜스 임피던스 이득을 제어할 수 있을 정도로 낮은 지연을 가진다. 또한, 검출 펄스의 스프레딩이 감소되어 인접한 펄스를 용이하게 검출할 수 있다는 장점이 제공된다.
도 1은 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 개요적 블록도이다.
도 2는 본 실시예에 의한 전류 버퍼(10a)의 개요를 도시한 회로도이다.
도 3(a)는 본 실시예에 의한 피드 포워드 제어 신호 형성부에 포함된 제어 신호 형성기의 개요를 나타낸 블록도이고, 도 3(b)는 제어 신호 형성기의 일 실시예에 의한 회로도이다.
도 4(a)는 본 실시예에 의한 가변 이득 트랜스 임피던스 증폭기의 개요를 도시한 블록도이고, 도 4(b)는 본 실시예에 의한 가변 이득 트랜스 임피던스 증폭기의 개요를 도시한 개요적 회로도이다.
도 5는 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 주파수 응답 및 노이즈 시뮬레이션 결과를 도시한다.
도 6은 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 펄스 퍼짐 방지 효과를 도시하는 도면이다.
도 7(a) 내지 도 7(d)는 각각 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기에 2.24 mAp-p 크기의 231-1 PRBS 신호를 각각 1.25 Gb/s, 2.5 Gb/s, 3.125 Gb/s, 및 4 Gb/s 동작속도로 제공한 경우에 대한 아이 다이어그램이다.
도 8은 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기에 231-1의 PRBS 신호를 125-Mb/s 동작속도로 제공하였을 때, 18 μApp, 130 μApp, 260 μApp 및 1.12 mApp의 입력 크기별 아이 다이어그램을 도시한 도면이다.
도 9는 본 실시에에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 입력 전류 대 출력 전압 관계를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기를 설명한다. 도 1은 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기(1)의 개요적 블록도이다. 도 1을 참조하면, 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기(1)는 입력 전류(iPD)를 버퍼(buffer)하여 전달하는 전류 전달(current conveyor) 스테이지(10)와, 상기 전류 전달 스테이지(10)가 전달한 전류를 제공받고, 트랜스 임피던스 이득(variable trans-impedance gain)으로 출력 전압(Vout)을 형성하여 출력하는 가변 이득 트랜스 임피던스 증폭기(30) 및 상기 전류 전달 스테이지(10) 출력 노드(OUT)의 전압(Vo)으로부터 상기 가변 이득 트랜스 임피던스 증폭기(30)의 이득을 제어하는 이득 제어 신호(Cgb, Cgc)를 형성하여 상기 가변 이득 트랜스 임피던스 증폭기(30)에 제공하는 피드포워드 제어 신호 형성부(20)를 포함하며 상기 피드포워드 제어 신호 형성부(20)는, 상기 가변 이득 트랜스 임피던스 증폭기(30)가 상기 입력 전류(iPD)의 크기에 상응하는 이득을 가지도록 상기 이득 제어 신호(Cgb, Cgc)를 형성한다.
전류 전달 스테이지(10)에서, 복수의 전류 버퍼(10a)들이 전류 전달 스테이지(10)의 입력 노드(IN)와 출력 노드(OUT) 사이에 서로 병렬로 연결된다. 각 전류 버퍼(10a)들이 서로 병렬로 연결됨에 따라 전류 전달 스테이지(10)의 입력 노드(IN)에서 보이는 입력 저항값은 각 전류 버퍼(10a) 입력 저항의 병렬 연결된 저항값에 상응한다.
도 1로 예시된 예에서, 복수의 전류 버퍼(10a)들이 모두 동일한 크기의 트랜지스터로 형성되며, 각 전류 버퍼의 입력 저항이 1/(2gm) (gm: 트랜지스터의 전달 컨덕턴스) 일 때, 입력 노드(IN)에서 형성되는 입력 저항은 1/(10gm)이다. 따라서, 전류 전달 스테이지(10)으로 제공되는 입력 전류(iPD)의 크기를 증가시킬 수 있다.
도 2는 본 실시예에 의한 전류 버퍼(10a)의 개요를 도시한 회로도이다. 도 2를 참조하면, 본 실시예에 의한 전류 버퍼(10a)는 분할된 입력 전류(iPD')가 분할되어 제공되는 입력 노드(IN)와, 출력 전류(iy)를 제공하는 출력 노드(OUT)와, 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit, 110) 및 제2 도전형 모디파이드 캐스코드 회로(120)를 포함하며, 제1 도전형 모디파이드 캐스코드 회로(110)와 제2 도전형 모디파이드 캐스코드 회로(120)는 입력 노드(IN)와 출력 노드(OUT)에서 서로 전기적으로 연결된다.
입력 노드(IN)로 제공된 분할된 입력 전류(iPD')는 제1 도전형 모디파이드 캐스코드 회로(110)와 제2 도전형 모디파이드 캐스코드 회로(120)로 분할되어 제공되고, 분할되어 제공된 입력 전류(ipda, ipdb)는 제1 도전형 모디파이드 캐스코드 회로(110)와 제2 도전형 모디파이드 캐스코드 회로(120)에 의하여 복제되어 출력 노드(OUT)에서 출력된다.
광소자(PD)에 광신호(optical signal)가 제공되면 광신호(optical signal)에 상응하는 입력 전류(ipd)가 형성된다. 입력 전류(ipd)는 입력 노드(IN)에서 각 전류 버퍼(10a)로 분할되어 제공된다. 입력 전류(ipd')는 출력 노드(IN)에서 제1 도전형 모디파이드 캐스코드 회로(110)를 바라보는 입력 저항(Rina)의 저항값과 제2 도전형 모디파이드 캐스코드 회로(120)를 바라보는 입력 저항(Rinb)의 저항값에 반비례하도록 분할된다.
입력 노드(IN)에서 제1 모디파이드 캐스코드 회로(110)을 바라보는 입력 저항 Rina은 트랜지스터 M2 전달 컨덕턴스의 역수인 1/gm2 이고, 입력 노드(IN)에서 제2 모디파이드 캐스코드 회로(120)을 바라보는 입력 저항 Rinb은 트랜지스터 M6의 전달 컨덕턴스의 역수인 1/gm6 이다. 따라서, 분할된 전류 ipda와 ipdab는 아래의 수학식 1과 같이 분할된다. 일 예로, ipda와 ipdb의 비는 트랜지스터 M2와 트랜지스터 M7의 채널 길이(channel length) 대 폭(width)의 비(W/L ratio)를 조절하여 제어할 수 있다.
Figure 112020078844018-pat00001
분할된 전류 ipda가 트랜지스터 M2와 트랜지스터 M4를 관통하여 흐르므로, 분할된 전류 ipda는 복제되고, 복제된 전류(ipd a')는 트랜지스터 M1과 M3를 관통하여 흐른다. 마찬가지로 분할된 전류 ipdb가 트랜지스터 M8와 트랜지스터 M6를 관통하여 흐르므로, 분할된 전류 ipdb는 복제되고, 복제된 전류(ipdb')는 트랜지스터 M5과 M7 을 관통하여 흐른다.
본 실시예에 의한 전류 버퍼(10a)에서, 입력된 신호 전류(iPD')는 제1 모디파이드 캐스코드 회로(110)와 제2 모디파이드 캐스코드 회로(120)로 분할되고, 분할된 전류는 각각 제1 모디파이드 캐스코드 회로(110)와 제2 모디파이드 캐스코드 회로(120)에 의하여 복제되어 출력 노드(OUT)에 제공되므로, 전류 손실 없이 전류를 출력 노드로 전달할 수 있다. 따라서, 본 실시예에 의한 전류 전달 버퍼(10a) 및 전류 전달 스테이지(10)는 이득이 1에 근사하는 전류 버퍼로 기능한다. 다만, 본 실시예에 의하면 입력 전류(ipd)와 출력 전류(iy)의 위상은 서로 반전된 관계일 수 있다.
종래 기술의 트랜스 임피던스 증폭기에서 입력 전류는 제2 도전형 전류 미러 회로와 제1 도전형 모디파이드 캐스코드 회로 사이에서 분할되었다. 제2 도전형 전류 미러 회로의 입력 저항은 비록 제1 도전형 모디파이드 캐스코드 회로의 입력 저항에 비하여 수 배 이상 크나, 유한한 값을 가진다. 그에 따라 입력 전류는 분할되어 제2 도전형 전류 미러 쪽으로 흘러서 신호 전류의 손실이 발생하였다. 따라서, 트랜스 임피던스 증폭기는 입력된 전류 신호에 상응하는 전압 신호를 출력하지 못하였으며, 결과적으로 입력 신호에 대한 민감도(sensitivity) 특성이 열화되었다.
그러나, 본 실시예에 의하면, 입력 전류(ipd')가 분할되고, 제1 모디파이드 캐스코드 회로(110), 제2 모디파이드 캐스코드 회로(120)에 의하여 복제되어 출력되므로, 입력 신호 전류의 손실이 발생하지 않는다. 따라서, 민감도 특성이 열화되지 않는다.
제1 도전형 모디파이드 캐스코드 회로(110)는 제1 페어드 게이트 회로(112)와 제3 페어드 게이트 회로(114)를 포함한다. 제1 페어드 게이트 회로(112)는 게이트가 연결된 제1 도전형의 MOS 트랜지스터들(M1, M2)을 포함하며, 제3 페어드 게이트 회로(114)는 제1 도전형의 MOS 트랜지스터들(M3, M4)를 포함한다. 제1 페어드 게이트 회로의 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 드레인 전극들은 각각 제3 페어드 게이트 회로(114)의 제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 소스 전극들에 연결되며, 제1 페어드 게이트 회로(110)의 게이트 전극은 입력 노드(IN)에 연결된다. 제1 페어드 게이트 회로(112)와 제3 페어드 게이트 회로(114)는 모디파이드 캐스코드로 연결된다.
제2 도전형 모디파이드 캐스코드 회로(120)는 제2 페어드 게이트 회로(122)와 제4 페어드 게이트 회로(124)를 포함한다. 제2 페어드 게이트 회로(122)는 게이트가 연결된 제2 도전형의 MOS 트랜지스터들(M5, M6)을 포함하며, 제4 페어드 게이트 회로(124)는 제2 도전형의 MOS 트랜지스터들(M7, M8)을 포함한다. 제2 페어드 게이트 회로(122)의 제5 트랜지스터(M5)와 제6 트랜지스터(M6)의 드레인 전극들은 각각 제4 페어드 게이트 회로(124)의 제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 소스 전극들에 연결된다. 제2 페어드 게이트 회로(122)의 게이트 전극은 입력 노드(IN)에 연결된다. 제2 페어드 게이트 회로(122)와 제4 페어드 게이트 회로(124)는 모디파이드 캐스코드로 연결된다.
이하에서는 제1 도전형 모디파이드 캐스코드 회로(110)의 동작을 살펴본다. 다만, 제1 도전형 모디파이드 캐스코드 회로(110)와 제2 도전형 모디파이드 캐스코 드 회로(120)는 서로 상보적(complementary) 관계를 가지므로, 통상의 기술자라면 하기할 제1 도전형 모디파이드 캐스코드 회로(110) 설명으로부터 제2 도전형 모디파이드 캐스코드 회로(120)의 동작을 용이하게 파악할 수 있다.
본 실시예의 제1 도전형 모디파이드 캐스코드 회로(110)에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다고 가정한다. 포화영역에서 동작하는 제2 트랜지스터(M2)의 게이트-소스 전압(VGS)은 수학식 2의 ①식과 같고, 제2 트랜지스터(M2)의 드레인-소스 전압(VDS)은 ②식과 같다. 제2 트랜지스터(M2)가 포화 역에서 동작할 때, ① 식과 ② 식을 연립하여 제2 트랜지스터(M2) 드레인 전극 전압 VD의 최소값을 구하면 ③ 식으로 표시된 바와 같이 과구동 전압(VOV)과 같다.
Figure 112020078844018-pat00002
캐스코드로 연결된 제1 페어드 게이트 회로(112)와 제2 페어드 게이트 회로(114)가 모두 포화영역에서 동작할 때, 각 트랜지스터의 드레인-소스 전압은 과구 동 전압에 상응하므로 제3 트랜지스터(M3) 드레인 전극의 최소 전압값은 2Vov 값과 같다.
종래의 캐스코드 전류 미러 회로는 일 예로, 게이트 커플된 Ma 트랜지스터와 Mb 트랜지스터 및 게이트 커플된 Mc 트랜지스터와 Md 트랜지스터가 캐스코드로 연결되되, Ma 트랜지스터와 Mc 트랜지스터는 다이오드 연결되었다. 종래 캐스코드 회로에서, 캐스코드 구성의 Md 트랜지스터의 드레인 전극에는 2Vov + Vt (Vov: 과구동 전압, Vt: 문턱 전압)에 상응하는 전압값 이상의 전압이 제공되어야 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작하였다.
그러나 본 실시예에 의하면, 종래 기술에서 요청되었던 전압값보다 문턱 전압(Vt)만큼 더 낮은 전압인 2Vov을 제공하여도 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다는 장점이 제공된다.
따라서, 제1 도전형 모디파이드 캐스코드 회로(110)과 제2 도전형 모디파이드 캐스코드 회로(120)을 포함하는 본 실시예에 의한 전류 전달 회로에 의하면, 종래 기술에 비하여 2Vt만큼 낮은 전압을 구동 전압으로 제공하여도 전류 전달 회로에 포함된 트랜지스터들이 모두 포화영역에서 동작한다는 장점이 제공된다.
제3 페어드 게이트 회로(114)의 트랜지스터 M3 및 M4의 게이트 전극에는 제1 바이어스 전압(VBIAS1)이 제공되며, 제4 페어드 게이트 회로(124)의 트랜지스터 M7 및 M8의 게이트 전극에는 제2 바이어스 전압(VBIAS2)이 제공된다. 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)은 소신호가 중첩되지 않은 일정한 직류 레벨의 전압인 AC 그라운드(AC ground) 전압일 수 있다.
제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)은 트랜스 임피던스 증폭기 회로 외부에서 제공될 수 있으며, 후술할 바와 같이 복수의 전류 버퍼들에 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)을 제공하거나, 제공하지 않음으로써 복수의 전류 버퍼들을 선택적으로 구동할 수 있다.
도 3을 참조하여 피드 포워드 제어신호 형성부(20)를 설명한다. 도 3(a)는 본 실시예에 의한 피드 포워드 제어 신호 형성부(20)에 포함된 제어 신호 형성기(200)의 개요를 나타낸 블록도이고, 도 3(b)는 제어 신호 형성기(200)의 일 실시예에 의한 회로도이다. 도 3(a) 및 도 3(b)에서, 제어 신호 형성기(200)는 두 개의 증폭기를 포함하는 것으로 예시되었으나, 이는 예시를 위한 것이며, 하나 또는 세 개 이상의 증폭기를 포함하는 것도 당연히 가능하다.
도 1 내지 도 3(a) 및 도 3(b)를 참조하면, 입력 전류(iPD)가 전류 전달 스테이지(10)의 입력 노드(IN)에 제공되면 전류 전달 스테이지(10)의 출력 노드(OUT)에는 전류 전달 스테이지(10)가 전달한 전류(iy)와 전류 전달 스테이지(10)의 출력 저항에 의하여 전압(Vo)이 형성된다. 전류 전달 스테이지(10) 출력 노드(OUT)에서의 전압(Vo)은 제어 신호 형성기(200a, 200b)에 제공된다.
각 제어 신호 형성기(200a, 200b)에 제공된 전압(Vo)은 캐스케이드로 연결된 제1 증폭기 (210), 제2 증폭기(220)에 의하여 증폭된다. 도 3(b)로 예시된 실시예와 같이 제1 증폭기(210)는 구동 전압 Vdd가 제공 되는 캐스코드 증폭기일 수 있으며, 제2 증폭기(220)는 구동 전압 Vdd보다 큰 전압인 Vdd2가 제공되는 캐스코드 증폭기일 수 있다. 일 실시예로, Vdd는 1.2V일 수 있으며, Vdd2는 2.5V일 수 있다. 다만, 이는 실시예일 따름이며, 제어 신호 형성기는 하나 혹은 세 개 이상의 증폭기를 포함할 수 있다.
제1 증폭기(210)에는 전류 전달 스테이지(10)의 출력 노드에 형성된 전압(Vo)이 입력된다. 제1 증폭기(210)는 제공된 전압을 증폭하여 제2 증폭기(220)로 출력한다. 바이패스 커패시터(Cb)는 제1 증폭기(210)의 출력 신호 중 교류 성분을 접지 전압으로 우회(bypass)시키므로, 제2 증폭기(220)의 입력에는 제1 증폭기(210) 출력한 신호의 직류 성분이 제공된다. 제2 증폭기(220)는 제공된 신호를 증폭하고, 이를 가변 이득 트랜스 임피던스 증폭기(30)에 출력하여 트랜스 임피던스 이득를 제어한다.
제2 증폭기(220)가 출력한 이득 제어 신호(Cg)는 전류 전달 스테이지(10)의 출력 노드에 형성된 전압(Vo)을 증폭한 것이며, 이는 입력 노드(IN)으로 제공된 입력 전류(iPD)가 출력 노드(OUT)로 전달되어 형성된 전류(iy)에 의하여 형성된다. 따라서, 피드포워드 제어 신호 형성부(20)가 출력한 트랜스 임피던스 이득 제어 신호(Cga, Cgb)는 입력 전류의 크기에 상응하는 레벨을 가진다.
도 1로 예시된 실시예의 피드포워드 제어 신호 형성부(20)는 복수의 제어신호 형성기(200a, 200b)를 포함하는 것을 예시한다. 제1 제어 신호 형성기(200a)와 제2 제어 신호 형성기(200b)는 입력 전류(iPD)의 크기에 따라 서로 다른 트랜스 임피던스 이득 제어 신호(Cga, Cgb)를 출력한다. 일 예로, 입력 전류(iPD)가 제1 전류값 미만인 경우에는 제1 제어 신호 형성기(200a)와 제2 제어 신호 형성기(200b) 모두가 전달 임피던스 이득 제어 신호를 출력하지 않고, 입력 전류(iPD)가 제1 전류값 이상이고, 제2 전류값 미만인 경우에는 제1 제어 신호 형성기(200a)는 전달 임피던스 이득 제어 신호(Cga)를 출력하고, 제2 제어 신호 형성기(200b)는 전달 임피던스 이득 제어 신호(Cgb)를 출력하지 않는다. 입력 전류(iPD)가 제2 전류값 이상인 경우에는 제1 제어 신호 형성기(200a)와 제2 제어 신호 형성기(200b) 모두가 전달 임피던스 이득 제어 신호(Cga, Cgb)를 출력할 수 있다.
도 1 및 도 3(b)를 참조하면, 제1 제어 신호 형성기(200a)에 포함된 트랜지스터 M9와 트랜지스터 M11의 사이즈와 제2 제어 신호 형성기(200b)에 포함된 트랜지스터 M9와 트랜지스터 M11의 사이즈는 서로 다를 수 있다. 또한, 제1 제어 신호 형성기(200a)에 포함된 부하 저항 R1, R2와 제2 제어 신호 형성기(200b)에 포함된 부하 저항 R1, R2의 값은 서로 다를 수 있다.
따라서, 제1 제어 신호 형성기(200)에 포함된 제1 증폭기(210), 제2 증폭기(220)와 제2 제어 신호 형성기(200)에 포함된 제1 증폭기와 제2 증폭기는 입력된 전압의 레벨을 검출하여 검출한 레벨에 상응하는 전달 컨덕턴스 이득 제어 신호를 형성하여 출력할 수 있다.
도시되지 않은 실시예에서, 피드포워드 제어 신호 형성부(20)는 3 개 이상의 제어 신호 형성기들을 더 포함할 수 있으며, 이들이 각각 출력하는 이득 제어 신호에 의하여 트랜스 임피던스 증폭기의 이득을 제어할 수 있다.
도 4(a)는 본 실시예에 의한 가변 이득 트랜스 임피던스 증폭기(20)의 개요를 도시한 블록도이고, 도 4(b)는 본 실시예에 의한 가변 이득 트랜스 임피던스 증폭기(20)의 개요를 도시한 개요적 회로도이다. 도 4(a)를 참조하면, 트랜스 임피던스 증폭기(20)는 증폭기(300)와 증폭기(300)의 입력 노드와 출력 노드에 각각 연결되는 피드백 저항(Ra)를 포함하고, 증폭기(300)의 입력 노드와 출력 노드에 각각 연결되어 증폭기(300)의 이득을 조절하는 이득 조절 가지(310)를 하나 이상 포함한다.
도시된 실시예에서, 각 이득 조절 가지(310)는 스위치와 저항이 직렬로 연결되어 형성될 수 있다. 이득 조절 가지(310)에 포함된 스위치는 피드포워드 제어 신호 형성부(20)가 출력한 이득 제어 신호(Cgb, Cbc)에 의하여 도통과 차단이 제어된다. 일 예로, 스위치는 예시된 것과 같이 PMOS 스위치일 수 있으나, 도시되지 않은 실시예에 의하면 NMOS 스위치일 수 있다.
도 4(b)를 참조하면, 증폭기(300)는 소스 전극으로 기준 전압이 제공되는 트랜지스터(Ma)와, 소스 전극으로 구동 전압(Vdd)이 제공되는 트랜지스터(Mb)를 포함할 수 있다.
트랜지스터(Ma)의 게이트 전극과 트랜지스터(Mb)의 게이트 전극이 서로 연결되어 전류 버퍼부(100)가 출력한 전류(iy)가 입력된다. 트랜지스터(Ma)의 드레인 전극과, 트랜지스터(Mb)의 드레인 전극은 출력 전압(Vout)이 형성되는 출력 노드에 연결된다.
도 4(a) 및 도 4(b)로 예시된 가변 이득 트랜스 임피던스 증폭기(30)에서 저항 Ra와 복수의 이득 조절 가지(310)들에 포함된 저항들(Rb, Rc)의 등가 저항을 Req라 하면 트랜스 임피던스 증폭기(20)의 입출력 관계식은 아래의 수학식 3과 같다.
Figure 112020078844018-pat00003
(gma, gmb: 트랜지스터 Ma와 트랜지스터 Mb의 전달 컨덕턴스, roa, rob: 트랜지스터 Ma와 트랜지스터 Mb의 출력 저항)
수학식 3의 식 ②와 식 ③으로부터 아래의 수학식 4와 같이 전달 임피던스 이득을 연산할 수 있다. 입력 전류에 대한 출력 전압 이득(A)이 Req 값에 비하여 크다면(A >> Req) 입력 전류(iy)에 대한 출력 전압 (Vout)의 비는 아래의 수학식 4과 같이 근사된다. 따라서 등가 저항(Req)을 가지는 증폭 회로에 있어서 이득 조절 가지(310)에 포함된 트랜지스터들을 도통시키거나, 차단하여 등가 저항값을 제어할 수 있으며, 이로부터 입력 전류에 대한 출력 전압을 제어할 수 있다.
Figure 112020078844018-pat00004
일 실시예로, Ra와 저항 가지에 포함된 Rb, Rc의 저항값이 모두 같은 경우에 등가 저항은 Ra, 1/3Ra 및 1/5 Ra로 제어될 수 있다. 다른 실시예로, Ra와 저항 가지에 포함된 Rb, Rc의 저항값은 출력 전압(Vout)의 크기가 입력 전류(ipd)의 크기에 부합하여 형성되도록 선택될 수 있다.
위에서 설명된 것과 같이, 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기(1)에 의하면 입력 전류(iPD)의 크기에 따라 트랜스 임피던스 증폭기의 이득이 자동으로 조절되는 것을 알 수 있다. 나아가, 이득을 조절하는 이득 제어 신호는 피드포워드 구성을 가지는 피드포워드 제어 신호 형성부에 의하여 형성되어 낮은 레이턴시로 이득 제어가 가능하다.
모의 실험예
이하에서는 첨부된 도면을 참조하여 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기(1)의 모의 실험예를 설명한다. 도 5는 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 주파수 응답 및 노이즈 시뮬레이션 결과를 도시한다. 피드포워드 제어 신호 형성부 회로(FCG)가 동작하지 않을 때 최소 16.8 pA/sqrt(Hz) noise current spectral density를 가지는 것을 확인할 수 있다.
도 6은 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 펄스 퍼짐 방지 효과를 도시하는 도면이다. 도 6(a) 및 도 6(b) 하단의 도면은 입력 전류(ipd)의 개형을 도시하며, 상단의 도면은 피드포워드 제어 신호 형성부(FCG)가 구동할 때와 구동하지 않을 때의 출력 신호(Vout)의 개형을 도시한 도면이다. 도 6(a)를 참조하면, 입력 전류의 지속시간이 3 ns이고, 진폭이 1.12 mAp-p 일 때, 피드포워드 제어 신호 형성부(FCG)가 동작하지 않으면 펄스의 하강 에지에서 스프레딩(spreading)이 발생하는 것을 확인할 수 있다. 그러나, 본 실시예에 의한 피드포워드 제어 신호 형성부(FCG)가 동작할 때에는 하강 에지 스프레딩 없이 진폭 400 mVp-p, 3 ns 의 지속시간을 가지는 전압 신호가 형성되는 것을 확인할 수 있다. 이는 도 5에서 보는 바와 같이 낮은 트랜스임피던스 이득의 경우, 대역폭이 크게 넓어짐으로써 큰 입력전류의 경우 더욱 뚜렷하게 발생하는 펄스퍼짐 현상을 막을 수 있기 때문이다.
도 6(b)를 살펴보면 지속시간이 3 ns이고, 진폭이 2.24 mAp-p인 입력 전류가 제공될 때, 피드포워드 제어 신호 형성부(FCG)가 동작하지 않으면 펄스의 하강 에지에서 스프레딩(spreading)이 발생하는 것을 확인할 수 있다. 그러나, 본 실시예에 의한 피드포워드 제어 신호 형성부(FCG)가 동작할 때에는 하강 에지 스프레딩 없이 진폭 810 mVp-p, 3ns의 지속시간을 가지는 전압 신호가 형성되는 것을 확인할 수 있다.
따라서, 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기에 의하면 펄스 스프레딩이 발생하지 않아 높은 주파수로 입력되는 펄스들을 분리하여 처리하는 것이 가능하다는 장점이 제공된다.
도 7은 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기에 2.24 mAp-p 크기의 231-1 PRBS 신호를 입력하였을 경우의 출력 아이 다이어그램들이다. 도 7(a) 내지 도 7(d)는 각각 1.25 Gb/s, 2.5 Gb/s, 3.125 Gb/s, 및 4 Gb/s 동작속도에 대한 아이 다이어그램이다. 도 8을 참조하면, 231-1 PRBS 입력신호에 대해 입력전류의 크기를 2.24 mApp 로 고정하고 동작 속도를 1.25-Gb/s 부터 4-Gb/s 까지 시뮬레이션 결과로부터 크고 깨끗하게 신호가 복원되는 것을 알 수 있다.
도 8은 본 실시예에 의한 자동 이득 조절 트랜스 임피던스 증폭기에 231-1의 PRBS 신호를 125-Mb/s 동작속도로 제공하였을 때, 입력 크기별 아이 다이어그램을 도시하며, 도 8(a) 내지 도 8(b)는 각각 순서대로 18 μApp, 130 μApp, 260 μApp 및 1.12 mApp의 시뮬레이션 결과이다. 도 8(a) 내지 도 8(b)를 검토하면, 작은 전류부터 큰 전류까지 선형적으로 증폭이 이루어지는 것을 확인할 수 있다.
도 9는 본 실시에에 의한 자동 이득 조절 트랜스 임피던스 증폭기의 입력 전류 대 출력 전압 관계를 도시한 도면이다. 각각의 그래프에서 트랜스 임피던스 이득은 입력 전류 대 출력 전압의 기울기에 해당한다. 입력전류 18 μApp~80 μApp에 대해 트랜스임피던스 이득은 77 dBΩ이며, 입력전류 80 μApp~1.12 mApp에 대해 트랜스임피던스 이득은 68 dBΩ, 입력전류 1.12 mApp~2.24 mApp에 대한 트랜스임피던스 이득은 58 dBΩ이다.
도 9로부터, 입력 전류의 크기에 따라 서로 다른 트랜스 임피던스 이득으로 증폭되는 것을 확인할 수 있다. 일 예로, 본 실시예에 의한 자동 이득 조절 트랜스 임피던스를 라이다 등의 응용예에 적용하는 경우에, 멀리 있는 타겟에서 반사된 에코 신호와 가까이 있는 타겟에서 반사된 에코 신호를 서로 다른 트랜스 임피던스 이득으로 검출하고 서로 유사한 크기의 신호로 형성할 수 있어 검출 한계를 향상시킬 수 있다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
1: 자동 이득 조절 트랜스 임피던스 증폭기
10: 전류 전달 스테이지 10a: 전류 버퍼
20: 피드포워드 제어 신호 형성부
30: 가변 이득 트랜스 임피던스 증폭기
110: 제1 도전형 모디파이드 캐스코드 회로
112: 제1 페어드 게이트 회로 114: 제3 페어드 게이트 회로
120: 제2 도전형 모디파이드 캐스코드 회로
122: 제2 페어드 게이트 회로 124: 제4 페어드 게이트 회로
200: 제어 신호 형성기 210: 제1 증폭기
220: 제2 증폭기 310: 이득 조절 가지

Claims (9)

  1. 입력 전류를 버퍼(buffer)하여 전달하는 전류 전달(current conveyor) 스테이지;
    상기 전류 전달 스테이지가 전달한 전류를 제공받고, 가변 전달 임피던스 이득(variable trans-impedance gain)으로 출력 전압을 형성하여 출력하는 가변 이득 트랜스 임피던스 증폭기 및
    상기 전류 전달 스테이지 출력 노드의 전압으로부터 상기 가변 이득 트랜스 임피던스 증폭기의 이득을 제어하는 이득 제어 신호를 형성하여 상기 가변 이득 트랜스 임피던스 증폭기에 제공하는 피드포워드 제어 신호 형성부를 포함하며
    상기 피드포워드 제어 신호 형성부는, 상기 가변 이득 트랜스 임피던스 증폭기가 상기 입력 전류의 크기에 상응하는 이득을 가지도록 상기 이득 제어 신호를 형성하며,
    상기 피드포워드 제어 신호 형성부는,
    상기 전류 전달 스테이지 출력 노드의 전압을 제공받는 제1 및 제2 제어 신호 형성기들을 포함하고,
    상기 제1 및 제2 제어 신호 형성기들은 각각 캐스케이드로 연결된 캐스코드 증폭기들을 포함하고, 상기 제2 제어 신호 형성기에 포함된 상기 캐스코드 증폭기의 입력 트랜지스터의 사이즈는 상기 제1 제어 신호 형성기에 포함된 상기 캐스코드 증폭기의 입력 트랜지스터의 사이즈에 비하여 크며,
    상기 제2 제어 신호 형성기는 상기 제1 제어 신호 형성기에 비하여 더 큰 상기 출력 전압을 검출하여 이득 제어 신호를 형성하는 자동 이득 조절 트랜스 임피던스 증폭기.
  2. 제1항에 있어서,
    상기 전류 전달 스테이지는,
    상기 입력 전류가 각각 분할되어 입력되고, 입력된 전류를 출력하는 복수의 전류 버퍼들을 포함하는 자동 이득 조절 트랜스 임피던스 증폭기.
  3. 제2항에 있어서,
    상기 전류 버퍼는,
    입력 노드와 출력 노드에서 각각 연결된 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit)와, 제2 도전형 모디파이드 캐스코드 회로를 포함하며,
    상기 제1 도전형 모디파이드 캐스코드 회로는 제1 도전형 트랜지스터들의 제1 페어드 게이트 회로(paired gate circuit)와, 상기 제1 도전형 트랜지스터들의 제3 페어드 게이트 회로를 포함하고, 상기 제1 페어드 게이트 회로와 상기 제3 페어드 게이트 회로는 모디파이드 캐스코드 구조로 연결되며,
    상기 제2 도전형 모디파이드 캐스코드 회로는 제2 도전형 트랜지스터의 제2 페어드 게이트 회로와, 상기 제2 페어드 게이트 회로, 상기 제2 도전형 트랜지스터의 제4 페어드 게이트 회로를 포함하고, 상기 제2 페어드 게이트 회로와 상기 제4 페어드 게이트 회로는 모디파이드 캐스코드 구조로 연결된 자동 이득 조절 트랜스 임피던스 증폭기.
  4. 제1항에 있어서,
    상기 전류 전달 스테이지 출력 노드의 전압은
    상기 입력 전류의 크기와 상기 전류 전달 스테이지의 등가 출력 저항의 곱으로 표시되는 자동 이득 조절 트랜스 임피던스 증폭기.
  5. 제1항에 있어서,
    상기 트랜스 임피던스 증폭기는,
    증폭기와,
    상기 증폭기의 입력과 상기 증폭기의 출력 사이에 피드백(feedback)되어 연결된 저항과,
    상기 증폭기의 입력과 상기 증폭기의 출력 사이에 피드백되어 연결된 하나 이상의 이득 조절 가지들을 포함하며,
    상기 이득 조절 가지는 저항과, 이득 제어 신호에 의하여 제어되는 스위치가 직렬로 연결된 자동 이득 조절 트랜스 임피던스 증폭기.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 자동 이득 조절 트랜스 임피던스 증폭기는
    라이다에 포함된 자동 이득 조절 트랜스 임피던스 증폭기.
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