JP2003150258A - バイアス電圧発生回路 - Google Patents
バイアス電圧発生回路Info
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Abstract
(57)【要約】
【課題】 低電源電圧しかも広い電源電圧範囲でバイア
ス電圧を供給し、低消費電力化を実現でき、かつ製造プ
ロセスのバラツキや動作温度条件の変動による影響を抑
制できるバイアス電圧発生回路を提供する。 【解決手段】電源電圧Ｖddと共通電位線との間に抵抗素
子Ｒ１，Ｒ２及びダイオード接続したＭＯＳトランジス
タＭＬ１を直列接続して、抵抗素子Ｒ２と並列にＭＯＳ
トランジスタＭ２を接続し、製造工程のバラツキなどの
影響はトランジスタＭＬ１のしきい値電圧の変動によっ
てキャンセルし、また、電源電圧の変動による影響はト
ランジスタＭ２のオン抵抗の変化によってキャンセルす
るので、抵抗素子Ｒ１とＲ２の接続点から出力されるバ
イアス電圧Ｖbsを差動増幅回路の電流源トランジスタの
ゲートに供給することでトランジスタのしきい値電圧の
バラツキや温度、電源電圧の変動に影響されず、安定し
た動作特性を実現できる。
ス電圧を供給し、低消費電力化を実現でき、かつ製造プ
ロセスのバラツキや動作温度条件の変動による影響を抑
制できるバイアス電圧発生回路を提供する。 【解決手段】電源電圧Ｖddと共通電位線との間に抵抗素
子Ｒ１，Ｒ２及びダイオード接続したＭＯＳトランジス
タＭＬ１を直列接続して、抵抗素子Ｒ２と並列にＭＯＳ
トランジスタＭ２を接続し、製造工程のバラツキなどの
影響はトランジスタＭＬ１のしきい値電圧の変動によっ
てキャンセルし、また、電源電圧の変動による影響はト
ランジスタＭ２のオン抵抗の変化によってキャンセルす
るので、抵抗素子Ｒ１とＲ２の接続点から出力されるバ
イアス電圧Ｖbsを差動増幅回路の電流源トランジスタの
ゲートに供給することでトランジスタのしきい値電圧の
バラツキや温度、電源電圧の変動に影響されず、安定し
た動作特性を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス電圧発生
回路、特にアナログ回路にバイアス電圧を供給し、かつ
低電源電圧化及び低消費電力化を実現可能なバイアス電
圧発生回路に関するものである。
回路、特にアナログ回路にバイアス電圧を供給し、かつ
低電源電圧化及び低消費電力化を実現可能なバイアス電
圧発生回路に関するものである。
【０００２】
【従来の技術】半導体集積回路のシステムＬＳＩ化及び
低電源電圧化が年々進んでいる。特に携帯情報端末機器
に使用されるようなシステムＬＳＩにおいては、部品点
数の削減と高機能化のためアナログ・ディジタル混在型
ＬＳＩが増加している。アナログ回路に対してもディジ
タル回路と同じレベルの低電源電圧化や低消費電力化が
要求され始めている。
低電源電圧化が年々進んでいる。特に携帯情報端末機器
に使用されるようなシステムＬＳＩにおいては、部品点
数の削減と高機能化のためアナログ・ディジタル混在型
ＬＳＩが増加している。アナログ回路に対してもディジ
タル回路と同じレベルの低電源電圧化や低消費電力化が
要求され始めている。
【０００３】アナログ回路には、多くの場合、差動増幅
回路（オペアンプ）が用いられるが、その電流源トラン
ジスタのゲート端子には、バイアス電圧発生回路によっ
て生成されるバイアス電圧が供給され、カレントミラー
回路が構成されている。このため、バイアス電圧発生回
路の消費電流の増加に従って、差動増幅回路の消費電流
も増加する。その結果、アナログ回路全体の消費電力の
増加が避けられなくなる。
回路（オペアンプ）が用いられるが、その電流源トラン
ジスタのゲート端子には、バイアス電圧発生回路によっ
て生成されるバイアス電圧が供給され、カレントミラー
回路が構成されている。このため、バイアス電圧発生回
路の消費電流の増加に従って、差動増幅回路の消費電流
も増加する。その結果、アナログ回路全体の消費電力の
増加が避けられなくなる。
【０００４】図１０は、抵抗素子とダイオード接続した
ＭＯＳトランジスタを用いたバイアス電圧発生回路の第
１の従来例を示している。図示のように、このバイアス
電圧発生回路において、第１の電源電圧供給線、即ち電
源電圧Ｖddの供給線と第２の電源電圧の供給線、即ち、
共通電位ＶSSの供給線（以下、共通電位線ともいう）と
の間に抵抗素子Ｒ１とｎＭＯＳトランジスタＭ１が直列
接続されている。ＭＯＳトランジスタＭ１はゲートがそ
のドレインに接続され、いわゆるダイオード接続となっ
ている。
ＭＯＳトランジスタを用いたバイアス電圧発生回路の第
１の従来例を示している。図示のように、このバイアス
電圧発生回路において、第１の電源電圧供給線、即ち電
源電圧Ｖddの供給線と第２の電源電圧の供給線、即ち、
共通電位ＶSSの供給線（以下、共通電位線ともいう）と
の間に抵抗素子Ｒ１とｎＭＯＳトランジスタＭ１が直列
接続されている。ＭＯＳトランジスタＭ１はゲートがそ
のドレインに接続され、いわゆるダイオード接続となっ
ている。
【０００５】
【発明が解決しようとする課題】図１０に示す従来のバ
イアス電圧発生回路では、縦続接続のＭＯＳトランジス
タが段数が少ないため、低い電源電圧下でも十分動作す
ることができる。しかしながら、ＭＯＳトランジスタの
しきい値電圧（Ｖth）の２〜３段分程度の非常に低い電
源電圧下で動作するように回路定数を設計した場合、し
きい値電圧の６段分程度に相当する電源電圧下において
は、消費電流が大幅に増加し、このバイアス電圧発生回
路を用いた差動増幅回路においても消費電流が大幅に増
加するという不利益がある。
イアス電圧発生回路では、縦続接続のＭＯＳトランジス
タが段数が少ないため、低い電源電圧下でも十分動作す
ることができる。しかしながら、ＭＯＳトランジスタの
しきい値電圧（Ｖth）の２〜３段分程度の非常に低い電
源電圧下で動作するように回路定数を設計した場合、し
きい値電圧の６段分程度に相当する電源電圧下において
は、消費電流が大幅に増加し、このバイアス電圧発生回
路を用いた差動増幅回路においても消費電流が大幅に増
加するという不利益がある。
【０００６】また、しきい値電圧の６段分程度に相当す
る電源電圧下において回路定数を設計した場合、低い電
源電圧下においては消費電流が大幅に減少するが、この
バイアス電圧発生回路によって出力されるバイアス電圧
を用いた差動増幅回路の動作スピードが大幅に遅くな
り、例えば、フィードバックループの帰還時間がずれて
しまってアナログ回路の所望特性を十分維持できないと
いった不利益が発生するおそれがある。
る電源電圧下において回路定数を設計した場合、低い電
源電圧下においては消費電流が大幅に減少するが、この
バイアス電圧発生回路によって出力されるバイアス電圧
を用いた差動増幅回路の動作スピードが大幅に遅くな
り、例えば、フィードバックループの帰還時間がずれて
しまってアナログ回路の所望特性を十分維持できないと
いった不利益が発生するおそれがある。
【０００７】図１１は、抵抗素子とダイオード接続した
ＭＯＳトランジスタを用いたバイアス電圧発生回路の第
２の従来例を示している。図示のように、第２の従来例
では、第１の従来例に示したバイアス電圧発生回路が複
数段設けられ、後段のバイアス電圧発生回路は、前段の
バイアス電圧発生回路の出力端子に接続されている。こ
のように接続することによって、最終段から出力される
バイアス電圧Ｖbsの電源電圧依存性を大幅に小さくする
ことができる。
ＭＯＳトランジスタを用いたバイアス電圧発生回路の第
２の従来例を示している。図示のように、第２の従来例
では、第１の従来例に示したバイアス電圧発生回路が複
数段設けられ、後段のバイアス電圧発生回路は、前段の
バイアス電圧発生回路の出力端子に接続されている。こ
のように接続することによって、最終段から出力される
バイアス電圧Ｖbsの電源電圧依存性を大幅に小さくする
ことができる。
【０００８】しかしながら、前段と次段のバイアス電圧
発生回路の抵抗素子に流れる電流値を、例えば１０：１
のようにある程度比を持たせなければならないので、バ
イアス電圧発生回路自身の消費電力が大きくなってしま
うという不利益がある。また、バイアス電圧発生回路の
段数が増える度に出力電圧が低下して行くため、低電源
電圧化には不利であった。
発生回路の抵抗素子に流れる電流値を、例えば１０：１
のようにある程度比を持たせなければならないので、バ
イアス電圧発生回路自身の消費電力が大きくなってしま
うという不利益がある。また、バイアス電圧発生回路の
段数が増える度に出力電圧が低下して行くため、低電源
電圧化には不利であった。
【０００９】図１２には、バイアス電圧発生回路の第３
の従来例を示している。図示のように、このバイアス電
圧発生回路は、二つの抵抗素子Ｒ１、Ｒ２とダイオード
接続したＭＯＳトランジスタＭ１によって構成されてい
る。抵抗素子Ｒ１とＲ２は、電源電圧Ｖddの供給線と共
通電位線との間に直列接続されている。ＭＯＳトランジ
スタＭ１は、抵抗素子Ｒ２と並列に接続され、そのゲー
トとドレインが抵抗素子Ｒ１とＲ２の接続点に接続され
ている。なお、抵抗素子Ｒ１とＲ２の接続点からバイア
ス電圧Ｖbsが出力される。
の従来例を示している。図示のように、このバイアス電
圧発生回路は、二つの抵抗素子Ｒ１、Ｒ２とダイオード
接続したＭＯＳトランジスタＭ１によって構成されてい
る。抵抗素子Ｒ１とＲ２は、電源電圧Ｖddの供給線と共
通電位線との間に直列接続されている。ＭＯＳトランジ
スタＭ１は、抵抗素子Ｒ２と並列に接続され、そのゲー
トとドレインが抵抗素子Ｒ１とＲ２の接続点に接続され
ている。なお、抵抗素子Ｒ１とＲ２の接続点からバイア
ス電圧Ｖbsが出力される。
【００１０】図１２に示すバイアス電圧発生回路の第３
の従来例では、２つの抵抗素子Ｒ１とＲ２に対して、等
価抵抗Ｒ１／／Ｒ２と等価電源｛Ｒ２／（Ｒ１＋Ｒ
２）｝Ｖ ddを考えると、図１０に示すバイアス電圧発生
回路の第１の従来例に置き換えることができる。例え
ば、Ｒ２＝２Ｒ１の場合、バイアス電圧発生回路の出力
電圧の電源電圧依存性を第１の従来例のおおよそ半分に
することができる。
の従来例では、２つの抵抗素子Ｒ１とＲ２に対して、等
価抵抗Ｒ１／／Ｒ２と等価電源｛Ｒ２／（Ｒ１＋Ｒ
２）｝Ｖ ddを考えると、図１０に示すバイアス電圧発生
回路の第１の従来例に置き換えることができる。例え
ば、Ｒ２＝２Ｒ１の場合、バイアス電圧発生回路の出力
電圧の電源電圧依存性を第１の従来例のおおよそ半分に
することができる。
【００１１】しかし、この従来例では、やはり第１の従
来例のバイアス電圧発生回路と同様に、回路定数を低電
源電圧側に合わせ込むと、高い電源電圧が供給されると
き消費電力の増加を招き、逆に回路定数を高電源電圧側
に合わせ込むと、低い電源電圧が供給されるとき、この
バイアス電圧発生回路を用いた差動増幅回路の動作スピ
ードが低下するという不利益がある。
来例のバイアス電圧発生回路と同様に、回路定数を低電
源電圧側に合わせ込むと、高い電源電圧が供給されると
き消費電力の増加を招き、逆に回路定数を高電源電圧側
に合わせ込むと、低い電源電圧が供給されるとき、この
バイアス電圧発生回路を用いた差動増幅回路の動作スピ
ードが低下するという不利益がある。
【００１２】図１３は、バイアス電圧発生回路の第４の
従来例を示している。図示のように、このバイアス電圧
発生回路は、図１２に示す第３の従来例に較べて、ＭＯ
ＳトランジスタＭ１の替わりにトランスミッションゲー
トＴＭ１が用いられている。即ち、抵抗素子Ｒ１とＲ２
が電源電圧Ｖddの供給線と共通電位線の間に直列接続さ
れ、トランスミッションゲートＴＭ１が抵抗素子Ｒ２と
並列に設けられている。
従来例を示している。図示のように、このバイアス電圧
発生回路は、図１２に示す第３の従来例に較べて、ＭＯ
ＳトランジスタＭ１の替わりにトランスミッションゲー
トＴＭ１が用いられている。即ち、抵抗素子Ｒ１とＲ２
が電源電圧Ｖddの供給線と共通電位線の間に直列接続さ
れ、トランスミッションゲートＴＭ１が抵抗素子Ｒ２と
並列に設けられている。
【００１３】トランスミッションゲートＴＭ１の制御端
子に、例えば、電源電圧Ｖddまたは共通電位ＶSSに保持
される制御信号ＳC が印加される。例えば、電源電圧Ｖ
ddの変化に伴ってトランスミッションゲートＴＭ１のオ
ン抵抗が変化して、抵抗素子Ｒ２とトランスミッション
ゲートＴＭ１の並列抵抗の両端に発生する電圧がほとん
ど変化しないように回路定数が設計されると、出力され
るバイアス電圧Ｖbsの電源電圧依存性は、図１２に示す
第３の従来例よりもさらに小さくすることが可能であ
る。
子に、例えば、電源電圧Ｖddまたは共通電位ＶSSに保持
される制御信号ＳC が印加される。例えば、電源電圧Ｖ
ddの変化に伴ってトランスミッションゲートＴＭ１のオ
ン抵抗が変化して、抵抗素子Ｒ２とトランスミッション
ゲートＴＭ１の並列抵抗の両端に発生する電圧がほとん
ど変化しないように回路定数が設計されると、出力され
るバイアス電圧Ｖbsの電源電圧依存性は、図１２に示す
第３の従来例よりもさらに小さくすることが可能であ
る。
【００１４】上述したように、第３及び第４の従来例に
おいては、バイアス電圧発生回路の出力電圧の電源電圧
依存性を小さくすることができる。しかしながら、本発
明は、バイポーラ回路で用いられるバンドギャップ電圧
発生回路のような変動しない出力電圧を供給することを
一番の目的とはしない。本発明は、バイアス電圧発生回
路によって生成されるバイアス電圧を差動増幅回路のＭ
ＯＳトランジスタの電流源トランジスタのゲートに供給
することを考えた場合、低電源電圧化においては、ＭＯ
Ｓトランジスタのしきい値電圧の変動に伴って出力電圧
も変動するように設計する必要がある。
おいては、バイアス電圧発生回路の出力電圧の電源電圧
依存性を小さくすることができる。しかしながら、本発
明は、バイポーラ回路で用いられるバンドギャップ電圧
発生回路のような変動しない出力電圧を供給することを
一番の目的とはしない。本発明は、バイアス電圧発生回
路によって生成されるバイアス電圧を差動増幅回路のＭ
ＯＳトランジスタの電流源トランジスタのゲートに供給
することを考えた場合、低電源電圧化においては、ＭＯ
Ｓトランジスタのしきい値電圧の変動に伴って出力電圧
も変動するように設計する必要がある。
【００１５】上述した第１の従来例並びに第２の従来例
においては、電流源トランジスタのしきい値電圧のバラ
ツキや温度による変動が自動的に出力電圧に現れるが、
第３の従来例及び第４の従来例では、この変動は現れな
い。即ち、第３の従来例または第４の従来例のバイアス
電圧発生回路を用いた場合、差動増幅回路の特性がプロ
セスのバラツキや温度条件の影響を受けやすくなってし
まうという不利益がある。
においては、電流源トランジスタのしきい値電圧のバラ
ツキや温度による変動が自動的に出力電圧に現れるが、
第３の従来例及び第４の従来例では、この変動は現れな
い。即ち、第３の従来例または第４の従来例のバイアス
電圧発生回路を用いた場合、差動増幅回路の特性がプロ
セスのバラツキや温度条件の影響を受けやすくなってし
まうという不利益がある。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電源電圧しかも広い電源電圧
範囲でバイアス電圧を供給し、低消費電力化を実現で
き、かつ製造プロセスのバラツキや動作温度条件の変動
による影響を抑制できるバイアス電圧発生回路を提供す
ることにある。
のであり、その目的は、低電源電圧しかも広い電源電圧
範囲でバイアス電圧を供給し、低消費電力化を実現で
き、かつ製造プロセスのバラツキや動作温度条件の変動
による影響を抑制できるバイアス電圧発生回路を提供す
ることにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点のバイアス電圧発生回路は、第
１の電源電圧供給線と第２の電源電圧供給線との間に直
列接続されている第１の抵抗素子、第２の抵抗素子及び
第１のＭＯＳトランジスタと、上記第２の抵抗素子と並
列に接続され、動作時ゲートに上記第１の電源電圧に応
じた電圧が印加される第２のＭＯＳトランジスタとを有
し、上記第１のＭＯＳトランジスタのゲートにそのドレ
イン電圧が印加され、上記第１の抵抗素子と第２の抵抗
素子との接続点からバイアス電圧が出力される。
め、本発明の第１の観点のバイアス電圧発生回路は、第
１の電源電圧供給線と第２の電源電圧供給線との間に直
列接続されている第１の抵抗素子、第２の抵抗素子及び
第１のＭＯＳトランジスタと、上記第２の抵抗素子と並
列に接続され、動作時ゲートに上記第１の電源電圧に応
じた電圧が印加される第２のＭＯＳトランジスタとを有
し、上記第１のＭＯＳトランジスタのゲートにそのドレ
イン電圧が印加され、上記第１の抵抗素子と第２の抵抗
素子との接続点からバイアス電圧が出力される。
【００１８】また、本発明の第２の観点のバイアス電圧
発生回路は、第１の電源電圧供給線と第２の電源電圧供
給線との間に直列接続されている第１の抵抗素子、第２
の抵抗素子、第３の抵抗素子及び第１のＭＯＳトランジ
スタと、上記第２、第３の抵抗素子と並列に接続され、
動作時ゲートに上記第１の電源電圧に応じた電圧が印加
される第２のＭＯＳトランジスタとを有し、上記第１の
ＭＯＳトランジスタのゲートにそのドレイン電圧が印加
され、上記第２の抵抗素子と第３の抵抗素子との接続点
からバイアス電圧が出力される。
発生回路は、第１の電源電圧供給線と第２の電源電圧供
給線との間に直列接続されている第１の抵抗素子、第２
の抵抗素子、第３の抵抗素子及び第１のＭＯＳトランジ
スタと、上記第２、第３の抵抗素子と並列に接続され、
動作時ゲートに上記第１の電源電圧に応じた電圧が印加
される第２のＭＯＳトランジスタとを有し、上記第１の
ＭＯＳトランジスタのゲートにそのドレイン電圧が印加
され、上記第２の抵抗素子と第３の抵抗素子との接続点
からバイアス電圧が出力される。
【００１９】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタは、通常のＭＯＳトランジスタより
も絶対値が低いしきい値電圧を有する。
ＭＯＳトランジスタは、通常のＭＯＳトランジスタより
も絶対値が低いしきい値電圧を有する。
【００２０】また、本発明では、好適には、上記第２の
電源電圧供給線と上記第１のＭＯＳトランジスタの間に
設けられ、上記第１のＭＯＳトランジスタと同じ導電型
を有し、動作時に導通し、待機時に遮断する第２のスイ
ッチングトランジスタを有する。
電源電圧供給線と上記第１のＭＯＳトランジスタの間に
設けられ、上記第１のＭＯＳトランジスタと同じ導電型
を有し、動作時に導通し、待機時に遮断する第２のスイ
ッチングトランジスタを有する。
【００２１】また、本発明では、好適には、上記第１の
電源電圧供給線と上記第１の抵抗素子との間に設けら
れ、上記第１のＭＯＳトランジスタと異なる導電型を有
し、動作時に導通し、待機時に遮断する第１のスイッチ
ングトランジスタを有する。
電源電圧供給線と上記第１の抵抗素子との間に設けら
れ、上記第１のＭＯＳトランジスタと異なる導電型を有
し、動作時に導通し、待機時に遮断する第１のスイッチ
ングトランジスタを有する。
【００２２】さらに、本発明では、好適には、上記第１
のＭＯＳトランジスタと並列に設けられ、動作時に遮断
し、待機時に導通する第３のスイッチングトランジスタ
を有する。
のＭＯＳトランジスタと並列に設けられ、動作時に遮断
し、待機時に導通する第３のスイッチングトランジスタ
を有する。
【００２３】
【発明の実施の形態】第１実施形態
図１は本発明に係るバイアス電圧発生回路の第１の実施
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２、及びｎ
ＭＯＳトランジスタＭＬ１，Ｍ２とＭ３によって構成さ
れている。なお、低電源電圧動作に対応するために、好
適には、ＭＯＳトランジスタＭＬ１は、通常のｎＭＯＳ
トランジスタよりしきい値電圧が低い、いわゆる低しき
い値電圧ＭＯＳトランジスタである。
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２、及びｎ
ＭＯＳトランジスタＭＬ１，Ｍ２とＭ３によって構成さ
れている。なお、低電源電圧動作に対応するために、好
適には、ＭＯＳトランジスタＭＬ１は、通常のｎＭＯＳ
トランジスタよりしきい値電圧が低い、いわゆる低しき
い値電圧ＭＯＳトランジスタである。
【００２４】抵抗素子Ｒ１，Ｒ２及びトランジスタＭＬ
１とＭ３が電源電圧Ｖddの供給線と共通電位線との間に
直列接続されている。トランジスタＭＬ１はゲートがそ
のドレインに接続され、いわゆるダイオード接続されて
いる。トランジスタＭ２は抵抗素子Ｒ２と並列に接続さ
れている。トランジスタＭ２のゲートに電源電圧Ｖddま
たはパワーオン信号Ｐonが印加され、トランジスタＭ３
のゲートにパワーオン信号Ｐonが印加される。抵抗素子
Ｒ１とＲ２との接続点からバイアス電圧Ｖbsが出力され
る。
１とＭ３が電源電圧Ｖddの供給線と共通電位線との間に
直列接続されている。トランジスタＭＬ１はゲートがそ
のドレインに接続され、いわゆるダイオード接続されて
いる。トランジスタＭ２は抵抗素子Ｒ２と並列に接続さ
れている。トランジスタＭ２のゲートに電源電圧Ｖddま
たはパワーオン信号Ｐonが印加され、トランジスタＭ３
のゲートにパワーオン信号Ｐonが印加される。抵抗素子
Ｒ１とＲ２との接続点からバイアス電圧Ｖbsが出力され
る。
【００２５】パワーオン信号Ｐonは動作時にハイレベル
に保持され、待機時にローレベルに保持される。このた
め、動作時にトランジスタＭ２のゲートに電源電圧Ｖdd
またはハイレベルのパワーオン信号Ｐonが印加されるの
で、トランジスタＭ２が導通状態に保持される。また、
動作時にトランジスタＭ３のゲートにハイレベルのパワ
ーオン信号Ｐonが印加されるので、トランジスタＭ３が
導通する。なお、トランジスタＭ３のオン抵抗は抵抗素
子Ｒ１及びＲ２の抵抗に較べて十分小さく設計されてい
る。一方、待機時にトランジスタＭ３のゲートにローレ
ベルのパワーオン信号Ｐonが印加されるので、トランジ
スタＭ３は遮断する。これによってバイアス電圧発生回
路における電流経路が遮断されるので、待機時の消費電
力を抑制することができる。
に保持され、待機時にローレベルに保持される。このた
め、動作時にトランジスタＭ２のゲートに電源電圧Ｖdd
またはハイレベルのパワーオン信号Ｐonが印加されるの
で、トランジスタＭ２が導通状態に保持される。また、
動作時にトランジスタＭ３のゲートにハイレベルのパワ
ーオン信号Ｐonが印加されるので、トランジスタＭ３が
導通する。なお、トランジスタＭ３のオン抵抗は抵抗素
子Ｒ１及びＲ２の抵抗に較べて十分小さく設計されてい
る。一方、待機時にトランジスタＭ３のゲートにローレ
ベルのパワーオン信号Ｐonが印加されるので、トランジ
スタＭ３は遮断する。これによってバイアス電圧発生回
路における電流経路が遮断されるので、待機時の消費電
力を抑制することができる。
【００２６】上述したように構成されているバイアス電
圧発生回路において、抵抗素子Ｒ１とＲ２との接続点か
ら、ダイオード接続したＭＯＳトランジスタＭＬ１のゲ
ート電圧（Ｖth＋α）と、抵抗素子Ｒ２とトランジスタ
Ｍ２の並列抵抗の両端に発生する電圧とを加算したバイ
アス電圧Ｖbsが出力される。
圧発生回路において、抵抗素子Ｒ１とＲ２との接続点か
ら、ダイオード接続したＭＯＳトランジスタＭＬ１のゲ
ート電圧（Ｖth＋α）と、抵抗素子Ｒ２とトランジスタ
Ｍ２の並列抵抗の両端に発生する電圧とを加算したバイ
アス電圧Ｖbsが出力される。
【００２７】ＭＯＳトランジスタのしきい値電圧のロッ
ト間のバラツキや、ウェーハ間バラツキの影響は、ＭＯ
ＳトランジスタＭＬ１のゲート電圧がしきい値電圧Ｖth
により変動することでキャンセルされる。一方、電源電
圧Ｖddに変動があった場合、電源電圧Ｖddが高くなった
ときには、ＭＯＳトランジスタＭ２のゲート電圧（例え
ば、電源電圧Ｖdd）が大きくなるためトランジスタのオ
ン抵抗が小さくなり、出力されるバイアス電圧Ｖbsの上
昇は抑制される。また、電源電圧Ｖddが低くなるときに
は、ＭＯＳトランジスタＭ２のゲート電圧が小さくなる
ため、トランジスタＭ２のオン抵抗が大きくなり、出力
されるバイアス電圧Ｖbsの降下は抑制される。即ち、本
実施形態のバイアス電圧発生回路において、抵抗素子Ｒ
２と並列にトランジスタＭ２を設けることによって、電
源電圧Ｖddの変動による影響を抑制すことができ、出力
されるバイアス電圧Ｖbsの電源電圧依存性を小さくする
ことができる。
ト間のバラツキや、ウェーハ間バラツキの影響は、ＭＯ
ＳトランジスタＭＬ１のゲート電圧がしきい値電圧Ｖth
により変動することでキャンセルされる。一方、電源電
圧Ｖddに変動があった場合、電源電圧Ｖddが高くなった
ときには、ＭＯＳトランジスタＭ２のゲート電圧（例え
ば、電源電圧Ｖdd）が大きくなるためトランジスタのオ
ン抵抗が小さくなり、出力されるバイアス電圧Ｖbsの上
昇は抑制される。また、電源電圧Ｖddが低くなるときに
は、ＭＯＳトランジスタＭ２のゲート電圧が小さくなる
ため、トランジスタＭ２のオン抵抗が大きくなり、出力
されるバイアス電圧Ｖbsの降下は抑制される。即ち、本
実施形態のバイアス電圧発生回路において、抵抗素子Ｒ
２と並列にトランジスタＭ２を設けることによって、電
源電圧Ｖddの変動による影響を抑制すことができ、出力
されるバイアス電圧Ｖbsの電源電圧依存性を小さくする
ことができる。
【００２８】さらに、本実施形態のバイアス電圧発生回
路において、低電源電圧動作に対応するため、低しきい
値電圧のトランジスタＭＬ１が設けられている。このた
め、例えば、バイアス電圧の供給を受けるアナログ回路
において、より低電圧での動作を実現するために、差動
増幅回路の電流源トランジスタに低しきい値電圧トラン
ジスタを用いる場合にも、バイアス電圧発生回路に低し
きい値電圧のトランジスタＭＬ１を設けることで十分対
応することができる。
路において、低電源電圧動作に対応するため、低しきい
値電圧のトランジスタＭＬ１が設けられている。このた
め、例えば、バイアス電圧の供給を受けるアナログ回路
において、より低電圧での動作を実現するために、差動
増幅回路の電流源トランジスタに低しきい値電圧トラン
ジスタを用いる場合にも、バイアス電圧発生回路に低し
きい値電圧のトランジスタＭＬ１を設けることで十分対
応することができる。
【００２９】待機時に、パワーオン信号Ｐonがローレベ
ルに保持されているので、トランジスタＭＬ１と直列に
接続されているトランジスタＭ３は遮断状態に保持され
る。これによって、バイアス電圧発生回路における電流
の経路が遮断され、待機時の消費電力が抑制される。ま
た、このとき、抵抗素子Ｒ１とＲ２の接続点から、ハイ
レベル、例えば、ほぼ電源電圧Ｖddレベルの電圧Ｖbsが
出力される。
ルに保持されているので、トランジスタＭＬ１と直列に
接続されているトランジスタＭ３は遮断状態に保持され
る。これによって、バイアス電圧発生回路における電流
の経路が遮断され、待機時の消費電力が抑制される。ま
た、このとき、抵抗素子Ｒ１とＲ２の接続点から、ハイ
レベル、例えば、ほぼ電源電圧Ｖddレベルの電圧Ｖbsが
出力される。
【００３０】以上説明したように、本実施形態によれ
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２及びダイオード接続したＭＯＳトランジスタＭＬ１
を直列接続して、さらに抵抗素子Ｒ２と並列にＭＯＳト
ランジスタＭ２を接続してバイアス電圧発生回路を構成
し、製造工程のバラツキなどの影響はトランジスタＭＬ
１のしきい値電圧の変動によってキャンセルされ、ま
た、電源電圧の変動による影響はトランジスタＭ２のオ
ン抵抗の変化によってキャンセルされる。このため、本
実施形態のバイアス電圧発生回路によって出力されるバ
イアス電圧Ｖbsを差動増幅回路の電流源トランジスタの
ゲートに入力することで、トランジスタのしきい値電圧
のバラツキや電源電圧の変動にほとんど影響されること
なく、安定した動作特性を実現できる。
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２及びダイオード接続したＭＯＳトランジスタＭＬ１
を直列接続して、さらに抵抗素子Ｒ２と並列にＭＯＳト
ランジスタＭ２を接続してバイアス電圧発生回路を構成
し、製造工程のバラツキなどの影響はトランジスタＭＬ
１のしきい値電圧の変動によってキャンセルされ、ま
た、電源電圧の変動による影響はトランジスタＭ２のオ
ン抵抗の変化によってキャンセルされる。このため、本
実施形態のバイアス電圧発生回路によって出力されるバ
イアス電圧Ｖbsを差動増幅回路の電流源トランジスタの
ゲートに入力することで、トランジスタのしきい値電圧
のバラツキや電源電圧の変動にほとんど影響されること
なく、安定した動作特性を実現できる。
【００３１】第２実施形態
図２は本発明に係るバイアス電圧発生回路の第２の実施
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２、ｎＭＯ
ＳトランジスタＭＬ１，Ｍ２，Ｍ５及びｐＭＯＳトラン
ジスタＭ４によって構成されている。なお、低電源電圧
動作に対応するために、好適には、ＭＯＳトランジスタ
ＭＬ１は、通常のｎＭＯＳトランジスタよりしきい値電
圧が低い、いわゆる低しきい値電圧ＭＯＳトランジスタ
である。
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２、ｎＭＯ
ＳトランジスタＭＬ１，Ｍ２，Ｍ５及びｐＭＯＳトラン
ジスタＭ４によって構成されている。なお、低電源電圧
動作に対応するために、好適には、ＭＯＳトランジスタ
ＭＬ１は、通常のｎＭＯＳトランジスタよりしきい値電
圧が低い、いわゆる低しきい値電圧ＭＯＳトランジスタ
である。
【００３２】トランジスタＭ４と抵抗素子Ｒ１，Ｒ２及
びトランジスタＭＬ１が電源電圧Ｖ ddの供給線と共通電
位線との間に直列接続されている。トランジスタＭＬ１
はゲートがそのドレインに接続され、いわゆるダイオー
ド接続されている。トランジスタＭ２は抵抗素子Ｒ２と
並列に接続され、トランジスタＭ５はトランジスタＭＬ
１と並列に接続されている。トランジスタＭ２のゲート
に電源電圧Ｖddまたはパワーオン信号Ｐonが印加され、
トランジスタＭ４のゲートにパワーオン信号Ｐ onの論理
反転信号／Ｐonが印加され、また、トランジスタＭ５の
ゲートにも論理反転信号／Ｐonが印加される。抵抗素子
Ｒ１とＲ２との接続点からバイアス電圧Ｖbsが出力され
る。
びトランジスタＭＬ１が電源電圧Ｖ ddの供給線と共通電
位線との間に直列接続されている。トランジスタＭＬ１
はゲートがそのドレインに接続され、いわゆるダイオー
ド接続されている。トランジスタＭ２は抵抗素子Ｒ２と
並列に接続され、トランジスタＭ５はトランジスタＭＬ
１と並列に接続されている。トランジスタＭ２のゲート
に電源電圧Ｖddまたはパワーオン信号Ｐonが印加され、
トランジスタＭ４のゲートにパワーオン信号Ｐ onの論理
反転信号／Ｐonが印加され、また、トランジスタＭ５の
ゲートにも論理反転信号／Ｐonが印加される。抵抗素子
Ｒ１とＲ２との接続点からバイアス電圧Ｖbsが出力され
る。
【００３３】パワーオン信号Ｐonは動作時にハイレベル
に保持され、待機時にローレベルに保持される。逆に、
その論理反転信号／Ｐonは動作時にローレベルに保持さ
れ、待機時にハイレベルに保持される。このため、動作
時にトランジスタＭ２のゲートに電源電圧Ｖddまたはハ
イレベルのパワーオン信号Ｐonが印加されるので、トラ
ンジスタＭ２が導通状態に保持される。また、動作時に
ｐＭＯＳトランジスタＭ４のゲートにローレベルの信号
／Ｐonが印加されるので、トランジスタＭ４が導通す
る。なお、トランジスタＭ４のオン抵抗は抵抗素子Ｒ１
及びＲ２の抵抗に較べて十分小さく設計されている。さ
らに、動作時にｎＭＯＳトランジスタＭ５のゲートにロ
ーレベルの信号／Ｐ onが印加されるので、トランジスタ
Ｍ５は遮断する。
に保持され、待機時にローレベルに保持される。逆に、
その論理反転信号／Ｐonは動作時にローレベルに保持さ
れ、待機時にハイレベルに保持される。このため、動作
時にトランジスタＭ２のゲートに電源電圧Ｖddまたはハ
イレベルのパワーオン信号Ｐonが印加されるので、トラ
ンジスタＭ２が導通状態に保持される。また、動作時に
ｐＭＯＳトランジスタＭ４のゲートにローレベルの信号
／Ｐonが印加されるので、トランジスタＭ４が導通す
る。なお、トランジスタＭ４のオン抵抗は抵抗素子Ｒ１
及びＲ２の抵抗に較べて十分小さく設計されている。さ
らに、動作時にｎＭＯＳトランジスタＭ５のゲートにロ
ーレベルの信号／Ｐ onが印加されるので、トランジスタ
Ｍ５は遮断する。
【００３４】待機時にトランジスタＭ４のゲートにハイ
レベルの信号／Ｐonが印加されるので、トランジスタＭ
４は遮断する。これによってバイアス電圧発生回路にお
ける電流経路が遮断されるので、待機時の消費電力を抑
制することができる。また、トランジスタＭ５のゲート
にハイレベルの信号／Ｐonが印加されるので、トランジ
スタＭ５が導通する。このため、待機時に抵抗素子Ｒ１
とＲ２の接続点から出力されるバイアス電圧Ｖbsが、ロ
ーレベル、即ち共通電位ＶSSに保持される。
レベルの信号／Ｐonが印加されるので、トランジスタＭ
４は遮断する。これによってバイアス電圧発生回路にお
ける電流経路が遮断されるので、待機時の消費電力を抑
制することができる。また、トランジスタＭ５のゲート
にハイレベルの信号／Ｐonが印加されるので、トランジ
スタＭ５が導通する。このため、待機時に抵抗素子Ｒ１
とＲ２の接続点から出力されるバイアス電圧Ｖbsが、ロ
ーレベル、即ち共通電位ＶSSに保持される。
【００３５】上述したように構成されているバイアス電
圧発生回路は、動作時に第１の実施形態のバイアス電圧
発生回路とほぼ同じように、抵抗素子Ｒ１とＲ２との接
続点から、ダイオード接続したＭＯＳトランジスタＭＬ
１のゲート電圧（Ｖth＋α）と、抵抗素子Ｒ２とトラン
ジスタＭ２の並列抵抗の両端に発生する電圧とを加算し
たバイアス電圧Ｖbsが出力される。
圧発生回路は、動作時に第１の実施形態のバイアス電圧
発生回路とほぼ同じように、抵抗素子Ｒ１とＲ２との接
続点から、ダイオード接続したＭＯＳトランジスタＭＬ
１のゲート電圧（Ｖth＋α）と、抵抗素子Ｒ２とトラン
ジスタＭ２の並列抵抗の両端に発生する電圧とを加算し
たバイアス電圧Ｖbsが出力される。
【００３６】ＭＯＳトランジスタのしきい値電圧のロッ
ト間のバラツキや、ウェーハ間バラツキの影響は、ＭＯ
ＳトランジスタＭＬ１のゲート電圧がしきい値電圧Ｖth
により変動することでキャンセルされる。一方、電源電
圧Ｖddに変動があった場合、電源電圧Ｖddが高くなった
ときには、ＭＯＳトランジスタＭ２のゲート電圧（例え
ば、電源電圧Ｖdd）が大きくなるためトランジスタのオ
ン抵抗が小さくなり、出力されるバイアス電圧Ｖbsの上
昇は抑制される。また、電源電圧Ｖddが低くなるときに
は、ＭＯＳトランジスタＭ２のゲート電圧が小さくなる
ため、トランジスタＭ２のオン抵抗が大きくなり、出力
されるバイアス電圧Ｖbsの降下は抑制される。即ち、本
実施形態のバイアス電圧発生回路において、抵抗素子Ｒ
２と並列にトランジスタＭ２を設けることによって、電
源電圧Ｖddの変動による影響を抑制すことができ、出力
されるバイアス電圧Ｖbsの電源電圧依存性を小さくする
ことができる。
ト間のバラツキや、ウェーハ間バラツキの影響は、ＭＯ
ＳトランジスタＭＬ１のゲート電圧がしきい値電圧Ｖth
により変動することでキャンセルされる。一方、電源電
圧Ｖddに変動があった場合、電源電圧Ｖddが高くなった
ときには、ＭＯＳトランジスタＭ２のゲート電圧（例え
ば、電源電圧Ｖdd）が大きくなるためトランジスタのオ
ン抵抗が小さくなり、出力されるバイアス電圧Ｖbsの上
昇は抑制される。また、電源電圧Ｖddが低くなるときに
は、ＭＯＳトランジスタＭ２のゲート電圧が小さくなる
ため、トランジスタＭ２のオン抵抗が大きくなり、出力
されるバイアス電圧Ｖbsの降下は抑制される。即ち、本
実施形態のバイアス電圧発生回路において、抵抗素子Ｒ
２と並列にトランジスタＭ２を設けることによって、電
源電圧Ｖddの変動による影響を抑制すことができ、出力
されるバイアス電圧Ｖbsの電源電圧依存性を小さくする
ことができる。
【００３７】さらに、より低電圧での動作を実現するた
めに、差動増幅回路の電流源のトランジスタに低しきい
値電圧のＭＯＳトランジスタを用いる場合には、好適に
は、バイアス電圧発生回路を構成するＭＯＳトランジス
タＭＬ１も低しきい値電圧のトランジスタにすれば、低
電源電圧化に十分対応することができる。
めに、差動増幅回路の電流源のトランジスタに低しきい
値電圧のＭＯＳトランジスタを用いる場合には、好適に
は、バイアス電圧発生回路を構成するＭＯＳトランジス
タＭＬ１も低しきい値電圧のトランジスタにすれば、低
電源電圧化に十分対応することができる。
【００３８】以上説明したように、本実施形態によれ
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２及びダイオード接続したＭＯＳトランジスタＭＬ１
を直列接続して、さらに抵抗素子Ｒ２と並列にＭＯＳト
ランジスタＭ２を接続してバイアス電圧発生回路を構成
し、製造工程のバラツキなどの影響は、トランジスタＭ
Ｌ１のしきい値電圧の変動によってキャンセルされ、ま
た、電源電圧の変動による影響は、トランジスタＭ２の
オン抵抗の変化によってキャンセルされる。このため、
本実施形態のバイアス電圧発生回路によって出力される
バイアス電圧Ｖbsを差動増幅回路の電流源トランジスタ
のゲートに入力することで、トランジスタのしきい値電
圧のバラツキや電源電圧の変動にほとんど影響されるこ
となく、安定した動作特性を実現できる。
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２及びダイオード接続したＭＯＳトランジスタＭＬ１
を直列接続して、さらに抵抗素子Ｒ２と並列にＭＯＳト
ランジスタＭ２を接続してバイアス電圧発生回路を構成
し、製造工程のバラツキなどの影響は、トランジスタＭ
Ｌ１のしきい値電圧の変動によってキャンセルされ、ま
た、電源電圧の変動による影響は、トランジスタＭ２の
オン抵抗の変化によってキャンセルされる。このため、
本実施形態のバイアス電圧発生回路によって出力される
バイアス電圧Ｖbsを差動増幅回路の電流源トランジスタ
のゲートに入力することで、トランジスタのしきい値電
圧のバラツキや電源電圧の変動にほとんど影響されるこ
となく、安定した動作特性を実現できる。
【００３９】第３実施形態
図３は本発明に係るバイアス電圧発生回路の第３の実施
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２，Ｒ３、
及びｎＭＯＳトランジスタＭＬ１，Ｍ２とＭ３によって
構成されている。なお、低電源電圧動作に対応するため
に、好適には、ＭＯＳトランジスタＭＬ１は、通常のｎ
ＭＯＳトランジスタよりしきい値電圧が低い、いわゆる
低しきい値電圧ＭＯＳトランジスタである。
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２，Ｒ３、
及びｎＭＯＳトランジスタＭＬ１，Ｍ２とＭ３によって
構成されている。なお、低電源電圧動作に対応するため
に、好適には、ＭＯＳトランジスタＭＬ１は、通常のｎ
ＭＯＳトランジスタよりしきい値電圧が低い、いわゆる
低しきい値電圧ＭＯＳトランジスタである。
【００４０】抵抗素子Ｒ１，Ｒ２，Ｒ３及びトランジス
タＭＬ１とＭ３が電源電圧Ｖddの供給線と共通電位線と
の間に直列接続されている。トランジスタＭＬ１はゲー
トがそのドレインに接続され、いわゆるダイオード接続
されている。トランジスタＭ２は直列接続した抵抗素子
Ｒ２，Ｒ３に対して並列に接続されている。トランジス
タＭ２のゲートに電源電圧Ｖddまたはパワーオン信号Ｐ
onが印加され、トランジスタＭ３のゲートにパワーオン
信号Ｐonが印加される。抵抗素子Ｒ２とＲ３との接続点
からバイアス電圧Ｖbsが出力される。
タＭＬ１とＭ３が電源電圧Ｖddの供給線と共通電位線と
の間に直列接続されている。トランジスタＭＬ１はゲー
トがそのドレインに接続され、いわゆるダイオード接続
されている。トランジスタＭ２は直列接続した抵抗素子
Ｒ２，Ｒ３に対して並列に接続されている。トランジス
タＭ２のゲートに電源電圧Ｖddまたはパワーオン信号Ｐ
onが印加され、トランジスタＭ３のゲートにパワーオン
信号Ｐonが印加される。抵抗素子Ｒ２とＲ３との接続点
からバイアス電圧Ｖbsが出力される。
【００４１】パワーオン信号Ｐonは動作時にハイレベル
に保持され、待機時にローレベルに保持される。このた
め、動作時にトランジスタＭ２のゲートに電源電圧Ｖdd
またはハイレベルのパワーオン信号Ｐonが印加されるの
で、トランジスタＭ２が導通状態に保持される。また、
動作時にトランジスタＭ３のゲートにハイレベルのパワ
ーオン信号Ｐonが印加されるので、トランジスタＭ３が
導通する。なお、トランジスタＭ３のオン抵抗は抵抗素
子Ｒ１及びＲ２の抵抗に較べて十分小さく設計されてい
る。
に保持され、待機時にローレベルに保持される。このた
め、動作時にトランジスタＭ２のゲートに電源電圧Ｖdd
またはハイレベルのパワーオン信号Ｐonが印加されるの
で、トランジスタＭ２が導通状態に保持される。また、
動作時にトランジスタＭ３のゲートにハイレベルのパワ
ーオン信号Ｐonが印加されるので、トランジスタＭ３が
導通する。なお、トランジスタＭ３のオン抵抗は抵抗素
子Ｒ１及びＲ２の抵抗に較べて十分小さく設計されてい
る。
【００４２】待機時にトランジスタＭ３のゲートにロー
レベルのパワーオン信号Ｐonが印加されるので、トラン
ジスタＭ３は遮断する。これによってバイアス電圧発生
回路における電流経路が遮断されるので、待機時の消費
電力を抑制することができる。
レベルのパワーオン信号Ｐonが印加されるので、トラン
ジスタＭ３は遮断する。これによってバイアス電圧発生
回路における電流経路が遮断されるので、待機時の消費
電力を抑制することができる。
【００４３】上述したように構成されているバイアス電
圧発生回路において、抵抗素子Ｒ１とＲ２との接続点か
ら、ダイオード接続したＭＯＳトランジスタＭＬ１のゲ
ート電圧（Ｖth＋α）と、直列の抵抗素子Ｒ２，Ｒ３と
トランジスタＭ２の並列抵抗の両端に発生する電圧とを
加算した電圧Ｖb0が得られる。このため、抵抗素子Ｒ２
とＲ３との接続点から出力されるバイアス電圧Ｖbsは、
電圧Ｖb0よりさらに抵抗素子Ｒ２の電圧降下分だけ低い
電圧となる。即ち、本実施形態のバイアス電圧発生回路
において、抵抗素子Ｒ２の抵抗値を適宜設計することに
よって、図１に示す第１の実施形態のバイアス電圧発生
回路に較べて、出力されるバイアス電圧Ｖbsを微調整す
ることが可能である。
圧発生回路において、抵抗素子Ｒ１とＲ２との接続点か
ら、ダイオード接続したＭＯＳトランジスタＭＬ１のゲ
ート電圧（Ｖth＋α）と、直列の抵抗素子Ｒ２，Ｒ３と
トランジスタＭ２の並列抵抗の両端に発生する電圧とを
加算した電圧Ｖb0が得られる。このため、抵抗素子Ｒ２
とＲ３との接続点から出力されるバイアス電圧Ｖbsは、
電圧Ｖb0よりさらに抵抗素子Ｒ２の電圧降下分だけ低い
電圧となる。即ち、本実施形態のバイアス電圧発生回路
において、抵抗素子Ｒ２の抵抗値を適宜設計することに
よって、図１に示す第１の実施形態のバイアス電圧発生
回路に較べて、出力されるバイアス電圧Ｖbsを微調整す
ることが可能である。
【００４４】本実施形態のバイアス電圧発生回路におい
て、ＭＯＳトランジスタのしきい値電圧のロット間のバ
ラツキや、ウェーハ間バラツキの影響は、ＭＯＳトラン
ジスタＭＬ１のゲート電圧がしきい値電圧Ｖthにより変
動することでキャンセルされる。一方、電源電圧Ｖddに
変動があった場合、電源電圧Ｖddが高くなったときに
は、ＭＯＳトランジスタＭ２のゲート電圧（例えば、電
源電圧Ｖdd）が大きくなるためトランジスタのオン抵抗
が小さくなり、出力されるバイアス電圧Ｖbsの上昇は抑
制される。また、電源電圧Ｖddが低くなるときには、Ｍ
ＯＳトランジスタＭ２のゲート電圧が小さくなるため、
トランジスタＭ２のオン抵抗が大きくなり、出力される
バイアス電圧Ｖbsの降下は抑制される。即ち、本実施形
態のバイアス電圧発生回路において、直列接続の抵抗素
子Ｒ２，Ｒ３と並列にトランジスタＭ２を設けることに
よって、電源電圧Ｖddの変動による影響を抑制すことが
でき、出力されるバイアス電圧Ｖbsの電源電圧依存性を
小さくすることができる。
て、ＭＯＳトランジスタのしきい値電圧のロット間のバ
ラツキや、ウェーハ間バラツキの影響は、ＭＯＳトラン
ジスタＭＬ１のゲート電圧がしきい値電圧Ｖthにより変
動することでキャンセルされる。一方、電源電圧Ｖddに
変動があった場合、電源電圧Ｖddが高くなったときに
は、ＭＯＳトランジスタＭ２のゲート電圧（例えば、電
源電圧Ｖdd）が大きくなるためトランジスタのオン抵抗
が小さくなり、出力されるバイアス電圧Ｖbsの上昇は抑
制される。また、電源電圧Ｖddが低くなるときには、Ｍ
ＯＳトランジスタＭ２のゲート電圧が小さくなるため、
トランジスタＭ２のオン抵抗が大きくなり、出力される
バイアス電圧Ｖbsの降下は抑制される。即ち、本実施形
態のバイアス電圧発生回路において、直列接続の抵抗素
子Ｒ２，Ｒ３と並列にトランジスタＭ２を設けることに
よって、電源電圧Ｖddの変動による影響を抑制すことが
でき、出力されるバイアス電圧Ｖbsの電源電圧依存性を
小さくすることができる。
【００４５】さらに、より低電圧での動作を実現するた
めに、差動増幅回路の電流源トランジスタに低しきい値
電圧トランジスタを用いる場合にも、バイアス電圧発生
回路に低しきい値電圧のトランジスタＭＬ１を設けるこ
とで十分対応することができる。
めに、差動増幅回路の電流源トランジスタに低しきい値
電圧トランジスタを用いる場合にも、バイアス電圧発生
回路に低しきい値電圧のトランジスタＭＬ１を設けるこ
とで十分対応することができる。
【００４６】以上説明したように、本実施形態によれ
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２，Ｒ３及びダイオード接続したＭＯＳトランジスタ
ＭＬ１を直列接続して、さらに直列の抵抗素子Ｒ２，Ｒ
３と並列にＭＯＳトランジスタＭ２を接続してバイアス
電圧発生回路を構成し、製造工程のバラツキなどの影響
はトランジスタＭＬ１のしきい値電圧の変動によってキ
ャンセルされ、また、電源電圧の変動による影響はトラ
ンジスタＭ２のオン抵抗の変化によってキャンセルされ
る。このため、本実施形態のバイアス電圧発生回路によ
って出力されるバイアス電圧Ｖbsを差動増幅回路の電流
源トランジスタのゲートに入力することで、トランジス
タのしきい値電圧のバラツキや電源電圧の変動にほとん
ど影響されることなく、安定した動作特性を実現でき
る。
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２，Ｒ３及びダイオード接続したＭＯＳトランジスタ
ＭＬ１を直列接続して、さらに直列の抵抗素子Ｒ２，Ｒ
３と並列にＭＯＳトランジスタＭ２を接続してバイアス
電圧発生回路を構成し、製造工程のバラツキなどの影響
はトランジスタＭＬ１のしきい値電圧の変動によってキ
ャンセルされ、また、電源電圧の変動による影響はトラ
ンジスタＭ２のオン抵抗の変化によってキャンセルされ
る。このため、本実施形態のバイアス電圧発生回路によ
って出力されるバイアス電圧Ｖbsを差動増幅回路の電流
源トランジスタのゲートに入力することで、トランジス
タのしきい値電圧のバラツキや電源電圧の変動にほとん
ど影響されることなく、安定した動作特性を実現でき
る。
【００４７】第４実施形態
図４は本発明に係るバイアス電圧発生回路の第４の実施
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２，Ｒ３、
ｎＭＯＳトランジスタＭＬ１，Ｍ２とＭ５、及びｐＭＯ
ＳトランジスタＭ４によって構成されている。なお、低
電源電圧動作に対応するために、好適には、ＭＯＳトラ
ンジスタＭＬ１は、通常のｎＭＯＳトランジスタよりし
きい値電圧が低い、いわゆる低しきい値電圧ＭＯＳトラ
ンジスタである。
形態を示す回路図である。図示のように、本実施形態の
バイアス電圧発生回路は、抵抗素子Ｒ１，Ｒ２，Ｒ３、
ｎＭＯＳトランジスタＭＬ１，Ｍ２とＭ５、及びｐＭＯ
ＳトランジスタＭ４によって構成されている。なお、低
電源電圧動作に対応するために、好適には、ＭＯＳトラ
ンジスタＭＬ１は、通常のｎＭＯＳトランジスタよりし
きい値電圧が低い、いわゆる低しきい値電圧ＭＯＳトラ
ンジスタである。
【００４８】トランジスタＭ４、抵抗素子Ｒ１，Ｒ２，
Ｒ３及びトランジスタＭＬ１が電源電圧Ｖddの供給線と
共通電位線との間に直列接続されている。トランジスタ
ＭＬ１はゲートがそのドレインに接続され、いわゆるダ
イオード接続されている。トランジスタＭ２は直列接続
した抵抗素子Ｒ２，Ｒ３に対して並列に接続され、トラ
ンジスタＭ５はトランジスタＭＬ１と並列に接続されて
いる。抵抗素子Ｒ２とＲ３との接続点からバイアス電圧
Ｖbsが出力される。
Ｒ３及びトランジスタＭＬ１が電源電圧Ｖddの供給線と
共通電位線との間に直列接続されている。トランジスタ
ＭＬ１はゲートがそのドレインに接続され、いわゆるダ
イオード接続されている。トランジスタＭ２は直列接続
した抵抗素子Ｒ２，Ｒ３に対して並列に接続され、トラ
ンジスタＭ５はトランジスタＭＬ１と並列に接続されて
いる。抵抗素子Ｒ２とＲ３との接続点からバイアス電圧
Ｖbsが出力される。
【００４９】トランジスタＭ２のゲートに電源電圧Ｖdd
またはパワーオン信号Ｐonが印加され、トランジスタＭ
４のゲートにパワーオン信号Ｐonの論理反転信号／Ｐon
が印加され、また、トランジスタＭ４のゲートにも論理
反転信号／Ｐonが印加される。
またはパワーオン信号Ｐonが印加され、トランジスタＭ
４のゲートにパワーオン信号Ｐonの論理反転信号／Ｐon
が印加され、また、トランジスタＭ４のゲートにも論理
反転信号／Ｐonが印加される。
【００５０】パワーオン信号Ｐonは動作時にハイレベル
に保持され、待機時にローレベルに保持される。逆に、
その論理反転信号／Ｐonは動作時にローレベルに保持さ
れ、待機時にハイレベルに保持される。このため、動作
時にトランジスタＭ２のゲートに電源電圧Ｖddまたはハ
イレベルのパワーオン信号Ｐonが印加されるので、トラ
ンジスタＭ２が導通状態に保持される。また、動作時に
ｐＭＯＳトランジスタＭ４のゲートにローレベルの信号
／Ｐonが印加されるので、トランジスタＭ４が導通す
る。なお、トランジスタＭ４のオン抵抗は抵抗素子Ｒ
１、Ｒ２及びＲ３の抵抗に較べて十分小さく設計されて
いる。さらに、動作時にｎＭＯＳトランジスタＭ５のゲ
ートにローレベルの信号／Ｐ onが印加されるので、トラ
ンジスタＭ５は遮断する。
に保持され、待機時にローレベルに保持される。逆に、
その論理反転信号／Ｐonは動作時にローレベルに保持さ
れ、待機時にハイレベルに保持される。このため、動作
時にトランジスタＭ２のゲートに電源電圧Ｖddまたはハ
イレベルのパワーオン信号Ｐonが印加されるので、トラ
ンジスタＭ２が導通状態に保持される。また、動作時に
ｐＭＯＳトランジスタＭ４のゲートにローレベルの信号
／Ｐonが印加されるので、トランジスタＭ４が導通す
る。なお、トランジスタＭ４のオン抵抗は抵抗素子Ｒ
１、Ｒ２及びＲ３の抵抗に較べて十分小さく設計されて
いる。さらに、動作時にｎＭＯＳトランジスタＭ５のゲ
ートにローレベルの信号／Ｐ onが印加されるので、トラ
ンジスタＭ５は遮断する。
【００５１】待機時にトランジスタＭ４のゲートにハイ
レベルの信号／Ｐonが印加されるので、トランジスタＭ
４は遮断する。これによってバイアス電圧発生回路にお
ける電流経路が遮断されるので、待機時の消費電力を抑
制することができる。また、トランジスタＭ５のゲート
にハイレベルの信号／Ｐonが印加されるので、トランジ
スタＭ５が導通する。このため、待機時に抵抗素子Ｒ２
とＲ３の接続点から出力されるバイアス電圧Ｖbsが、ロ
ーレベル、即ち共通電位ＶSSに保持される。
レベルの信号／Ｐonが印加されるので、トランジスタＭ
４は遮断する。これによってバイアス電圧発生回路にお
ける電流経路が遮断されるので、待機時の消費電力を抑
制することができる。また、トランジスタＭ５のゲート
にハイレベルの信号／Ｐonが印加されるので、トランジ
スタＭ５が導通する。このため、待機時に抵抗素子Ｒ２
とＲ３の接続点から出力されるバイアス電圧Ｖbsが、ロ
ーレベル、即ち共通電位ＶSSに保持される。
【００５２】上述したように構成されているバイアス電
圧発生回路は、動作時に第３の実施形態のバイアス電圧
発生回路とほぼ同じように、抵抗素子Ｒ１とＲ２との接
続点から、ダイオード接続したＭＯＳトランジスタＭＬ
１のゲート電圧（Ｖth＋α）と、直列の抵抗素子Ｒ２，
Ｒ３とトランジスタＭ２の並列抵抗の両端に発生する電
圧とを加算したバイアス電圧Ｖb0が出力される。このた
め、抵抗素子Ｒ２とＲ３との接続点から出力されるバイ
アス電圧Ｖbsは、電圧Ｖb0より抵抗素子Ｒ２の電圧降下
分だけ低い電圧となる。即ち、本実施形態のバイアス電
圧発生回路において、抵抗素子Ｒ２の抵抗値を適宜設計
することによって、出力されるバイアス電圧Ｖbsを微調
整することが可能である。
圧発生回路は、動作時に第３の実施形態のバイアス電圧
発生回路とほぼ同じように、抵抗素子Ｒ１とＲ２との接
続点から、ダイオード接続したＭＯＳトランジスタＭＬ
１のゲート電圧（Ｖth＋α）と、直列の抵抗素子Ｒ２，
Ｒ３とトランジスタＭ２の並列抵抗の両端に発生する電
圧とを加算したバイアス電圧Ｖb0が出力される。このた
め、抵抗素子Ｒ２とＲ３との接続点から出力されるバイ
アス電圧Ｖbsは、電圧Ｖb0より抵抗素子Ｒ２の電圧降下
分だけ低い電圧となる。即ち、本実施形態のバイアス電
圧発生回路において、抵抗素子Ｒ２の抵抗値を適宜設計
することによって、出力されるバイアス電圧Ｖbsを微調
整することが可能である。
【００５３】ＭＯＳトランジスタのしきい値電圧のロッ
ト間のバラツキや、ウェーハ間バラツキの影響は、ＭＯ
ＳトランジスタＭＬ１のゲート電圧がしきい値電圧Ｖth
により変動することでキャンセルされる。一方、電源電
圧Ｖddに変動があった場合、電源電圧Ｖddが高くなった
ときには、ＭＯＳトランジスタＭ２のゲート電圧（例え
ば、電源電圧Ｖdd）が大きくなるためトランジスタのオ
ン抵抗が小さくなり、出力されるバイアス電圧Ｖbsの上
昇は抑制される。また、電源電圧Ｖddが低くなるときに
は、ＭＯＳトランジスタＭ２のゲート電圧が小さくなる
ため、トランジスタＭ２のオン抵抗が大きくなり、出力
されるバイアス電圧Ｖbsの降下は抑制される。即ち、本
実施形態のバイアス電圧発生回路において、直列接続の
抵抗素子Ｒ２，Ｒ３と並列にトランジスタＭ２を設ける
ことによって、電源電圧Ｖddの変動による影響を抑制す
ことができ、出力されるバイアス電圧Ｖbsの電源電圧依
存性を小さくすることができる。
ト間のバラツキや、ウェーハ間バラツキの影響は、ＭＯ
ＳトランジスタＭＬ１のゲート電圧がしきい値電圧Ｖth
により変動することでキャンセルされる。一方、電源電
圧Ｖddに変動があった場合、電源電圧Ｖddが高くなった
ときには、ＭＯＳトランジスタＭ２のゲート電圧（例え
ば、電源電圧Ｖdd）が大きくなるためトランジスタのオ
ン抵抗が小さくなり、出力されるバイアス電圧Ｖbsの上
昇は抑制される。また、電源電圧Ｖddが低くなるときに
は、ＭＯＳトランジスタＭ２のゲート電圧が小さくなる
ため、トランジスタＭ２のオン抵抗が大きくなり、出力
されるバイアス電圧Ｖbsの降下は抑制される。即ち、本
実施形態のバイアス電圧発生回路において、直列接続の
抵抗素子Ｒ２，Ｒ３と並列にトランジスタＭ２を設ける
ことによって、電源電圧Ｖddの変動による影響を抑制す
ことができ、出力されるバイアス電圧Ｖbsの電源電圧依
存性を小さくすることができる。
【００５４】さらに、より低電圧での動作を実現するた
めに、差動増幅回路の電流源のトランジスタに低しきい
値電圧のＭＯＳトランジスタを用いる場合には、好適に
は、バイアス電圧発生回路を構成するＭＯＳトランジス
タＭＬ１も低しきい値電圧のトランジスタにすれば、低
電源電圧化に十分対応することができる。
めに、差動増幅回路の電流源のトランジスタに低しきい
値電圧のＭＯＳトランジスタを用いる場合には、好適に
は、バイアス電圧発生回路を構成するＭＯＳトランジス
タＭＬ１も低しきい値電圧のトランジスタにすれば、低
電源電圧化に十分対応することができる。
【００５５】以上説明したように、本実施形態によれ
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２，Ｒ３及びダイオード接続したＭＯＳトランジスタ
ＭＬ１を直列接続して、さらに直列の抵抗素子Ｒ２，Ｒ
３と並列にＭＯＳトランジスタＭ２を接続してバイアス
電圧発生回路を構成し、製造工程のバラツキなどの影響
は、トランジスタＭＬ１のしきい値電圧の変動によって
キャンセルされ、また、電源電圧の変動による影響は、
トランジスタＭ２のオン抵抗の変化によってキャンセル
される。このため、本実施形態のバイアス電圧発生回路
によって出力されるバイアス電圧Ｖbsを差動増幅回路の
電流源トランジスタのゲートに入力することで、トラン
ジスタのしきい値電圧のバラツキや電源電圧の変動にほ
とんど影響されることなく、安定した動作特性を実現で
きる。
ば、電源電圧Ｖddと共通電位線との間に抵抗素子Ｒ１，
Ｒ２，Ｒ３及びダイオード接続したＭＯＳトランジスタ
ＭＬ１を直列接続して、さらに直列の抵抗素子Ｒ２，Ｒ
３と並列にＭＯＳトランジスタＭ２を接続してバイアス
電圧発生回路を構成し、製造工程のバラツキなどの影響
は、トランジスタＭＬ１のしきい値電圧の変動によって
キャンセルされ、また、電源電圧の変動による影響は、
トランジスタＭ２のオン抵抗の変化によってキャンセル
される。このため、本実施形態のバイアス電圧発生回路
によって出力されるバイアス電圧Ｖbsを差動増幅回路の
電流源トランジスタのゲートに入力することで、トラン
ジスタのしきい値電圧のバラツキや電源電圧の変動にほ
とんど影響されることなく、安定した動作特性を実現で
きる。
【００５６】図５〜７は、上述した本発明のバイアス電
圧発生回路の応用例を示す回路図である。図示のよう
に、本発明のバイアス電圧発生回路によって生成される
バイアス電圧Ｖbsは、差動増幅回路の電流源トランジス
タＭＬ１１のゲートに印加される。なお、電流源トラン
ジスタＭＬ１１は、通常のトランジスタよりもしきい値
電圧が低い、いわゆる低しきい値電圧トランジスタであ
る。
圧発生回路の応用例を示す回路図である。図示のよう
に、本発明のバイアス電圧発生回路によって生成される
バイアス電圧Ｖbsは、差動増幅回路の電流源トランジス
タＭＬ１１のゲートに印加される。なお、電流源トラン
ジスタＭＬ１１は、通常のトランジスタよりもしきい値
電圧が低い、いわゆる低しきい値電圧トランジスタであ
る。
【００５７】図５に示すように、差動増幅回路は、ｎＭ
ＯＳトランジスタＭ１２，Ｍ１３、抵抗素子Ｒ１４，Ｒ
１５、及びｎＭＯＳトランジスタＭＬ１１によって構成
されている。トランジスタＭ１２とＭ１３が差動対を構
成している。抵抗素子Ｒ１４は電源電圧Ｖddとトランジ
スタＭ１２のドレインとの間に接続され、抵抗素子Ｒ１
５は、電源電圧ＶddとトランジスタＭ１３のドレインと
の間に接続されている。トランジスタＭ１２とＭ１３の
ソースが共通に接続され、その接続点と共通電位ＶSSと
の間に、電流源トランジスタＭＬ１１が接続されてい
る。この電流源トランジスタＭＬ１１のゲートに、バイ
アス電圧発生回路によって生成されるバイアス電圧Ｖbs
が印加される。
ＯＳトランジスタＭ１２，Ｍ１３、抵抗素子Ｒ１４，Ｒ
１５、及びｎＭＯＳトランジスタＭＬ１１によって構成
されている。トランジスタＭ１２とＭ１３が差動対を構
成している。抵抗素子Ｒ１４は電源電圧Ｖddとトランジ
スタＭ１２のドレインとの間に接続され、抵抗素子Ｒ１
５は、電源電圧ＶddとトランジスタＭ１３のドレインと
の間に接続されている。トランジスタＭ１２とＭ１３の
ソースが共通に接続され、その接続点と共通電位ＶSSと
の間に、電流源トランジスタＭＬ１１が接続されてい
る。この電流源トランジスタＭＬ１１のゲートに、バイ
アス電圧発生回路によって生成されるバイアス電圧Ｖbs
が印加される。
【００５８】図６に示す第２の応用例は、図５にに示す
第１の応用例とほぼ同じように、本発明のバイアス電圧
発生回路によって生成されるバイアス電圧Ｖbsが、差動
増幅回路の電流源トランジスタのゲートに供給される。
図６に示すように、この応用例において、差動増幅回路
は、ｎＭＯＳトランジスタＭ１２，Ｍ１３、ｐＭＯＳト
ランジスタＭ１４，Ｍ１５、及びｎＭＯＳトランジスタ
ＭＬ１１によって構成されている。ｐＭＯＳトランジス
タＭ１４とＭ１５は、それぞれトランジスタＭ１２，Ｍ
１３のドレインと電源電圧Ｖddとの間に接続されてい
る。トランジスタＭ１２とＭ１３のゲートに、所定のバ
イアス電圧Ｖp が印加されている。トランジスタＭ１４
とＭ１５は、差動増幅回路の負荷を構成している。
第１の応用例とほぼ同じように、本発明のバイアス電圧
発生回路によって生成されるバイアス電圧Ｖbsが、差動
増幅回路の電流源トランジスタのゲートに供給される。
図６に示すように、この応用例において、差動増幅回路
は、ｎＭＯＳトランジスタＭ１２，Ｍ１３、ｐＭＯＳト
ランジスタＭ１４，Ｍ１５、及びｎＭＯＳトランジスタ
ＭＬ１１によって構成されている。ｐＭＯＳトランジス
タＭ１４とＭ１５は、それぞれトランジスタＭ１２，Ｍ
１３のドレインと電源電圧Ｖddとの間に接続されてい
る。トランジスタＭ１２とＭ１３のゲートに、所定のバ
イアス電圧Ｖp が印加されている。トランジスタＭ１４
とＭ１５は、差動増幅回路の負荷を構成している。
【００５９】図７に示す第３の応用例は、図６に示す第
２の応用例とほぼ同じように、差動増幅回路は、ｎＭＯ
ＳトランジスタＭ１２，Ｍ１３、ｐＭＯＳトランジスタ
Ｍ１４，Ｍ１５、及びｎＭＯＳトランジスタＭＬ１１に
よって構成されている。ただし、この応用例では、トラ
ンジスタＭ１４とＭ１５は、カレントミラー回路を構成
している。トランジスタＭ１４とＭ１５のゲートが共通
に接続され、その接続点がトランジスタＭ１４のドレイ
ンに接続されている。即ち、この応用例において、差動
増幅回路の負荷はカレントミラー回路によって構成され
ているダイナミック負荷回路である。
２の応用例とほぼ同じように、差動増幅回路は、ｎＭＯ
ＳトランジスタＭ１２，Ｍ１３、ｐＭＯＳトランジスタ
Ｍ１４，Ｍ１５、及びｎＭＯＳトランジスタＭＬ１１に
よって構成されている。ただし、この応用例では、トラ
ンジスタＭ１４とＭ１５は、カレントミラー回路を構成
している。トランジスタＭ１４とＭ１５のゲートが共通
に接続され、その接続点がトランジスタＭ１４のドレイ
ンに接続されている。即ち、この応用例において、差動
増幅回路の負荷はカレントミラー回路によって構成され
ているダイナミック負荷回路である。
【００６０】上述した第１〜第３の応用例において、バ
イアス電圧発生回路によって生成されるバイアス電圧Ｖ
bsが差動増幅回路の電流源トランジスタのゲートに供給
される点では共通している。また、低電源電圧動作を実
現するため、差動増幅回路に動作電流を供給する電流源
トランジスタは、低しきい値電圧トランジスタＭＬ１１
を用いている。本発明のバイアス電圧発生回路を用いる
ことによって、バイアス電圧Ｖbsの電源電圧Ｖdd依存性
を低減できるので、差動増幅回路は安定した動作特性が
得られる。また、トランジスタのしきい値電圧のバラツ
キによる影響も低減されるので、回路素子の特性のバラ
ツキなどに影響されず、安定した動作を実現できる。さ
らに、上述した第１〜第４の実施形態に示したように、
バイアス電圧発生回路において低しきい値電圧のトラン
ジスタＭＬ１を用いているので、低電源電圧動作のため
に低しきい値電圧トランジスタＭＬ１１を電流源として
用いた差動増幅回路に対応することができる。
イアス電圧発生回路によって生成されるバイアス電圧Ｖ
bsが差動増幅回路の電流源トランジスタのゲートに供給
される点では共通している。また、低電源電圧動作を実
現するため、差動増幅回路に動作電流を供給する電流源
トランジスタは、低しきい値電圧トランジスタＭＬ１１
を用いている。本発明のバイアス電圧発生回路を用いる
ことによって、バイアス電圧Ｖbsの電源電圧Ｖdd依存性
を低減できるので、差動増幅回路は安定した動作特性が
得られる。また、トランジスタのしきい値電圧のバラツ
キによる影響も低減されるので、回路素子の特性のバラ
ツキなどに影響されず、安定した動作を実現できる。さ
らに、上述した第１〜第４の実施形態に示したように、
バイアス電圧発生回路において低しきい値電圧のトラン
ジスタＭＬ１を用いているので、低電源電圧動作のため
に低しきい値電圧トランジスタＭＬ１１を電流源として
用いた差動増幅回路に対応することができる。
【００６１】図８は、本発明のバイアス電圧発生回路の
出力電圧の電源電圧依存性と従来例のバイアス電圧発生
回路の出力電圧の電源電圧依存性を比較するグラフであ
る。図８において、横軸が電源電圧Ｖdd、縦軸はバイア
ス電圧発生回路によって出力されるバイアス電圧Ｖbsを
それぞれ示している。
出力電圧の電源電圧依存性と従来例のバイアス電圧発生
回路の出力電圧の電源電圧依存性を比較するグラフであ
る。図８において、横軸が電源電圧Ｖdd、縦軸はバイア
ス電圧発生回路によって出力されるバイアス電圧Ｖbsを
それぞれ示している。
【００６２】図８において、曲線Ｖｂ１は、図１に示す
本発明の第１の実施形態のバイアス電圧発生回路の出力
電圧の特性を示し、曲線Ｖｂ３は、図３に示す本発明の
第３の実施形態のバイアス電圧発生回路の出力電圧の特
性を示している。また、曲線Ｖｂ５は、図１０に示す第
１の従来例のバイアス電圧発生回路の出力電圧の特性を
示し、曲線Ｖｂ７は、図１２に示す第３の従来例のバイ
アス電圧発生回路の出力電圧の特性を示している。
本発明の第１の実施形態のバイアス電圧発生回路の出力
電圧の特性を示し、曲線Ｖｂ３は、図３に示す本発明の
第３の実施形態のバイアス電圧発生回路の出力電圧の特
性を示している。また、曲線Ｖｂ５は、図１０に示す第
１の従来例のバイアス電圧発生回路の出力電圧の特性を
示し、曲線Ｖｂ７は、図１２に示す第３の従来例のバイ
アス電圧発生回路の出力電圧の特性を示している。
【００６３】例えば、携帯用端末機器の用途に使用する
ために、電源電圧Ｖddが１．２Ｖ〜１．４Ｖ程度でも動
作する必要がある。図８では、従来のバイアス電圧発生
回路の出力特性、即ち、曲線Ｖｂ５及びＶｂ７に示す出
力特性において、電源電圧Ｖ dd＝３．０Ｖのときに較べ
て、Ｖdd＝１．２Ｖ〜１．４Ｖのとき、ＭＯＳトランジ
スタのしきい値電圧Ｖthを差し引いた実効的なバイアス
電圧Ｖbsは約１／２になる。
ために、電源電圧Ｖddが１．２Ｖ〜１．４Ｖ程度でも動
作する必要がある。図８では、従来のバイアス電圧発生
回路の出力特性、即ち、曲線Ｖｂ５及びＶｂ７に示す出
力特性において、電源電圧Ｖ dd＝３．０Ｖのときに較べ
て、Ｖdd＝１．２Ｖ〜１．４Ｖのとき、ＭＯＳトランジ
スタのしきい値電圧Ｖthを差し引いた実効的なバイアス
電圧Ｖbsは約１／２になる。
【００６４】これらに対して、曲線Ｖｂ１及びＶｂ３に
示す本発明のバイアス電圧発生回路の出力電圧特性にお
いては、電源電圧Ｖdd＝３．０Ｖのときの出力電圧Ｖbs
に対して、電源電圧Ｖdd＝１．２〜１．４Ｖのときの出
力電圧Ｖbsは、若干の減少だけで大きな変動はなかっ
た。また、曲線Ｖｂ１に示す本発明の第１の実施形態の
バイアス電圧発生回路では、低電源電圧時、例えば、Ｖ
dd＝１．２〜１．４Ｖのときより大きなバイアス電圧Ｖ
bsが得られる。従って、本発明のバイアス電圧発生回路
を用いると、広い電源電圧範囲に対応することができ、
かつ低電源電圧下でも安定して動作特性を実現すること
ができる。
示す本発明のバイアス電圧発生回路の出力電圧特性にお
いては、電源電圧Ｖdd＝３．０Ｖのときの出力電圧Ｖbs
に対して、電源電圧Ｖdd＝１．２〜１．４Ｖのときの出
力電圧Ｖbsは、若干の減少だけで大きな変動はなかっ
た。また、曲線Ｖｂ１に示す本発明の第１の実施形態の
バイアス電圧発生回路では、低電源電圧時、例えば、Ｖ
dd＝１．２〜１．４Ｖのときより大きなバイアス電圧Ｖ
bsが得られる。従って、本発明のバイアス電圧発生回路
を用いると、広い電源電圧範囲に対応することができ、
かつ低電源電圧下でも安定して動作特性を実現すること
ができる。
【００６５】図９は、本発明のバイアス電圧発生回路の
出力電圧を差動増幅回路の電流源トランジスタ（例え
ば、図５〜図７に示すようにｎＭＯＳトランジスタＭＬ
１１）のゲートに入力した場合、差動増幅回路の消費電
流の電源電圧依存性と、従来例のバイアス電圧発生回路
の出力電圧を差動増幅回路の電流源トランジスタのゲー
トに入力した場合の差動増幅回路の消費電流の電源電圧
依存性とを比較するグラフである。なお、ここで比較に
用いられた差動増幅回路は、例えば、図７に示す本発明
のバイアス電圧発生回路の第３の応用例に示したもので
ある。図９において、横軸が電源電圧Ｖdd、縦軸は差動
増幅回路の消費電流をそれぞれ示している。
出力電圧を差動増幅回路の電流源トランジスタ（例え
ば、図５〜図７に示すようにｎＭＯＳトランジスタＭＬ
１１）のゲートに入力した場合、差動増幅回路の消費電
流の電源電圧依存性と、従来例のバイアス電圧発生回路
の出力電圧を差動増幅回路の電流源トランジスタのゲー
トに入力した場合の差動増幅回路の消費電流の電源電圧
依存性とを比較するグラフである。なお、ここで比較に
用いられた差動増幅回路は、例えば、図７に示す本発明
のバイアス電圧発生回路の第３の応用例に示したもので
ある。図９において、横軸が電源電圧Ｖdd、縦軸は差動
増幅回路の消費電流をそれぞれ示している。
【００６６】図９において、曲線Ｖｂ１とＶｂ３は、そ
れぞれ本発明の第１と第３の実施形態のバイアス電圧発
生回路の出力電圧を差動増幅回路の電流源に供給した場
合の消費電流の特性を示している。また、曲線Ｖｂ５と
Ｖｂ７は、それぞれ図１０に示す第１の従来例及び図１
２に示す第３の従来例のバイアス電圧発生回路の出力電
圧を差動増幅回路の電流源に供給した場合の消費電流の
特性を示している。
れぞれ本発明の第１と第３の実施形態のバイアス電圧発
生回路の出力電圧を差動増幅回路の電流源に供給した場
合の消費電流の特性を示している。また、曲線Ｖｂ５と
Ｖｂ７は、それぞれ図１０に示す第１の従来例及び図１
２に示す第３の従来例のバイアス電圧発生回路の出力電
圧を差動増幅回路の電流源に供給した場合の消費電流の
特性を示している。
【００６７】図９のグラフに示すように、電源電圧Ｖdd
＝１．２Ｖ〜１．４Ｖのとき、従来例のバイアス電圧発
生回路を使用する場合には、差動増幅回路の電流源にほ
とんど電流が流れないため、差動増幅回路は動作しな
い。これに対して、本発明のバイアス電圧発生回路を用
いた場合には、低電源電圧のとき、例えば、電源電圧Ｖ
dd＝１．２Ｖ〜１．４Ｖのときでも差動増幅回路の電流
源に十分な電流が流れるので、差動増幅回路を含むアナ
ログ回路が正常に動作することが可能である。即ち、本
発明のバイアス電圧発生回路を用いることで、広い電源
電圧範囲において、特に低電源電圧下でアナログ回路を
正常に動作させることが可能である。
＝１．２Ｖ〜１．４Ｖのとき、従来例のバイアス電圧発
生回路を使用する場合には、差動増幅回路の電流源にほ
とんど電流が流れないため、差動増幅回路は動作しな
い。これに対して、本発明のバイアス電圧発生回路を用
いた場合には、低電源電圧のとき、例えば、電源電圧Ｖ
dd＝１．２Ｖ〜１．４Ｖのときでも差動増幅回路の電流
源に十分な電流が流れるので、差動増幅回路を含むアナ
ログ回路が正常に動作することが可能である。即ち、本
発明のバイアス電圧発生回路を用いることで、広い電源
電圧範囲において、特に低電源電圧下でアナログ回路を
正常に動作させることが可能である。
【００６８】なお、本発明のバイアス電圧発生回路は、
低電源電圧で動作することが要求されるアナログ回路を
構成する差動増幅回路のバイアス回路や、チャージポン
プ回路用のバイアス回路など、広い用途に適用すること
が可能である。その中でも、近年フラットディスプレイ
の携帯情報端末には信号配線を減らすために、ＬＶＤＳ
（Low Voltage Differential Signalling ）回路が広く
使用されている。ＬＶＤＳ回路は、カレントミラー回路
やオペアンプで構成される電流源や電圧源の回路とスイ
ッチ回路で構成されているアナログ回路であるが、ディ
ジタル信号を扱うため、他のディジタル回路と同様の電
源電圧で動作することが要求されるので、本発明のバイ
アス電圧発生回路はこのような用途に大きな効果を発揮
できることはいうまでもない。
低電源電圧で動作することが要求されるアナログ回路を
構成する差動増幅回路のバイアス回路や、チャージポン
プ回路用のバイアス回路など、広い用途に適用すること
が可能である。その中でも、近年フラットディスプレイ
の携帯情報端末には信号配線を減らすために、ＬＶＤＳ
（Low Voltage Differential Signalling ）回路が広く
使用されている。ＬＶＤＳ回路は、カレントミラー回路
やオペアンプで構成される電流源や電圧源の回路とスイ
ッチ回路で構成されているアナログ回路であるが、ディ
ジタル信号を扱うため、他のディジタル回路と同様の電
源電圧で動作することが要求されるので、本発明のバイ
アス電圧発生回路はこのような用途に大きな効果を発揮
できることはいうまでもない。
【００６９】
【発明の効果】以上説明したように、本発明のバイアス
電圧発生回路によれば、バッテリで駆動するような低い
電源電圧で動作でき、かつ広い電源電圧範囲で消費電流
の増加を抑制できるバイアス電圧発生回路を実現でき
る。また、本発明のバイアス電圧発生回路によって生成
されるバイアス電圧をアナログ回路を構成する差動増幅
回路の電流源トランジスタのゲートに供給することによ
り、広い電源電圧範囲でアナログ回路の消費電流の増加
を抑制できる。また、低い電源電圧下においてアナログ
回路の特性の変動を抑制することができ、安定した動作
特性を実現できる。また、ディジタル・アナログ混在型
のＬＳＩにおいて、ディジタル回路と同じく広い電源電
圧範囲で動作する必要のあるアナログ回路の基本構成要
素であり、バッテリで駆動する携帯情報端末機器の高性
能化に寄与することができる。さらに、本発明のバイア
ス電圧発生回路によれば、携帯情報端末機器用低い電源
電圧用途や、据え置き機器用通常の電源電圧の用途に対
して、各々の電源電圧条件に合わせて別々にアナログ回
路を開発するのではなく、両方の電源電圧範囲で安定し
て動作する一つのアナログ回路を提供することができ
る。このため、開発周期の短縮や、コストの削減を実現
できる利点がある。
電圧発生回路によれば、バッテリで駆動するような低い
電源電圧で動作でき、かつ広い電源電圧範囲で消費電流
の増加を抑制できるバイアス電圧発生回路を実現でき
る。また、本発明のバイアス電圧発生回路によって生成
されるバイアス電圧をアナログ回路を構成する差動増幅
回路の電流源トランジスタのゲートに供給することによ
り、広い電源電圧範囲でアナログ回路の消費電流の増加
を抑制できる。また、低い電源電圧下においてアナログ
回路の特性の変動を抑制することができ、安定した動作
特性を実現できる。また、ディジタル・アナログ混在型
のＬＳＩにおいて、ディジタル回路と同じく広い電源電
圧範囲で動作する必要のあるアナログ回路の基本構成要
素であり、バッテリで駆動する携帯情報端末機器の高性
能化に寄与することができる。さらに、本発明のバイア
ス電圧発生回路によれば、携帯情報端末機器用低い電源
電圧用途や、据え置き機器用通常の電源電圧の用途に対
して、各々の電源電圧条件に合わせて別々にアナログ回
路を開発するのではなく、両方の電源電圧範囲で安定し
て動作する一つのアナログ回路を提供することができ
る。このため、開発周期の短縮や、コストの削減を実現
できる利点がある。
【図１】本発明に係るバイアス電圧発生回路の第１の実
施形態を示す回路図である。
施形態を示す回路図である。
【図２】本発明に係るバイアス電圧発生回路の第２の実
施形態を示す回路図である。
施形態を示す回路図である。
【図３】本発明に係るバイアス電圧発生回路の第３の実
施形態を示す回路図である。
施形態を示す回路図である。
【図４】本発明に係るバイアス電圧発生回路の第４の実
施形態を示す回路図である。
施形態を示す回路図である。
【図５】本発明のバイアス電圧発生回路の第１の応用例
を示す回路図である。
を示す回路図である。
【図６】本発明のバイアス電圧発生回路の第２の応用例
を示す回路図である。
を示す回路図である。
【図７】本発明のバイアス電圧発生回路の第３の応用例
を示す回路図である。
を示す回路図である。
【図８】本発明と従来のバイアス電圧発生回路の出力電
圧の電源電圧依存性を示すグラフである。
圧の電源電圧依存性を示すグラフである。
【図９】本発明と従来のバイアス電圧発生回路の出力電
圧を差動増幅回路の電流源トランジスタに供給する場合
の消費電流の電源電圧依存性を示すグラフである。
圧を差動増幅回路の電流源トランジスタに供給する場合
の消費電流の電源電圧依存性を示すグラフである。
【図１０】バイアス電圧発生回路の第１の従来例を示す
回路図である。
回路図である。
【図１１】バイアス電圧発生回路の第２の従来例を示す
回路図である。
回路図である。
【図１２】バイアス電圧発生回路の第３の従来例を示す
回路図である。
回路図である。
【図１３】バイアス電圧発生回路の第４の従来例を示す
回路図である。
回路図である。
Ｒ１，Ｒ２，Ｒ３…抵抗素子、ＭＬ１，Ｍ２，Ｍ３，Ｍ
５…ｎＭＯＳトランジスタ、Ｍ４…ｐＭＯＳトランジス
タ、Ｖdd…電源電圧、ＧＮＤ…接地電位。
５…ｎＭＯＳトランジスタ、Ｍ４…ｐＭＯＳトランジス
タ、Ｖdd…電源電圧、ＧＮＤ…接地電位。
Claims (10)
- 【請求項１】第１の電源電圧供給線と第２の電源電圧供
給線との間に直列接続されている第１の抵抗素子、第２
の抵抗素子及び第１のＭＯＳトランジスタと、 上記第２の抵抗素子と並列に接続され、動作時ゲートに
上記第１の電源電圧に応じた電圧が印加される第２のＭ
ＯＳトランジスタとを有し、上記第１のＭＯＳトランジ
スタのゲートにそのドレイン電圧が印加され、上記第１
の抵抗素子と第２の抵抗素子との接続点からバイアス電
圧が出力されるバイアス電圧発生回路。 - 【請求項２】上記第１のＭＯＳトランジスタは、通常の
ＭＯＳトランジスタよりも絶対値が低いしきい値電圧を
有する請求項１記載のバイアス電圧発生回路。 - 【請求項３】上記第２の電源電圧供給線と上記第１のＭ
ＯＳトランジスタの間に設けられ、上記第１のＭＯＳト
ランジスタと同じ導電型を有し、動作時に導通し、待機
時に遮断する第２のスイッチングトランジスタを有する
請求項１記載のバイアス電圧発生回路。 - 【請求項４】上記第１の電源電圧供給線と上記第１の抵
抗素子との間に設けられ、上記第１のＭＯＳトランジス
タと異なる導電型を有し、動作時に導通し、待機時に遮
断する第１のスイッチングトランジスタを有する請求項
１記載のバイアス電圧発生回路。 - 【請求項５】上記第１のＭＯＳトランジスタと並列に設
けられ、動作時に遮断し、待機時に導通する第３のスイ
ッチングトランジスタを有する請求項４記載のバイアス
電圧発生回路。 - 【請求項６】第１の電源電圧供給線と第２の電源電圧供
給線との間に直列接続されている第１の抵抗素子、第２
の抵抗素子、第３の抵抗素子及び第１のＭＯＳトランジ
スタと、 上記第２、第３の抵抗素子と並列に接続され、動作時ゲ
ートに上記第１の電源電圧に応じた電圧が印加される第
２のＭＯＳトランジスタとを有し、上記第１のＭＯＳト
ランジスタのゲートにそのドレイン電圧が印加され、上
記第２の抵抗素子と第３の抵抗素子との接続点からバイ
アス電圧が出力されるバイアス電圧発生回路。 - 【請求項７】上記第１のＭＯＳトランジスタは、通常の
ＭＯＳトランジスタよりも絶対値が低いしきい値電圧を
有する請求項６記載のバイアス電圧発生回路。 - 【請求項８】上記第２の電源電圧供給線と上記第１のＭ
ＯＳトランジスタの間に設けられ、上記第１のＭＯＳト
ランジスタと同じ導電型を有し、動作時に導通し、待機
時に遮断する第２のスイッチングトランジスタを有する
請求項６記載のバイアス電圧発生回路。 - 【請求項９】上記第１の電源電圧供給線と上記第１の抵
抗素子との間に設けられ、上記第１のＭＯＳトランジス
タと異なる導電型を有し、動作時に導通し、待機時に遮
断する第１のスイッチングトランジスタを有する請求項
６記載のバイアス電圧発生回路。 - 【請求項１０】上記第１のＭＯＳトランジスタと並列に
設けられ、動作時に遮断し、待機時に導通する第３のス
イッチングトランジスタを有する請求項９記載のバイア
ス電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001345201A JP2003150258A (ja) | 2001-11-09 | 2001-11-09 | バイアス電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001345201A JP2003150258A (ja) | 2001-11-09 | 2001-11-09 | バイアス電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003150258A true JP2003150258A (ja) | 2003-05-23 |
Family
ID=19158583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001345201A Pending JP2003150258A (ja) | 2001-11-09 | 2001-11-09 | バイアス電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003150258A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800432B2 (en) | 2005-12-07 | 2010-09-21 | Fujitsu Limited | Semiconductor circuit and controlling method thereof |
| CN108334150A (zh) * | 2018-04-17 | 2018-07-27 | 江苏卓胜微电子股份有限公司 | 一种偏置电路及基于GaAs PHEMT工艺的集成模块 |
| CN115357088A (zh) * | 2022-10-17 | 2022-11-18 | 苏州贝克微电子股份有限公司 | 一种具有简易结构的低温度系数供电电路 |
-
2001
- 2001-11-09 JP JP2001345201A patent/JP2003150258A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800432B2 (en) | 2005-12-07 | 2010-09-21 | Fujitsu Limited | Semiconductor circuit and controlling method thereof |
| CN108334150A (zh) * | 2018-04-17 | 2018-07-27 | 江苏卓胜微电子股份有限公司 | 一种偏置电路及基于GaAs PHEMT工艺的集成模块 |
| CN108334150B (zh) * | 2018-04-17 | 2024-07-23 | 江苏卓胜微电子股份有限公司 | 一种偏置电路及基于GaAs PHEMT工艺的集成模块 |
| CN115357088A (zh) * | 2022-10-17 | 2022-11-18 | 苏州贝克微电子股份有限公司 | 一种具有简易结构的低温度系数供电电路 |
| CN115357088B (zh) * | 2022-10-17 | 2022-12-27 | 苏州贝克微电子股份有限公司 | 一种具有简易结构的低温度系数供电电路 |
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