WO2021246641A1 - 전류 모드 로직 회로 - Google Patents

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WO2021246641A1
WO2021246641A1 PCT/KR2021/004994 KR2021004994W WO2021246641A1 WO 2021246641 A1 WO2021246641 A1 WO 2021246641A1 KR 2021004994 W KR2021004994 W KR 2021004994W WO 2021246641 A1 WO2021246641 A1 WO 2021246641A1
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PCT/KR2021/004994
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한재덕
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한양대학교 산학협력단
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    • H03K3/354—Astable circuits

Definitions

  • the present invention relates to a current mode logic circuit for high-speed operation, and more particularly, to a technology capable of driving a circuit with a high voltage by applying a cascoding technique to a current-mode logic circuit used in a semiconductor circuit for high-speed signal processing. It is an invention.
  • a current mode logic circuit is a type of semiconductor logic device, and refers to a non-saturation type high-speed logic circuit constructed using differentially connected current switches.
  • High-speed operation signal processing circuits are implemented using a technique called Current Mode Logic (CML). Generally, they are configured in the form of using a resistive element as a load in a differential amplifier, so NMOS (N-channel metal oxide semiconductor ) or PMOS (N-channel metal oxide semiconductor) devices in pairs, it has the advantage of achieving higher operating speed than the complementary metal-oxide semiconductor (CMOS) method.
  • CML Current Mode Logic
  • the current mode logic circuit has an advantage in terms of noise because it can be transmitted as a differential signal. Accordingly, most of the current mode logic is used in gigaband integrated circuits constituting a device requiring high-speed operation to support a 10-Gbps Gigabit Capable Passive Optical Network (GPON).
  • GPON Gigabit Capable Passive Optical Network
  • the output voltage level of the current mode logic circuit is variable according to the voltage applied to the drain node of the differential transistor. Accordingly, when it is desired to increase the output voltage of the current mode logic circuit, the magnitude of the voltage applied to the drain node of the differential transistor is generally increased.
  • the transistor device may break down outside the voltage range at which the transistor device can operate normally. It is common to design the level of the input voltage applied to the transistor within a range in which the transistor does not destroy the device.
  • the current mode logic circuit is an invention devised to solve the above-described problem, and the transistor element is not destroyed even when the input voltage is increased in the current mode logic circuit, and the output voltage of the current mode logic circuit is stably reduced. This is to provide a current mode logic circuit capable of increasing the width.
  • a current mode logic circuit includes a first trim resistor and a second trim resistor connected to a supply voltage, a first transistor connected to an input voltage, a second transistor connected to an inverting input voltage, and the current mode logic circuit.
  • a third transistor and a fourth transistor respectively connected to the first transistor and the second transistor in a cascode manner to control the output voltage and the inverted output voltage may include.
  • the third transistor may be disposed between the first trimmed resistor and the first transistor, and the fourth transistor may be disposed between the second trimmed resistor and the second transistor.
  • a control unit for controlling the supply voltage of the current mode logic circuit, the input voltage and the inverted input voltage, and the magnitude of the voltage supplied to the third transistor and the fourth transistor,
  • the controller may control magnitudes of voltages supplied to the third transistor and the fourth transistor to control magnitudes of an output voltage and an inverted output voltage of the current mode logic circuit.
  • the controller may separately control the magnitude of the voltage supplied to the third transistor and the magnitude of the voltage supplied to the fourth transistor differently over time.
  • the control unit when the level of the voltage supplied to the third transistor is a high voltage, controls the level of the voltage supplied to the fourth transistor to be a low voltage, and the voltage supplied to the third transistor When the magnitude of is a low voltage, the magnitude of the voltage supplied to the fourth transistor may be controlled as a low voltage.
  • the controller may individually control the voltage supplied to the third transistor and the voltage supplied to the fourth transistor according to the magnitude of the voltage supplied to the input voltage and the inverted input voltage.
  • the controller may include, when the magnitude of the voltage supplied to the first transistor is greater than the magnitude of the voltage supplied to the second transistor, the magnitude of the voltage supplied to the third transistor is the magnitude of the voltage supplied to the fourth transistor It can be controlled to be smaller.
  • the controller may include, when the magnitude of the voltage supplied to the first transistor is smaller than the magnitude of the voltage supplied to the second transistor, the magnitude of the voltage supplied to the third transistor is the magnitude of the voltage supplied to the fourth transistor It can be controlled to be larger.
  • the controller may input a low voltage to the third transistor and a high voltage to the fourth transistor.
  • the controller may input a high voltage to the third transistor and a low voltage to the fourth transistor when no voltage is input to the first transistor and no voltage is input to the second transistor.
  • a current mode logic circuit includes a first trim resistor and a second trim resistor coupled to a supply voltage, a first transistor coupled to an input voltage, a second transistor coupled to an inverting input voltage, and the first transistor; a third transistor and a fourth transistor respectively connected to the second transistor in a cascode manner, wherein the third transistor is connected to the inverted input voltage, and the fourth transistor may be connected to the input voltage .
  • the current mode logic circuit may further include a second AC coupling capacitor connected to the third transistor and the inverted input voltage, and a first AC coupling capacitor connected to the fourth transistor and the input voltage.
  • the capacitances of the first AC coupling capacitor and the second AC coupling capacitor may be varied according to the magnitudes of the input voltage and the inverted input voltage input to the third and fourth transistors.
  • a current mode logic circuit includes a first trim resistor and a second trim resistor coupled to a supply voltage, a first transistor coupled to an input voltage, a second transistor coupled to an inverting input voltage, the first transistor and a differential amplifier circuit including a third transistor and a fourth transistor and a third trim resistor, a fourth trim resistor, a fifth transistor and a sixth transistor connected to the second transistor in a cascode manner, respectively,
  • the fifth transistor may be connected to the input voltage
  • the sixth transistor may be connected to the inverted input voltage.
  • a voltage input to the third transistor may be varied in association with a voltage output from the input voltage, and a voltage input to the fourth transistor may be varied in association with a voltage output from the inverted input voltage.
  • the current mode logic circuit according to an embodiment can stably drive the transistor unlike the prior art even when the driving voltage of the circuit is increased, so that the output swing width of the circuit can be widened. Accordingly, there is an effect of improving the output signal and signal to noise ratio (SNR) of the current mode logic circuit to reduce the influence of noise and interference.
  • SNR signal to noise ratio
  • FIG. 1 is a circuit diagram showing the structure of a current mode logic circuit according to the prior art.
  • FIG. 2 is a view showing the equations of the input voltage and the inverted input voltage input to the current mode logic circuit and the expression of the output voltage and the inverted output voltage output from the current mode logic circuit according to the prior art.
  • FIG. 3 is a diagram illustrating an input voltage and an inverted input waveform with time in a current mode logic circuit according to the prior art.
  • FIG. 4 is a diagram illustrating waveforms of voltages over time output from an output voltage and an inverted output voltage in a current mode logic circuit according to the related art.
  • FIG. 5 is a diagram for explaining a gate-oxide destruction phenomenon of a transistor.
  • FIG. 6 is a circuit diagram illustrating a configuration of a current mode logic circuit according to an exemplary embodiment.
  • FIG. 7 and 8 are diagrams illustrating various types of voltages input to the circuit in a current mode logic circuit according to another embodiment.
  • FIG. 9 is a diagram illustrating waveforms of an input voltage and an inverted input voltage according to time in a current mode circuit according to another embodiment.
  • FIG. 10 is a diagram illustrating a waveform of a voltage over time input to a cascode transistor in a current mode logic circuit according to another embodiment.
  • FIG. 11 is a diagram illustrating a comparison between output voltages of a current mode logic circuit according to an exemplary embodiment and a current mode logic circuit according to the related art.
  • FIG. 12 is a circuit diagram illustrating a configuration of a current mode logic circuit according to another embodiment.
  • FIG. 13 is a circuit diagram illustrating a configuration of a current mode logic circuit according to an exemplary embodiment.
  • FIG. 1 is a circuit diagram showing the structure of a current mode logic circuit according to the prior art. It is a diagram showing the expression of and inverted output voltage.
  • 3 is a diagram illustrating an input voltage and an inverted input waveform over time in a current mode logic circuit according to the prior art
  • FIG. 4 is an output voltage and an inverted output voltage in a current mode logic circuit according to the prior art
  • FIG. 5 is a diagram for explaining a gate-oxide destruction phenomenon of a transistor.
  • the reason that the output voltage of the circuit is not in the range of 0 ⁇ Vtt (V) is that the first transistor M1 and the second transistor M2, which are differential transistors, must operate in a convergence region due to the characteristics of the current mode logic circuit. Since the current source (Itx) must be driven at the same time, a constant voltage is required, so the output voltage and inverting output voltage of the current mode circuit are not 0 ⁇ Vtt (V), but smaller (Vtt -Itx*Rt) ⁇ Vtt (V). becomes the output.
  • the output width may be defined as the difference between the output voltage and the inverted output voltage. That is, since the difference between the value of the high level of the output voltage and the value of the low level of the output voltage can be defined as the width of the output, the width of the output in the current mode logic circuit as shown in FIG. 1 is Itx*Rt.
  • the width of the output becomes smaller than that of a circuit implemented in CMOS due to its characteristics. generate Therefore, when the width of the output in the current mode logic circuit is to be increased, the width of the output of the circuit is increased by increasing the magnitude of the driving voltage Vtt.
  • the bias voltage applied to the transistor is controlled not to exceed a certain level so that the device is not destroyed.
  • the magnitude of the maximum voltage applied to the transistor tends to gradually decrease.
  • the most effective method is to increase the driving voltage as described above. If the driving voltage is continuously increased, the voltage (Vdg) between the drain and the gate of the input transistors is the most effective. this will get bigger
  • the above-described gate-oxide breakdown phenomenon may occur because it is out of the limiting operating voltage range Vbreak that the device can withstand.
  • the limit value is first set so as not to destroy the transistor element, and then the width of the output is determined by determining the size of the input voltage based on this.
  • Vdd(V) when Vdd(V) is input to the input voltage in the circuit shown in FIG. 1, unlike FIG. 2, a voltage (Vlow) with a slightly higher value than 0 (V) is input to the inverted input voltage, not 0 (V). If the magnitude of the voltages input to the circuit is controlled as much as possible, a small voltage is applied to the gate of the transistor so that the transistor is stably driven without being destroyed, and the driving voltage can be increased by the Vlow voltage at the same time.
  • the current mode logic circuit 10 is an invention devised to solve all of these problems, and the width of the output of the current mode logic circuit is increased by increasing the driving voltage of the current mode logic circuit. It is an invention designed to provide a current-mode logic circuit that can be stably driven without destroying a transistor by controlling its size according to time.
  • FIG. 6 is a circuit diagram illustrating a structure of a current mode logic circuit 10 according to an exemplary embodiment.
  • the current mode logic circuit 10 is connected to a first trim resistor R1 and a second trim resistor R2 connected to a supply voltage Vtt, and an input voltage Vdip.
  • the first transistor M1 and the second transistor M2 may include a third transistor M3 and a fourth transistor M4 connected in a cascode manner, respectively, and the third transistor M3 may be disposed between the first trim resistor R1 and the first transistor M1 , and the fourth transistor M4 may be disposed between the second trim resistor R2 and the second transistor M2 .
  • the current mode logic circuit 10 is not shown in the drawing, but a control unit (not shown) capable of adjusting all kinds of voltages (input voltage, inverted input voltage, cascode input voltage) input to the current mode logic circuit 10 . ) may be included.
  • the third transistor M3 and the fourth transistor M4 are cascode-type in the first transistor M1 and the second transistor M2 corresponding to the differential transistor, respectively. Because they are connected to each other, it can serve to reduce the magnitude of the voltage applied to the first transistor M1 and the second transistor M2. That is, the third transistor M3 and the fourth transistor M4 may serve to protect the first transistor M1 and the second transistor M2 by the amount of the reduced voltage.
  • VDD (V) is input to the input voltage
  • 0 (V) is input to the inverted input voltage
  • the third transistor M3 input voltage (Vcas) ) is input to the voltage Vca (V)
  • the voltage Vca (V) is input to the input voltage Vcas of the fourth transistor M4
  • the voltage between the drain and the gate of the fourth transistor M4 is the driving voltage It becomes Vtt-Vca(V), not Vtt(V). Accordingly, since a spare voltage is generated by the voltage Vca (V), there is an effect that the driving voltage can be further increased by the voltage Vca (V).
  • FIG. 7 and 8 are diagrams illustrating voltages inputted in a current mode logic circuit according to another embodiment. It is a diagram illustrating a waveform, and FIG. 10 is a diagram illustrating a waveform of a voltage over time input to a cascode transistor in a current mode logic circuit according to another embodiment. 11 is a diagram illustrating a comparison between output voltages of a current mode logic circuit according to an exemplary embodiment and a current mode logic circuit according to the related art.
  • the circuit configuration is the same as that of the circuit shown in FIG. 6 , but the voltages input to the third and fourth transistors M3 and M4 corresponding to the cascode transistors are It has a different characteristic from the circuit of FIG. 6 in that it varies with time.
  • a controller capable of controlling the magnitudes of voltages input to the circuit is supplied to the third transistor M3 and the fourth transistor M4. It is possible to control the output voltage and the inverted output voltage of the current mode logic circuit 10 by individually controlling the magnitudes of the voltages to be different according to time.
  • the input voltage and the inverted input voltage are input as Vdd (V) and 0 (V), and the cascode input voltage Vcasn is input to the third transistor M3 which is a cascode transistor.
  • the cascode input voltage Vcasn is input to the third transistor M3 which is a cascode transistor.
  • the cascode inversion input voltage Vcasp input to the fourth transistor M4 is a low voltage VcasL(V). Since a high voltage Vdd is input to the transistor M1 and a low voltage VcasL is input to the third transistor M3, there is an effect that the convergence operation area of the third transistor M3 can be widened. do.
  • a low voltage 0 (V) is input to the second transistor M2, and a voltage VcasH higher than the voltage input to the third transistor M3 is inputted to the voltage inputted to the fourth transistor M4.
  • V voltage
  • VcasH voltage
  • the magnitude of the voltage input to the gate of the fourth transistor M4 may be reduced.
  • the input voltage and the inverted input voltage are input as 0 (V) and VDD (V), and the low voltage VcasL (V) is applied to the third transistor M3 which is a cascode transistor.
  • the third transistor M3 which is a cascode transistor.
  • a high voltage VcasH(V) is input to the fourth transistor M4
  • a high voltage Vdd(V) is input to the second transistor M2 and the fourth transistor M4 is Since the low voltage VcasL is input, there is an advantage in that the convergence operation area of the second transistor M2 can be widened.
  • the margin of the voltage applied to the first transistor M1 and the second transistor M2 by the third transistor M3 and the fourth transistor M4 is Since the voltage applied to the driving voltage Vtt can be secured, the amplitude of the voltage applied to the driving voltage Vtt can be relatively increased by that amount, so that the swing width of the voltage output from the current mode logic circuit 10 can be increased.
  • the width of the output voltage of the current mode logic circuit 10 according to the embodiment may be improved to be wider than the width of the output voltage of the current mode logic circuit according to the related art.
  • FIG. 12 is a circuit diagram illustrating a configuration of a current mode logic circuit 10 according to another embodiment.
  • a current mode logic circuit 10 includes a first trim resistor R1 and a second trim resistor R2 connected to a supply voltage Vtt, and a second trim resistor connected to an input voltage.
  • 1 transistor M1 the second transistor M2 connected to the inverted input voltage, and the first transistor M1 and the second transistor M1 and the second transistor to control the output voltage and the inverted output voltage of the current mode logic circuit 10 M2) and a third transistor M3 and a fourth transistor M4 respectively connected in a cascode manner
  • the third transistor M3 is connected to the inverted input voltage
  • the fourth transistor ( M4) may be connected to the input voltage.
  • the current mode logic circuit 10 is positioned between the fourth transistor M4 and the input voltage, and the first AC coupling capacitor C1 and the third transistor M3 for AC coupling the voltage input from the input voltage.
  • a second AC coupling capacitor (C2) positioned between the inverted input voltage to AC-couple the voltage input from the inverted input voltage, and to the third transistor (M3) and the fourth transistor (M4).
  • the magnitude of the input voltage may be varied in association with the input voltage and the indirect input voltage.
  • the third capacitor C3 and the fourth capacitor C4 in FIG. 12 are implemented as capacitors that exist independently of the third transistor M3 and the fourth transistor M4, or the third capacitor C3 and the fourth capacitor C4 It may be implemented as a parasitic capacitor of the capacitor C4, and the values of the third resistor R3 and the fourth resistor R4 are relatively higher than the first trim resistance R1 and the second trim resistor R2. It can be implemented as a resistor with
  • capacitors C1, C2, C3, C4, resistors R3, R4, and power supply Vb are added to the voltage input to the third transistor M3 and the fourth transistor M4.
  • Equation (2) - Vdin Vdd/2 -(Vdi_dn)/2
  • the input voltage and the inverted input voltage can be expressed using the common component Vdd/2 and the differential component (Vdi_dn)/2.
  • Vdi_dn is in the high-frequency region
  • the input voltage (Vdip) and the inverted input voltage ( Vdin) is 0 (V) or Vdd (C), so the amplitude of Vdi_dn is Vdd.
  • the gate voltage of the fourth transistor M4 when the voltage input to the circuit is a low frequency, the gate voltage of the fourth transistor M4 is Vb (V) because the first capacitor C1 is open, but the input voltage is In the case of high frequency, the gate voltage of the fourth transistor M4 becomes Vdip*(C1/(C1+Cp)) (V) by the first capacitor C1 and the third capacitor C3 . And since the high frequency component of Vdip can be expressed as (Vdi_dn)/2, the voltage of the fourth transistor M4 can be expressed as (Vdi_dn)/2*(C1/(C1+Cp)) (V).
  • Vdi_dn Vdd (V) when the input voltage Vdip is Vdd (V) and -Vdd (V) when 0 (V)
  • Vb+(Vdd/2)*(C1/(C1+Cp)) (V) and Vb-(Vdd/2)*(C1/(C1+Cp)) (V) are shown in FIGS. 7 and 8. If VcasH and VcasL are respectively adjusted to be VcasH and VcasL, a circuit having the same function as the circuit described in FIGS. 7 and 8 can be implemented.
  • the value of Vb and the first capacitor ( C1) When the value of the capacitance is set, the voltage input to the third transistor M3 and the fourth transistor M4 using the AC coupling capacitors C1 and C2 is compared to the input voltage Vdip and the inverted input voltage ( It can be controlled in a way that is linked to Vdin).
  • FIG. 13 is a circuit diagram illustrating a configuration of a current mode logic circuit 10 according to an exemplary embodiment.
  • a current mode logic circuit 10 includes a first trim resistor R1 and a second trim resistor R2 connected to a supply voltage Vtt, and a first trim resistor connected to an input voltage.
  • the transistor M1, the second transistor M2 connected to the inverting input voltage, and the first transistor M1 and the second transistor M2 to control the output voltage and the inverted output voltage of the current mode logic circuit 10 ) and a third transistor (M3) and a fourth transistor (M4) respectively connected in a cascode manner, and furthermore, the third trimmed resistor (R3), the fourth trimmed resistor (R4), the second It may include a differential amplifier circuit 20 including a fifth transistor M5 and a sixth transistor M6, the fifth transistor M5 is connected to an input voltage, and the sixth transistor M6 is an inverted input voltage It can take a structure that is connected with
  • the current mode logic circuit 10 applies the input voltage in conjunction with the differential amplifier circuit 20 stage, so that the third transistor M3 and the fourth transistor M4 corresponding to the cascode transistor are input to the
  • the voltage may be linked to the input voltage of the current mode logic circuit 10 to drive the circuit.
  • the fifth transistor M5 is opened, The sixth transistor M6 is closed so that the gate voltage of the third transistor M3 becomes Vca-(Ic*R3) (V), and the gate voltage of the fourth transistor M4 becomes Vca (V).
  • the voltage input to the third transistor M3 and the voltage input to the fourth transistor M4 are adjusted to be VcasL and VcasH, respectively.
  • the principle described in 11 can be applied as it is.
  • Vca VcasH
  • a driving voltage can be increased while stably operating a transistor, so that an output swing width of the circuit can be widened. Accordingly, there is an effect of reducing the effects of noise and interference by improving the output signal and SNR of the current mode logic circuit 10 .
  • various embodiments described herein may be implemented by hardware, middleware, microcode, software, and/or a combination thereof.
  • various embodiments may include one or more application specific semiconductors (ASICs), digital signal processors (DSPs), digital signal processing devices (DSPDs), programmable logic devices (PLDs), field programmable gate arrays (FPGAs). ), processors, controllers, microcontrollers, microprocessors, other electronic units designed to perform the functions presented herein, or a combination thereof.
  • ASICs application specific semiconductors
  • DSPs digital signal processors
  • DSPDs digital signal processing devices
  • PLDs programmable logic devices
  • FPGAs field programmable gate arrays
  • processors controllers, microcontrollers, microprocessors, other electronic units designed to perform the functions presented herein, or a combination thereof.

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Abstract

일 실시예에 따른 전류 모드 로직 회로는 공급 전압과 연결되는 제1트림 저항 및 제2트림 저항, 입력 전압과 연결되는 제1트랜지스터, 반전 입력 전압과 연결되는 제2트랜지스터 및 상기 전류 모드 로직 회로의 출력 전압과 반전 출력 전압의 크기를 제어하기 위해 상기 제1트랜지스터 및 제2트랜지스터와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터 및 제4트랜지스터를 포함할 수 있다.

Description

전류 모드 로직 회로
본 발명은 고속 동작을 위한 전류 모드 로직 회로에 관한 것으로서, 더욱 상세하게는 고속 신호 처리용 반도체 회로에 사용하는 전류 모드 로직 회로에 캐스코딩 기법을 적용하여 고전압으로 회로를 구동시킬 수 있는 기술에 관한 발명이다.
전류 모드 로직 회로(Current Mode Logic Circuit)는 반도체 논리 디바이스의 일종으로, 차동 연결된 전류 스위치를 사용하여 구성한 비포화형 고속 논리 회로를 의미한다.
고속 동작 신호처리 회로들은 전류-모드-로직 (Current Mode Logic, CML)이라는 기법을 이용하여 구현되는데, 일반적으로 차동 증폭기에 저항 소자를 부하로 사용한 형태로 구성되므로, NMOS(N-channel metal oxide semiconductor) 나 PMOS(N-channel metal oxide semiconductor) 소자를 쌍으로 연결한 CMOS(Complementary metal-oxide semiconductor) 방식보다 높은 동작 속도를 달성할 수 있는 장점이 있다.
또한, 전류 모드 로직 회로는 차등 신호로 전송이 될 수 있기 때문에 노이즈 측면에서도 장점을 가지고 있다. 따라서, 10Gbps급의 수동형 광 네트워크(Gigabit capable Passive Optical Network: GPON)를 지원하기 위한 고속 동작을 필요로 하는 장치를 구성하는 기가 대역 집적회로에는 대부분 전류 모드 로직을 사용하고 있다.
전류 모드 로직 회로의 출력 전압 레벨은 차동 트랜지스터의 드레인 노드에 인가되는 전압에 따라 가변되는 특징을 가지고 있다. 따라서, 전류 모드 로직 회로의 출력 전압을 높이고 싶은 경우에는 일반적으로 차동 트랜지스터의 드레인 노드에 인가돠는 전압의 크기를 증가시킨다.
그러나, 출력 전압의 레벨을 높이기 위해 트랜지스터의 드레인 노드에 인가되는 전압의 크기를 계속 증가시키면, 트랜지스터 소자가 정상적으로 동작할 수 있는 전압의 범위를 벗어나 트랜지스터 소자가 파괴(breakdown)되는 문제가 발생하므로, 트랜지스터에 인가되는 입력 전압의 레벨이 트랜지스터가 소자가 파괴되지 않는 범위 내로 설계를 하는 것이 일반적이었다.
하지만, 기술이 발전함에 따라 트랜지스터의 크기는 점점 작아지게 되고, 이에 따라 소자의 내구성이 약해짐에 따라, 드레인 노드에 인가할 수 있는 전압의 크기는 계속 작아질 수 밖에 없게 되고, 이에 따라 전류 모드 로직 회로의 출력 전압의 레벨이 감소하는 문제점이 발생하였다.
즉, 과거에는 1.8V 정도의 고전압을 트랜지스터의 드레인 노드에 인가할 수 있어, 높은 출력 전압을 얻기가 상대적으로 용이하였는데, 현재는 소자를 안정적으로 작동시키기 위해 트랜지스터의 드레인 노드에0.8V 이하의 전압을 인가하기 때문에, 이에 따라 전류 모드 로직 회로의 출력 전압이 낮아지는 문제가 존재한다.
따라서, 일 실시예에 따른 전류 모드 로직 회로는 상기 설명한 문제점을 해결하기 위해 고안된 발명으로서, 전류 모드 로직 회로에서 입력 전압을 증가시켜도 트랜지스터 소자가 파괴되지 않으면서 안정적으로 전류 모드 로직 회로의 출력 전압의 폭을 증가시킬 수 있는 전류 모드 로직 회로를 제공하기 위함이다.
일 실시예에 따른 전류 모드 로직 회로는 공급 전압과 연결되는 제1트림 저항 및 제2트림 저항, 입력 전압과 연결되는 제1트랜지스터, 반전 입력 전압과 연결되는 제2트랜지스터 및 상기 전류 모드 로직 회로의 출력 전압과 반전 출력 전압의 크기를 제어하기 위해 상기 제1트랜지스터 및 제2트랜지스터와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터 및 제4트랜지스터를 포함할 수 있다.
상기 제3트랜지스터는 상기 제1트림 저항과 상기 제1트랜지스터 사이에 배치되며, 상기 제4트랜지스터는 상기 제2트림 저항과 제2트랜지스터 사이에 배치될 수 있다.
상기 전류 모드 로직 회로의 공급 전압, 입력 전압과 반전 입력 전압 및 상기 제3트랜지스터와 제4트랜지스터에 공급되는 전압의 크기를 제어하는 제어부를 더 포함하고,
상기 제어부는, 상기 제3트랜지스터와 제4트랜지스터에 공급되는 전압의 크기를 제어하여 상기 전류 모드 로직 회로의 출력 전압과 반전 출력 전압의 크기를 제어할 수 있다.
상기 제어부는, 상기 제3트랜지스터에 공급되는 전압의 크기와 상기 제4트랜지스터에 공급되는 전압의 크기를 시간에 따라 서로 다르게 개별적으로 제어할 수 있다.
상기 제어부는, 상기 제3트랜지스터에 공급되는 전압의 크기가 하이(High) 전압인 경우 상기 제4트랜지스터에 공급되는 전압의 크기는 로우(Low) 전압으로 제어하고, 상기 제3트랜지스터에 공급되는 전압의 크기가 로우(Low) 전압인 경우 상기 제4트랜지스터에 공급되는 전압의 크기는 로우(High) 전압으로 제어할 수 있다.
상기 제어부는, 상기 입력 전압과 반전 입력 전압에 공급되는 전압의 크기에 대응하여 상기 제3트랜지스터에 공급되는 전압과 상기 제4트랜지스터에 공급되는 전압을 개별적으로 제어할 수 있다.
상기 제어부는, 상기 제1트랜지스터에 공급되는 전압의 크기가 상기 제2트랜지스터에 공급되는 전압의 크기보다 큰 경우, 상기 제3트랜지스터에 공급되는 전압의 크기는 상기 제4트랜지스터에 공급되는 전압의 크기보다 작도록 제어할 수 있다.
상기 제어부는, 상기 제1트랜지스터에 공급되는 전압의 크기가 상기 제2트랜지스터에 공급되는 전압의 크기보다 작은 경우, 상기 제3트랜지스터에 공급되는 전압의 크기는 상기 제4트랜지스터에 공급되는 전압의 크기보다 크도록 제어할 수 있다.
상기 제어부는, 상기 제1트랜지스터에 전압이 입력되고 상기 제2트랜지스터에 전압이 입력되지 않는 경우, 상기 제3트랜지스터에는 로우 전압을 입력하고 상기 제4트랜지스터에는 하이 전압을 입력할 수 있다.
상기 제어부는, 상기 제1트랜지스터에 전압이 입력되지 않고 상기 제2트랜지스터에 전압이 입력되지 경우, 상기 제3트랜지스터에는 하이 전압을 입력하고 상기 제4트랜지스터에는 로우 전압을 입력할 수 있다.
다른 실시예에 다른 전류 모드 로직 회로는, 공급 전압과 연결되는 제1트림 저항 및 제2트림 저항, 입력 전압과 연결되는 제1트랜지스터, 반전 입력 전압과 연결되는 제2트랜지스터 및 상기 제1트랜지스터 및 제2트랜지스터와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터 및 제4트랜지스터를 포함하며, 상기 제3트랜지스터는 상기 반전 입력 전압과 연결되며, 상기 제4트랜지스터는 상기 입력 전압과 연결될 수 있다.
상기 전류 모드 로직 회로는 상기 제3트랜지스터와 상기 반전 입력 전압과 연결되는 제2 AC 커플링 캐패시터 및 상기 제4트랜지스터와 상기 입력 전압과 연결되는 제1 AC 커플링 캐패시터를 더 포함할 수 있다.
상기 제1 AC 커플링 캐패시터와 제2 AC 커플링 캐패시터의 정전 용량은 상기 제3트랜지스터 및 제4트랜지스터에 입력되는 입력 전압과 반전 입력 전압의 크기에 대응하여 가변될 수 있다.
또 다른 실시예에 다른 전류 모드 로직 회로는, 공급 전압과 연결되는 제1트림 저항 및 제2트림 저항, 입력 전압과 연결되는 제1트랜지스터, 반전 입력 전압과 연결되는 제2트랜지스터, 상기 제1트랜지스터 및 제2트랜지스터와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터 및 제4트랜지스터 및 제3트림 저항, 제4트림 저항, 제5트랜지스터 및 제6트랜지스터를 포함하는 차동 증폭 회로를 포함하고, 상기 제5트랜지스터는 상기 입력 전압과 연결되고, 상기 제6트랜지스터는 상기 반전 입력 전압과 연결될 수 있다.
상기 제3트랜지스터에 입력되는 전압은 상기 입력 전압에서 출력하는 전압과 연동되어 가변되며, 상기 제4트랜지스터에 입력되는 전압은 상기 반전 입력 전압에서 출력하는 전압과 연동되어 가변될 수 있다.
일 실시예에 따른 전류 모드 로직 회로는 회로의 구동 전압을 높여도 종래 기술과 다르게 트랜지스터를 안정적으로 구동시킬 수 있어, 회로의 출력 스윙 폭을 넓힐 수 있는 장점이 존재한다. 따라서, 전류 모드 로직 회로의 출력 신호 및 신호대잡음비(SNR, signal to noise ratio) 을 향상시켜 노이즈 및 간섭의 영향을 줄일 수 있는 효과가 존재한다.
도 1은 종래 기술에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이다.
도 2는 종래 기술에 따른 전류 모드 로직 회로에 입력되는 입력 전압과 반전 입력 전압의 식과 전류 모드 로직 회로에서 출력되는 출력 전압과 반전 출력 전압의 식을 표시한 도면이다.
도 3은 종래 기술에 따른 전류 모드 로직 회로에서 있어서, 시간에 따른 입력 전압과 반전 입력 파형의 도시한 도면이다.
도 4는 종래 기술에 따른 전류 모드 로직 회로에 있어서 출력 전압과 반전 출력 전압에서 출력되는 시간에 따른 전압의 파형을 도시한 도면이다.
도 5는 트랜지스터의 게이트 - 산화물 파괴 현상을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 전류 모드 로직 회로의 구성을 도시한 회로도이다.
도 7과 도8는 다른 실시예에 따른 전류 모드 로직 회로에 있어서, 회로에 입력되는 여러 종류의 전압을 표시한 도면이다.
도 9는 다른 실시예에 따른 전류 모드 회로에 있어서, 시간에 따른 입력 전압과 반전 입력 전압의 파형의 도시한 도면이다.
도 10은 다른 실시예에 따른 전류 모드 로직 회로에 있어서 캐스코드 트랜지스터에 입력되는 시간에 따른 전압의 파형의 도시한 도면이다.
도 11은 일 실시예에 따른 전류 모드 로직 회로와 종래 기술에 따른 전류 모드 로직 회로의 출력 전압을 비교하여 도시한 도면이다.
도 12은 또 다른 실시예에 따른 전류 모드 로직 회로의 구성을 도시한 회로도이다.
도 13은 일 실시예에 따른 전류 모드 로직 회로의 구성을 도시한 회로도이다.
이하, 본 발명에 따른 실시예들은 첨부된 도면들을 참조하여 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 실시예들을 설명할 것이나, 본 발명의 기술적 사상은 이에 한정되거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있다.
또한, 본 명세서에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함하며, 본 명세서에서 사용한 "제 1", "제 2" 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다.
도 1은 종래 기술에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이며, 도 2는 종래 기술에 따른 전류 모드 로직 회로에 입력되는 입력 전압과 반전 입력 전압의 식과 전류 모드 로직 회로에서 출력되는 출력 전압과 반전 출력 전압의 식을 표시한 도면이다. 도 3은 종래 기술에 따른 전류 모드 로직 회로에서 있어서, 시간에 따른 입력 전압과 반전 입력 파형의 도시한 도면이고, 도 4는 종래 기술에 따른 전류 모드 로직 회로에 있어서 출력 전압과 반전 출력 전압에서 출력되는 시간에 따른 전압의 파형을 도시한 도면이며, 도 5는 트랜지스터의 게이트-산화물 파괴 현상을 설명하기 위한 도면이다.
도 1내지 도 4를 참조하면, 종래 기술에 따른 전류 모드 로직 회로에서 입력 전압(Vdip)과 반전 입력 전압(Vdin)이 Vdd(V) 와 0(V)로 입력 된다면, 전류 모드 로직 회로의 출력 전압(Vop)과 반전 전압 출력(Von)은 (Vtt -Itx*Rt) (V) 와 VTT(V)로 출력이 된다. 이와 반대로 입력 전압과 반전 입력 전압이 0(V) 와 VDD (V)로 입력 된다면, 전류 모드 로직 회로의 출력 전압(Vop)과 반전 전압 출력(Von)은 Vtt(V)와 (Vtt -Itx*Rt) (V)로 출력이 된다.
회로의 출력 전압이 0 ~ Vtt (V)범위가 아닌 이유는 전류 모드 로직 회로는 그 특성상 차동 트랜지스터인 제1트랜지스터(M1)와 제2트랜지스터(M2)가 수렴(saturation)영역에서 동작하여야 하고, 동시에 전류원(Itx)도 구동되어야 하므로 일정한 전압을 필요로 하므로, 전류 모드 회로의 출력 전압과 반전 출력 전압은 0 ~ Vtt (V)가 아닌 그보다 작은 (Vtt -Itx*Rt) ~ Vtt (V)로 출력이 된다.
그리고 전류 모드 로직 회로에서 출력 폭(스윙)은 출력 전압과 반전 출력 전압의 차이로 정의될 수 있다. 즉, 출력 전압의 레벨이 높은 값과 출력 전압의 레벨이 낮은 값의 차이가 출력의 폭으로 정의될 수 있으므로, 도 1과 같은 전류 모드 로직 회로에서의 출력의 폭은 Itx*Rt가 된다.
그리고 일반적으로 전류 모드 로직 회로의 경우 그 특성상 출력의 폭이 CMOS로 구현된 회로보다 작아지게 되는데, 이는 노이즈나 간섭이 큰 환경에서 높은 전압을 유지하면서 고속으로 전류 모드 로직 회로를 구동시키는데 많은 어려움을 발생시킨다. 따라서, 전류 모드 로직 회로에서 출력의 폭을 넓히고자 하는 경우 구동 전압인 Vtt의 크기를 높이는 방법으로 회로의 출력의 폭을 넓힌다.
그러나, 일반적인 트랜지스터는 트랜지스터가 스트레스(stress)를 받지 않고 정상적으로 동작할 수 있는 전압 범위가 정해져 있다. 따라서, 구동 전원의 전압의 크기를 무작정 높이는 것은 자칫 트랜지스터에 과부하가 발생하여 소자가 파괴되는 문제가 발생할 수 있다.
구체적으로, 도 5에 도시된 바와 같이 NMOS 트랜지스터의 경우 게이트와 소스 사이의 전압(Vgs) 또는 드레인과 게이트 사이의 전압(Vdg)이 일정 전압보다 높으면, 소자가 그 전압을 견딜 수 없어 게이트-산화물의 파괴(gate-oxide breakdown) 현상이 발생한다.
따라서, 일반적으로 회로를 제작함에 있어서 트랜지스터에 인가되는 바이어스 전압은 소자가 파괴되지 않도록 일정 수준을 넘지 않게 제어가 되는데, 기술이 발전함에 따라 공정이 미소화될수록 소자들은 전압 스트레스에 더욱 민감해지기 때문에 트랜지스터에 인가되는 최대 전압의 크기는 점점 낮아지는 경향을 보이고 있다.
그런데 전류 모드 로직 회로의 경우 출력 스윙을 높이기 위해서는 앞서 설명한 바와 같이 구동 전압의 크기를 높이는 방법이 가장 효율적인데, 구동 전압의 크기를 계속 높이게 되면, 입력 트랜지스터들의 드레인과 게이트 사이의 전압(Vdg)값이 더욱 커지게 된다.
즉, 트랜지스터의 게이트에 걸리는 전압의 크기가 계속 증가하게 되면, 소자가 견딜 수 있는 한계 동작 전압 범위(Vbreak)를 벗어나게 되므로 앞서 설명한 게이트-산화물의 파괴 현상이 발생할 수 있다.
따라서, 전류 모드 로직 회로에서 구동 전압을 높여서 출력 스윙 폭을 결정하는 경우, 트랜지스터 소자가 파괴되지 않도록 그 한계 값을 먼저 정한 뒤, 이를 기준으로 입력 전압의 크기를 정하는 방법으로 출력의 폭을 결정하다보니 회로 설계에 많은 제약이 존재하였다.
따라서, 이러한 문제점을 해결하는 방법으로, 전류 모드 로직 회로의 낮은 입력 전압 레벨을 0V가 아닌 좀 더 큰 값(Vlow)로 인가하는 방법이 제안되고 있다.
즉, 도 1에 도시된 회로에서 입력 전압에 Vdd(V)가 입력이 된 경우 반전 입력 전압에 도 2와 다르게 0 (V)가 아닌 0 (V) 보다 조금 높은 값의 전압(Vlow)이 입력되도록 회로에 입력되는 전압들의 크기를 제어 하면, 그만큼 트랜지스터의 게이트에 작은 전압이 인가되므로 트랜지스터가 파괴되지 않고 안정적으로 구동할 수 있으며, 동시에 Vlow 전압 만큼 구동 전압을 증가시킬 수 있다.
그러나, 구동 전압을 많이 증가시키기 위해 전압Vlow를 이에 비례하여 계속 증가시키면 낮은 입력 전압에서도 트랜지스터들이 완전히 턴-오프(turn-off)가 되지 않아 전력 손실이 발생하는 문제점이 존재한다.
따라서, 일 실시예에 따른 전류 모드 로직 회로(10)는 이러한 문제점들을 모두 해결하기 위해 고안된 발명으로서, 전류 모드 로직 회로의 구동 전압을 높여서 전류 모드 로직 회로의 출력의 폭을 넓히되, 입력 전압들의 크기를 시간에 따라 제어하여 트랜지스터가 파괴되지 않고 안정적으로 구동될 수 있는 전류 모드 로직 회로를 제공하기 위해 고안된 발명이다. 이하 도면을 통해 본 발명의 다양한 실시예에 대해 알아보도록 한다.
도 6은 일 실시예에 따른 전류 모드 로직 회로(10)의 구조를 도시한 회로도이다.
도 6을 참조하면, 일 실시예에 따른 전류 모드 로직 회로(10)는 공급 전압(Vtt)과 연결되는 제1트림 저항(R1) 및 제2트림 저항(R2), 입력 전압(Vdip)과 연결되는 제1트랜지스터(M1), 반전 입력 전압(Vdin)과 연결되는 제2트랜지스터(M2) 및 전류 모드 로직 회로(10)의 출력 전압(Vop)과 반전 출력 전(Von)압의 크기를 제어하기 위해 제1트랜지스터(M1) 및 제2트랜지스터(M2)와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터(M3) 및 제4트랜지스터(M4)를 포함할 수 있으며, 제3트랜지스터(M3)는 제1트림 저항(R1)과 제1트랜지스터(M1) 사이에 배치되며, 제4트랜지스터(M4)는 제2트림 저항(R2)과 제2트랜지스터(M2) 사이에 배치될 수 있다.
또한, 전류 모드 로직 회로(10)는 도면에는 도시하지 않았지만 전류 모드 로직 회로(10)에 입력되는 모든 종류의 전압(입력 전압, 반전 입력 전압, 캐스코드 입력 전압)을 조절할 수 있는 제어부(미도시)를 포함할 수 있다.
도 6에 도시된 바와 같이 회로가 구성되는 경우, 차동 트랜지스터에 해당하는 제1트랜지스터(M1)와 제2트랜지스터(M2)에 각각 제3트랜지스터(M3)와 제4트랜지스터(M4)가 캐스코드 방식으로 연결되어 있기 때문에, 제1트랜지스터(M1)와 제2트랜지스터(M2)에 부하되는 전압의 크기를 감소시키는 역할을 할 수 있다. 즉, 제3트랜지스터(M3)와 제4트랜지스터(M4)는 감소되는 전압의 크기만큼 제1트랜지스터(M1)와 제2트랜지스터(M2)를 보호하는 역할을 할 수 있다.
구체적으로, 전압의 크기로 이를 살펴보면 도 6에 도시된 바와 같이 입력 전압에 전압VDD (V)가 입력되고, 반전 입력 전압에 0 (V)가 입력되고, 제3트랜지스터(M3) 입력 전압(Vcas)에는 전압 Vca (V)가 입력되고, 제4트랜지스터 (M4)의 입력 전압(Vcas)에는 전압 Vca (V)가 입력되는 경우, 제4트랜지스터(M4)의 드레인과 게이트 사이의 전압이 구동 전압인 Vtt (V)가 아니라 Vtt-Vca (V)가 된다. 따라서, Vca (V) 전압만큼 여유 전압이 발생하기 때문에 구동 전압을 Vca (V) 만큼 더 높일 수 있는 효과가 존재한다.
도 7 과 도8에 다른 실시예에 따른 전류 모드 로직 회로에 있어서 입력되는 전압을 도시한 도면으로서, 도 9는 다른 실시예에 따른 전류 모드 회로에 있어서, 시간에 따른 입력 전압과 반전 입력 전압의 파형의 도시한 도면이며, 도 10은 다른 실시예에 따른 전류 모드 로직 회로에 있어서 캐스코드 트랜지스터에 입력되는 시간에 따른 전압의 파형의 도시한 도면이다. 도 11은 일 실시예에 따른 전류 모드 로직 회로와 종래 기술에 따른 전류 모드 로직 회로의 출력 전압을 비교하여 도시한 도면이다.
도 7에 따른 전류 모드 로직 회로(10)의 경우, 회로의 구성은 도 6에 도시된 회로와 동일하나 캐스코드 트랜지스터에 해당하는 제3및 제4 트랜지스터(M3, M4)에 입력되는 전압의 크기가 시간에 따라 가변된다는 점에서 도 6의 회로와 다른 특징을 가지고 있다.
구체적으로, 도 7에 따른 전류 모드 로직 회로(10)의 경우, 회로에 입력되는 전압들의 크기를 제어할 수 있는 제어부(미도시)가 제3트랜지스터(M3)와 제4트랜지스터(M4)에 공급되는 전압의 크기를 시간에 따라 서로 다르게 개별적으로 제어하여 전류 모드 로직 회로(10)의 출력 전압과 반전 출력 전압의 크기를 제어할 수 있다.
예를 들어, 도 7에 도시된 바와 같이 입력 전압과 반전 입력 전압이 Vdd(V)와 0(V)로 입력되며, 캐스코드 트랜지스터인 제3트랜지스터(M3)에 입력되는 캐스코드 입력 전압(Vcasn)은 하이(High) 전압인 VcasH(V)가 입력되고, 제4트랜지스터(M4)에 입력되는 캐스코드 반전 입력 전압(Vcasp)은 로우(Low) 전압인 VcasL(V)가 입력되면, 제1트랜지스터에(M1)는 높은 전압(Vdd)이 입력되고, 제3트랜지스터(M3)에는 낮은 전압(VcasL)이 입력되므로, 이에 따라 제3트랜지스터(M3)의 수렴 동작 영역을 넓힐 수 있는 효과가 존재한다.
또한, 동시에 제2트랜지스터(M2)에는 낮은 전압인0(V)가 입력되고 제4트랜지스터(M4)에 입력되는 전압은 제3트랜지스터(M3)에 입력되는 전압보다 높은 전압(VcasH)이 입력되므로 제4트랜지스터(M4)의 게이트에 입력되는 전압의 크기를 낮출 수 있다.
따라서, 제4트랜지스터(M4)가 정상적으로 작동할 수 있는 전압의 크기를 상대적으로 더 확보할 수 있어 높은 전압으로 인해 트랜지스터가 파괴되는 현상을 방지할 수 있다.
이와 반대로, 도 8에 도시된 바와 같이 입력 전압과 반전 입력 전압이 0(V)와 VDD(V)로 입력되며, 캐스코드 트랜지스터인 제3트랜지스터(M3)에는 로우(Low) 전압인 VcasL(V)가 입력되고, 제4트랜지스터(M4)에는 하이(High) 전압인 VcasH(V)가 입력된다면, 제2트랜지스터(M2)에는 높은 전압인Vdd(V)가 입력되고 제4트랜지스터(M4)에는 낮은 전압(VcasL)이 입력되므로 제2트랜지스터(M2)의 수렴 동작 영역을 넓힐 수 있는 장점이 존재한다.
또한, 제1트랜지스터(M1)에는 낮은 전압인 0(V)가 입력되고 제3트랜지스터(M3)에 입력되는 전압은 제4트랜지스터(M4)에 입력되는 전압보다 높은 전압(VcasH)이 입력되므로 제3트랜지스터(M3)의 드레인과 게이트 사이의 전압(Vdg)을 낮출 수 있다.
따라서, 제3트랜지스터(M3)가 견딜 수 있는 전압의 크기를 상대적으로 더 확보할 수 있어 트랜지스터가 입력되는 높은 전압으로 인해 파괴되는 현상을 방지할 수 있다.
또한, 제2트랜지스터에는 높은 전압 Vdd(V)가 입력되고 제3트랜지스터(M3)에는 낮은 전압(VcasL)이 입력되므로 제4트랜지스터(M4)의 수렴 동작 영역을 넓힐 수 있다.
이러한 방식으로 전류 모드 로직 회로(10)를 구동시키는 경우, 제3트랜지스터(M3)와 제4트랜지스터(M4)에 의해 제1트랜지스터(M1)와 제2트랜지스터(M2)에 인가되는 전압의 여유분을 확보할 수 있어 구동 전압(Vtt)에 인가되는 전압의 크기도 그 만큼 상대적으로 증가시킬 수 있으므로 전류 모드 로직 회로(10)에서 출력되는 전압의 스윙 폭을 증가시킬 수 있는 효과가 존재한다.
즉, 도 11에 비교 도시한 바와 같이 일 실시예에 따른 전류 모드 로직 회로(10)의 출력 전압의 폭은 종래 기술에 따른 전류 모드 로직 회로의 출력 전압의 폭보다 넓게 개선될 수 있다.
도 12는 또 다른 실시예에 따른 전류 모드 로직 회로(10)의 구성을 도시한 회로도이다.
도 12를 참고하면, 또 다른 실시예에 따른 전류 모드 로직 회로(10)는 공급 전압(Vtt)과 연결되는 제1트림 저항(R1) 및 제2트림 저항(R2), 입력 전압과 연결되는 제1트랜지스터(M1), 반전 입력 전압과 연결되는 제2트랜지스터(M2) 및 전류 모드 로직 회로(10)의 출력 전압과 반전 출력 전압의 크기를 제어하기 위해 제1트랜지스터(M1) 및 제2트랜지스터(M2)와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터(M3) 및 제4트랜지스터(M4)를 포함할 수 있으며, 제3트랜지스터(M3)는 반전 입력 전압과 연결되며, 제4트랜지스터(M4)는 입력 전압과 연결될 수 있다.
구체적으로, 전류 모드 로직 회로(10)는 제4트랜지스터(M4)와 입력 전압 사이에 위치하여 입력 전압에서 입력하는 전압을 AC 커플링하는 제1 AC 커플링 캐패시터(C1)와 제3트랜지스터(M3)와 반전 입력 전압 사이에 위치하여 반전 입력 전압에서 입력되는 전압을 AC 커플링하는 제2 AC 커플링 캐패시터(C2)를 포함할 수 있으며, 제3트랜지스터(M3)와 제4트랜지스터(M4)에 입력되는 전압의 크기는 입력전압과 반접입력전압에 연동되어 가변될 수 있다.
도 12에서의 제3캐패시터(C3)와 제4캐패시터(C4)는 제3트랜지스터(M3)와 제4트랜지스터(M4)와 독립적으로 존재하는 캐패시터로 구현되거나, 제3캐패시터(C3)와 제4캐패시터(C4)의 기생 캐패시터로 구현될 수 있으며, 제3저항(R3)와 제4저항(R4)의 값은 제1트림 저항(R1) 및 제2트림 저항(R2) 보다 상대적으로 높은 저항 값을 가지는 저항으로 구현될 수 있다.
도12에 도시된 바와 같이 캐패시터(C1,C2,C3,C4), 저항(R3,R4) 및 전원(Vb)을 추가하여 제3트랜지스터(M3)와 제4트랜지스터(M4)에 입력되는 전압에 대해AC 커플링을 구현하면, 입력전압과 반전입력전압은 서로 반전 관계에 있기 때문에 공통 성분 및 차동 성분(Vdi_dn = Vdip-Vdin)을 이용하여 입력전압과 반전입력전압은 아래와 같이 식 (1)과 (2)로 표현될 수 있다.
식(1) - Vdip = Vdd/2 + (Vdi_dn)/2
식(2) - Vdin = Vdd/2 -(Vdi_dn)/2
즉, 입력 전압과 반전 입력 전압은 공통 성분인Vdd/2와 차동 성분인 (Vdi_dn)/2를 이용하여 표현될 수 있으며, 일반적으로 Vdi_dn은 고주파 영역에 있고 입력 전압(Vdip)와 반전 입력 전압(Vdin)은 0 (V)또는 Vdd (C)이므로 Vdi_dn의 진폭은 Vdd가 된다.
도 12에 도시된 회로를 기초로 캐스코드 트랜지스터인 제3트랜지스터(M3)와 제4트랜지스터(M4)에 입력되는 전압에 대해 설명한다. 이하 아래 설명은 제4트랜지스터(M4)에 입력되는 전압을 기준으로 설명하지만, 제3트랜지스터(M3)에 입력되는 전압 또한 동일한 원리로 적용될 수 있다.
도 12를 참고하면, 회로에 입력되는 전압이 저주파인 경우 제1캐패시터(C1)은 개방(open)이 되기 때문에 제4트랜지스터(M4)의 게이트 전압은 Vb (V)가 되나, 입력되는 전압이 고주파인 경우에는 제1커패시터(C1)과 제3커패시터(C3)에 의해 제4트랜지스터(M4)의 게이트 전압은 Vdip*(C1/(C1+Cp)) (V)가 된다. 그리고 Vdip의 고주파 성분은 (Vdi_dn)/2로 표현할 수 있으므로, 제4트랜지스터(M4)의 전압은 (Vdi_dn)/2*(C1/(C1+Cp)) (V)로 표현될 수 있다.
그리고 입력 전압(Vdip)에 들어오는 전압이 충분히 높은 주파수에 해당하는 전압이 들어온다고 가정하면 제4트랜지스터(M4)의 게이트 전압은 결국 Vb+(Vdi_dn)*(C1/(C1+Cp)) (V) 가 된다.
또한, Vdi_dn의 값은 입력 전압(Vdip)이 Vdd (V)인 경우에는 Vdd (V)로, 0 (V)인 경우에는 -Vdd(V)이므로, 제4트랜지스터(M4)의 게이트 전압은 Vdip=Vdd인 경우에는 Vb+(Vdd/2)*(C1/(C1+Cp)) (V), Vdip=0인 경우에는 Vb-(Vdd/2)*(C1/(C1+Cp)) (V)가 된다.
따라서 Vb+(Vdd/2)*(C1/(C1+Cp)) (V)와 Vb-(Vdd/2)*(C1/(C1+Cp)) (V)의 값을 도 7과 도8에서 설명한 VcasH와 VcasL이 되도록 각각 조정을 하면 도 7과 도8에서 설명한 회로와 동일한 기능을 하는 회로를 구현 할 수 있다.
즉, Vb+(Vdd/2)*(C1/(C1+Cp))=VcasH, Vb-(Vdd/2)*(C1/(C1+Cp))=VcasL 이 되도록 Vb 의 값과 제1캐패시터(C1) 정전 용량의 값을 설정하면, AC 커플링 캐패시터(C1, C2)을 이용하여 제3트랜지스터(M3)와 제4트랜지스터(M4)에 입력되는 전압을 입력 전압(Vdip)과 반전 입력 전압(Vdin)에 연동되는 방식으로 제어할 수 있다.
도 13은 일 실시예에 따른 전류 모드 로직 회로(10)의 구성을 도시한 회로도이다.
도 13을 참고하면, 일 실시예에 따른 전류 모드 로직 회로(10)는 공급 전압(Vtt)과 연결되는 제1트림 저항(R1) 및 제2트림 저항(R2), 입력 전압과 연결되는 제1트랜지스터(M1), 반전 입력 전압과 연결되는 제2트랜지스터(M2) 및 전류 모드 로직 회로(10)의 출력 전압과 반전 출력 전압의 크기를 제어하기 위해 제1트랜지스터(M1) 및 제2트랜지스터(M2)와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터(M3) 및 제4트랜지스터(M4)를 포함할 수 있으며, 더 나아가 제3트림 저항(R3), 제4트림 저항(R4), 제5트랜지스터(M5) 및 제6트랜지스터(M6)를 포함하는 차동 증폭 회로(20)를 포함할 수 있으며, 제5트랜지스터(M5)는 입력 전압과 연결되고, 제6트랜지스터(M6)는 반전 입력 전압과 연결되는 구조를 취할 수 있다.
도 13에 따른 전류 모드 로직 회로(10)는 입력 전압을 차동 증폭 회로(20)단에 연동시켜 인가시키므로, 캐스코드 트랜지스터에 해당하는 제3트랜지스터(M3)와 제4트랜지스터(M4)에 입력되는 전압을 전류 모드 로직 회로(10)의 입력 전압에 연동시켜 회로를 구동시킬 수 있다.
구체적으로, 입력 전압(Vdip)이 Vdd (V)이고 반전 입력 전압(Vdin)이0 (V)이며, Vcas로 전압 Vca (V)가 입력이 된다면, 제5트래지스터(M5)는 오픈되고, 제6트랜지스터(M6)는 닫혀 제3트랜지스터(M3)의 게이트 전압은 Vca-(Ic*R3) (V)가 되고, 제4트랜지스터(M4)의 게이트 전압은 Vca (V)가 된다.
반대로, 입력 전압(Vdip)이 0 (V) 이고, 반전 입력 전압(Vdin)이 Vdd(V) 이면, 제5트랜지스터(M5)는 닫히고, 제6트랜지스터(M6)는 열리게 되어 제3트랜지스터(M3)의 게이트 전압은 Vca (V)가 되고, 제4트랜지스터(M4)의 게이트 전압은 Vca-(Ic*R4) (V) 가 된다.
따라서, 입력 전압(Vdip)이 Vdd(V)인 경우 제3트랜지스터(M3)에 입력되는 전압과 제4트랜지스터(M4)에 입력되는 전압을 각각 VcasL과 VcasH과 되도록 조정하면, 앞서 도 7 내지 도 11에서 설명한 원리가 그대로 적용될 수 있다.
구체적으로, Vca=VcasH로, 제3저항(R3)와 제4저항(R4)의 저항의 크기를 같게 한 후, 저항에 흐르는 전류(Ic)의 크기를 조정하여 Vca-Ic*R3=VcasL이 되도록 R3, Ic값을 정하면 캐스코드 트랜지스터인 제3트랜지스터(M3)와 제4트랜지스터(M4)에 입력되는 게이트 전압을 제어할 수 있다.
지금까지 도면을 통해 일 실시예에 따른 전류 모드 로직 회로(10)의 구성 및 효과에 대해 알아보았다.
일 실시예에 따른 전류 모드 로직 회로(10)의 경우 트랜지스터를 안정적으로 작동시키면서 동시에 구동 전압을 높일 수 있어 회로의 출력 스윙 폭을 넓힐 수 있는 장점이 존재한다. 따라서, 전류 모드 로직 회로(10)의 출력 신호 및 SNR을 향상시켜 노이즈 및 간섭의 영향을 줄일 수 있는 효과가 존재한다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
한편, 본 명세서에 기재된 다양한 실시 예들은 하드웨어, 미들웨어, 마이크로코드, 소프트웨어 및/또는 이들의 조합에 의해 구현될 수 있다. 예를 들어, 다양한 실시 예들은 하나 이상의 주문형 반도체(ASIC)들, 디지털 신호 프로세서(DSP)들, 디지털 신호 프로세싱 디바이스(DSPD)들, 프로그램어블 논리 디바이스(PLD)들, 필드 프로그램어블 게이트 어레이(FPGA)들, 프로세서들, 컨트롤러들, 마이크로 컨트롤러들, 마이크로 프로세서들, 여기서 제시되는 기능들을 수행하도록 설계되는 다른 전자 유닛들 또는 이들의 조합을 통해 구현될 수 있다.
또한, 명세서에서는 특정한 순서로 동작들이 도면에 도시되어 있지만, 이러한 동작들이 원하는 결과를 달성하기 위해 도시된 특정한 순서, 또는 순차적인 순서로 수행되거나, 또는 모든 도시된 동작이 수행되어야 할 필요가 있는 것으로 이해되지 말아야 한다. 임의의 환경에서는, 멀티태스킹 및 병렬 프로세싱이 유리할 수 있다. 더욱이, 상술한 실시 예에서 다양한 구성요소들의 구분은 모든 실시 예에서 이러한 구분을 필요로 하는 것으로 이해되어서는 안되며, 기술된 구성요소들이 일반적으로 단일 소프트웨어 제품으로 함께 통합되거나 다수의 소프트웨어 제품으로 패키징될 수 있다는 것이 이해되어야 한다.

Claims (15)

  1. 전류 모드 로직 회로에 있어서,
    공급 전압과 연결되는 제1트림 저항 및 제2트림 저항;
    입력 전압과 연결되는 제1트랜지스터;
    반전 입력 전압과 연결되는 제2트랜지스터; 및
    상기 전류 모드 로직 회로의 출력 전압과 반전 출력 전압의 크기를 제어하기 위해 상기 제1트랜지스터 및 제2트랜지스터와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터 및 제4트랜지스터;를 포함하는 전류 모드 로직 회로.
  2. 제1항에 있어서,
    상기 제3트랜지스터는 상기 제1트림 저항과 상기 제1트랜지스터 사이에 배치되며, 상기 제4트랜지스터는 상기 제2트림 저항과 제2트랜지스터 사이에 배치되는 전류 모드 로직 회로.
  3. 제2항에 있어서,
    상기 전류 모드 로직 회로의 공급 전압, 입력 전압과 반전 입력 전압 및 상기 제3트랜지스터와 제4트랜지스터에 공급되는 전압의 크기를 제어하는 제어부;를 더 포함하고,
    상기 제어부는,
    상기 제3트랜지스터와 제4트랜지스터에 공급되는 전압의 크기를 제어하여 상기 전류 모드 로직 회로의 출력 전압과 반전 출력 전압의 크기를 제어하는 전류 모드 로직 회로.
  4. 제3항에 있어서,
    상기 제어부는,
    상기 제3트랜지스터에 공급되는 전압의 크기와 상기 제4트랜지스터에 공급되는 전압의 크기를 시간에 따라 서로 다르게 개별적으로 제어하는 전류 모드 로직 회로.
  5. 제4항에 있어서,
    상기 제어부는,
    상기 제3트랜지스터에 공급되는 전압의 크기가 하이(High) 전압인 경우 상기 제4트랜지스터에 공급되는 전압의 크기는 로우(Low) 전압으로 제어하고, 상기 제3트랜지스터에 공급되는 전압의 크기가 로우(Low) 전압인 경우 상기 제4트랜지스터에 공급되는 전압의 크기는 로우(High) 전압으로 제어하는 전류 모드 로직 회로.
  6. 제3항에 있어서,
    상기 제어부는,
    상기 입력 전압과 반전 입력 전압에 공급되는 전압의 크기에 대응하여 상기 제3트랜지스터에 공급되는 전압과 상기 제4트랜지스터에 공급되는 전압을 개별적으로 제어하는 전류 모드 로직 회로.
  7. 제6항에 있어서,
    상기 제어부는,
    상기 제1트랜지스터에 공급되는 전압의 크기가 상기 제2트랜지스터에 공급되는 전압의 크기보다 큰 경우, 상기 제3트랜지스터에 공급되는 전압의 크기는 상기 제4트랜지스터에 공급되는 전압의 크기보다 작도록 제어하는 전류 모드 로직 회로.
  8. 제6항에 있어서,
    상기 제어부는,
    상기 제1트랜지스터에 공급되는 전압의 크기가 상기 제2트랜지스터에 공급되는 전압의 크기보다 작은 경우, 상기 제3트랜지스터에 공급되는 전압의 크기는 상기 제4트랜지스터에 공급되는 전압의 크기보다 크도록 제어하는 전류 모드 로직 회로.
  9. 제8항에 있어서,
    상기 제어부는,
    상기 제1트랜지스터에 전압이 입력되고 상기 제2트랜지스터에 전압이 입력되지 않는 경우, 상기 제3트랜지스터에는 로우 전압을 입력하고 상기 제4트랜지스터에는 하이 전압을 입력하는 전류 모드 로직 회로.
  10. 제8항에 있어서,
    상기 제어부는,
    상기 제1트랜지스터에 전압이 입력되지 않고 상기 제2트랜지스터에 전압이 입력되지 경우, 상기 제3트랜지스터에는 하이 전압을 입력하고 상기 제4트랜지스터에는 로우 전압을 입력하는 전류 모드 로직 회로.
  11. 전류 모드 로직 회로에 있어서,
    공급 전압과 연결되는 제1트림 저항 및 제2트림 저항;
    입력 전압과 연결되는 제1트랜지스터;
    반전 입력 전압과 연결되는 제2트랜지스터; 및
    상기 제1트랜지스터 및 제2트랜지스터와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터 및 제4트랜지스터;를 포함하며,
    상기 제3트랜지스터는 상기 반전 입력 전압과 연결되며, 상기 제4트랜지스터는 상기 입력 전압과 연결되는 전류 모드 로직 회로.
  12. 제11항에 있어서,
    상기 제3트랜지스터와 상기 반전 입력 전압과 연결되는 제2 AC 커플링 캐패시터 및 상기 제4트랜지스터와 상기 입력 전압과 연결되는 제1 AC 커플링 캐패시터를 더 포함하는 전류 모드 로직 회로.
  13. 제12항에 있어서
    상기 제1 AC 커플링 캐패시터와 제2 AC 커플링 캐패시터의 정전 용량은,
    상기 제3트랜지스터 및 제4트랜지스터에 입력되는 입력 전압과 반전 입력 전압의 크기에 대응하여 가변되는 전류 모드 로직 회로.
  14. 전류 모드 로직 회로에 있어서,
    공급 전압과 연결되는 제1트림 저항 및 제2트림 저항;
    입력 전압과 연결되는 제1트랜지스터;
    반전 입력 전압과 연결되는 제2트랜지스터;
    상기 제1트랜지스터 및 제2트랜지스터와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터 및 제4트랜지스터; 및
    제3트림 저항, 제4트림 저항, 제5트랜지스터 및 제6트랜지스터를 포함하는 차동 증폭 회로를 포함하고
    상기 제5트랜지스터는 상기 입력 전압과 연결되고, 상기 제6트랜지스터는 상기 반전 입력 전압과 연결되는 전류 모드 로직 회로.
  15. 제14항에 있어서,
    상기 제3트랜지스터에 입력되는 전압은 상기 입력 전압에서 출력하는 전압과 연동되어 가변되며, 상기 제4트랜지스터에 입력되는 전압은 상기 반전 입력 전압에서 출력하는 전압과 연동되어 가변되는 전류 모드 로직 회로.
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