KR20180058163A - 레벨 쉬프터를 포함하는 캐스코드 스위치 회로 - Google Patents

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KR20180058163A
KR20180058163A KR1020170021266A KR20170021266A KR20180058163A KR 20180058163 A KR20180058163 A KR 20180058163A KR 1020170021266 A KR1020170021266 A KR 1020170021266A KR 20170021266 A KR20170021266 A KR 20170021266A KR 20180058163 A KR20180058163 A KR 20180058163A
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Abstract

본 발명은 레벨 쉬프터를 포함하는 캐스코드 스위치 회로에 관한 것이다. 본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 및 제 2 트랜지스터들, 레벨 쉬프터, 버퍼, 제 1 저항을 포함할 수 있다. 제 1 및 제 2 트랜지스터들은 드레인 단자와 소스 단자 사이에서 캐스코드 형태로 연결될 수 있다. 레벨 쉬프터는 게이트 단자로 인가되는 스위칭 제어 신호의 전압 레벨을 변경하고, 상기 변경된 스위칭 제어 신호를 상기 제 1 트랜지스터의 게이트로 전달할 수 있다. 버퍼는 상기 스위칭 제어 신호를 지연하고, 상기 지연된 스위칭 제어 신호를 상기 제 2 트랜지스터의 게이트로 전달할 수 있다. 제 1 저항은 상기 레벨 쉬프터와 상기 제 1 트랜지스터의 게이트 사이에 연결될 수 있다.

Description

레벨 쉬프터를 포함하는 캐스코드 스위치 회로{CASCODE SWITCH CIRCUIT INCLUDING LEVEL SHIFTER}
본 발명은 캐스코드 스위치 회로에 관한 것으로, 좀 더 자세하게는 레벨 쉬프터를 포함하는 캐스코드 스위치 회로에 관한 것이다.
전력전자 시스템에 사용되는 스위치 회로는 높은 항복 전압(breakdown voltage), 통상 오프(normally off)의 동작 특성, 낮은 온(on) 저항, 높은 전류 특성, 및 고속 스위칭 특성이 필요하다. 이를 위해, 낮은 항복 전압과 통상 오프의 동작 특성을 갖는 트랜지스터 및 높은 항복 전압과 통상 온(normally on)의 동작 특성을 갖는 트랜지스터를 조합한 스위치 회로가 연구되고 있다.
스위치 회로는 캐스코드 형태로 연결된 복수의 트랜지스터를 포함할 수 있다. 이러한 스위치 회로에서 각 트랜지스터가 동작하는 시점이 상이한 경우, 스위치 회로에 리플이 발생할 수 있다. 이러한 스위치 회로는 고속에서 동작하기 어려운 문제점이 있다. 또한, 통상 온의 동작 특성을 갖는 트랜지스터의 게이트-소스 사이의 전압 제약으로 인해 스위치 회로에 흐를 수 있는 전류량이 제한되는 문제점이 있다. 전류량이 제한되면, 스위치 회로가 고전력 동작에 있어서 문제점이 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 레벨 쉬프터를 포함하는 캐스코드 스위치 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 제 1 및 제 2 트랜지스터들, 레벨 쉬프터, 버퍼, 제 1 저항을 포함할 수 있다. 제 1 및 제 2 트랜지스터들은 드레인 단자와 소스 단자 사이에서 캐스코드 형태로 연결될 수 있다. 레벨 쉬프터는 게이트 단자로 인가되는 스위칭 제어 신호의 전압 레벨을 변경하고, 상기 변경된 스위칭 제어 신호를 상기 제 1 트랜지스터의 게이트로 전달할 수 있다. 버퍼는 상기 스위칭 제어 신호를 지연하고, 상기 지연된 스위칭 제어 신호를 상기 제 2 트랜지스터의 게이트로 전달할 수 있다. 제 1 저항은 상기 레벨 쉬프터와 상기 제 1 트랜지스터의 게이트 사이에 연결될 수 있다.
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 레벨 쉬프터를 이용하여 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 드레인 단자에서 소스 단자로 흐르는 전류를 증가시켜 고속에서 동작할 수 있다
본 발명의 실시 예에 따른 캐스코드 스위치 회로는 스위칭 시 발생하는 리플을 개선할 수 있다. 리플 개선으로 인해, 트랜지스터의 신뢰성은 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다.
도 7은 일반적인 캐스코드 스위치 회로와 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 전압 대 전류 그래프를 예시적으로 보여주는 도면이다.
도 8은 일반적인 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다.
도 9는 일반적인 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다.
도 10은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 캐스코드 스위치 회로(100)는 제 1 트랜지스터(transistor, 110), 제 2 트랜지스터(120), 레벨 쉬프터(level shifter, 130), 버퍼(buffer, 140), 및 제 1 저항(R1)을 포함할 수 있다.
캐스코드 스위치 회로(100)는 게이트 단자에 인가되는 전압에 따라 드레인 단자와 소스 단자를 연결하거나 끊을 수 있다. 예시적으로, 게이트 단자에 고전압이 인가되면 드레인 단자와 소스 단자는 서로 연결될 수 있다. 즉, 캐스코드 스위치 회로(100)는 턴 온(turn on)될 수 있다. 게이트 단자에 저전압이 인가되면 드레인 단자와 소스 단자는 서로 연결되지 않을 수 있다. 즉, 캐스코드 스위치 회로(100)는 턴 오프(turn off)될 수 있다. 여기서, 고전압은 문턱전압(threshold voltage)보다 높은 전압이고, 저전압은 문턱전압보다 낮은 전압이다. 문턱전압은 캐스코드 스위치 회로(100)에 포함된 트랜지스터들의 특성에 의해 결정될 수 있다.
제 1 트랜지스터(110)는 게이트(gate, G1), 드레인(drain, D1), 및 소스(source, S1)를 포함할 수 있다. 제 1 트랜지스터(110)는 높은 항복 전압 및 통상 온(normally on)의 동작 특성을 가질 수 있다. 유사하게, 제 2 트랜지스터(120)는 게이트(G2), 드레인(D2), 및 소스(S2)를 포함할 수 있다. 그러나 제 1 트랜지스터(110)와 달리, 제 2 트랜지스터(120)는 낮은 항복 전압 및 통상 오프(normally off)의 동작 특성을 가질 수 있다.
실시 예에 있어서, 제 1 트랜지스터(110)는 질화갈륨(GaN), 실리콘카바이드(SiC) 등을 포함하는 전계 효과 트랜지스터(field effect transistor; FET)일 수 있다. 제 2 트랜지스터(120)는 실리콘(Si)을 포함하는 전계 효과 트랜지스터일 수 있다. 예시적으로, 제 2 트랜지스터(120)는 금속 산화물 트랜지스터(MOSFET)일 수 있다.
제 1 트랜지스터(110) 및 제 2 트랜지스터(120)는 캐스코드(cascode) 형태로 연결될 수 있다. 이를 통해, 스위치 회로(100)는 제 1 트랜지스터(110)의 높은 항복 전압 특성 및 제 2 트랜지스터(120)의 통상 오프의 동작 특성을 모두 포함할 수 있다. 좀 더 구체적으로, 제 1 트랜지스터의 소스(S1)와 제 2 트랜지스터의 드레인(D2)은 서로 연결될 수 있다. 제 1 트랜지스터의 드레인(D1)은 드레인 단자와 연결될 수 있다. 제 2 트랜지스터의 소스(S2)는 소스 단자와 연결될 수 있다.
도 1을 참조하면, 제 1 트랜지스터의 게이트(G1)와 제 2 트랜지스터의 게이트(G2)는 직접적으로 서로 연결되지 않는다. 게이트 단자 및 제 1 트랜지스터의 게이트(G1) 사이에는 레벨 쉬프터(130) 및 제 1 저항(R1)이 배치될 수 있다. 게이트 단자 및 제 2 트랜지스터의 게이트(G2) 사이에는 버퍼(140)가 배치될 수 있다. 게이트 단자로 인가되는 스위칭 제어 신호는 레벨 쉬프터(130) 및 제 1 저항(R1)을 거쳐 제 1 트랜지스터의 게이트(G1)에 인가될 수 있다. 게이트 단자로 인가되는 스위칭 제어 신호는 버퍼(140)를 거쳐 제 2 트랜지스터의 게이트(G2)에 인가될 수 있다. 여기서, 스위칭 제어 신호는 캐스코드 스위치 회로(100)의 턴 온 또는 턴 오프를 제어하기 위해 게이트 단자에 인가된 신호를 나타낸다.
레벨 쉬프터(130)는 게이트 단자에 인가된 스위칭 제어 신호의 전압 레벨을 변경할 수 있다. 좀 더 구체적으로, 레벨 쉬프터(130)는 스위칭 제어 신호의 전압 레벨을 낮출 수 있다. 레벨 쉬프터(130)는 변경된 스위칭 제어 신호를 제 1 트랜지스터의 게이트(G1)에 전달할 수 있다. 레벨 쉬프터(130)에 의해 제 1 트랜지스터의 게이트(G1)에 인가되는 신호의 전압 레벨이 낮아지므로, 제 1 트랜지스터(110)의 신뢰성은 향상될 수 있다. 좀 더 구체적으로 상술한 효과를 설명하기 위해, 스위치 회로(100)가 레벨 쉬프터(130)를 포함하지 않는 경우를 가정한다.
스위치 회로(100)가 레벨 쉬프터(130)를 포함하지 않는 경우, 제 1 트랜지스터의 게이트(G1)와 제 2 트랜지스터의 게이트(G2)는 직접적으로 연결될 수 있다. 제 2 트랜지스터(120)를 턴 온 시키기 위해 제 2 트랜지스터의 게이트(G2)에 고전압이 인가되면, 동시에 제 1 트랜지스터의 게이트(G1)에도 고전압이 인가될 수 있다. 예시적으로, 고전압은 6V 내지 10V일 수 있다. 인가된 고전압으로 인해, 제 1 트랜지스터의 게이트(G1)는 터지거나 붕괴할 수 있다. 특히, 고전압과 저전압이 반복적으로 빠르게 인가되는 경우, 제 1 트랜지스터의 게이트(G1)는 좀 더 쉽게 터지거나 붕괴할 수 있다. 여기서, 저전압은 제 2 트랜지스터(120)를 턴 오프 시키기 위한 전압을 나타낸다. 예시적으로, 저전압은 0V일 수 있다. 스위치 회로(100)가 레벨 쉬프터(130)를 포함하면, 제 1 트랜지스터의 게이트(G1)에 인가되는 전압은 레벨 쉬프터(130)가 없는 경우보다 낮아질 수 있다. 따라서, 레벨 쉬프터(130)는 제 1 트랜지스터(110)의 신뢰성을 향상시킬 수 있다.
레벨 쉬프터(130)는 제 1 트랜지스터(110)의 전류를 증가시키기 위해 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1)을 설정할 수 있다. 일반적으로 트랜지스터의 전류(드레인에서 소스로 흐르는 전류)는 게이트 및 소스 사이의 전압 그리고 드레인 및 소스 사이의 전압에 의해 결정될 수 있다. 게이트와 소스 사이의 전압이 클수록, 트랜지스터의 전류는 증가할 수 있다. 본 발명의 실시 예에 따르면, 제 1 트랜지스터(110)의 전류를 증가시키기 위해, 레벨 쉬프터(130)는 변경된 스위칭 제어 신호의 전압 레벨을 0V 이상으로 설정할 수 있다.
정리하면, 레벨 쉬프터(130)는 제 1 트랜지스터의 게이트(G1)의 신뢰성을 높이기 위해 스위칭 제어 신호의 전압 레벨을 낮추되, 제 1 트랜지스터(110)의 전류를 증가시키기 위해 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1) 레벨을 0V 이상으로 설정할 수 있다.
버퍼(140)는 스위칭 제어 신호를 지연할 수 있다. 실시 예에 있어서, 버퍼(140)에 의한 지연 시간은 레벨 쉬프터(130)에 의한 지연 시간과 일치할 수 있다. 레벨 쉬프터(130)는 스위칭 제어 신호의 전압 레벨을 변경하므로, 버퍼(140)는 레벨 쉬프터(130)의 변경 시간(또는 지연 시간)만큼 스위칭 제어 신호를 지연할 수 있다. 다른 실시 예에 있어서, 버퍼(140)는 레벨 쉬프터(130)의 변경 시간과 후술할 제 1 저항(R1)으로 인한 지연 시간을 합한 만큼 스위칭 제어 신호를 지연할 수 있다. 즉, 버퍼(140)는 스위칭 제어 신호가 제 1 트랜지스터의 게이트(G1)에 도달하는데 걸리는 시간과 스위칭 제어 신호가 제 2 트랜지스터의 게이트(G2)에 도달하는데 걸리는 시간을 일치하게 조절할 수 있다.
만약 캐스코드 스위치 회로(100)가 버퍼(140)를 포함하지 않으면, 제 1 트랜지스터(110)의 동작 시점과 제 2 트랜지스터(120)의 동작 시점은 서로 상이할 수 있다. 여기서 동작 시점은 트랜지스터의 턴 온 시점 또는 턴 오프 시점을 나타낸다. 동작 시점의 차이로 인해, 리플(ripple)이 캐스코드 스위치 회로(100)의 출력 결과(예를 들면, 드레인 단자와 소스 단자 사이의 전압(VDS), 드레인 단자에서 소스 단자로 흐르는 전류(IDS))에 발생될 수 있다.
본 발명의 실시 예에 따르면, 스위칭 제어 신호는 제 1 트랜지스터의 게이트(G1) 및 제 2 트랜지스터의 게이트(G2)에 동시에 도달할 수 있다. 따라서, 제 1 및 제 2 트랜지스터들(110, 120)은 동시에 턴 온 되거나 동시에 턴 오프될 수 있다. 따라서, 상술한 리플은 개선될 수 있다.
제 1 저항(R1)은 레벨 쉬프터(130)와 제 1 트랜지스터의 게이트(G1) 사이에 배치될 수 있다. 좀 더 구체적으로, 제 1 저항(R1)의 일단은 레벨 쉬프터(130)의 출력과 연결될 수 있고, 제 1 저항(R1)의 타단은 제 1 트랜지스터의 게이트(G1)와 연결될 수 있다. 전술한대로, 제 1 트랜지스터(110)는 높은 항복 전압 및 통상 온의 동작 특성을 가질 수 있고, 제 2 트랜지스터(120)는 낮은 항복 전압 및 통상 오프의 동작 특성을 가질 수 있다. 따라서, 제 1 트랜지스터(110)의 스위칭 전이 시간은 제 2 트랜지스터(120)의 스위칭 전이 시간에 비해 짧을 수 있다. 여기서, 스위칭 전이 시간은 드레인에서 소스를 통과하는 신호의 상승 시간(rising time) 및 하강 시간(falling time)을 나타낸다. 제 1 저항(R1)은 제 1 트랜지스터(110)의 스위칭 전이 시간과 제 2 트랜지스터(120)의 스위칭 전이 시간을 서로 일치하게 할 수 있다. 이를 위해, 제 1 저항(R1)은 제 1 트랜지스터의 게이트(G1)에 인가되는 스위칭 제어 신호의 상승 시간 또는 하강 시간을 지연할 수 있다.
제 1 트랜지스터의 게이트(G1)에 인가되는 스위칭 제어 신호의 시상수(time constant)는 제 1 저항(R1)의 크기, 제 1 트랜지스터의 게이트(G1)의 커패시턴스(capacitance), 레벨 쉬프터(130) 출력의 커패시턴스 등에 의해 결정될 수 있다. 제 1 저항(R1)의 크기가 증가할수록, 시상수도 증가할 수 있다. 본 발명의 실시 예에 따르면, 제 1 트랜지스터의 게이트(G1)에 인가되는 스위칭 제어 신호의 시상수는 제 1 트랜지스터(110)의 스위칭 전이 시간과 제 2 트랜지스터(120)의 스위칭 전이 시간이 서로 일치하도록 설정될 수 있다. 따라서, 제 1 저항(R1)의 크기는 상술한 시상수를 달성하도록 설정될 수 있다.
본 발명의 실시 예에 따르면, 버퍼(140)에 의해 제 1 트랜지스터(110)의 동작 시점과 제 2 트랜지스터(120)의 동작 시점은 서로 일치할 수 있고, 제 1 저항(R1)에 의해 제 1 트랜지스터(110)의 스위칭 전이 시간과 제 2 트랜지스터(120)의 스위칭 전이 시간은 서로 일치할 수 있다. 따라서 캐스코드 스위치 회로(100)는 스위칭 시 발생할 수 있는 리플을 개선할 수 있다.
실시 예에 있어서, 캐스코드 스위치 회로(100)는 하나의 패키지(package)로 제작될 수 있다. 이 경우, 게이트 단자, 드레인 단자 및 소스 단자 각각은 패키지의 핀들(pins) 또는 볼들(balls)과 연결되거나, 드라이버(driver, 미도시)를 통해 패키지의 핀들 또는 볼들과 연결될 수 있다. 예시적으로, 캐스코드 스위치 회로(100)를 포함하는 패키지는 상술한 핀들 또는 볼들을 통해 PCB(printed circuit board)에 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 캐스코드 스위치 회로(200)는 제 1 트랜지스터(210), 제 2 트랜지스터(220), 레벨 쉬프터(230), 버퍼(240), 및 제 1 저항(R1)을 포함할 수 있다. 제 1 트랜지스터(210), 제 2 트랜지스터(220), 레벨 쉬프터(230), 버퍼(240), 및 제 1 저항(R1)은 도 1에서 설명된 것과 대체로 유사하다. 이하, 도 1의 캐스코드 스위치 회로(100)와 도 2의 캐스코드 스위치 회로(200)의 차이점 위주로 설명한다.
도 1의 버퍼(140)와 도 2의 버퍼(240)를 비교하면, 버퍼(240)는 버퍼 제어 신호를 수신할 수 있다. 버퍼(240)는 버퍼 제어 신호에 따라 지연 시간을 조절할 수 있다. 실시 예에 있어서, 버퍼(240)는 게이트 단자, 드레인 단자, 소스 단자가 아닌 다른 단자를 통해 버퍼 제어 신호를 수신할 수 있다. 실시 예에 있어서, 버퍼 제어 신호는 아날로그 신호이거나 디지털 신호일 수 있다. PVT(process, voltage, and temperature) 변화에 따라 레벨 쉬프터(230)의 지연 시간에 변동이 있어도, 버퍼(240)는 변동되는 레벨 쉬프터(230)의 지연 시간만큼 스위칭 제어 신호를 지연할 수 있다.
도 1의 제 1 저항(R1)과 도 2의 제 1 저항(R1')을 비교하면, 도 2의 제 1 저항(R1')은 가변 저항일 수 있고, 저항 제어 신호를 수신할 수 있다. 버퍼 제어 신호와 유사하게, 저항 제어 신호는 게이트 단자, 드레인 단자, 소스 단자와 또 다른 단자를 통해 수신할 수 있다. 제 1 저항(R1')은 저항 제어 신호에 응답하여 저항의 크기를 조절할 수 있다. 실시 예에 있어서, 저항 제어 신호는 아날로그 신호이거나 디지털 신호일 수 있다. 제 1 저항(R1')의 크기는 제 1 트랜지스터(210)의 스위칭 전이 시간과 제 2 트랜지스터(220)의 스위칭 전이 시간이 서로 일치하도록 설정될 수 있다.
도 3은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 캐스코드 스위치 회로(300)는 제 1 트랜지스터들(311~313), 제 2 트랜지스터들(321~323), 레벨 쉬프터(330), 버퍼(340), 및 제 1 저항(R1)을 포함할 수 있다. 제 1 트랜지스터(311), 제 2 트랜지스터(321), 레벨 쉬프터(330), 버퍼(340), 및 제 1 저항(R1)은 도 1에서 설명된 것과 대체로 유사하다. 이하, 도 1의 캐스코드 스위치 회로(100)와 도 3의 캐스코드 스위치 회로(300)의 차이점 위주로 설명한다.
제 1 트랜지스터들(311~313)은 서로 병렬로 연결될 수 있다. 여기서, 제 1 트랜지스터들(311~313)의 개수는 도시된 바에 한정되지 않는다. 좀 더 구체적으로, 제 1 트랜지스터들(311~313)의 모든 게이트들은 제 1 저항(R1)과 연결될 수 있다. 제 1 트랜지스터들(311~313)의 모든 드레인들은 드레인 단자와 연결될 수 있다. 제 1 트랜지스터들(311~313)의 모든 소스들은 서로 연결될 수 있다.
제 2 트랜지스터들(321~323)은 서로 병렬로 연결될 수 있다. 여기서, 제 2 트랜지스터들(321~323)의 개수는 도시된 바에 한정되지 않는다. 제 2 트랜지스터들(321~323)의 개수는 제 1 트랜지스터들(311~313)의 개수와 동일하거나 상이할 수 있다. 좀 더 구체적으로, 제 2 트랜지스터들(321~323)의 모든 게이트들은 버퍼(340)와 연결될 수 있다. 제 2 트랜지스터들(321~323)의 모든 소스들은 소스 단자와 연결될 수 있다. 제 2 트랜지스터들(321~323)의 모든 드레인들은 서로 연결될 수 있다. 추가로, 제 2 트랜지스터들(321~323)의 모든 드레인들과 제 1 트랜지스터들(311~313)의 모든 소스들은 서로 연결될 수 있다. 즉, 캐스코드 스위치 회로(300)는 제 2 트랜지스터들(321~323)의 모든 드레인들과 제 1 트랜지스터들(311~313)의 모든 소스들을 연결하기 위한 배선을 더 포함할 수 있다.
도 1의 캐스코드 스위치 회로(100)와 달리, 도 3의 캐스코드 스위치 회로(300)는 제 1 트랜지스터들(312~313) 및 제 2 트랜지스터들(322~323)을 더 포함할 수 있다. 실시 예에 있어서, 제 1 트랜지스터들(311~313) 각각은 서로 동일할 수 있고, 제 2 트랜지스터들(321~323) 각각은 서로 동일할 수 있다. m, n이 증가하면, 드레인 단자에서 소스 단자로 흐를 수 있는 전류는 증가할 수 있다. 즉, 캐스코드 스위치 회로(300)의 전류(즉, 드레인 단자에서 소스 단자로 흐르는 전류)는 캐스코드 스위치 회로(100)의 전류보다 클 수 있다.
도 4는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 캐스코드 스위치 회로(400)는 제 1 트랜지스터(410), 제 2 트랜지스터(420), 레벨 쉬프터(430), 버퍼(440), 제 1 저항(R1), 제 1 클램프 회로(clamp circuit, 450), 및 제 2 클램프 회로(460)를 포함할 수 있다. 제 1 트랜지스터(410), 제 2 트랜지스터(420), 레벨 쉬프터(430), 버퍼(440), 및 제 1 저항(R1)은 도 1에서 설명된 것과 대체로 유사하다. 이하, 도 1의 캐스코드 스위치 회로(100)와 도 4의 캐스코드 스위치 회로(400)의 차이점 위주로 설명한다.
도 1의 캐스코드 스위치 회로(100)와 달리, 도 4의 캐스코드 스위치 회로(400)는 제 1 클램프 회로(450) 및 제 2 클램프 회로(460)를 더 포함할 수 있다.
제 1 클램프 회로(450)는 제 2 저항(R2), 제 1 제너 다이오드(zener diode, ZD1), 및 제 2 제너 다이오드(ZD2)를 포함할 수 있다. 제 2 저항(R2)의 일단은 제 1 저항(R1) 및 제 1 트랜지스터의 게이트(G1)에 연결될 수 있다. 제 2 저항(R2)의 타단은 제 1 제너 다이오드(ZD1)의 애노드(anode)에 연결될 수 있다. 제 1 제너 다이오드(ZD1)의 캐소드(cathode)와 제 2 제너 다이오드(ZD2)의 캐소드는 서로 연결될 수 있다. 제 2 제너 다이오드(ZD2)의 애노드는 제 1 트랜지스터의 소스(S1)에 연결될 수 있다.
제 2 클램프 회로(460)는 제 3 저항(R3), 제 3 제너 다이오드(ZD3), 및 제 4 제너 다이오드(ZD4)를 포함할 수 있다. 제 3 저항(R3)의 일단은 버퍼(440) 및 제 2 트랜지스터의 게이트(G2)에 연결될 수 있다. 제 3 저항(R3)의 타단은 제 3 제너 다이오드(ZD3)의 애노드에 연결될 수 있다. 제 3 제너 다이오드(ZD3)의 캐소드와 제 4 제너 다이오드(ZD4)의 캐소드는 서로 연결될 수 있다. 제 4 제너 다이오드(ZD4)의 애노드는 제 2 트랜지스터의 소스(S2)에 연결될 수 있다.
제 2 저항(R2)은 제 1 제너 다이오드(ZD1) 및 제 2 제너 다이오드(ZD2)에 흐르는 전류를 제한할 수 있다. 유사하게, 제 3 저항(R3)은 제 3 제너 다이오드(ZD3) 및 제 4 제너 다이오드(ZD4)에 흐르는 전류를 제한할 수 있다. 제 2 및 제 3 저항들(R2, R3)은 제 1 내지 제 4 제너 다이오드들(ZD1~ZD4)이 과전류로 인해 파괴되는 것을 방지할 수 있다. 제 1 제너 다이오드(ZD1) 및 제 2 제너 다이오드(ZD2)는 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1)의 절대값을 제너 전압(zener voltage) 이하로 제한할 수 있다. 유사하게, 제 3 제너 다이오드(ZD3) 및 제 4 제너 다이오드(ZD4)는 제 2 트랜지스터의 게이트 및 소스 사이의 전압(VGS2)의 절대값을 제너 전압 이하로 제한할 수 있다.
정리하면, 제 1 클램프 회로(450)는 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1) 레벨을 제한할 수 있다. 유사하게, 제 2 클램프 회로(460)는 제 2 트랜지스터의 게이트 및 소스 사이의 전압(VGS2) 레벨을 제한할 수 있다. 따라서, 제 1 및 제 2 클램프 회로들(450, 460)은 게이트 단자, 드레인 단자, 또는 소스 단자를 통해 인가될 수 있는 과전압 또는 과전류로부터 제 1 및 제 2 트랜지스터들(410, 420)을 보호할 수 있다. 또한, 제 1 및 제 2 클램프 회로들(450, 460)은 서지 전압(surge voltage) 또는 서지 전류(surge current)로부터 제 1 및 제 2 트랜지스터들(410, 420)을 보호할 수 있다.
도 5는 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 캐스코드 스위치 회로(500)는 제 1 트랜지스터들(511~513), 제 2 트랜지스터들(521~523), 레벨 쉬프터(530), 버퍼(540), 제 1 저항(R1), 제 1 클램프 회로(550), 및 제 2 클램프 회로(560)를 포함할 수 있다. 제 1 트랜지스터들(511~513), 제 2 트랜지스터들(521~523), 레벨 쉬프터(530), 버퍼(540), 제 1 저항(R1), 제 1 클램프 회로(550), 및 제 2 클램프 회로(560)는 도 1 내지 도 4에서 전술한 것과 대체로 유사하다. 또한, 제 1 및 제 2 클램프 회로들(550, 560)의 제 2 및 제 3 저항들(R2, R3), 제 1 내지 제 4 제너 다이오드들(ZD1~ZD4)은 도 4에서 전술한 것과 대체로 유사하다. 이하, 도 4의 캐스코드 스위치 회로(400)와 도 5의 캐스코드 스위치 회로(500)의 차이점 위주로 설명한다.
도 4의 제 1 클램프 회로(450)와 달리, 제 1 클램프 회로(550)는 제 1 트랜지스터들(511~513)의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다. 유사하게, 제 2 클램프 회로(560)는 제 2 트랜지스터들(521~523)의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다. 즉, 제 1 트랜지스터들(511~513) 각각은 제 1 클램프 회로(550)를 공유할 수 있고, 제 2 트랜지스터들(521~523) 각각은 제 2 클램프 회로(560)를 공유할 수 있다.
도 6은 본 발명의 실시 예에 따른 캐스코드 스위치 회로를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 캐스코드 스위치 회로(600)는 제 1 트랜지스터들(611~613), 제 2 트랜지스터들(621~623), 레벨 쉬프터(630), 버퍼(640), 제 1 저항(R1), 제 1 클램프 회로들(651~653), 및 제 2 클램프 회로들(661~663)을 포함할 수 있다. 제 1 트랜지스터들(611~613), 제 2 트랜지스터들(621~623), 레벨 쉬프터(630), 버퍼(640), 제 1 저항(R1), 제 1 클램프 회로(651), 및 제 2 클램프 회로(661)는 도 1 내지 도 5에서 전술한 것과 대체로 유사하다. 이하, 도 5의 캐스코드 스위치 회로(500)와 도 6의 캐스코드 스위치 회로(600)의 차이점 위주로 설명한다.
도 5에서 전술한 캐스코드 스위치 회로(500)와 비교하면, 캐스코드 스위치 회로(600)는 제 1 클램프 회로들(652~653), 및 제 2 클램프 회로들(662~663)을 더 포함할 수 있다. 제 1 클램프 회로들(651~653) 각각은 서로 동일할 수 있고, 제 2 클램프 회로들(661~663) 각각도 서로 동일할 수 있다. 제 1 클램프 회로들(651~653)은 제 1 트랜지스터들의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다. 제 2 클램프 회로들(661~663)은 제 2 트랜지스터들의 게이트 및 소스 사이의 전압 레벨을 제한할 수 있다.
도 7은 일반적인 캐스코드 스위치 회로와 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 전압 대 전류 그래프를 예시적으로 보여주는 도면이다. 도 7은 도 1을 참조하여 설명될 것이다. 도 7에서 가로축은 드레인 단자와 소스 단자 사이의 전압(VDS)을 나타내고, 세로축은 드레인 단자에서 소스 단자로 흐르는 전류(IDS)를 나타낸다.
도 7을 참조하면, 제 1 트랜지스터의 게이트 및 소스 사이의 전압(VGS1)이 증가할수록(-1V, 0V, 1V), IDS는 증가할 수 있다. IDS가 증가할수록, 캐스코드 스위치 회로(100)는 고속에서 동작할 수 있다. 일반적인 캐스코드 스위치 회로에서는 소스 단자와 제 1 트랜지스터의 게이트가 연결되므로, VGS1는 0V 이상으로 증가할 수 없다. 반면, 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)는 레벨 쉬프터(130)에 의해 VGS1가 0V 이상으로 설정될 수 있다. 따라서, 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)의 전류(IDS)는 일반적인 캐스코드 스위치 회로의 전류보다 클 수 있다.
도 8은 일반적인 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다. 도 9는 일반적인 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다. 도 10은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 온 동작을 예시적으로 보여주는 타이밍도이다. 도 11은 본 발명의 실시 예에 따른 캐스코드 스위치 회로의 턴 오프 동작을 예시적으로 보여주는 타이밍도이다. 도 8 내지 도 11에서 가로축은 시간을 나타내고, 세로축은 드레인 단자와 소스 단자 사이의 전압(VDS) 및 드레인 단자에서 소스 단자로 흐르는 전류(IDS)를 나타낸다. 여기서 일반적인 캐스코드 스위치 회로는 본 발명의 실시 예에 따른 스위치 회로(100)와 달리 레벨 쉬프터(130), 버퍼(140), 및 제 1 저항(R1)을 포함하지 않은 스위치 회로를 나타낸다.
캐스코드 스위치 회로가 턴 온 되면, VDS는 200V에서 약 0V로 감소하고, IDS는 약 6A가 될 수 있다. 반대로, 캐스코드 스위치 회로가 턴 오프 되면, VDS는 0V에서 약 200V로 증가하고, IDS는 약 0A가 될 수 있다.
도 8 및 도 10을 비교하면, 일반적인 캐스코드 스위치 회로의 전압 리플은 최대 96V이고, 전류 리플은 최대 8A로 나타난다. 반면에 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)의 전압 리플은 최대 30V이고, 전류 리플은 최대 7A로 나타난다.
도 9 및 도 11을 비교하면, 일반적인 캐스코드 스위치 회로의 전압 리플은 최대 52V이고, 전류 리플은 최대 0.5A로 나타난다. 반면에 본 발명의 실시 예에 따른 캐스코드 스위치 회로(100)의 전압 리플은 최대 42V이고, 전류 리플은 최대 0.4A로 나타난다.
정리하면, 본 발명의 실시 예에 따른 캐스코드 스위치 회로는 스위칭 시 발생되는 전압 리플 또는 전류 리플을 개선할 수 있다. 전압 리플 또는 전류 리플의 감소로 인해 제 1 및 제 2 트랜지스터들(110, 120)의 스트레스가 감소되므로, 제 1 및 제 2 트랜지스터들(110, 120)의 신뢰성은 향상될 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100, 200, 300, 400, 500, 600: 캐스코드 스위치 회로
110, 210, 311~313, 410, 511~513, 611~613: 제 1 트랜지스터
120, 220, 321~323, 420, 521~523, 621~623: 제 2 트랜지스터
130, 230, 330, 430, 530, 630: 레벨 쉬프터
140, 240, 340, 440, 540, 640: 버퍼
450, 550, 651~653: 제 1 클램프 회로
460, 560, 661~663: 제 2 클램프 회로
R1~R3: 제 1 내지 제 3 저항
ZD1~ZD4: 제 1 내지 제 4 제너 다이오드

Claims (14)

  1. 드레인 단자와 소스 단자 사이에서 캐스코드(cascode) 형태로 연결되는 제 1 및 제 2 트랜지스터들;
    게이트 단자로 인가되는 스위칭 제어 신호의 전압 레벨을 변경하고, 상기 변경된 스위칭 제어 신호를 상기 제 1 트랜지스터의 게이트로 전달하는 레벨 쉬프터;
    상기 스위칭 제어 신호를 지연하고, 상기 지연된 스위칭 제어 신호를 상기 제 2 트랜지스터의 게이트로 전달하는 버퍼; 및
    상기 레벨 쉬프터와 상기 제 1 트랜지스터의 게이트 사이에 연결되는 제 1 저항을 포함하는 캐스코드 스위치 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 드레인은 상기 드레인 단자와 연결되고, 상기 제 2 트랜지스터의 소스는 상기 소스 단자와 연결되고, 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인은 서로 연결되는 캐스코드 스위치 회로.
  3. 제 1 항에 있어서,
    상기 레벨 쉬프터는 상기 제 1 트랜지스터의 게이트와 소스 사이의 전압을 0V 이상으로 설정하는 캐스코드 스위치 회로.
  4. 제 1 항에 있어서,
    상기 버퍼는 상기 레벨 쉬프터의 변경 시간만큼 상기 스위칭 제어 신호를 지연하는 캐스코드 스위치 회로.
  5. 제 4 항에 있어서,
    상기 버퍼는 상기 제 1 저항으로 인한 지연 시간을 상기 스위칭 제어 신호를 더 지연하는 캐스코드 스위치 회로.
  6. 제 5 항에 있어서,
    상기 버퍼의 지연 시간은 아날로그 방식 또는 디지털 방식으로 조절되는 캐스코드 스위치 회로.
  7. 제 1 항에 있어서,
    상기 제 1 저항의 크기는 상기 제 1 트랜지스터의 스위칭 전이 시간과 상기 제 2 트랜지스터의 스위칭 전이 시간이 일치하도록 설정되는 캐스코드 스위치 회로.
  8. 제 7 항에 있어서,
    상기 제 1 저항은 가변 저항인 캐스코드 스위치 회로.
  9. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 동일하고, 상기 제 1 트랜지스터와 병렬로 연결되는 적어도 하나의 제 3 트랜지스터; 및
    상기 제 2 트랜지스터와 동일하고, 상기 제 2 트랜지스터와 병렬로 연결되는 적어도 하나의 제 4 트랜지스터를 더 포함하는 캐스코드 스위치 회로.
  10. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 제 1 클램프 회로; 및
    상기 제 2 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 제 2 클램프 회로를 더 포함하는 캐스코드 스위치 회로.
  11. 제 10 항에 있어서,
    상기 제 1 클램프 회로는:
    상기 제 1 트랜지스터의 게이트와 연결되는 제 2 저항;
    제 1 애노드(anode) 및 제 1 캐소드(cathode)를 포함하고, 상기 제 1 애노드가 상기 제 2 저항과 연결되는 제 1 제너 다이오드; 및
    제 2 애노드 및 제 2 캐소드를 포함하고, 상기 제 2 애노드는 상기 제 1 트랜지스터의 소스와 연결되고 상기 제 2 캐소드는 상기 제 1 캐소드와 연결되는 제 2 제너 다이오드를 포함하고,
    상기 제 2 클램프 회로는:
    상기 제 2 트랜지스터의 게이트와 연결되는 제 3 저항;
    제 3 애노드 및 제 3 캐소드를 포함하고, 상기 제 3 애노드가 상기 제 3 저항과 연결되는 제 3 제너 다이오드; 및
    제 4 애노드 및 제 4 캐소드를 포함하고, 상기 제 4 애노드는 상기 제 2 트랜지스터의 소스와 연결되고 상기 제 4 캐소드는 상기 제 3 캐소드와 연결되는 제 4 제너 다이오드를 포함하는 캐스코드 스위치 회로.
  12. 제 10 항에 있어서,
    상기 제 1 트랜지스터와 동일하고, 상기 제 1 트랜지스터와 병렬로 연결되는 적어도 하나의 제 3 트랜지스터; 및
    상기 제 2 트랜지스터와 동일하고, 상기 제 2 트랜지스터와 병렬로 연결되는 적어도 하나의 제 4 트랜지스터를 더 포함하는 캐스코드 스위치 회로.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 제 3 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 적어도 하나의 제 3 클램프 회로; 및
    상기 적어도 하나의 제 4 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 적어도 하나의 제 4 클램프 회로를 더 포함하는 캐스코드 스위치 회로.
  14. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 질화갈륨(GaN) 또는 실리콘카바이드(SiC)를 포함하고, 상기 제 2 트랜지스터는 실리콘(Si)을 포함하는 캐스코드 스위치 회로.
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