JP2014187726A - 半導体装置 - Google Patents

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Abstract

【課題】直列接続されるノーマリーオフトランジスタとノーマリーオントランジスタの信頼性が向上した半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、ゲート端子と第２のゲート間に設けられるコンデンサと、コンデンサと第２のゲート間に接続される第１のアノードと、第１のソースに接続されるカソードを有する第１のダイオードと、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系の半導体が期待されている。ＧａＮ系の半導体デバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉの半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。
しかし、このような回路構成においては、２つのトランジスタの接続点に過電圧が生じた場合の素子の破壊や特性劣化が問題となる。
特開２０１２−２１２８７５号公報
本発明が解決しようとする課題は、直列接続されるノーマリーオフトランジスタとノーマリーオントランジスタの信頼性が向上した半導体装置を提供することにある。
実施形態の半導体装置は、ソース端子と、ドレイン端子と、ゲート端子を備える。そして、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、ゲート端子と第２のゲート間に設けられるコンデンサと、コンデンサと第２のゲート間に接続される第１のアノードと、第１のソースに接続される第１のカソードを有する第１のダイオードと、を備える。
第１の実施形態の半導体装置の回路図である。 比較形態の半導体装置の回路図である。 第１の実施形態の半導体装置の効果を示す図である。 第２の実施形態の半導体装置の回路図である。 第３の実施形態の半導体装置の回路図である。 第４の実施形態の半導体装置の回路図である。 第５の実施形態の半導体装置の回路図である。 第６の実施形態の半導体装置の回路図である。 第７の実施形態の半導体装置の回路図である。 第８の実施形態の半導体装置の回路図である。 第９の実施形態の半導体装置の回路図である。 第１０の実施形態の半導体装置の上面模式図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、または、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
（第１の実施形態）
本実施形態の半導体装置は、ソース端子と、ドレイン端子と、ゲート端子を備える。そして、ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、ゲート端子と第２のゲート間に設けられるコンデンサと、コンデンサと第２のゲート間に接続される第１のアノードと、第１のソースに接続される第１のカソードを有する第１のダイオードと、を備える。
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
本実施形態の半導体装置は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０が直列接続されてパワーモジュールを構成する。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系のＨＥＭＴである。ノーマリーオントランジスタ２０は、ゲート絶縁膜を備える。
なお、ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。
ノーマリーオフトランジスタ１０は、ノーマリーオントランジスタ２０に比較して、素子耐圧が低い。ノーマリーオフトランジスタ１０の素子耐圧は、例えば、１０〜３０Ｖである。また、ノーマリーオントランジスタ２０の素子耐圧は、例えば、６００〜１２００Ｖである。
半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備える。そして、ノーマリーオントランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、第２のゲート２３を有する。
半導体装置は、ゲート端子３００と第２のゲート２３間に設けられるコンデンサ４０を備える。また、コンデンサ４０と第２のゲート２３間に接続される第１のアノード３１と、第１のソース１１に接続される第１のカソード３２を有する第１のダイオード３０を備える。第１のダイオード３０は、例えば、ＰｉＮダイオードまたはショットキーバリアダイオードである。
本実施形態の半導体装置は、上記構成により、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。以下、本実施形態の半導体装置の動作について説明する。

まず、オン状態においては、ソース端子１００には０Ｖ、ドレイン端子２００には正の電圧、例えば、オン抵抗とドレイン電流の積が印加される。そして、ゲート端子３００には正の電圧、例えば、１０Ｖが印加される。
この時、ノーマリーオフトランジスタ１０の第１のゲート１３には、正の電圧が印加される。このため、ノーマリーオフトランジスタ１０はオンする。
一方、ノーマリーオントランジスタ２０の第２のゲート２３は、第１のダイオード３０を介してソース端子１００にクランプされている。したがって、第２のゲート２３は０Ｖ近傍の正の電圧、より正確には第１のダイオード３０の順方向降下電圧（Ｖｆ）となる。第２のソース２１は、ノーマリーオフトランジスタ１０がオンしていることにより、０Ｖ近傍の電位となる。このため、ノーマリーオントランジスタ２０もオンすることになる。よって、ソース端子１００とドレイン端子２００間に、オン電流が流れることになる。
次に、半導体装置がオン状態からオフ状態となる場合を考える。この場合、ソース端子１００とドレイン端子２００の印加電圧は変化せず、ゲート端子３００の印加電圧が正の電圧から０Ｖ、例えば、１０Ｖから０Ｖに降下する。
まず、ノーマリーオフトランジスタ１０の第１のゲート１３には、０Ｖが印加される。このため、ノーマリーオフトランジスタ１０はオフする。
一方、ノーマリーオントランジスタ２０の第２のゲート２３は、コンデンサ４０が存在することから、ゲート端子３００の振幅分だけ、電位が低下する。例えば、第１のダイオード３０の順方向降下電圧（Ｖｆ）からゲート端子３００の振幅分、例えば、１０Ｖ低下し、（Ｖｆ−１０）Ｖの負電位となる。そして、第２のゲート２３がノーマリーオントランジスタ２０の閾値以下となることにより、ノーマリーオントランジスタ２０はオフする。よって、ソース端子１００とドレイン端子２００間の電流が遮断される。
本実施形態の半導体装置は、以上のように、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
なお、本実施形態の半導体装置では、オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフするように構成される。ノーマリーオントランジスタ２０が先にオフすることにより、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との間、すなわち、第１のドレイン１２および第２のソース２１（以下、接続部とも称する）に過電圧が生じることが抑制される。
なぜなら、ノーマリーオントランジスタ２０が先にオフすることで、例え接続部の電位が過渡電流により上昇したとしても、オンしているノーマリーオフトランジスタ１０により、ソース端子１００に電荷を逃すことができるからである。
図２は、比較形態の半導体装置の回路図である。比較形態の半導体装置は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０がカスコード接続された回路構成である。ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０は実施形態と同様のトランジスタである。
この半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備える。そして、ノーマリーオントランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、ソース端子１００に接続される第２のゲート２３を有する。
比較形態の半導体装置も、上記構成により、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
比較形態の回路構成では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部、すなわち、ノーマリーオフトランジスタ１０の第１のドレイン１２、または、ノーマリーオントランジスタ２０の第２のソース２１に、デバイス動作中に過電圧が生じるおそれがある。過電圧は、例えば、半導体装置がオン状態からオフ状態に移行する際に過渡電流が発生し、ソース端子１００とドレイン端子２００との間に印加されている高電圧が、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の寄生容量の比で分圧されることによって生じ得る。
比較形態の場合には、オン状態からオフ状態に移行する時、まず、ノーマリーオフトランジスタ１０がオフした後、接続部の電圧が上昇し、０Ｖにクランプされている第２のゲート２３と第２のソース２１間の電位差が閾値に達した時にノーマリーオントランジスタ２０がオフする。したがって、接続部の電位が過渡電流により上昇すると、電荷を逃がす経路がないため接続部の過電圧が生じることになる。
過電圧が生じると、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加される。この過電圧が、ゲート絶縁膜の耐圧以上となると、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、破壊されるおそれがある。ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、ゲート絶縁膜が破壊されると半導体装置が動作不良となる。このため、半導体装置の信頼性が低下する。
また、ゲート絶縁膜に問題が生じない場合であっても、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加されることで、第２のソース２１側に電荷がトラップされる。これにより、電流コラプスが生じるおそれがある。電流コラプスが生じるとオン電流が低下するため動作不良となる。したがって、半導体装置の信頼性がやはり低下する。
本実施形態では、上述のように、例え接続部の電位が過渡電流により上昇したとしても、オンしているノーマリーオフトランジスタ１０により、ソース端子１００に電荷を逃すことができる。このため、接続部の過電圧が原理的に生じない。したがって、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
図３は、本実施形態の半導体装置の効果を示す図である。本実施形態と比較形態の回路で、オン−オフ動作を繰り返した際の接続部の電圧変化をシミュレーションした結果である。
実線が実施形態の場合、点線が比較形態の場合である。比較形態ではオフ時に接続部に高い過電圧が生じるのに対し、実施形態では過電圧が効果的に抑制されていることがわかる。
もっとも、本実施形態では、半導体装置のオフ状態において、ノーマリーオントランジスタ２０の第２のゲート２３には直接電圧が印加されていない。したがって、ゲートリーク電流やダイオード３０のリーク電流等により、第２のゲート２３の電圧が、負電圧から徐々に０Ｖに向けて上昇するおそれがある。
第２のゲート２３の電圧が上昇すると、ノーマリーオントランジスタ２０の第２のソース２１と第２のドレイン間のリーク電流も上昇する。ノーマリーオフトランジスタ１０はオフのままであるため、第２のソース２１（第１のドレイン１２、接続部）の電圧が上昇する。そうすると、第２のソース２１と第２のゲート間の電位差が大きくなり、ノーマリーオントランジスタ２０がオフして、第２のソース２１と第２のドレイン間のリーク電流が遮断される。よって、半導体装置のオフ状態が保たれることになる。
本実施形態において、ノーマリーオフトランジスタ１０のゲート電極材料のシート抵抗よりも、ノーマリーオントランジスタ２０のシート抵抗が低いことが望ましい。オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする構成とすることが容易だからである。
また、オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンする構成とすることが望ましい。仮に、ノーマリーオントランジスタ２０が先にオンすると、第１のドレイン１２（第２のソース２１、接続部）に高電圧がかかり、ノーマリーオフトランジスタ１０の特性が劣化するおそれがあるからである。
また、コンデンサ４０の容量は、ノーマリーオントランジスタ２０の入力容量の１０倍以上１００倍以下であることが望ましい。ノーマリーオントランジスタ２０の第２のゲート２３に印加される負電圧は、コンデンサ４０の容量とノーマリーオントランジスタ２０の入力容量の比によって決まる。このため、コンデンサ４０の容量が大きい方が望ましい。
コンデンサ４０の容量が、ノーマリーオントランジスタ２０の入力容量の１０倍以上あれば、ゲート端子３００に印加される振幅のうち９割以上を印加することが可能である。また、１００倍を超えるとコンデンサが大きくなりすぎるため半導体装置のサイズの増大が懸念される。
なお、ノーマリーオントランジスタ２０の入力容量とは、第２のゲート２３と、第２のソース２１および第２のドレイン２２間の容量である。入力容量は、第２のソース２１と第２のドレイン２２とのバイアスが０Ｖ、かつ、ピンチオフ状態の値とする。
また、本実施形態では、比較形態と異なり、特にオンからオフへのスイッチング速度は、スイチング速度の速いＧａＮ系ＨＥＭＴのノーマリーオントランジスタ２０で規定される。したがって、スイチング速度の速い半導体装置が実現可能である。
また、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧よりも低くすることが望ましい。これにより、ノーマリーオフトランジスタのオフ時の第１のソースと第１のドレイン間の耐圧を、ノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低くする。
そうすると、例えば、サージ等により接続部に過電圧が生じた場合であっても、ノーマリーオフトランジスタ１０のアバランシェ降伏が生じることにより、接続部の電荷を逃がすことができる。したがって、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に印加される電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低くすることが可能となる。したがって、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
なお、一般に、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧は３０Ｖを超える。したがって、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は３０Ｖ以下であることが望ましい。
また、アバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値よりも十分高いことが望ましい。ノーマリーオントランジスタ２０を確実にオフできるようにするためである。この観点からノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値＋５Ｖ以上あることが望ましい。仮に、Ｖｔｈ＝−１０Ｖの場合、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、１５Ｖ以上であることが望ましい。
（第２の実施形態）
本実施形態の半導体装置は、複数の第１のダイオードが直列接続される以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、２個の第１のダイオード３０が直列接続されている。
本実施形態によれば、半導体装置のオン状態では、第１のダイオード３０の順方向降下電圧（Ｖｆ）×２の電圧が第２のゲート２３に印加されることになる。したがって、ノーマリーオントランジスタ２０のオーバードライブが可能となりオン電流を増加させることが可能である。
また、半導体装置のオン状態で、ノーマリーオフトランジスタ１０のドレイン電流×オン抵抗分、第２のソース２１の電圧が持ち上がったとしても、第１のダイオード３０の順方向降下電圧（Ｖｆ）×２の電圧が第２のゲート２３に印加されることで、導通損失を抑制することが可能となる。
なお、ここでは２個の第１のダイオード３０を直列接続する場合を例に説明したが、直列接続される第１のダイオード３０の数は、３個以上であってもかまわない。ｎ（ｎは２以上の整数）個の場合、第１のダイオード３０の順方向降下電圧（Ｖｆ）×ｎの電圧が第２のゲート２３に印加されることになる。
本実施形態によれば、第１の実施形態の効果に加え、オン電流の増大、または、導通損失の低減を実現することが可能となる。
（第３の実施形態）
本実施形態の半導体装置は、ゲート端子とコンデンサとの間に一端が接続され、他端が第１のゲートに接続される第１の抵抗素子を、さらに備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、ゲート端子３００とコンデンサ４０との間に一端が接続され、他端が第１のゲート１３に接続される第１の抵抗素子５０を備えている。
接続部の過電圧抑制の観点から、オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする。第１の抵抗素子５０を設けることにより、ノーマリーオフトランジスタ１０のオフタイミングと、ノーマリーオントランジスタ２０のオフタイミングを所望の時間だけ遅延させることができる。
第１の抵抗素子５０の抵抗は、１Ω以上１００Ω以下であることが望ましい。この範囲を下回ると有意な遅延時間とならないおそれがある。この範囲を上回ると遅延時間が長くなりすぎ、半導体装置のスイッチング速度が低下するため望ましくない。
本実施形態によれば、第１の実施形態の効果に加え、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０のオフタイミングを調整することで、安定した動作が可能となる。
（第４の実施形態）
本実施形態の半導体装置は、ゲート端子に接続される第２のアノードと、第１のゲートに接続される第２のカソードを有し、ゲート端子と第１のゲートとの間に、第１の抵抗素子と並列に設けられる第２のダイオードを、さらに備えること以外は第３の実施形態と同様である。したがって、第１および第３の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、ゲート端子３００と第１のゲート１３との間に、第２のダイオード６０が、第１の抵抗素子５０と並列に設けられる。第２のダイオード６０の第２のアノード６１はゲート端子３００に接続され、第２のカソード６２は、第１のゲート１３に接続される。第２のダイオード６０は、例えば、ＰｉＮダイオードまたはショットキーバリアダイオードである。
オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンすることが望ましい。仮に、ノーマリーオントランジスタ２０が先にオンすると、第１のドレイン１２（第２のソース２１、接続部）に高電圧がかかり、ノーマリーオフトランジスタ１０の特性が劣化するおそれがあるからである。
本実施形態によれば、オフ状態からオン状態に移行する際には、電流が第２のダイオード６０を流れる。このため、第１の抵抗素子５０の影響を受けないため、第１のゲート１３が速やかに充電できる。したがって、ノーマリーオフトランジスタ１０のオンタイミングが、第２のダイオード６０がない場合に比べて早くなる。よって、オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。
本実施形態によれば、第３の実施形態の効果に加え、ノーマリーオフトランジスタ１０に対する保護が強化され、さらに信頼性が向上する。
（第５の実施形態）
本実施形態の半導体装置は、ゲート端子と、コンデンサおよび第１のゲートとの間に設けられる第２の抵抗素子を、さらに備えること以外は第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、ゲート端子３００と、コンデンサ４０および第１のゲート１３との間に設けられる第２の抵抗素子７０を備えている。
パワーエレクトロニクスの回路設計においては、ノイズ対策のためにトランジスタの動作速度の調整が求められる場合がある。本実施形態では、第２の抵抗素子７０を設けることで、ゲート端子３００に印加されるゲート電圧の、第１のゲート１３、第２のゲート２３への伝搬を遅延させることができる。したがって、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
なお、ここでは、第１の抵抗素子５０や第２のダイオード６０を備える回路を例に説明したが、第１の抵抗素子５０や第２のダイオード６０のない回路構成とすることも可能である。
本実施形態によれば、第４の実施形態の効果に加え、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
（第６の実施形態）
本実施形態の半導体装置は、コンデンサと第２のゲートとの間に設けられる第３の抵抗素子を、さらに備えること以外は第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、コンデンサ４０と第２のゲート２３との間に、第３の抵抗素子５５を備えている。
上述のように、パワーエレクトロニクスの回路設計においては、ノイズ対策のためにトランジスタの動作速度の調整が求められる場合がある。本実施形態では、第３の抵抗素子５５を設けることで、ゲート端子３００に印加されるゲート電圧の第２のゲート２３への伝搬を遅延させることができる。ゲート電圧の第１のゲート１３への伝搬は、第１の抵抗素子５０の抵抗で独立に調整することが可能である。したがって、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
本実施形態によれば、第４の実施形態の効果に加え、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
（第７の実施形態）
本実施形態の半導体装置は、第１のソースに接続される第３のアノードと、第１のドレインおよび第２のソースに接続される第３のカソードを有し、順方向降下電圧が、ノーマリーオフトランジスタの寄生ボディダイオードの順方向降下電圧よりも低いショットキーバリアダイオードを、さらに備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にショットキーバリアダイオード８０が設けられる。
ショットキーバリアダイオード８０は、第３のアノード８１と第３のカソード８２とを備える。そして、第３のアノード８１は第１のソース１１に接続される。また、第３のカソード８２は、第１のドレイン１２および第２のソース２１に接続される。
ショットキーバリアダイオード８０の順方向降下電圧（Ｖｆ）は、ノーマリーオフトランジスタの寄生ボディダイオード（図示せず）の順方向降下電圧（Ｖｆ）よりも低い。
ショットキーバリアダイオード８０を設けない場合には、ソース端子１００がドレイン端子２００に対し正の電圧となる還流モード時に、電流はノーマリーオフトランジスタ１０の寄生ボディダイオードを流れる。本実施形態では、ノーマリーオフトランジスタ１０の寄生ボディダイオードの順方向降下電圧（Ｖｆ）よりも低い順方向降下電圧（Ｖｆ）を有するショットキーバリアダイオード８０を設ける。これにより、還流モード時に電流はショットキーバリアダイオード８０を流れる。
ショットキーバリアダイオードは、ＰｉＮダイオードと異なり多数キャリアのみを用いて動作する。したがって、ＰｉＮダイオードと比較してリカバリー特性に優れる。よって、本実施形態では、第１の実施形態の効果に加え、還流モード時のリカバリー特性を向上させることが可能となる。また、順方向降下電圧（Ｖｆ）が小さいため、還流モード時の導通損失やスイッチング損失も低減することが可能である。また、ショットキーバリアダイオード８０の寄生容量により、接続部でのサージ等による過電圧の印加が抑制される。また、ショットキーバリアダイオード８０のリーク電流によって、接続部から電荷を逃すことできるため、接続部の過電圧の印加が抑制される。したがって、さらに信頼性の向上した半導体装置が実現される。また、ショットキーバリアダイオード８０のリーク電流によって、ノーマリーオフトランジスタ１０の第１のドレイン１２の電圧上昇も抑制される。よって、安定した動作も実現される。
なお、ショットキーバリアダイオードは、アバランシェ保証がないため、ショットキーバリアダイオード８０の耐圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも高いことが望ましい。
（第８の実施形態）
本実施形態の半導体装置は、第１のソースに接続される第４のアノードと、第１のドレインおよび第２のソースに接続される第４のカソードを有し、ツェナー電圧がノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低く、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、さらに備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード８５が設けられる。
ツェナーダイオード８５は、第４のアノード８６と第４のカソード８７を有する。第４のアノード８６は、第１のソース１１に接続される。また、第４のカソード８７は、第１のドレイン１２および第２のソース２１に接続される。
ツェナーダイオード８５のツェナー電圧が、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低くなるよう設定される。また、ツェナー電圧は、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低く設定される。これにより、ノーマリーオフトランジスタ１０のオフ時の第１のソース１１と第１のドレイン１２間の耐圧が、ノーマリーオントランジスタ２０の第２のソース２１と第２のゲート２３間の耐圧よりも低くなる。
本実施形態の半導体装置では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部にサージ等による過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード８５に逃がされ、ソース端子１００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
ツェナーダイオード８５のツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも精度よく制御できる。したがって、本実施形態の半導体装置では、ツェナーダイオード８５を用いることにより、さらに安定して接続部の過電圧を抑制することが可能となる。また、ノーマリーオフトランジスタ１０の第１のドレイン１２にノイズ等の予期せぬ高電圧が印加された場合であっても、ツェナーダイオード８５により電荷を逃がすことができるため、ノーマリーオフトランジスタ１０の保護にも寄与する。
（第９の実施形態）
本実施形態の半導体装置は、第１、第３、第４、第５、第７、第８の実施形態の構成をすべて備える。したがって、第１、第３、第４、第５、第７、第８の実施形態と重複する内容の記載は省略する。
図１１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、第１、第３、第４、第５、第７、第８の実施形態の構成をすべて備えることにより、これらの実施形態の効果を組み合わせた効果が実現される。
（第１０の実施形態）
本実施形態の半導体装置は、基板、ソースのリード線、ドレインのリード線、ゲートのリード線を備える。基板上に、ノーマリーオフトランジスタ、ノーマリーオントランジスタ、コンデンサ、第１のダイオードが実装され、ソースのリード線側からドレインのリード線側に向けて、ノーマリーオフトランジスタ、ノーマリーオントランジスタの順に配置され、ソースのリード線と、第１のソースおよび第１のカソードが接続され、ドレインのリード線と、第２のドレインが接続される。
本実施形態は、第９の実施形態の回路構成をパワーモジュールとして具体化した形態である。以下、第９の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置の上面模式図である。
本実施形態の半導体装置は、基板９０、ソースのリード線９１、ドレインのリード線９２、ゲートのリード線９３、を備える。ソースのリード線９１がソース端子１００、ドレインのリード線９２がドレイン端子２００、ゲートのリード線９３がゲート端子３００に対応する。
基板９０の少なくとも表面には、例えば、金属の導電体９５が存在する。基板９０上に、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、ツェナーダイオード８５、ショットキーバリアダイオード８０が実装される。ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、ツェナーダイオード８５、ショットキーバリアダイオード８０は、例えば、半導体チップであり、例えば、導電性ペーストやハンダにより基板の導電体９５上に実装される。
また、基板９０上に、コンデンサ４０、第１のダイオード３０、第１の抵抗素子５０、第２の抵抗素子７０、第２のダイオード６０が、ハンダを介して導電体９５に実装されている。
そして、ソースのリード線９１側からドレインのリード線９２側に向けて、ショットキーバリアダイオード８０、ツェナーダイオード８５、ノーマリーオントランジスタ２０の順に配置される。また、基板９０のソースのリード線９１側からドレインのリード線９２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。
そして、ソースのリード線９１と、第３のアノード８１および第１のソース１１が接続され、ドレインのリード線９２と、第２のドレイン２２が接続される。各接続は、例えば、ワイヤボンディングにより行われる。ワイヤボンディングには、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の材料が用いられる。
本実施形態によれば、ソースのリード線９１側からドレインのリード線９２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。これにより、半導体装置のオン電流が流れる経路を短くすることができる。この配置によりオン電流の経路の寄生インダクタンスが極力排除され、導通損失が低減される。
また、ソースのリード線９１側からドレインのリード線９２側に向けて、ショットキーバリアダイオード８０、ノーマリーオントランジスタ２０の順に配置することにより、還流モード時にソースのリード線９１→ショットキーバリアダイオード８０→ノーマリーオントランジスタ２０→ドレインのリード線９２の経路で流れる電流の経路を短くすることができる。したがって、還流モード時の導通損失を低減することが可能となる。
また、ショットキーバリアダイオードはリーク電流の温度依存性が大きい。そして、本実施形態の半導体装置における最大の発熱源はＧａＮ系ＨＥＭＴのノーマリーオントランジスタ２０である。したがって、ショットキーバリアダイオード８０とノーマリーオントランジスタ２０の間に、ツェナーダイオード８５を置く配置により、ショットキーバリアダイオード８０とノーマリーオントランジスタ２０の距離を離すことができる。したがって、ショットキーバリアダイオード８０の特性変動を抑制することが可能となる。
また、接続部のサージ等の過電圧を抑制するツェナーダイオード８５は、ノーマリーオフトランジスタ１０に隣接して設けられ、第１のソース１１と第１のアノード８６とを直接ボンディングする。これにより、接続部から電荷を逃がす経路が短くなり、効率良く過電圧の印加を抑制できる。
以上、本実施形態によれば、第９の実施形態の効果に加え、各デバイスを適切に配置、接続することにより、特性に優れた半導体装置を実現できる。
なお、ここでは、第１、第３、第４、第５、第７、第８の実施形態の構成をすべて備える場合を例に説明したが、第３、第４、第５、第７、第８の実施形態から、必要な構成を選択して、パッケージ化することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ノーマリーオフトランジスタ
１１ 第１のソース
１２ 第１のドレイン
１３ 第１のゲート
２０ ノーマリーオントランジスタ
２１ 第２のソース
２２ 第２のドレイン
２３ 第２のゲート
３０ 第１のダイオード
３１ 第１のアノード
３２ 第１のカソード
４０ コンデンサ
５０ 第１の抵抗素子
５５ 第３の抵抗素子
６０ 第２のダイオード
６１ 第２のアノード
６２ 第２のカソード
７０ 第２の抵抗素子
８０ ショットキーバリアダイオード
８１ 第３のアノード
８２ 第３のカソード
８５ ツェナーダイオード
８６ 第４のアノード
８７ 第４のカソード
９０ 基板
９１ ソースのリード線
９２ ドレインのリード線
９３ ゲートのリード線
９４ 放電用のリード線
１００ ソース端子
２００ ドレイン端子
３００ ゲート端子

Claims (11)

  1. ソース端子に接続される第１のソース、第１のドレイン、ゲート端子に接続される第１のゲートを有するノーマリーオフトランジスタと、
    前記第１のドレインに接続される第２のソース、ドレイン端子に接続される第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、
    前記ゲート端子と前記第２のゲート間に設けられるコンデンサと、
    前記コンデンサと前記第２のゲート間に接続される第１のアノードと、前記第１のソースに接続される第１のカソードを有する第１のダイオードと、
    を備えることを特徴とする半導体装置。
  2. 前記ノーマリーオントランジスタは、ＧａＮ系のＨＥＭＴであることを特徴とする請求項１記載の半導体装置。
  3. 前記ゲート端子と前記コンデンサとの間に一端が接続され、他端が前記第１のゲートに接続される第１の抵抗素子を、さらに備えることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記ゲート端子に接続される第２のアノードと、前記第１のゲートに接続される第２のカソードを有し、前記ゲート端子と前記第１のゲートとの間に、前記第１の抵抗素子と並列に設けられる第２のダイオードを、さらに備えることを特徴とする請求項３記載の半導体装置。
  5. 前記ゲート端子と、前記コンデンサおよび前記第１のゲートとの間に設けられる第２の抵抗素子を、さらに備えることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記コンデンサと前記第２のゲートとの間に設けられる第３の抵抗素子を、さらに備えることを特徴とする請求項３記載の半導体装置。
  7. 前記コンデンサの容量が、前記ノーマリーオントランジスタの入力容量の１０倍以上であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１のソースに接続される第３のアノードと、前記第１のドレインおよび前記第２のソースに接続される第３のカソードを有し、順方向降下電圧が、前記ノーマリーオフトランジスタの寄生ボディダイオードの順方向降下電圧よりも低いショットキーバリアダイオードを、さらに備えることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第１のソースに接続される第４のアノードと、前記第１のドレインおよび前記第２のソースに接続される第４のカソードを有し、ツェナー電圧が前記ノーマリーオントランジスタの前記第２のソースと前記第２のゲート間の耐圧よりも低く、前記ツェナー電圧が前記ノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、さらに備えることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記ノーマリーオフトランジスタがＳｉの縦型ＭＯＳＦＥＴであることを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 基板、ソースのリード線、ドレインのリード線、ゲートのリード線をさらに備え、
    前記基板上に、前記ノーマリーオフトランジスタ、前記ノーマリーオントランジスタ、前記コンデンサ、前記第１のダイオードが実装され、
    前記ソースのリード線側から前記ドレインのリード線側に向けて、前記ノーマリーオフトランジスタ、前記ノーマリーオントランジスタの順に配置され、
    前記ソースのリード線と、前記第１のソースおよび前記第１のカソードが接続され、
    前記ドレインのリード線と、前記第２のドレインが接続されることを特徴とする請求項１ないし請求項１０いずれか一項記載の半導体装置。
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